JP2006252769A

JP2006252769A - 半導体装置及びその駆動方法

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Publication number: JP2006252769A
Application number: JP2006142158A
Authority: JP
Inventors: Chikyoku Kin; 金致旭; Kyung-Woo Kang; 姜京雨
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-04-30
Filing date: 2006-05-22
Publication date: 2006-09-21
Anticipated expiration: 2018-02-19
Also published as: JPH10308095A; JP4727498B2; TW353179B; KR19980079132A; US6087851A; KR100278648B1

Abstract

【課題】複数のインタフェースとの互換性をシステムレベルで構成する半導体装置及びその駆動方法を提供する。
【解決手段】インタフェース制御回路及びインタフェース従属回路を具備する。インタフェース制御回路は、使用者の要求に応じてインタフェース選択モードが設定されると、複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにする。インタフェース従属回路は、複数のインタフェースイネーブル信号を入力し、複数のインタフェースのうちどのインタフェースに互換性を持たせるのかを感知し、これに従って適合した動作を行う。従って、複数のインタフェースに対する互換性をボンディングオプションによらずシステムレベルで構成することができる。
【選択図】図２

Description

本発明は、半導体装置及びその駆動方法に係り、特に互換性インタフェースを有する半導体装置及びその駆動方法に関する。

多量の情報を保存できるメモリ素子と、該メモリ素子を含む多数のアレイ群とを備える半導体メモリ装置は、外部システムとのインタフェース用の回路を必要とする。

例えば、外部クロックに同期して動作する同期式ダイナミックランダムアクセスメモリ装置は、２種のインタフェース、すなわち、ＬＶＴＴＬ（ＬｏｗＶｏｌｔａｇｅＴｒａｎｓｉｓｔｏｒＴｒａｎｓｉｓｔｏｒＬｏｇｉｃ）とＳＳＴＬ（ＳｔｕｂＳｅｒｉｅｓｔｅｒｍｉｎａｔｅｄＴｒａｎｓｃｅｉｖｅｒＬｏｇｉｃ）とを有する。

ＬＶＴＴＬは、既存のダイナミックランダムアクセスメモリ装置に使用されてきたものであり、ＳＳＴＬは、同期式ダイナミックランダムアクセスメモリ装置にのみ使用可能なものであった。ＬＶＴＴＬとＳＳＴＬとの違いを下記の表１に示す。

ＬＶＴＴＬとＳＳＴＬとの違いについて更に詳しく説明する。第１は、ＳＳＴＬにおいては、チップ内の入力バッファ（ＩｎｐｕｔＢｕｆｆｅｒ）に使われる基準電圧（ＶＲＥＦ：ＲｅｆｅｒｅｎｃｅＶｏｌｔａｇｅ）は、外部システムより印加される。第２は、外部より印加される信号のスイング（Ｓｗｉｎｇ）幅、すなわち、入力レベル（ＩｎｐｕｔＬｅｖｅｌ）がＬＶＴＴＬとＳＳＴＬとでは異なる。つまり、ＬＶＴＴＬの入力レベルのＶｉｈ／Ｖｉｌは２．０Ｖ／０．８Ｖであり、ＳＳＴＬの入力レベルのＶｉｈ／Ｖｉｌは（ＶＲＥＦ＋０．２Ｖ）／（ＶＲＥＦ−０．２Ｖ）であって、ＳＳＴＬの入力レベルのスイング幅の方が狭い。第３は、メモリ素子に保存されていた情報が出力される時、その出力された情報がデータ”１”であるのか、データ”０”であるのかを外部システムにおいて感知できる出力データの電圧レベル、すなわち、ＶＯＨ／ＶＯＬのレベルが互いに異なる。つまり、ＬＶＴＴＬのＶＯＨ／ＶＯＬは、直流電圧レベルにおいては２．４Ｖ／０．４Ｖであり、かつ、交流電圧レベルのＡＣ測定ポイント（ＭｅａｓｕｒｅＰｏｉｎｔ）は１．４Ｖである。一方、ＳＳＴＬのＶＯＨ／ＶＯＬは、直流電圧レベルにおいてはターミナル電圧（Ｖｔｔ：ＴｅｒｍｉｎａｌＶｏｌｔａｇｅ）を基準にして（Ｖｔｔ＋０．８）［Ｖ］／（Ｖｔｔ−０．８）［Ｖ］であり、交流電圧レベルのＡＣ測定ポイントはターミナル電圧である。

上記のように、ＳＳＴＬを同期式半導体メモリ装置に適用する場合、その性能を向上させるために、ＬＶＴＴＬとは異なるように構成する。

図１は、従来の半導体装置のブロック図である。

図１を参照すれば、従来の技術においては、ＬＶＴＴＬインタフェースとＳＳＴＬインタフェースの両方に互換性のあるようなチップ回路を構成し、ＬＶＴＴＬインタフェースとＳＳＴＬインタフェースとの選択には、組立て段階においてボンディングディングオプション（ＢｏｎｄｉｎｇＯｐｔｉｏｎ）を使う。

前記チップ回路は、ＬＶＴＴＬインタフェース向けに設計され、ＳＳＴＬとして使われる。前記チップ回路は、組立て段階においてＳＳＴＬパッド１１０に電源（Ｐｏｗｅｒ）もしくは接地（Ｇｒｏｕｎｄ）端子１００がボンディングワイヤー（ＢｏｎｄｉｎｇＷｉｒｅ）により連結されることによって、ＳＳＴＬイネーブル回路１２０の出力信号であるＳＳＴＬイネーブル信号ＰＳＳＴＬはハイ（Ｈ）レベルにイネーブルされる。ＳＳＴＬイネーブル信号ＰＳＳＴＬは、ＳＳＴＬインタフェースによって異なった動作を行なうチップ内のＳＳＴＬ従属回路１３０に入力され、ＳＳＴＬに互換性を有するように、その動作を制御する。

さらに、チップ内の入力バッファ１５０の基準電圧ＶＲＥＦについて説明すると、ＬＶＴＴＬではチップ内の基準電圧発生器１７０で発生された電圧レベルを使用するが、ＳＳＴＬではチップの外部より基準電圧パッド１４０を通して印加される電圧レベルを使用する。従って、ＬＶＴＴＬの場合、基準電圧ＶＲＥＦパッド１４０は外部ピン（Ｐｉｎ）とボンディングすることなく、しかも基準電圧発生器１７０より生じた基準電圧ＶＲＥＦは入力バッファ１５０に印加される。一方、ＳＳＴＬの場合には、基準電圧ＶＲＥＦパッド１４０は外部ピンとボンディングされ、ＳＳＴＬイネーブル信号ＰＳＳＴＬは基準電圧制御回路１６０に印加されることによって、チップの内部で発生される基準電圧ＶＲＥＦが入力バッファ１５０に印加されないようにし、かつ、外部より供給される基準電圧ＶＲＥＦが入力バッファ１５０に印加されるようにする。

以上述べたように、従来の半導体装置において、インタフェース回路に対する互換性を選択する段階が製品の組立て段階に設けられている。従って、一旦製品の組立てが済むと、そのインタフェース回路の互換性がなくなる。そのため、製品の組立て段階において、半導体装置の市場状況を正確に予測した上で、ＬＶＴＴＬもしくはＳＳＴＬに使われるようインタフェース回路を組立てなければならないという負担があり、これは、半導体装置のコストの上昇をもたらす。

本発明の目的は、種々のインタフェース回路に対する互換性をシステムレベルで選択した上で構成し得る半導体装置を提供することにある。

本発明の他の目的は、種々のインタフェース回路に対する互換性をシステムレベルで選択した上で構成する半導体装置の駆動方法を提供することにある。

上記した目的を達成するために、本発明は、インタフェース制御回路及びインタフェース従属回路を具備する。前記インタフェース制御回路は、使用者の要求に応じてインタフェース選択モードが設定されると、複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにして出力する。前記インタフェース従属回路は、前記複数のインタフェースイネーブル信号を入力して、複数のインタフェースのうちどのインタフェースに互換性を持たせるのかを感知し、その結果に応じて動作する。

さらに、前記目的を達成するために、本発明は、モードレジスター設定回路及びインタフェース従属回路を具備する。前記モードレジスター設定回路は、ローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号に応じてインタフェース選択モードが設定されると、入力されるローアドレス情報により複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにして出力する。前記インタフェース従属回路は、前記複数のインタフェースイネーブル信号を入力して、複数のインタフェースのうちどのインタフェースに対して互換性を持たせるのかを感知し、その結果に応じて動作する。

さらに、前記目的を達成するため本発明は、入力バッファと基準電圧発生器とを具備する半導体装置において、パッド、インタフェース制御回路、ＳＳＴＬイネーブル回路、ＳＳＴＬ従属回路、第１のスイッチング手段及び第２のスイッチング手段を具備する。前記パッドは基準電圧を入力する。前記インタフェース制御回路は、使用者の要求に応じてインタフェース選択モードが設定されると、インタフェース制御信号をアクティブにして出力する。

前記ＳＳＴＬイネーブル回路は、前記インタフェース制御信号を入力し、これによりインタフェースＳＳＴＬイネーブル信号を出力する。前記ＳＳＴＬ従属回路は、前記インタフェースＳＳＴＬイネーブル信号を入力し、インタフェースＳＳＴＬに互換性を構成する場合に前記インタフェースＳＳＴＬによる動作を行なう。

前記第１のスイッチング手段は、前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、前記基準電圧発生器からの出力を前記入力バッファに伝送する。前記第２のスイッチング手段は、前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、前記第１のスイッチング手段がターンオフされている場合に前記基準電圧発生器からの出力を前記入力バッファに伝送する。

前記目的を達成するために、本発明は、入力バッファ及び基準電圧発生器を具備する半導体装置において、パッド、モードレジスター設定回路、ＳＳＴＬ従属回路、第１のスイッチング手段及び第２のスイッチング手段を具備する。

前記パッドは基準電圧を入力とする。前記モードレジスター設定回路は、ローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号に応じてインタフェース選択モード信号がアクティブになると、入力されるローアドレス情報によりインタフェースＳＳＴＬイネーブル信号を出力する。前記ＳＳＴＬ従属回路は、前記インタフェースＳＳＴＬイネーブル信号を入力し、インタフェースＳＳＴＬに対して互換性を構成する場合にインタフェースＳＳＴＬによる動作を行なう。

前記第１のスイッチング手段は、前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、前記基準電圧発生器からの出力を前記入力バッファに伝送する。前記第２のスイッチング手段は、前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、前記第１のスイッチング手段がターンオフされている場合に、前記パッドに入力される基準電圧を前記入力バッファに伝送する。

前記他の目的を達成するために、本発明は、インタフェース選択モード設定段階、インタフェースイネーブル信号発生段階及びインタフェース従属回路の動作設定段階を含む。前記インタフェース選択モード設定段階では、使用者の要求に応じてインタフェース選択モードを選択する。前記インタフェースイネーブル信号発生段階では、前記インタフェース選択モード設定段階の後、複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにする。前記インタフェース従属回路の動作設定段階では、前記インタフェースイネーブル信号発生段階においてアクティブにされるインタフェースイネーブル信号に応じて、インタフェース従属回路が適切な動作を行なうようにする。

さらに、前記他の目的を達成するために、本発明は、モードレジスター設定回路イネーブル段階、ローアドレス入力段階、インタフェース選択モード設定段階、インタフェースイネーブル信号発生段階及びインタフェース従属回路の動作設定段階を含む。

前記モードレジスター設定回路イネーブル段階は、外部より入力されるローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号に応じてモードレジスター設定回路をイネーブルにする。前記ローアドレス入力段階では、前記モードレジスター設定回路がイネーブルにされるとローアドレスを入力する。前記インタフェース選択モード設定段階では、ローアドレス入力段階において入力されるローアドレスの組合によって、インタフェース選択モードを設定する。

前記インタフェースイネーブル信号発生段階は、前記インタフェース選択モード設定段階後、複数のインタフェースイネーブル信号のうち当該インタフェースイネーブル信号をアクティブさせる。前記インタフェース従属回路の動作設定段階では、前記インタフェースイネーブル信号発生段階においてアクティブにされるインタフェースイネーブル信号に応じて、インタフェース従属回路が適切な動作を行うようにする。

前記他の目的を達成するために、本発明は、入力バッファと基準電圧発生器とを具備する半導体装置の駆動方法において、インタフェース選択モード設定段階、インタフェースＳＳＴＬイネーブル信号発生段階、ＳＳＴＬ従属回路の動作設定段階、基準電圧制御段階及び基準電圧入力段階を含む。

前記インタフェース選択モード設定段階では、使用者の要求に応じてインタフェース選択モードを設定する。前記インタフェースＳＳＴＬイネーブル信号発生段階では、前記インタフェース選択モード設定段階の後、インタフェースＳＳＴＬイネーブル信号を発生する。前記ＳＳＴＬ従属回路の動作設定段階では、前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、インタフェースＳＳＴＬに対応してその動作が変更し得るＳＳＴＬ従属回路の動作を設定する。前記基準電圧制御段階では、前記基準電圧発生器からの出力が前記入力バッファに伝達されないよう制御する。前記基準電圧入力段階では、基準電圧を外部より前記入力バッファに印加する。

前記他の目的を達成するために、本発明は、モードレジスター設定回路、入力バッファ及び基準電圧発生器を具備する半導体装置の駆動方法において、モードレジスター設定回路イネーブル段階、ローアドレス入力段階、インタフェース選択モード設定段階、インタフェースＳＳＴＬイネーブル信号発生段階、ＳＳＴＬ従属回路の動作設定段階、基準電圧制御段階及び基準電圧入力段階を含む。

前記モードレジスター設定回路のイネーブル段階では、外部より入力されるローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号に応じてモードレジスター設定回路をイネーブルにする。前記ローアドレス入力段階では、前記モードレジスター設定回路がイネーブルにされるとローアドレスを入力する。前記インタフェース選択モード設定段階では、前記ローアドレス入力段階において入力されるローアドレスの組合によりインタフェース選択モードを設定する。前記インタフェースＳＳＴＬイネーブル信号発生段階では、前記インタフェース選択モード設定段階の後、インタフェースＳＳＴＬイネーブル信号を発生する。

前記ＳＳＴＬ従属回路の動作設定段階では、前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、インタフェースＳＳＴＬに対応してその動作が変更され得るＳＳＴＬ従属回路の動作を設定する。前記基準電圧制御段階では、前記基準電圧発生器からの出力が前記入力バッファに伝達されないよう制御する。前記基準電圧入力段階では、基準電圧を外部より前記入力バッファに印加する。

前記本発明によれば、種々のインタフェース回路に対する互換性をシステムレベルで選択することができる。

本発明によれば、種々のインタフェースに対してシステムレベルで互換性を構成することができる。従って、製品の組立段階で予め市場の状況を予測し、インタフェースを選択し、当該インタフェースに対して互換性を有するように組立てる必要がないので、製品のコストを低減することができる。

以下、本発明の好適な実施の形態を添付図面を参照しながら詳しく説明する。

[第１の実施の形態]
図２は、本発明の第１の実施の形態に係る半導体装置におけるインタフェースに対する互換性を構成する回路のブロック図である。図２に示すように、本発明の第１の実施の形態に係る半導体装置は、インタフェース制御回路２００及びインタフェース従属回路２１０を具備する。

インタフェース制御回路２００は、使用者の要求に応じてインタフェース選択モードが設定されると、複数のインタフェースイネーブル信号ＣＩ１ないしＣＩｎのうち該当するインタフェースイネーブル信号をアクティブして出力する。

インタフェース従属回路２１０は、複数のインタフェースイネーブル信号ＣＩ１ないしＣＩｎを入力し、複数のインタフェースのうちどのインタフェースに互換性を持たせるのかを感知して、当該インタフェースに適合した動作をする。

図３は、図２に示すインタフェース制御回路２００のブロック図である。図３に示すように、インタフェース制御回路２００は、インタフェース選択モード信号発生器２２０、レジスター回路２３０及びインタフェースイネーブル信号発生器２４０を具備する。

インタフェース選択モード信号発生器２２０は、使用者の要求に応じてインタフェース選択モードを設定し、インタフェース選択モード信号ＩＴＰを出力する。レジスター回路２３０は、インタフェース選択モード信号ＩＴＰに応じてローアドレスＲＡｉを入力して保存し、これをインタフェースモードローアドレスＩＭＲＡｉとして出力する。

インタフェースイネーブル信号発生器２４０は、レジスター回路２３０より出力されるインタフェースモードローアドレスＩＭＲＡｉを入力し、これをデコーディングして複数のインタフェースイネーブル信号ＣＩ１ないしＣＩｎを出力する。

図４は、図３に示すインタフェース選択モード信号発生器２２０の回路図である。図４に示すように、インタフェース選択モード信号発生器２２０は、ＮＡＮＤゲート２７１、２７２、２７３と、インバータ２７４ないし２８１とを具備する。

インバータ２７４ないし２７７は、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書込みイネーブル信号ＷＥＢ及びチップ選択信号ＣＳＢをそれぞれ入力し、これらをインバーティングして出力する。

ＮＡＮＤゲート２７１は、インバータ２７４ないし２７７より出力される信号を入力し、これらが全てハイ（Ｈ）レベルの場合に限ってロー（Ｌ）レベルになる信号を出力する。すなわち、ＮＡＮＤゲート２７１は、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書込みイネーブル信号ＷＥＢ及びチップ選択信号ＣＳＢが全てロー（Ｌ）レベルの場合に限ってロー（Ｌ）レベルになる信号を出力する。

インバータ２７８はローアドレスＲＡ７を入力し、これをインバーティングして出力する。ＮＡＮＤゲート２７２は、インバータ２７８の出力とローアドレスＲＡ８とを入力し、これらが共にハイ（Ｈ）レベルの場合に限ってロー（Ｌ）レベルになる信号を出力する。すなわち、ＮＡＮＤゲート２７２は、ローアドレスＲａｉのうちローアドレスＲＡ７とローアドレスＲＡ８とを入力して、これらのレベルがそれぞれロー（Ｌ）及びハイ（Ｈ）の時にのみロー（Ｌ）レベルとなる信号を出力する。

インバータ２７９は、ＮＡＮＤゲート２７１より出力される信号を入力し、これをインバーティングして出力する。インバータ２８０は、ＮＡＮＤゲート２７２より出力される信号を入力し、これをインバーティングして出力する。ＮＡＮＤゲート２７３は、インバータ２７９、２８０より出力される信号を入力し、これらの信号らが共にハイ（Ｈ）レベルの場合に限ってロー（Ｌ）レベルとなる信号を出力する。インバータ２８１は、ＮＡＮＤゲート２７３より出力される信号を入力して、これをインバーティングした信号をインタフェース選択モード信号ＩＴＰとして出力する。

インタフェース選択モード信号発生器２２０は、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書込みイネーブル信号ＷＥＢ及びチップ選択信号ＣＳＢが全てロー（Ｌ）レベルで、かつローアドレスＲＡ７とローアドレスＲＡ８とのレベルがそれぞれロー（Ｌ）とハイ（Ｈ）レベルの時に限ってハイ（Ｈ）レベルに活性化されるインタフェース選択モード信号ＩＴＰを出力する。

図５は、図３に示すレジスター回路２３０の回路図である。図５に示すように、レジスター回路２３０は、インバータ３０２、伝送ゲート３０４、ラッチ手段３０６、プリチャージ手段３０８及び駆動部３１０を具備する。

インバータ３０２は、ローアドレスバッファ回路（図示せず）より出力されるローアドレスＲＡｉを入力し、これをインバーティングして出力する。伝送ゲート３０４は、インタフェース選択モード信号ＩＴＰに応じて、インバータ３０２より出力される信号を入力して伝送する。すなわち、インタフェース選択モード信号ＩＴＰがハイ（Ｈ）レベルの時は、伝送ゲート３０４は、インバータ３０２より出力される信号を入力して伝送する。

プリチャージ手段３０８は、入力信号ＰＶＣＣＨに応じてラッチ手段３０６の入力端をハイ（Ｈ）レベルにプリチャージする。入力信号ＰＶＣＣＨは、インタフェース選択モード信号ＩＴＰに応じてレジスター回路２３０がイネーブル状態になると、ロー（Ｌ）レベルからハイ（Ｈ）レベルに切り替わる信号である。

プリチャージ手段３０８は、電源端子ＶＤＤとラッチ手段３０６の入力端子との間に連結されており、インタフェース選択モード信号ＩＴＰがアクティブになるのに先立ってローレベルになり、インタフェース選択モード信号ＩＴＰが活性化されるとハイレベルになる信号ＰＶＣＣＨに応じてゲーティングされるＰＭＯＳトランジスタで構成されている。

ラッチ手段３０６は、伝送ゲート３０４より伝送されてくる信号をラッチする。駆動部３１０は、ラッチ手段３０６においてラッチされた信号をバッファリングして、レジスター回路２３０の出力データであるインタフェースモードローアドレスＩＭＲＡｉとして出力する。

図６は、図３に示すインタフェースイネーブル信号発生器２４０の回路図である。図６に示すように、インタフェースイネーブル信号発生器２４０は、インバータ３２２ないし３３４とＮＡＮＤゲート３４２ないし３４８とを具備する。
インバータ３２２は、レジスター回路２３０より出力されるデータＩＭＲＡ４を入力し、これをインバーティングして出力する。インバータ３２４は、レジスター回路２３０より出力されるデータＩＭＲＡ５を入力し、これをインバーティングして出力する。インバータ３２６は、レジスター回路２３０より出力されるデータＩＭＲＡ６を入力し、これをインバーティングして出力する。

ＮＡＮＤゲート３４２は、インバータ３２２、３２４、３２６より出力される信号を入力し、これらが全てハイ（Ｈ）レベルである場合に限ってロー（Ｌ）レベルになる信号を出力する。すなわち、ＮＡＮＤゲート３４２は、出力データＩＭＲＡ４、ＩＭＲＡ５、ＩＭＲＡ６が全てロー（Ｌ）レベルである場合に限ってロー（Ｌ）レベルになる信号を出力する。

ＮＡＮＤゲート３４４は、レジスター回路２３０より出力されるデータＩＭＲＡ４、ＩＭＲＡ５と、インバータ３２６より出力される信号とを入力し、これらが全てハイ（Ｈ）レベルである場合に限ってロー（Ｌ）レベルになる信号を出力する。すなわち、ＮＡＮＤゲート３４４は、レジスター回路２３０より出力されるデータＩＭＲＡ４、ＩＭＲＡ５が全てハイ（Ｈ）レベルで、かつデータＩＭＲＡ６がロー（Ｌ）レベルである場合に限ってロー（Ｌ）レベルになる信号を出力する。

ＮＡＮＤゲート３４６は、レジスター回路２３０より出力されるデータＩＭＲＡ４、ＩＭＲＡ５、ＩＭＲＡ６が全てハイ（Ｈ）レベルである場合に限ってロー（Ｌ）レベルになる信号を出力する。

インバータ３２８、３３０、３３２は、それぞれＮＡＮＤゲート３４２、３４４、３４６の出力を入力し、これをインバーティングして、インタフェースイネーブル信号ＣＩ１、ＣＩ３、ＣＩ４として出力する。

ＮＡＮＤゲート３４８は、ＮＡＮＤゲート３４２、３４４、３４６の出力を入力し、これらが全てハイ（Ｈ）レベルである場合に限ってロー（Ｌ）レベルになる信号を出力する。すなわち、ＮＡＮＤゲート３４８は、出力データＩＭＲＡ４、ＩＭＲＡ５、ＩＭＲＡ６が全てロー（Ｌ）レベルである場合、又は、出力データＩＭＲＡ４、ＩＭＲＡ５、ＩＭＲＡ６が全てハイ（Ｈ）レベルである場合、又は、出力データＩＭＲＡ４、ＩＭＲＡ５は共にハイ（Ｈ）レベルで、出力データＩＭＲＡ６がロー（Ｌ）レベルの場合を除いてロー（Ｌ）レベルになる信号を出力する。インバータ３３４は、ＮＡＮＤゲート３４８の出力を入力し、これをインバーティングしてインタフェースイネーブル信号ＣＩ２として出力する。

表２は、図６に示す回路において、入力されるデータＩＭＲＡ４、ＩＭＲＡ５、ＩＭＲＡ６の組合と、出力されるインタフェースイネーブル信号ＣＩ１ないしＣＩ４との関係を示す真理表である。

上記のように、インタフェース制御回路２００及びインタフェース従属回路２１０を具備し、システムレベルで、要求に応じてインタフェース選択モードを設定することによって、多数のインタフェースに対して適切な互換性を構成することができる。従って、製品の組立段階で予め市場状況を予測した上でインタフェースを選択して、これに互換性するようインタフェースを組立てる必要がなくなるため、製品のコストを低減することができる。

[第２の実施の形態]
図７は、本発明の第２の実施の形態に係る半導体装置におけるインタフェースに対する互換性を構成する回路のブロック図である。図７に示すように、本発明の第２の実施の形態に係る半導体装置は、モードレジスター設定（ＭｏｄｅＲｅｇｉｓｔｅｒＳｅｔｔｉｎｇ）回路４００とインタフェース従属回路４０２とを具備する。

モードレジスター設定回路４００は、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、チップ選択信号ＣＳＢ及び書込みイネーブル信号ＷＥＢに応じてＣＡＳ待ち時間（Ｌａｔｅｎｃｙ）、バースト型（ＢｕｒｓｔＴｙｐｅ）及びバースト長（Ｌｅｎｇｔｈ）などを設定する。

モードレジスター設定回路４００は、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、チップ選択信号ＣＳＢ及び書込みイネーブル信号ＷＥＢに応じてイネーブルされると共に、入力されるローアドレスＲＡｉの組合に応じてＣＡＳ待ち時間、バースト型及びバースト長等を決定し、その結果を示すＣＡＳ待ち時間モード信号（図示せず）、バースト型モード信号（図示せず）及びバースト長モード信号（図示せず）を発生する。

ここで、ＣＡＳ待ち時間モード信号、バースト型モード信号（図示せず）及びバースト長モード信号の各状態は、モードレジスター設定回路４００が改めてイネーブルされてモード設定が行われるまで変化しない。すなわち、モードレジスター設定回路４００がイネーブルされると、入力されるローアドレスＲＡｉの組合に応じてＣＡＳ待ち時間及びバースト長が決まり、これによってＣＡＳ待ち時間モード信号のうちいずれか１つがイネーブルされると共に、バースト長モード信号のうちいずれか１つがイネーブルされ、これらの状態は改めてモードレジスター設定回路４００がイネーブルされてモード設定が行われるまで変更されない。
モードレジスター設定回路４００は、ローアドレスＲＡｉの組合のうちＣＡＳ待ち時間及びバースト長を決定するために指定されている組合以外の組合を利用してインタフェースの互換性を構成する回路として使われる。すなわち、モードレジスター設定回路４００は、ローアドレスＲＡｉの組合のうちＣＡＳ待ち時間及びバースト長を決定するために指定されている組合以外の組合を利用してインタフェース選択モードを設定し、複数のインタフェースイネーブル信号ＣＩ１ないしＣＩ４のうち該当するインタフェースイネーブル信号をアクティブにして出力する。

インタフェース従属回路４０２は、モードレジスター設定回路４００から出力されるインタフェースイネーブル信号ＣＩ１ないしＣＩ４を入力し、選択されたインタフェースに適合するように動作する。

図８は、図７に示すモードレジスター設定回路４００のブロック図である。図８に示すように、モードレジスター設定回路４００は、モードレジスター４１０及びインタフェースイネーブル信号発生器４２０を具備する。

モードレジスター４１０は、インタフェース選択モード信号ＰＷＣＢＲに応じてイネーブルされると共に、ローアドレスバッファ回路（図示せず）から出力されるローアドレスＲＡｉを入力して保存し、これをモードローアドレスＭＲＡｉとして出力する。インタフェース選択モード信号ＰＷＣＢＲは、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、チップ選択信号ＣＳＢ及び書込みイネーブル信号ＷＥＢの全てがロー（Ｌ）の時に限ってアクティブになる信号である。

インタフェースイネーブル信号発生器４２０は、モードレジスター４１０から出力されるモードローアドレスＭＲＡｉを入力し、これをデコーディングして複数のインタフェースイネーブル信号ＣＩ１、ＣＩ２、ＣＩ３、ＣＩ４を出力する。

図９は、図８に示すモードレジスター４１０の回路図である。図９を参照すれば、前記モードレジスター４１０は、インバータ４２２、伝送ゲート４２４、ラッチ手段４２６、プリチャージ手段４２８、及び駆動部４３０を具備する。

インバータ４２２は、ローアドレスバッファ回路（図示せず）から出力されるローアドレスＲＡｉを入力し、これをインバーティングして出力する。

伝送ゲート４２４は、インタフェース選択モード信号ＰＷＣＢＲに反応し、インバータ４２２から出力される信号を入力して伝送する。すなわち、インタフェース選択モード信号ＰＷＣＢＲがハイ（Ｈ）の時、伝送ゲート４２４は、インバータ４２２から出力される信号を入力して伝送する。インタフェース選択モード信号ＰＷＣＢＲは、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、チップ選択信号ＣＳＢ及び書込みイネーブル信号ＷＥＢが全てロー（Ｌ）の時に限ってハイ（Ｈ）に活性化される信号をいう。

プリチャージ手段４２８は、入力信号ＰＶＣＣＨに応じてラッチ手段４２６の入力端をロー（Ｌ）レベルにプリチャージする。入力信号ＰＶＣＣＨは、インタフェース選択モード信号ＰＷＣＢＲに応じてモードレジスター４１０がイネーブルされると、ロー（Ｌ）レベルからハイ（Ｈ）レベルに切り替わる。

プリチャージ手段４２８は、電源端子ＶＤＤとラッチ手段４２６の入力端子との間に連結されており、インタフェース選択モード信号ＰＷＣＢＲが活性化されるに先立ってローレベルになり、インタフェース選択モード信号ＰＷＣＢＲが活性化されるとハイレバルになる信号ＰＶＣＣＨに応じてゲーティングされるＰＭＯＳトランジスタで構成されている。

ラッチ手段４２６は、伝送ゲート４２４より伝送されてくる信号をラッチする。駆動部４３０は、ラッチ手段４２６にラッチされて信号をバッファリングして、モードレジスター４１０の出力データＭＲＡｉとして出力する。

図１０は、図８に示すインタフェースイネーブル信号発生器４２０の回路図である。図１０に示すように、インタフェースイネーブル信号発生器４２０は、ＮＡＮＤゲート５０２ないし５１０、インバータ５１２ないし５２０及びＣＡＳ待ち時間モード信号発生器５００を具備する。

インタフェースイネーブル信号発生器４２０は、モードレジスター４１０の出力データのビットＭＲＡ４、ＭＲＡ５、ＭＲＡ６を入力する。ＣＡＳ待ち時間モード信号発生器５００は、モードレジスター設定回路４００に入力される信号、すなわち、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、チップ選択信号ＣＳＢ、書込みイネーブル信号ＷＥＢ、及びローアドレスＲＡｉに応じてＣＡＳ待ち時間を設定し、ＣＡＳ待ち時間モード信号ＣＡＳＬ１、ＣＡＳＬ２、ＣＡＳＬ３のうち該当するＣＡＳ待ち時間モード信号をアクティブにして出力する。

ＮＡＮＤゲート５０２は、モードレジスター４１０の出力データのビットＭＲＡ４、ＭＲＡ５、ＭＲＡ６を入力し、これらが全てロー（Ｌ）レベルの場合に限ってロー（Ｌ）レベルになる信号を出力する。

ＮＡＮＤゲート５０４は、モードレジスター４１０の出力データのビットＭＲＡ４がハイ（Ｈ）レベルで、出力データのビットＭＲＡ５、ＭＲＡ６が全てロー（Ｌ）レベルの場合に限ってロー（Ｌ）レベルになる信号を出力する。

ＮＡＮＤゲート５０６は、モードレジスター４１０の出力データのビットＭＲＡ４、ＭＲＡ６が全てハイ（Ｈ）レベルで、出力データのビットＭＲＡ５がロー（Ｌ）レベルである場合に限ってロー（Ｌ）レベルになる信号を出力する。

ＮＡＮＤゲート５０８は、モードレジスター４１０の出力データのビットＭＲＡ４、ＭＲＡ５が全てハイ（Ｈ）レベルで、出力データのビットＭＲＡ６がロー（Ｌ）レベルである場合に限ってロー（Ｌ）レベルになる信号を出力する。

ＮＡＮＤゲート５１０は、モードレジスター４１０の出力データのビットＭＲＡ４、ＭＲＡ５、ＭＲＡ６が全てハイ（Ｈ）レベルである場合に限ってロー（Ｌ）レベルになる信号を出力する。

インバータ５１２ないし５２０は、それぞれＮＡＮＤゲート５０２ないし５１０のうち該当するＮＡＮＤゲートより出力される信号を入力し、これをインバーティングしてインタフェースイネーブル信号ＣＩ１ないしＣＩ５として出力する。

表３は、図１０に示すインタフェースイネーブル信号発生器４２０において、モードレジスター４１０の出力データのビットＭＲＡ４、ＭＲＡ５、ＭＲＡ６との組合と、この組合に応じて出力されるＣＡＳ待ち時間モード信号ＣＡＳＬ１、ＣＡＳＬ２、ＣＡＳＬ３及びインタフェースイネーブル信号ＣＩ１ないしＣＩ５との関係を示す真理表である。

上記のように、本発明の第２の実施の形態に係る半導体装置によれば、モードレジスター設定回路を使って多数のインタフェースに対して、システムレベルで、必要に応じてインタフェース選択モードを設定し、所望のインタフェースとの互換性を構成することが可能である。従って、製品の組立段階で予め市場状況を予測してからインタフェースを選択し、当該インタフェースに互換性を有するように組立てる必要がないので、製品の製造コストを低減することができる。

[第３の実施の形態]
図１１は、本発明の第３の実施の形態に係る半導体装置におけるインタフェースに対する互換性を構成する回路のブロック図である。図１１に示すように、本発明に係る半導体装置は、インタフェース制御回路６１０、ＳＳＴＬイネーブル回路６２０、ＳＳＴＬ従属回路６３０、基準電圧パッド６４０、スイッチング手段６５０及び６７０、入力バッファ６６０並びに基準電圧（ＶＲＥＦ）発生器６８０を具備する。

インタフェース制御回路６１０は、使用者の要求に応じてインタフェース選択モードが設定されると、インタフェース制御信号ＰＩＣをアクティブにして出力する。ＳＳＴＬイネーブル回路６２０は、インタフェース制御信号ＰＩＣを入力し、これによりインタフェースＳＳＴＬイネーブル信号ＰＳＳＴＬを出力する。ＳＳＴＬ従属回路６３０は、インタフェースＳＳＴＬイネーブル信号ＰＳＳＴＬを入力し、インタフェースＳＳＴＬに対する互換性を構成する場合、インタフェースＳＳＴＬに適合した動作を行なう。

基準電圧パッド６４０は、外部より基準電圧ＶＲＥＦを入力するためのパッドである。入力バッファ６６０は、外部からのデータを入力する。基準電圧発生器６８０は、入力バッファ６６０に印加される基準電圧ＶＲＥＦを発生する。

スイッチング手段６５０は、インタフェースＳＳＴＬのイネーブル信号ＰＳＳＴＬに応じて制御され、インタフェースＬＶＴＴＬに対する互換性を構成する場合にはターンオフされ、基準電圧パッド６４０に外部から印加される基準電圧ＶＲＥＦが入力バッファ６６０に伝送されないようにし、一方、インタフェースＳＳＴＬに対する互換性を構成する場合にはターンオンされ、基準電圧パッド６４０に外部から印加される基準電圧ＶＲＥＦが入力バッファ６６０に伝送されるようにする。

スイッチング手段６７０は、インタフェースＳＳＴＬのイネーブル信号ＰＳＳＴＬに応じて制御され、インタフェースＬＶＴＴＬに対する互換性を構成する場合にはターンオンされ、基準電圧発生器６８０が発生した基準電圧ＶＲＥＦを入力バッファ６６０に伝送し、一方、インタフェースＳＳＴＬに対する互換性を構成する場合にはターンオフされ、基準電圧発生器６８０が発生した基準電圧ＶＲＥＦが入力バッファ６６０に伝送されないよう制御する。

スイッチング手段６５０、６７０は、それぞれ伝送ゲートで構成される。

図１２は、図１１に示すインタフェース制御回路６１０を示す。図１２に示すように、インタフェース制御回路６１０は、インタフェース選択信号発生器６０２、インタフェースモード信号発生器６０４及びインタフェース制御信号発生器６０６を具備する。

インタフェース選択信号発生器６０２は、チップ回路の動作を制御する全ての制御信号がアクティブである場合に限ってアクティブになるインタフェース選択信号を出力する。インタフェース選択信号発生器６０２は、外部より入力されるローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書込みイネーブル信号ＷＥＢ及びチップ選択信号ＣＳＢが全てロー（Ｌ）レベルの場合に限ってアクティブになるインタフェース選択信号を出力する。

インタフェースモード信号発生器６０４は、ローアドレス信号ＲＡ４、ＲＡ５、ＲＡ６を入力し、該当するローアドレスの組合になった場合に限ってアクティブになるインタフェースモード信号を出力する。

インタフェース制御信号発生器６０６は、インタフェース選択信号とインタフェースモード信号とを入力し、これらが全てアクティブである場合に限ってアクティブになるインタフェース制御信号ＰＩＣを出力する。

図１３は、図１１に示すＳＳＴＬイネーブル回路６２０の回路図である。図１３に示すように、ＳＳＴＬイネーブル回路６２０は、インバータ６２１、伝送ゲート６２２、ラッチ手段６２３、プリチャージ手段６２４及び駆動部６２５を具備する。

インバータ６２１は、ローアドレスＲＡｉを入力し、これをインバーティングして出力する。伝送ゲート６２２は、インタフェース制御信号ＰＩＣに応じて制御され、インバータ６２１からの出力を伝送する。ラッチ手段６２３は、伝送ゲート６２２から出力される信号を入力し、これをラッチして出力する。

プリチャージ手段６２４は、ラッチ部６２３の入力端子をハイ（Ｈ）レベルにプリチャージする。プリチャージ手段６２４は、電源端子ＶＤＤとラッチ手段６２３の入力端子との間に連結されており、インタフェース制御信号ＰＩＣが活性化されるのに先立ってロー（Ｌ）レベルになり、インタフェース制御信号ＰＩＣが活性化されるとハイ（Ｈ）レベルになる信号ＰＶＣＣＨに応じてゲーティングされるＰＭＯＳトランジスタで構成されている。

駆動部６２５は、ラッチ手段６２３の出力を駆動し、これをＳＳＴＬイネーブル信号ＰＳＳＴＬとして出力する。

以上述べたように、図１１に示す半導体装置によれば、必要に応じてインタフェース選択モードを設定することによりインタフェースＳＳＴＬのイネーブル信号ＰＳＳＴＬが生じ、ＳＳＴＬ従属回路６３０及び基準電圧発生器６８０が制御され、これによってインタフェースＳＳＴＬに対する互換性をシステムレベルで構成することができる。従って、製品の組立段階で予め市場状況を予測してからインタフェースを選択し、該インタフェースに互換性を有するように組立てる必要がないので、製品の製造コストを低減することができる。

[第４の実施の形態]
図１４は，本発明の第４の実施の形態に係る、インタフェースＬＶＴＴＬに対して互換性を有するように構成されている半導体装置のブロック図を示す。図１４に示すように、この半導体装置は、モードレジスター設定回路７１０、ＳＳＴＬ従属回路７２０、基準電圧パッド７３０、スイッチング手段７４０、７６０、入力バッファ７５０及び基準電圧発生器７７０を具備する。

モードレジスター設定回路７１０は、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書込みイネーブル信号ＷＥＢ及びチップ選択信号ＣＳＢに応じてインタフェース選択モード信号が活性化されると、入力されるローアドレスＲＡｉ情報によりインタフェースＳＳＴＬのイネーブル信号ＰＳＳＴＬを出力する。インタフェース選択モード信号は、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書込みイネーブル信号ＷＥＢ及びチップ選択信号ＣＳＢが全てロー（Ｌ）レベルの場合に活性化される。

ＳＳＴＬ従属回路７２０は、インタフェースＳＳＴＬイネーブル信号ＰＳＳＴＬを入力し、インタフェースＳＳＴＬに対する互換性を構成する場合、それに適合した動作を行う。基準電圧パッド７３０は、外部から基準電圧ＶＲＥＦを入力するためのパッドである。入力バッファ７５０は、外部からのデータを入力する。基準電圧発生器７７０は、入力バッファ７５０に印加する基準電圧ＶＲＥＦを発生する。

スイッチング手段７４０は、インタフェースＳＳＴＬイネーブル信号ＰＳＳＴＬに応じて制御され、インタフェースＬＶＴＴＬに対する互換性を構成する場合にはターンオフされ、基準電圧パッド７３０に外部から印加される基準電圧ＶＲＥＦが入力バッファ７５０に伝送されないように制御し、一方、インタフェースＳＳＴＬに対する互換性を構成する場合にはターンオンされ、基準電圧パッド７３０に外部から印加される基準電圧ＶＲＥＦを入力バッファ７５０に伝送する。

スイッチング手段７６０は、インタフェースＳＳＴＬイネーブル信号ＰＳＳＴＬに応じて制御され、インタフェースＬＶＴＴＬに対し互換性を構成する場合にはターンオンされ、基準電圧発生器７７０が発生した基準電圧ＶＲＥＦを入力バッファ７５０に伝送し、一方、インタフェースＳＳＴＬに対して互換性を構成する場合にはターンオフされ、基準電圧発生器７７０が発生した基準電圧ＶＲＥＦが入力バッファ７５０に伝送されないよう制御する。

図１５は、図１４に示すモードレジスター設定回路７１０のブロック図である。図１５に示すように、モードレジスター設定回路７１０は、モードレジスター７１２及びＳＳＴＬイネーブル信号発生器７１４を具備する。

モードレジスター７１２は、インタフェース選択モード信号ＰＷＣＢＲに応じて制御され、ローアドレスＲＡｉを入力してその状態を保存し、これをモードローアドレス信号ＭＲＡｉとして出力する。

ＳＳＴＬイネーブル信号発生器７１４は、モードレジスター７１２から出力されるモードローアドレス信号ＭＲＡｉを入力してこれをデコーディングし、所定の場合にＳＳＴＬイネーブル信号ＰＳＳＴＬをアクティブにして出力する。

モードレジスター７１２は、図８に示すモードレジスター４１０と同様に構成されている。

以上述べたように、本発明の第４の実施の形態に係る半導体装置においては、モードレジスター設定回路を使ってインタフェース選択モードを設定すると共に、外部から入力される信号に応じてインタフェース互換性をシステムレベルで構成することができる。従って、製品の組立段階で予め市場状況を予測してインタフェースを選択し、当該インタフェースに対して互換性を有するように組立てる必要がないので、製品の製造コストを低減することができる。

[第５の実施の形態]
図１６は、本発明の第１の実施の形態に係る半導体装置の駆動方法としてのインタフェースに対する互換性を構成する方法について示す流れ図である。図１６に示すように、この半導体装置の駆動方法は、インタフェース選択モード設定段階８１０、インタフェースイネーブル信号発生段階８１２及びインタフェース従属回路動作設定段階８１４を含む。

インタフェース選択モード設定段階８１０では、使用者の要求に応じてインタフェース選択モードを選択する。インタフェースイネーブル信号発生段階８１２では、インタフェース選択モード設定段階８１０の後、複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにする。

インタフェース従属回路の動作設定段階８１４では、インタフェースイネーブル信号発生段階８１２でアクティブにされるインタフェースイネーブル信号に応じて、インタフェース従属回路が適合した動作を行うようにする。

前述のように、外部から印加される信号に応じてインタフェース選択モードを設定すると共にインタフェースイネーブル信号を発生し、これによりチップ内の回路のうち該当するインタフェースに適合するようにその動作が変更され得るインタフェース従属回路の動作を設定することによって、システムレベルでインタフェースに対する互換性を構成することができる。従って、製品の組立段階で予め市場状況を予測し、それによりインタフェースを選択した後、当該インタフェースに対して互換性を有するように組立てる必要がないので、製品のコストを低減することができる。

[第６の実施の形態]
図１７は、本発明の第２の実施の形態に係る半導体装置の駆動方法を示した流れ図である。図１７に示すように、この半導体装置の駆動方法は、モードレジスター設定回路のイネーブル段階８２０、ローアドレス入力段階８２２、インタフェース選択モード設定段階８２４、インタフェースイネーブル信号発生段階８２６及びインタフェース従属回路の動作設定段階８２８を含む。

モードレジスター設定回路のイネーブル段階８２０では、外部から入力されるローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書込みイネーブル信号ＷＥＢ及びチップ選択信号ＣＳＢに応じてモードレジスター設定回路をイネーブルにする。

ローアドレス入力段階８２２では、モードレジスター設定回路がイネーブルされるとローアドレスＲＡｉを入力する。インタフェース選択モード設定段階８２４では、ローアドレス入力段階８２２で入力されるローアドレスＲＡｉの組合によってインタフェース選択モードを設定する。

インタフェースイネーブル信号発生段階８２６では、インタフェース選択モード設定段階８２４に後、複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにする。

インタフェース従属回路の動作設定段階８２８では、インタフェースイネーブル信号発生段階８２６においてアクティブにされたインタフェースイネーブル信号に応じて、インタフェース従属回路が適切な動作を行なうようにする。

以上述べたように、本発明の第６の実施の形態に係る半導体装置においては、モードレジスター設定回路を使って外部から印加される信号に応じてインタフェース選択モードを設定すると共に、インタフェースイネーブル信号を発生し、これによりチップ内の回路のうち該当するインタフェースに対してその動作が変更され得るインタフェース従属回路の動作を設定することによって、システムレベルでインタフェースに対する互換性を構成することができる。従って、製品の組立段階で予め市場状況を予測し、これによりインタフェースを選択した後、当該インタフェースに対して互換性を有するように組立てる必要がないので、製品のコストを低減することができる。

[第７の実施の形態]
図１８は、本発明の第３の実施の形態に係る半導体装置の駆動方法を示す流れ図である。図１８に示すように、この半導体装置の駆動方法は、インタフェース選択モード設定段階８３０、インタフェースＳＳＴＬイネーブル信号発生段階８３２、ＳＳＴＬ従属回路の動作設定段階８３４、基準電圧制御段階８３６及び基準電圧入力段階８３８を具備する。

インタフェース選択モード設定段階８３０では、使用者の要求に応じてインタフェース選択モードを設定する。インタフェースＳＳＴＬイネーブル信号発生段階８３２では、インタフェース選択モード設定段階８３０の後、インタフェースＳＳＴＬイネーブル信号を発生する。

ＳＳＴＬ従属回路の動作設定段階８３４では、インタフェースＳＳＴＬイネーブル信号に応じて制御され、インタフェースＳＳＴＬに適合するようにその動作が変更され得るＳＳＴＬ従属回路の動作を設定する。

基準電圧制御段階８３６では、基準電圧発生器の出力が入力バッファに伝達されないよう制御する。基準電圧入力段階８３８では、基準電圧を外部から入力バッファに印加する。

以上述べたように、インタフェースＬＶＴＴＬに対し互換性を有するよう構成されている半導体装置において、外部から印加される信号に応じてインタフェース選択モードを設定すると共にインタフェースＳＳＴＬイネーブル信号を発生し、これによりチップの内部回路のうちインタフェースＳＳＴＬに対応するようにその動作が変更され得るＳＳＴＬ従属回路の動作を設定することによって、システムレベルでインタフェースＬＶＴＴＬ及びインタフェースＳＳＴＬに対する互換性を構成することができる。従って、製品の組立段階で予め市場状況を予測してインタフェースを選択し、当該インタフェースに対して互換性を有するように組立てる必要がないので、製品のコストを低減することができる。

[第８の実施の形態]
図１９は、本発明の第４の実施の形態に係る半導体装置の駆動方法を示す流れ図である。図１９に示すように、この半導体装置の駆動方法は、モードレジスター設定回路のイネーブル段階８４０、ローアドレス入力段階８４２、インタフェース選択モード設定段階８４４、インタフェースＳＳＴＬイネーブル信号発生段階８４６、ＳＳＴＬ従属回路の動作設定段階８４８、基準電圧制御段階８５０及び基準電圧入力段階８５２を含む。

モードレジスター設定回路のイネーブル段階８４０では、外部から入力されるローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書込みイネーブル信号ＷＥＢ及びチップ選択信号ＣＳＢに応じてモードレジスター設定回路をイネーブルにする。

ローアドレス入力端子８４２では、モードレジスター設定回路がイネーブルされるとローアドレスＲＡｉを入力する。インタフェース選択モード設定段階８４４では、ローアドレス入力段階８４２において入力されるローアドレスＲＡｉの組合に応じてインタフェース選択モードを設定する。

インタフェースＳＳＴＬイネーブル信号発生段階８４６では、インタフェース選択モード設定段階８４２の後、インタフェースＳＳＴＬイネーブル信号を発生する。

ＳＳＴＬ従属回路の動作設定段階８４８では、インタフェースＳＳＴＬイネーブル信号に応じて制御され、インタフェースＳＳＴＬに対応するようにその動作が変更され得るＳＳＴＬ従属回路の動作を設定する。

基準電圧制御段階８５０では、基準電圧発生器の出力が入力バッファに伝達されないよう制御する。基準電圧入力段階８５２では、基準電圧を外部から入力バッファに印加する。

以上述べたように、モードレジスター設定回路を使って外部から印加される信号に応じてインタフェース選択モードを設定すると共にインタフェースＳＳＴＬのイネーブル信号を発生し、これによりチップの内部回路のうちインタフェースＳＳＴＬに対応してその動作が変更され得るインタフェースＳＳＴＬ従属回路の動作を設定することによって、システムレベルでインタフェースに対する互換性を構成することができる。従って、製品の組立段階で予め市場状況を予測してインタフェースを選択し、当該インタフェースに対して互換性を有するように組立てる必要がないので、製品のコストを低減することができる。

本発明は、上記の各実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。

従来の半導体装置におけるインタフェースに対する互換性を構成する回路のブロック図である。本発明の第１の実施の形態に係る半導体装置におけるインタフェースに対する互換性を構成する回路のブロック図である。図２に示すインタフェース制御回路の具体的な構成例に係る回路のブロック図である。図３に示すインタフェース選択モード信号発生器の具体的な構成例に係る回路図である。図３に示すレジスター回路の具体的な構成例に係る回路図である。図３に示すインタフェースイネーブル信号発生器の具体的な構成例に係る回路図である。本発明の第２の実施の形態に係る半導体装置におけるインタフェースに対する互換性を構成する回路のブロック図である。図７に示すモードレジスター設定回路の具体的な構成例に係る回路のブロック図である。図８に示したモードレジスターの具体的な一実施例に係る回路の回路図である。図８に示すインタフェースイネーブル信号発生器の具体的な構成例に係る回路図である。本発明の第３の実施の形態に係る半導体装置におけるインタフェース互換性を構成する回路のブロック図である。図１１に示すインタフェース制御回路の具体的な構成例に係る回路のブロック図である。図１１に示すＳＳＴＬイネーブル回路の具体的な構成例に係る回路図である。本発明の第４の実施の形態に係る半導体装置におけるインタフェースに対する互換性を構成する回路のブロック図である。図１４に示すモードレジスター設定回路の具体的な構成例に係る回路のブロック図である。本発明の第１の実施の形態に係る半導体装置の駆動方法としてのインタフェース互換性を構成する方法を示す流れ図である。本発明の第２の実施の形態に係る半導体装置の駆動方法としてのインタフェース互換性を構成する方法を示す流れ図である。本発明の第３の実施の形態に係る半導体装置の駆動方法としてのインタフェース互換性を構成する方法を示す流れ図である。本発明の第４の実施の形態に係る半導体装置の駆動方法としてのインタフェース互換性を構成する方法を示す流れ図である。

Claims

使用者の要求に応じてインタフェース選択モードが設定されると、複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにするインタフェース制御回路と、
前記複数のインタフェースイネーブル信号を入力し、複数のインタフェースのうちどのインタフェースに対して互換性を持たせるのかを感知し、その結果に応じて適合した動作を行なうインタフェース従属回路と、
を具備し、前記複数のインタフェースとの互換性をシステムレベルで構成することを特徴とする半導体装置。
前記インタフェース制御回路は、
使用者の要求に応じてインタフェース選択モードを設定し、インタフェース選択モード信号を出力するインタフェース選択モード信号発生器と、
前記インタフェース選択モード信号により制御され、ローアドレスを入力してその状態を保存し、これをインタフェースモードローアドレスとして出力するレジスター回路と、
前記レジスター回路からの出力を入力してこれをデコーディングし、複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにするインタフェースイネーブル信号発生器と、
を具備することを特徴とする請求項１に記載の半導体装置。
前記インタフェース選択モード信号発生器は、外部より入力されるローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号の全てがローレベルの場合に限ってアクティブになることを特徴とする請求項２に記載の半導体装置。
前記レジスター回路は、
入力されたローアドレスをインバーティングして出力する第１のインバータと、
前記インタフェース選択モード信号に応じて制御され、前記第１のインバータからの出力を伝送する伝送ゲートと、
前記伝送ゲートより出力される信号を入力し、これをラッチして出力するラッチ手段と、
前記ラッチ手段の入力端子をハイレベルにプリチャージするプリチャージ手段と、
前記ラッチ手段からの出力を駆動し、これをインタフェースモードローアドレスとして出力する駆動部と、
を具備することを特徴とする請求項２に記載の半導体装置。
前記プリチャージ手段は、電源端子と前記ラッチ手段の入力端子との間に連結されており、前記インタフェース選択モード信号が活性化されるのに先立ってローレベルになり、前記インタフェース選択モード信号が活性化されるとハイレバルになる信号に応じてゲーティングされるＰＭＯＳトランジスタを含むことを特徴とする請求項４に記載の半導体装置。
前記インタフェースイネーブル信号発生器は、
前記レジスター回路より出力される前記インタフェースモードローアドレスのうち該当する３つのビットを入力し、これらが全てローレベルである場合に限ってローレベルになる信号を出力する第１のＮＡＮＤゲートと、
前記レジスター回路より出力される前記インタフェースモードローアドレスのうち該当する３つのビットを入力し、該３つのビットのうち該当する２つのビットが共にハイレバルで、他の１つビットがローレベルである場合に限ってローレベルとなる信号を出力する第２のＮＡＮＤゲートと、
前記レジスター回路より出力される前記インタフェースモードローアドレスのうち該当する３つのビットを入力し、該３つのビットが全てハイレバルである場合に限ってローレベルになる信号を出力する第３のＮＡＮＤゲートと、
前記レジスター回路より出力される前記インタフェースモードローアドレスのうち該当する３つのビットを入力し、これらが全てローレベルである場合或いは全てハイレバルである場合或いは該当する２つのビットが共にハイレバルで他の１つのビットがローレベルである場合を除いてローレベルになる信号を出力する第４のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートからの出力を入力し、これをインバーティングして第１のインタフェースイネーブル信号として出力する第１のインバータと、
前記第２のＮＡＮＤゲートからの出力を入力し、これをインバーティングして第３のインタフェースイネーブル信号として出力する第２のインバータと、
前記第３のＮＡＮＤゲートからの出力を入力し、これをインバーティングして第４のインタフェースイネーブル信号として出力する第３のインバータと、
前記第４のＮＡＮＤゲートからの出力を入力し、これをインバーティングして第２のインタフェースイネーブル信号として出力する第４のインバータと、
を具備することを特徴とする請求項２に記載の半導体装置。
ローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号に応じてインタフェース選択モードが設定されると、入力されるローアドレス情報に応じて複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにするモードレジスター設定回路と、
前記複数のインタフェースイネーブル信号を入力して複数のインタフェースのうちどのインタフェースに対して互換性を持たせるのか感知し、その結果に応じて適合した動作を行うインタフェース従属回路と、
を具備し、前記複数のインタフェースとの互換性をシステムレベルで構成することを特徴とする半導体装置。
前記インタフェース選択モードは、ローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号の全てがローレベルである場合に設定されることを特徴とする請求項７に記載の半導体装置。
前記モードレジスター設定回路は、
前記インタフェース選択モードにおいてローアドレスを入力すると共に該状態を保存してモードローアドレス信号として出力するモードレジスターと、
前記モードレジスターより出力される前記モードローアドレス信号を入力して前記モードローアドレス信号をデコーディングし、前記複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにするインタフェースイネーブル信号発生器と、
を具備することを特徴とする請求項７に記載の半導体装置。
前記モードレジスターは、
前記ローアドレスを入力し、これをインバーティングして出力する第１のインバータと、
前記インタフェース選択モード信号に応じて制御され、前記第１のインバータからの出力を伝送する伝送ゲートと、
前記伝送ゲートより出力される信号を入力してラッチするラッチ手段と、
前記ラッチ手段の入力端子をハイレベルにプリチャージするプリチャージ手段と、
前記ラッチ手段の出力をバッファリングしてモードローアドレス信号として出力する駆動部と、
を具備することを特徴とする請求項９に記載の半導体装置。
前記プリチャージ手段は、電源端子と前記ラッチ手段の入力端子との間に連結されており、前記インタフェース選択モード信号が活性化されるのに先立ってローレベルになり、前記インタフェース選択モード信号が活性化されるとハイレバルになる信号に応じてゲーティングされるＰＭＯＳトランジスタを含むことを特徴とする請求項１０に記載の半導体装置。
入力バッファと基準電圧発生器とを具備し、インタフェースＬＶＴＴＬに対して互換性を有するよう構成されている半導体装置において、
基準電圧を入力するためのパッドと、
使用者の要求に応じてインタフェース選択モードが設定されると、インタフェース制御信号をアクティブにするインタフェース制御回路と、
前記インタフェース制御信号を入力し、これによりインタフェースＳＳＴＬイネーブル信号を出力するＳＳＴＬイネーブル回路と、
前記インタフェースＳＳＴＬイネーブル信号を入力し、インタフェースＳＳＴＬに対して互換性を構成する場合に、前記インタフェースＳＳＴＬによる動作を行なうＳＳＴＬ従属回路と、
前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、前記基準電圧発生器が発生した基準電圧を前記入力バッファに伝送する第１のスイッチング手段と、
前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、前記第１のスイッチング手段がターンオフされている場合に前記パッドに入力される基準電圧を前記入力バッファに伝送する第２のスイッチング手段と、
を具備し、システムレベルで前記インタフェースＬＶＴＴＬ及び前記インタフェースＳＳＴＬに対する互換成を構成することを特徴とする半導体装置。
前記インタフェース制御回路は、
チップ回路の動作を制御する全ての制御信号がアクティブである場合に限ってアクティブになるインタフェース選択信号を出力するインタフェース選択信号発生器と、
ローアドレスを入力して該当するローアドレスの組合のみに対してアクティブになるインタフェースモード信号を出力するインタフェースモード信号発生器と、
前記インタフェース選択信号と前記インタフェースモード信号とを入力し、これらが共にアクティブである場合に限ってアクティブになるインタフェース制御信号を出力するインタフェース制御信号発生器と、
を具備することを特徴とする請求項１２に記載の半導体装置。
前記インタフェース選択信号発生器は、外部より入力されるローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号が全てがローレベルである場合に限ってアクティブになるインタフェース選択信号を出力することを特徴とする請求項１３に記載の半導体装置。
前記ＳＳＴＬイネーブル回路は、
前記ローアドレスを入力しインバーティングして出力するインバータと、
前記インタフェース制御信号に応じて制御され、前記インバータからの出力を伝送する伝送ゲートと、
前記伝送ゲートより出力される信号を入力してラッチするラッチ手段と、
前記ラッチ手段の入力端子をハイレベルにプリチャージするプリチャージ手段と、
前記ラッチ手段からの出力をバッファリングしてＳＳＴＬイネーブル信号として出力する駆動部と、
を具備することを特徴とする請求項１２に記載の半導体装置。
前記プリチャージ手段は、電源端子と前記ラッチ手段の入力端子との間に連結されており、前記インタフェース制御信号が活性化されるのに先立ってローレベルになり、前記インタフェース制御信号が活性化されるとハイレベルになる信号に応じてゲーティングされるＰＭＯＳトランジスタを含むことを特徴とする請求項１５に記載の半導体装置。
前記第１のスイッチング手段は、前記ＳＳＴＬイネーブル信号がアクティブである場合はディスエーブルされて前記基準電圧発生器が発生した基準電圧を前記入力バッファに伝送しない伝送ゲートであることを特徴とする請求項１２に記載の半導体装置。
前記第２のスイッチング手段は、前記ＳＳＴＬイネーブル信号がアクティブである場合に限ってイネーブルされ、前記パッドを経て外部より印加される基準電圧を前記入力バッファに伝送する伝送ゲートであることを特徴とする請求項１２に記載の半導体装置。
入力バッファ及び基準電圧発生器を具備し、インタフェースＬＶＴＴＬに互換するよう構成されている半導体装置において、
基準電圧を入力するためのパッドと、
ローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号に応じてインタフェース選択モード信号がアクティブになると、入力されるローアドレス情報に応じてインタフェースＳＳＴＬイネーブル信号を出力するモードレジスター設定回路と、
前記インタフェースＳＳＴＬイネーブル信号を入力して、インタフェースＳＳＴＬに対して互換性を構成する場合に、それに適合した動作をするＳＳＴＬ従属回路と、
前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、前記基準電圧発生器が発生した基準電圧を前記入力バッファに伝送する第１のスイッチング手段と、
前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、前記第１のスイッチング手段がターンオフされている場合に、前記パッドに入力される基準電圧を前記入力バッファに伝送する第２のスイッチング手段と、
を具備し、システムレベルで前記インタフェースＬＶＴＴＬ及び前記インタフェースＳＳＴＬに対する互換性を構成することを特徴とする半導体装置。
前記インタフェース選択モード信号は、ローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号の全てがローレベルである場合にアクティブになることを特徴とする請求項１９に記載の半導体装置。
前記モードレジスター設定回路は、
前記インタフェース選択モード信号に応じて制御され、ローアドレスを入力して保存してモードローアドレス信号として出力するモードレジスターと、
前記モードレジスターより出力されるモードローアドレス信号を入力してデコーディングし、該当する場合に前記インタフェースＳＳＴＬイネーブル信号をアクティブにして出力するＳＳＴＬイネーブル信号発生器と、
を具備することを特徴とする請求項１９に記載の半導体装置。
モードレジスターは、
前記ローアドレスを入力してインバーティングして出力する第１のインバータと、
前記インタフェース選択モード信号に応じて制御され、前記第１のインバータからの出力を伝送する伝送ゲートと、
前記伝送ゲートより出力される信号を入力してからラッチするラッチ手段と、
前記ラッチ手段の入力端子をハイレベルにプリチャージするプリチャージ手段と、
前記ラッチ手段からの出力をバッファリングしてモードアドレス信号として出力する駆動部と、
を具備することを特徴とする請求項２１に記載の半導体装置。
前記プリチャージ手段は、電源端子と前記ラッチ手段の入力端子との間に連結されており、前記インタフェース選択モード信号が活性化されるのに先立ってローレベルになり、前記インタフェース選択モード信号が活性化させるとハイレバルになる信号に応じてゲーティングされるＰＭＯＳトランジスタを含むことを特徴とする請求項２２に記載の半導体装置。
前記第１のスイッチング手段は、前記ＳＳＴＬイネーブル信号がアクティブである場合にはディスエーブルされ、前記基準電圧発生器が発生した基準電圧を前記入力バッファに伝送しない伝送ゲートであることを特徴とする請求項２１に記載の半導体装置。
前記第２のスイッチング手段は、前記ＳＳＴＬイネーブル信号がアクティブである場合に限ってイネーブルされ、前記パッドを経て外部より印加される基準電圧を前記入力バッファに伝送する伝送ゲートであることを特徴とする請求項２１に記載の半導体装置。
半導体装置の駆動方法であって、
（ａ）使用者の要求に応じてインタフェース選択モードを選択するインタフェース選択モード設定段階と、
（ｂ）前記インタフェース選択モードの設定段階の後、複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにするインタフェースイネーブル信号発生段階と、
（ｃ）前記インタフェースイネーブル信号の発生段階においてアクティブにされるインタフェースイネーブル信号に応じて、インタフェース従属回路が適切な動作を行なうようにするインタフェース従属回路動作設定段階と、
を具備し、複数のインタフェースに対する互換性をシステムレベルで構成することを特徴とする半導体装置の駆動方法。
モードレジスター設定回路を備える同期式半導体装置の駆動方法であって、
（ａ）外部より入力されるローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号に応じてモードレジスター設定回路をイネーブルにするモードレジスター設定回路のイネーブル段階と、
（ｂ）前記モードレジスター設定回路がイネーブルになるとローアドレスを入力するローアドレス入力段階と、
（ｃ）前記ローアドレス入力段階において入力されたローアドレスの組合に応じてインタフェース選択モードを設定するインタフェース選択モード設定段階と、
（ｄ）前記インタフェース選択モードの設定段階の後、複数のインタフェースイネーブル信号のうち該当するインタフェースイネーブル信号をアクティブにするインタフェースイネーブル信号発生段階と、
（ｅ）前記インタフェースイネーブル信号の発生段階においてアクティブにされたインタフェースイネーブル信号に応じて、インタフェース従属回路が適切な動作を行なうようにするインタフェース従属回路の動作設定段階と、
を具備し、インタフェースに対する互換性をシステムレベルで構成することを特徴とする半導体装置の駆動方法。
入力バッファ及び基準電圧発生器とを具備し、インタフェースＬＶＴＴＬに対して互換性を有するように構成されている半導体装置の駆動方法であって、
（ａ）使用者の要求に応じてインタフェース選択モードを設定するインタフェース選択モード設定段階と、
（ｂ）前記インタフェース選択モードの設定段階の後、インタフェースＳＳＴＬイネーブル信号を発生するインタフェースＳＳＴＬイネーブル信号発生段階と、
（ｃ）前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、インタフェースＳＳＴＬに対応してその動作が変更され得るＳＳＴＬ従属回路の動作を設定するＳＳＴＬ従属回路の動作設定段階と、
（ｄ）前記基準電圧発生器が発生した基準電圧が前記入力バッファに伝達されないよう制御する基準電圧制御段階と、
（ｅ）基準電圧を外部から前記入力バッファに印加する基準電圧入力段階と、
を具備し、前記インタフェースＬＶＴＴＬ及びＳＳＴＬとの互換性をシステムレベルで構成することを特徴とする半導体装置の駆動方法。
モードレジスター設定回路、入力バッファ及び基準電圧発生器を具備し、インタフェースＬＶＴＴＬに対して互換性を有するように構成されている同期式半導体装置のインタフェース互換性の構成方法であって、
（ａ）外部より入力されるローアドレスストローブ信号、カラムアドレスストローブ信号、書込みイネーブル信号及びチップ選択信号に応じてモードレジスター設定回路をイネーブルにするモードレジスター設定回路のイネーブル段階と、
（ｂ）前記モードレジスター設定回路がイネーブルされるとローアドレスを入力するローアドレス入力段階と、
（ｃ）前記ローアドレス入力段階において入力されたローアドレスの組合によってインタフェース選択モードを設定するインタフェース選択モードの設定段階と、
（ｄ）前記インタフェース選択モードの設定段階の後、インタフェースＳＳＴＬイネーブル信号を生じさせるインタフェースＳＳＴＬイネーブル信号発生段階と、
（ｅ）前記インタフェースＳＳＴＬイネーブル信号に応じて制御され、インタフェースＳＳＴＬに対応してその動作が変更され得るＳＳＴＬ従属回路の動作を設定するＳＳＴＬ従属回路の動作設定段階と、
（ｆ）前記基準電圧発生器が発生した基準電圧が前記入力バッファに伝達されないよう制御する基準電圧制御段階と、
（ｇ）基準電圧を外部から前記入力バッファに印加する基準電圧入力段階と、
を具備し、前記インタフェースＬＶＴＴＬ及びＳＳＴＬとの互換性をシステムレベルで構成することを特徴とする同期式半導体メモリ装置のインタフェース互換性の構成方法。