KR20050058872A - 반도체 메모리 장치의 입출력 회로 - Google Patents

반도체 메모리 장치의 입출력 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 입출력 회로를 공개한다. 이 반도체 메모리 장치의 입출력 회로는 테스터로부터 제공되는 리셋신호와 클록신호를 이용하여 테스트 리드 신호를 발생하는 테스트 리드 동작 제어부와, 상기 테스트 리드 동작 제어부로부터 제공되는 상기 테스트 리드 신호에 응답하여 리드 동작 또는 라이트 동작을 수행하여 데이터를 입출력하는 데이터 입출력부를 포함한다. 따라서 테스터 시 필요한 패드 수를 감소시켜, 테스터가 보다 많은 반도체 메모리 장치를 동시에 테스트할 수 있도록 한다.

Description

반도체 메모리 장치의 입출력 회로{Input and Output circuit of semiconductor}
본 발명은 반도체 메모리 장치의 입출력 회로의 테스트 방법에 관한 것으로, 특히 테스트시 차동(differential) 입출력을 가지는 반도체 메모리 장치의 입출력 회로에 관한 것이다.
일반적으로 반도체 메모리 장치의 입출력 회로는 정상 모드 동작시와 테스트 모드 동작시에 서로 다른 연결 구조를 가지며, 서로 다른 동작을 수행한다. 특히, 반도체 메모리 장치의 입출력 회로가 테스트 모드로 동작하는 경우에는 테스터가 연결되고, 테스터가 반도체 메모리 장치 장치의 동작 특성을 테스트하게 된다.
도 1은 종래의 기술에 따른 테스트 시스템을 도시한 도면이다.
도 1을 참조하면, 종래의 테스트 시스템은 테스터(10)와 복수개의 반도체 메모리 장치들(21 ~ 2(N))로 구성되며, 테스터(10)는 자신에 연결된 복수개의 반도체 메모리 장치들(21 ~ 2(N)) 각각에 파워 신호(power_ctrl), 리셋 신호(reset), 클록 신호(clk), 및 테스트 리드 신호(Test_read)를 제공하여 동작을 제어하고, 이때의 동작 특성을 테스트한다.
그리고 각 반도체 메모리 장치(21)는 테스터(10)와 연결되어 내부 회로(212)의 동작에 의해 생성된 데이터를 출력하고, 테스터(10)로부터 전송되는 데이터를 내부회로(212)로 입력하는 입출력 회로(211)와, 입출력 회로(211)로부터 전송된 데이터에 응답하여 라이트 동작을 수행하고, 리드 동작에 의해 생성된 데이터를 출력하는 내부회로(212)로 구성된다.
도 2는 도 1의 반도체 메모리 장치의 입출력 회로의 일예의 회로도이다.
도 2에 도시된 바와 같이, 종래의 반도체 메모리 장치의 입출력 회로(211)는 테스터(10)로부터 제공되는 테스트 리드 신호(Test_read)에 응답하여 내부 전압원의 내부 전압(Vterm)의 공급을 제어하는 스위칭부(31)와, 테스트 활성화 신호(Test_enable)에 응답하여 내부 전압(Vterm)과 외부 전압원의 외부 전압(Vext)의 공급을 스위칭하는 테스트 모드 선택부(32)와, 내부회로(212)로부터 수신한 비반전 데이터와 반전 데이터를 비반전 데이터와 반전 데이터 입출력 패드(DQ PAD, DQN PAD)로 각각 출력하는 비반전 및 반전 데이터용 출력 드라이버(33, 34)로 구성된다.
이때의 스위칭부(31)는 소스는 내부전압(Vterm)과 연결되고 드레인은 노드 (B)와 연결되고 게이트에는 테스터(10)의 테스트 리드 신호(Test_read)가 인가되는 PMOS 트랜지스터(PMOS1)로 구성된다.
테스트 모드 선택부(32)는 소스는 내부전압(Vterm)과 연결되고, 드레인은 노드 (A)와 연결되고, 게이트에는 테스트 활성화 신호(Test_enable)가 인가되는 PMOS 트랜지스터(PMOS2)와, 드레인은 테스터(10)의 파워 신호(power_ctrl)에 의해 구동되는 외부 전압원(Vterm)과 연결되고, 소스는 노드 (A)와 연결되고, 게이트에는 테스트 활성화 신호(Test_enable)가 인가되는 NMOS 트랜지스터(NMOS3)로 구성된다.
비반전 데이터 출력 드라이버(32)는 드레인은 노드 (B)와 연결되고 소스는 구동 전류원(35)과 연결되고, 게이트는 내부회로(212)와 연결되는 NMOS 트랜지스터(NMOS1)로 구성된다.
반전 데이터 출력 드라이버(33)는 노드 (A)와 연결되고 소스는 구동 전류원(35)과 연결되고 게이트는 내부회로(212)와 연결되는 NMOS 트랜지스터(NMOS2)로 구성된다.
이와 같이 구성되는 도 2의 반도체 메모리 장치의 입출력 회로의 테스트 모드시의 동작을 살펴보면 다음과 같다.
먼저 반도체 메모리 장치의 입출력 회로(211)가 테스트 모드로 동작하게 되면 내부회로(212)에 의해 생성된 하이 레벨을 가지는 테스트 활성화 신호(Test_enable)가 테스트 모드 선택부(32)의 PMOS 트랜지스터(PMOS2)와 NMOS 트랜지스터(NMOS3)에 인가된다.
그러면 PMOS 트랜지스터(PMOS2)는 턴 오프되고, NMOS 트랜지스터(NMOS3)는 턴 온 되어 노드 (A)에는 외부 전압원의 외부 전압(Vext)이 인가되게 된다.
노드 (A)에 외부 전압(Vext)이 인가되면 반도체 메모리 장치의 입출력 회로(211)는 테스트 모드로 동작하고, 외부의 테스터(10)로부터 입력되는 테스트 리드 신호(Test_read)에 응답하여 리드 또는 라이트 동작을 수행한다.
먼저 반도체 메모리 장치의 입출력 회로(211)가 외부의 테스터(10)로부터 디스에이블 된 테스트 리드 신호(Test_read)를 입력받아 라이트 동작을 수행하는 경우를 살펴보도록 한다. 여기서 디스에이블 된 테스트 리드 신호(Test_read)는 하이 레벨을 가진다.
스위칭부(31)의 PMOS 트랜지스터(PMOS1)는 하이 레벨을 가지는 테스트 리드 신호(Test_read)를 인가받아 턴 오프 되고, 턴 오프 된 PMOS 트랜지스터(PMOS1)는 내부 전압(Vterm)이 노드 (B)로 공급되는 것을 차단한다.
이에 따라, 반도체 메모리 장치의 입출력 회로(211)의 차동 증폭 동작은 디스에이블 된다.
그러면 반도체 메모리 장치의 내부회로(212)는 비반전 데이터 입출력 패드(DQ PAD)로 입력되는 데이터를 직접 입력받고, 입력받은 데이터에 응답하여 라이트 동작을 수행한다.
일반적으로 반도체 메모리 장치의 입출력 회로(211)의 라이트 동작을 수행하는 경우, 반전 데이터 입출력 패드(DQN PAD)에는 데이터를 인가하여도 되고, 인가하지 않아도 된다. 즉, 리드 동작시의 비반전 데이터 입출력 패드(DQ PAD)는 돈 케어(Don't Care)가 된다.
반면에 반도체 메모리 장치의 입출력 회로(211)가 외부의 테스터(10)로부터 인에이블된 된 테스트 리드 신호(Test_read)를 입력받아 라이트 동작을 수행하는 경우를 살펴보도록 한다. 여기서 인에이블된 된 테스트 리드 신호(Test_read)는 로우 레벨을 가진다.
스위칭부(31)의 PMOS 트랜지스터(PMOS1)는 로우 레벨을 가지는 테스트 리드 신호(Test_read)를 인가받아 턴 온이 되고, 턴 온된 PMOS 트랜지스터(PMOS1)는 내부 전압(Vterm)을 노드 (B)로 공급한다.
이에 따라 반도체 메모리 장치의 입출력 회로(211)는 차동 증폭기로서 동작하게 된다.
비반전 및 반전 데이터 출력 드라이버(33, 34) 각각의 NMOS 트랜지스터(NMOS1, NMOS2)의 게이트에 내부회로(212)의 리드 동작에 의해 생성된 비반전 및 반전 데이터가 인가되면, 비반전 및 반전 데이터 출력 드라이버(33, 34)는 차동 증폭을 수행한다.
차동 증폭에 의해 생성된 비반전 데이터와 반전 데이터는 각각 비반전 데이터 입출력 패드(DQ PAD)와 반전 데이터 입출력 패드(DQN PAD)로 출력된다.
예를 들어, 비반전 데이터 출력 드라이버(33)의 NMOS 트랜지스터(NMOS1)에 로우 레벨을 가지는 신호가 인가되고, 반전 데이터 출력 드라이버(34)의 NMOS 트랜지스터(NMOS2)의 게이트에 하이 레벨을 가지는 신호가 인가되면, 비반전 데이터 출력 드라이버(33)의 NMOS 트랜지스터(NMOS1)는 턴 오프가 되고 반전 데이터 출력 드라이버(34)의 NMOS 트랜지스터(NMOS2)는 턴 온이 된다.
그러면 노드 (B)에는 전압 강하가 발생하여 로우 레벨에 해당하는 전압이 인가되고, 노드 (A)에는 전압 강하가 발생하지 않아 하이 레벨에 해당하는 전압이 인가된다.
이에 노드 (B)와 연결된 반전 데이터 입출력 패드(DQN PAD)에는 로우 레벨을 가지는 데이터가 출력되고, 노드 (A)와 연결된 비반전 데이터 입출력 패드(DQ PAD)에는 로우 레벨을 가지는 데이터가 출력된다.
상기에서 살펴본 바와 같이, 종래의 반도체 메모리 장치의 입출력 회로는 리드 동작시와 라이트 동작시의 동작 특성을 분리하여 테스트하였다.
이에 종래의 반도체 메모리 장치의 입출력 회로는 테스터와 연결하여 성능을 테스트하기 위해서는, 테스터에서 기본적으로 제공하는 신호(리셋 신호(reset), 파워 신호(power_ctrl), 클록 신호(clk) 등)를 수신하기 위한 패드와 입출력 데이터쌍을 송수신하기 위한 패드 이외에 반도체 메모리 장치의 입출력 회로의 라이트 또는 리드 동작을 선택하기 위한 테스트 리드 신호(Test_read)를 인가하기 위한 패드를 더 구비하여야 하였다.
이는 테스터가 반도체 메모리 장치의 입출력 회로의 성능을 테스트하기 위해 필요로 하는 패드 수가 증가시키고, 증가된 패드 수는 테스터가 동시에 테스트할 수 있는 반도체 메모리 장치 장치의 수를 감소시키는 원인이 되어왔다.
본 발명의 목적은 테스트시 필요한 패드 수를 감소하여 테스터가 동시에 테스트할 수 있는 반도체 메모리 장치 장치의 수를 증대하여 주는 반도체 메모리 장치의 입출력 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 입출력 회로는 테스터로부터 제공되는 리셋신호와 클록신호를 이용하여 테스트 리드 신호를 발생하는 테스트 리드 동작 제어부와, 상기 테스트 리드 동작 제어부로부터 제공되는 상기 테스트 리드 신호에 응답하여 리드 동작 또는 라이트 동작을 수행하여 데이터를 입출력하는 데이터 입출력부를 포함한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치의 입출력 회로를 설명하면 다음과 같다.
도 3은 본 발명의 기술에 따른 테스트 시스템을 도시한 도면이다.
도 3을 참조하면, 본 발명의 테스트 시스템은 테스터(100)와 복수개의 반도체 메모리 장치들(210 ~ 2(N)0)로 구성되며, 테스터(100)는 자신에 연결된 복수개의 반도체 메모리 장치들(210 ~ 2(N)0) 각각에 파워 신호(power_ctrl), 리셋 신호(reset), 및 클록 신호(clk)를 제공하여 동작을 제어하고, 이때의 동작 특성을 테스트한다.
각 반도체 메모리 장치(210)는 내부 회로(212)와 입출력 회로(214)로 구성된다. 그리고 입출력 회로(214)는 입출력부(211)와 테스트 리드 동작 제어부(213)로 구성된다.
이때의 입출력부(211) 및 내부회로(212)는 도 1의 입출력 회로(211) 및 내부회로(212)와 동일한 구성 및 동작을 수행하므로 상세한 설명은 생략하기로 한다.
테스트 리드 동작 제어부(213)는 테스터(100)로부터 기본적으로 제공되는 리셋신호(reset)와 클록신호(clk)를 이용하여 입출력 회로(211)의 동작을 제어하기 위한 테스트 리드 신호(Test_read)를 생성하여 출력하여 준다.
도 4는 도 3의 테스트 리드 동작 제어부의 회로도로, 도 4를 참조하면, 테스트 리드 동작 제어부(213)는 N+1개의 D-플립플롭(D-Filp Flop)들(411 ~ 41(N+1))과 인버터(42)와 NAND 게이트(43)를 구비하고, 테스터(100)가 기본적으로 제공하는 리셋신호(reset)와 클록신호(clk)를 이용하여 반도체 메모리 장치 장치의 리드 또는 라이트 동작을 제어하는 테스트 리드 신호(Test_read)를 생성하여 준다.
제 1 D-플립플롭(D1)은 테스터(100)가 제공하는 리셋신호(reset)와 클록 신호(clk)를 이용하여 리드 구간의 시작 시점을 파악하고, 리드 구간이 시작되면 리드 시작 신호(read_start)를 인에이블하여 출력한다.
이를 위해 제 1 D-플립플롭(D1)은 클록신호(clk)가 하이 레벨로 토글되면, 입력된 리셋신호(reset)에 응답하여 리드 시작 신호(read_start)를 발생하여 출력하여 준다.
나머지 제 2 내지 제 N +1 D-플립플롭(D2 ~ D(N+1))은 반도체 메모리 장치의 입출력 상태가 리드할 데이터의 비트 수(N)에 상응하는 리드 구간을 발생하고, 리드 구간이 종료되면 리드 종료 신호(read_end)를 인에이블하여 출력한다.
이를 위해 제 2 내지 제 N +1 D-플립플롭들(D2 ~ D(N+1))은 반도체 메모리 장치가 리드하는 데이터 비트의 수(N)와 동일한 개수를 가지며 종속 연결된다. 이에 제 2 내지 제 N +1 D-플립플롭들(D2 ~ D(N+1))은 클록신호(clk)가 하이 레벨로 토글됨에 따라 NAND 게이트(43)의 테스트 리드 신호(Test_read)를 쉬프트 하고, 제 N +1 D-플립플롭(D2 ~ D(N+1))은 쉬프트된 테스트 리드 신호(Test_read)에 응답하여 리드 종료 신호(read_end)를 출력한다.
인버터(42)는 제 N+1 D-플립플롭(41(N+1))의 리드 종료 신호(read_end)를 반전한 후 NAND 게이트(43)에 제공하여 준다.
NAND 게이트(43)는 제 1 D-플립플롭(411)의 리드 시작 신호(read_start)와 인버터(42)를 통해 반전된 리드 종료 신호(read_end)를 조합하여 테스트 리드 신호(Test_read)를 생성하고, 생성된 테스트 리드 신호(Test_read)를 스위칭부(31)와 제 2 D-플립플롭(412)에 전송한다.
이와 같이 구성되는 도 4의 테스트 리드 동작 제어부가 테스트 리드 신호(Test_read)를 생성하는 방법을 도 5의 타이밍도를 참조로 하여 살펴보면 다음과 같다.
먼저 테스터(100)는 테스트 리드 동작 제어부(213)를 초기화하기 위해 테스트 리드 동작 제어부(213)로 로우 레벨을 가지는 리셋신호(reset)를 인가한다.
이에 N+1개의 D-플립플롭들(411 ~ 41(N+1)) 각각은 로우 레벨을 가지는 리셋신호(reset)에 응답하여 리셋 동작을 수행하여, 로우 레벨을 가지는 신호를 출력한다. 그러면 인버터(42)는 하이 레벨을 가지는 신호를 출력하고, NAND 게이트(43)는 하이 레벨을 가지는 테스트 리드 신호(Test_read)를 출력한다.
이와 같이 테스트 리드 동작 제어부(213)의 초기화가 완료된 상태에서, 테스터(100)로부터 하이 레벨을 가지는 리셋 신호(reset)와 반도체 메모리 장치의 입출력 회로(214)가 리드하는 데이터의 비트 수 만큼의 클록수를 가지는 클록신호(clk)를 수신하면, 테스트 리드 신호(Test_read)를 로우 레벨을 가지도록 하여 인에이블하여 준다,
더욱 상세하게는 최초의 클록신호(clk)가 하이 레벨로 토글되면 제 1 D-플립플롭(411)은 하이 레벨의 리셋신호(reset)를 입력받고, 이에 응답하여 하이 레벨을 가지는 리드 시작 신호(read_start)를 출력한다.
제 2 D-플립플롭(412)은 NAND 게이트(43)로부터 하이 레벨을 가지는 테스트 리드 신호(Test_read)를 입력받아 하이 레벨을 가지는 신호(S1)를 출력하고, 제 3 내지 N+1 D-플립플롭(413 ~ 41(N+1))은 앞단의 D-플립플롭들(412 ~ 41(N))의 로우 레벨을 가지는 신호를 입력받아 로우 레벨을 가지는 신호(S1 ~ S(N-2), read_end)를 출력한다.
그리고 인버터(42)는 제 N+1 D-플립플롭(41(N+1))의 로우 레벨을 가지는 리드 종료 신호(read_end)를 입력받고, 이를 반전하여 하이 레벨을 가지는 신호를 출력하고, NAND 게이트(43)는 인버터(42)의 하이 레벨을 가지는 신호와 제 1 D-플립플롭(411)의 하이 레벨을 가지는 리드 시작 신호(read_start)를 조합하여 로우 레벨을 가지는 테스트 리드 신호(Test_read)를 출력한다.
이에 반도체 메모리 장치의 입출력부(211)는 로우 레벨을 가지는 테스트 리드 신호(Test_read)를 제공받아 리드 동작을 수행하기 시작한다.
그리고 다음의 클록신호(clk)가 하이 레벨로 토글되면, 제 1 D-플립플롭(411)은 하이 레벨을 가지는 리드 시작 신호(read_start)를 출력하고, 제 2 D-플립플롭(412)은 로우 레벨을 가지는 신호(S1)를 출력하고, 제 3 D-플립플롭(413)은 하이 레벨을 가지는 신호(S2)를 출력하고, 제 4 내지 N+1 D-플립플롭(414 ~ 41(N+1))은 로우 레벨을 가지는 테스트 리드 신호(Test_read)를 출력한다.
이에 반도체 메모리 장치의 입출력 회로(211)는 리드 동작을 계속하여 수행한다.
상기와 같은 방법으로 하이 레벨을 가지는 테스트 리드 신호(Test_read)는 클록신호(clk)가 하이 레벨로 토글됨에 따라 제 4 내지 제 N+1 D-플립플롭(414 ~ 41(N+1))을 통해 진행해 나아가고, 리드 구간의 마지막 클록신호(clk)가 하이 레벨로 토글되면 제 N+1 D-플립플롭(41(N+1))은 하이 레벨을 가지는 테스트 리드 신호(Test_read)를 출력하여 준다.
그러면 인버터(42)는 하이 레벨을 가지는 테스트 리드 신호(Test_read)를 입력받고, 이를 반전하여 로우 레벨을 가지는 신호를 출력하고, NAND 게이트(43)는 인버터(42)의 출력 신호에 의해 하이 레벨을 가지는 테스트 리드 신호(Test_read)를 출력한다.
이에 반도체 메모리 장치의 입출력부(211)는 하이 레벨을 가지는 테스트 리드 신호(Test_read)를 제공받아 리드 동작을 멈추고, 라이트 동작을 수행하거나, 다음의 리드 동작을 위해 대기한다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 해당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서 본 발명의 반도체 메모리 장치의 입출력 회로는 외부의 테스트가 기본적으로 제공하는 신호인 리셋 신호와 클록 신호를 이용하여 반도체 메모리 장치의 입출력 회로의 라이트 또는 리드 동작을 선택하기 위한 테스트 리드 신호를 생성하여 주었다. 이에 외부의 테스터가 이는 테스터가 반도체 메모리 장치의 입출력 회로의 성능을 테스트하기 위해 필요로 하는 패드 수를 감소시켜, 테스터가 보다 반도체 메모리 장치를 동시에 테스트할 수 있는 수 있도록 한다.
도 1은 종래의 기술에 따른 테스트 시스템을 도시한 도면이다.
도 2는 도 1의 반도체 메모리 장치의 입출력 회로의 일예의 회로도이다.
도 3은 본 발명의 기술에 따른 테스트 시스템을 도시한 도면이다.
도 4는 도 3의 테스트 리드 동작 제어부의 회로도이다.
도 5는 도 4의 테스트 리드 동작 제어부의 동작을 설명하기 위한 신호들의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
213 ~ 2(N)3 : 테스트 리드 동작 제어부
411 ~ 412 : D-플립플롭 42 : 인버터
43 : NAND 게이트

Claims (5)

  1. 테스터로부터 제공되는 리셋신호와 클록신호를 이용하여 테스트 리드 신호를 발생하는 테스트 리드 동작 제어부; 및
    상기 테스트 리드 동작 제어부로부터 제공되는 상기 테스트 리드 신호에 응답하여 리드 동작 또는 라이트 동작을 수행하여 데이터를 입출력하는 데이터 입출력부를 포함하는 반도체 메모리 장치의 입출력 회로.
  2. 제 1 항에 있어서, 상기 테스트 리드 동작 제어부는
    상기 테스터로부터 제공되는 리셋신호와 클록신호에 응답하여 리드 구간의 시작 시점을 파악하고, 리드 구간이 시작되면 리드 시작 신호를 출력하는 리드 시작 제어부;
    상기 리드 구간의 종료 시점을 파악하고, 리드 구간이 종료되면 리드 종료 신호를 출력하는 리드 종료 제어부; 및
    상기 리드 시작 제어부의 리드 시작 신호와 상기 리드 종료 제어부의 리드 종료 신호를 조합하여 테스트 리드 신호를 출력하는 테스트 리드 신호 발생부를 포함하는 반도체 메모리 장치의 입출력 회로.
  3. 제 2 항에 있어서, 상기 리드 시작 제어부는
    상기 클록신호와 상기 리셋신호에 응답하여 상기 리드 시작 신호를 출력하는 D-플립플롭으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
  4. 제 2 항에 있어서, 상기 리드 종료 제어부는
    상기 클록신호에 응답하여 상기 테스트 리드 신호를 쉬프트하여 상기 리드 종료 신호를 출력하는 상기 데이터의 비트수와 동일한 개수를 가지며 종속 연결된 D-플립플롭들로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
  5. 제 2 항에 있어서, 상기 테스트 리드 신호 발생부는
    상기 리드 종료 제어부의 리드 종료 신호를 반전하는 인버터; 및
    상기 인버터를 통해 상기 반전된 리드 종료 신호와 상기 리드 시작 제어부의 리드 시작 제어 신호를 조합하여 상기 테스트 리드 신호를 출력하는 NAND 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878301B1 (ko) * 2007-05-10 2009-01-13 주식회사 하이닉스반도체 다중 테스트 모드를 지원하는 테스트 회로
US7890286B2 (en) 2007-12-18 2011-02-15 Hynix Semiconductor Inc. Test circuit for performing multiple test modes
KR101031519B1 (ko) * 2007-12-20 2011-04-29 주식회사 하이닉스반도체 반도체 메모리 입출력 장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878301B1 (ko) * 2007-05-10 2009-01-13 주식회사 하이닉스반도체 다중 테스트 모드를 지원하는 테스트 회로
US7840368B2 (en) 2007-05-10 2010-11-23 Hynix Semiconductor Inc. Test circuit for performing multiple test modes
US7890286B2 (en) 2007-12-18 2011-02-15 Hynix Semiconductor Inc. Test circuit for performing multiple test modes
KR101031519B1 (ko) * 2007-12-20 2011-04-29 주식회사 하이닉스반도체 반도체 메모리 입출력 장치
US8009504B2 (en) 2007-12-20 2011-08-30 Hynix Semiconductor Inc. Semiconductor memory input/output device

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