KR100655379B1 - 유효 출력 데이터 윈도우를 확장시킬 수 있는 출력회로,이를 구비한 반도체 메모리 장치, 및 유효 출력 데이터확장방법 - Google Patents

유효 출력 데이터 윈도우를 확장시킬 수 있는 출력회로,이를 구비한 반도체 메모리 장치, 및 유효 출력 데이터확장방법 Download PDF

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Abstract

유효 출력 데이터 윈도우를 확장시킬 수 있는 출력회로를 구비한 반도체 메모리 장치 및 유효 출력 데이터 윈도우 확장 방법이 개시되어 있다. 반도체 메모리 장치는 복수 비트를 가지는 독출 데이터를 발생시키는 메모리 셀 어레이 및 출력회로를 구비한다. 출력회로는 정상 모드일 때는 클럭신호에 응답하여 독출 데이터의 각 비트를 순차적으로 출력하고, 테스트 모드일 때는 복수의 스위치 제어신호들에 응답하여 독출 데이터의 비트들 중 테스트할 비트들을 선택하여 래치하고 독출 데이터의 비트들 중 테스트하지 않을 비트들의 경로를 차단하여 출력 데이터의 유효 데이터 윈도우를 확장시킨다. 반도체 메모리 장치는 독출 데이터의 비트들 중 테스트하지 않을 비트들의 경로를 차단하여 출력 데이터의 유효 데이터 윈도우를 확장시킬 수 있다.

Description

유효 출력 데이터 윈도우를 확장시킬 수 있는 출력회로, 이를 구비한 반도체 메모리 장치, 및 유효 출력 데이터 확장방법{OUTPUT CIRCUIT CAPABLE OF EXPANDING A VALID OUTPUT DATA WINDOW, SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME, AND METHOD OF EXPANDING A VALID OUTPUT DATA WINDOW}
도 1은 종래의 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 종래의 반도체 메모리 장치에 대한 정상모드와 테스트 모드시의 타이밍도이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 도 3의 반도체 메모리 장치에 포함된 스위치 회로들과 선택회로들을 상세히 나타낸 도면이다.
도 5는 도 3의 반도체 메모리 장치에 포함된 출력 구동회로의 하나의 예를 나타내는 회로도이다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 7은 도 6의 반도체 메모리 장치에 포함된 스위치 회로들과 선택회로들을 상세히 나타낸 도면이다.
도 8은 도 6의 반도체 메모리 장치에 포함된 출력 구동회로의 하나의 예를 나타내는 회로도이다.
도 9는 스위치 제어신호들의 상태에 따른 도 3 및 도 6의 반도체 메모리 장치의 출력 데이터를 나타내는 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 출력회로
110, 210 : 메모리 셀 어레이
120, 220 : 제 1 스위치 회로
130, 230 : 제 1 선택회로
140, 240 : 제 2 스위치 회로
150, 250 : 제 2 선택회로
160, 260 : 출력 구동회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 유효 출력 데이터 윈도우를 확장시킬 수 있는 출력회로를 구비한 반도체 메모리 장치 및 유효 출력 데이터 윈도우 확장 방법에 관한 것이다.
반도체 메모리 장치의 데이터 대역폭(bandwidth)을 증가시키기 위하여 반도체 메모리 장치의 동작 주파수를 높이거나 이중 데이터율(double data rate) 기법 을 이용하여 한 주기에 2 개의 데이터를 출력하는 등의 노력이 진행되어 왔다. 반도체 메모리 장치의 동작 주파수가 높아짐에 따라, 양산 테스트시 테스트 환경에 기인하여 출력 데이터의 유효 구간, 즉 유효 출력 데이터 윈도우가 감소될 수 있어서 반도체 메모리 장치의 정확한 테스트가 어렵게 된다.
도 1은 종래의 반도체 메모리 장치를 나타내는 도면이고, 도 2는 도 1의 반도체 메모리 장치에 대한 정상모드와 테스트 모드시의 타이밍도이다. 도 1의 반도체 메모리 장치는 한국공개특허 번호 제 2004-0105060호에 개시되어 있다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(11), 출력회로(13), 및 모드 레지스터 세트(mode register set)(15)를 구비한다. 출력회로(13)는 정상모드(normal mode)시에는 메모리 셀 어레이(11)로부터 독출된 데이터(RDIO_0 내지 RDIO_3)를 출력 핀(17)을 통해 외부로 순차적으로 출력하고, 테스트 모드시에는 데이터 경로를 변경하여 N(N은 2 이상의 자연수)번 연속하여 동일한 데이터를 외부로 출력한다. 따라서 도 2의 타이밍도에 도시된 바와 같이, 정상모드시에는 클럭(CLK)의 주파수에 응답하여 한 클럭에 2 개의 출력 데이터(DOUT)가 출력되고, 테스트 모드시에는 클럭 주파수에 응답하여 한 클럭에 한 개의 출력 데이터(DOUT)가 출력된다. 따라서, 도 1에 도시된 반도체 메모리 장치는 출력회로의 데이터 경로를 바꾸어줌으로써 테스트 모드시 출력 데이터의 주파수가 낮아짐으로 유효 출력 윈도우가 확장될 수 있다. 또한, 한국공개특허 번호 제 2004-0105060호에는 제어 클럭의 주파수를 변경하여 유효 출력 윈도우를 확장하는 방법도 개시되어 있다.
본 발명의 다른 목적은 테스트 모드시 유효 출력 데이터 윈도우를 확장시킬 수 있는 출력회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 목적은 테스트 모드시 유효 출력 데이터 윈도우를 확장시킬 수 있는 반도체 메모리 장치의 출력회로를 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 모드시 유효 출력 데이터 윈도우를 확장시키는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 복수 비트를 가지는 독출 데이터를 발생시키는 메모리 셀 어레이 및 출력회로를 구비한다.
출력회로는 정상 모드일 때는 클럭신호에 응답하여 상기 독출 데이터의 각 비트를 순차적으로 출력하고, 테스트 모드일 때는 복수의 스위치 제어신호들에 응답하여 상기 독출 데이터의 비트들 중 테스트할 비트들을 선택하여 래치하고 상기 독출 데이터의 비트들 중 테스트하지 않을 비트들의 경로를 차단하여 출력 데이터의 유효 데이터 윈도우를 확장시킨다.
상기 스위치 제어신호들은 외부에서 인가되는 테스트 모드 레지스터 신호들에 기초하여 발생될 수 있다.
상기 출력 회로는 제 1 스위치 회로, 제 1 선택회로, 제 2 스위치 회로, 및 제 2 선택회로를 구비한다.
제 1 스위치 회로는 제 1 및 제 2 스위치 제어신호에 응답하여 상기 독출 데 이터를 비트별로 선택적으로 출력한다. 제 1 선택회로는 상기 제 1 스위치 회로의 출력 데이터를 비트별로 선택하여 래치하고 제 1 선택 데이터를 발생시킨다. 제 2 스위치 회로는 제 3 및 제 4 스위치 제어신호에 응답하여 상기 선택 데이터를 비트별로 출력한다. 제 2 선택회로는 상기 제 2 스위치 회로의 출력 데이터를 비트별로 선택하여 래치하고 제 2 선택 데이터를 발생시킨다.
상기 독출 데이터는 4 비트 데이터일 수 있다.
상기 반도체 메모리 장치는 정상 모드일 때 상기 제 1 내지 제 4 스위치 제어신호가 모두 인에이블될 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 테스트 모드는 상기 독출 데이터의 제 1 비트 및 제 3 비트를 제 1 출력 데이터로서 출력하는 제 1 테스트 모드, 및 상기 제 2 비트 및 제 4 비트를 제 2 출력 데이터로서 출력하는 제 2 테스트 모드를 포함할 수 있다.
상기 제 1 출력 데이터의 제 1 비트는 상기 독출 데이터의 제 1 비트에 대응하고, 상기 제 1 출력 데이터의 제 2 비트는 상기 독출 데이터의 제 3 비트에 대응하고, 상기 제 2 출력 데이터의 제 1 비트는 상기 독출 데이터의 제 2 비트에 대응하고, 상기 제 2 출력 데이터의 제 2 비트는 상기 독출 데이터의 제 4 비트에 대응한다.
상기 제 1 출력 데이터의 상기 제 1 비트는 상기 클럭신호의 제 1 펄스의 선단에서 발생하고 상기 클럭신호의 한 주기 동안 유지하고, 상기 제 1 출력 데이터의 상기 제 2 비트는 상기 클럭신호의 제 2 펄스의 선단에서 발생하고 상기 클럭신 호의 한 주기동안 유지된다. 상기 제 2 출력 데이터의 상기 제 1 비트는 상기 클럭신호의 제 1 펄스의 후단에서 발생하여 상기 클럭신호의 한 주기 동안 유지하고, 상기 제 2 출력 데이터의 상기 제 2 비트는 상기 클럭신호의 제 2 펄스의 후단에서 발생하고 상기 클럭신호의 한 주기동안 유지된다.
상기 반도체 메모리 장치는 상기 제 1 테스트 모드일 때 상기 제 1 스위치 제어신호, 상기 제 3 스위치 제어신호, 및 상기 제 4 스위치 제어신호가 인에이블되고 상기 제 2 스위치 제어신호가 디스에이블되고, 상기 제 2 테스트 모드일 때 상기 제 2 스위치 제어신호, 상기 제 3 스위치 제어신호, 및 상기 제 4 스위치 제어신호가 인에이블되고 상기 제 1 스위치 제어신호가 디스에이블된다.
상기 반도체 메모리 장치는 상기 테스트 모드일 때의 유효 출력 데이터 윈도우가 상기 정상모드일 때의 유효 출력 데이터 윈도우의 약 2 배일 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 테스트 모드는 상기 독출 데이터의 제 1 비트를 제 1 출력 데이터로서 출력하는 제 1 테스트 모드, 상기 독출 데이터의 제 3 비트를 제 2 출력 데이터로서 출력하는 제 2 테스트 모드, 상기 독출 데이터의 제 2 비트를 제 3 출력 데이터로서 출력하는 제 3 테스트 모드 및 상기 독출 데이터의 제 4 비트를 제 4 출력 데이터로서 출력하는 제 4 테스트 모드를 포함한다.
상기 제 1 출력 데이터는 상기 독출 데이터의 제 1 비트에 대응하고, 상기 제 2 출력 데이터는 상기 독출 데이터의 제 3 비트에 대응하고, 상기 제 3 출력 데이터는 상기 독출 데이터의 제 2 비트에 대응하고, 상기 제 4 출력 데이터는 상기 독출 데이터의 제 4 비트에 대응한다.
상기 제 1 출력 데이터는 상기 클럭신호의 제 1 펄스의 선단에서 발생하고 상기 클럭신호의 2 주기 동안 유지하고, 상기 제 2 출력 데이터는 상기 클럭신호의 제 2 펄스의 선단에서 발생하고 상기 클럭신호의 2 주기동안 유지되고, 상기 제 3 출력 데이터는 상기 클럭신호의 제 1 펄스의 후단에서 발생하고 상기 클럭신호의 2 주기 동안 유지하고, 상기 제 4 출력 데이터는 상기 클럭신호의 제 2 펄스의 후단에서 발생하고 상기 클럭신호의 2 주기동안 유지된다.
상기 반도체 메모리 장치는 상기 제 1 테스트 모드일 때 상기 제 1 스위치 제어신호 및 상기 제 3 스위치 제어신호가 인에이블되고 상기 제 2 스위치 제어신호 및 상기 제 4 스위치 제어신호가 디스에이블되고, 상기 제 2 테스트 모드일 때 상기 제 1 스위치 제어신호 및 상기 제 4 스위치 제어신호가 인에이블되고, 상기 제 2 스위치 제어신호 및 상기 제 3 스위치 제어신호가 디스에이블되고, 상기 제 3 테스트 모드일 때 상기 제 2 스위치 제어신호 및 상기 제 3 스위치 제어신호가 인에이블되고 상기 제 1 스위치 제어신호 및 상기 제 4 스위치 제어신호가 디스에이블되고, 상기 제 4 테스트 모드일 때 상기 제 2 스위치 제어신호 및 상기 제 4 스위치 제어신호가 인에이블되고, 상기 제 1 스위치 제어신호 및 상기 제 3 스위치 제어신호가 디스에이블된다.
상기 반도체 메모리 장치는 상기 테스트 모드일 때의 유효 출력 데이터 윈도우가 상기 정상모드일 때의 유효 출력 데이터 윈도우의 약 4 배일 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 유효 출력 데이터 윈도우 확장 방법은 정상 모드일 때 클럭신호에 응답하여 독출 데이터의 각 비트를 순차적으로 출력하는 단계; 테스트 모드일 때 복수의 스위치 제어신호들에 응답하여 상기 독출 데이터의 비트들 중 테스트할 비트들을 선택하는 단계; 상기 독출 데이터의 비트들 중 상기 테스트할 비트들을 래치하는 단계; 및 상기 독출 데이터의 비트들 중 테스트하지 않을 비트들의 경로를 차단하여 출력 데이터의 유효 데이터 윈도우를 확장시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 제 1 스위치 회로(120), 제 1 선택회로(130), 제 2 스위치 회로(140), 제 2 선택회로(150), 및 출력 구동회로(160)를 구비한다.
메모리 셀 어레이(110)는 독출 데이터(RDIO_0 내지 RDIO_3)를 출력한다.
제 1 스위치 회로(120)는 메모리 셀 어레이(110)로부터 독출 데이터(RDIO_0 내지 RDIO_3)를 수신하고, 스위치 제어신호들(PC, PD)에 응답하여 독출 데이터(RDIO_0 내지 RDIO_3)를 제 1 선택회로(130)의 입력단자들(LI11 내지 LI14)에 출력한다.
제 1 선택회로(130)는 클럭신호(QCLK)에 응답하여 제 1 선택회로(130)의 입력단자들(LI11 내지 LI14) 상의 데이터 비트들을 선택하여 제 1 선택회로(130)의 출력단자들(LO11, LO12)에 출력한다.
제 2 스위치 회로(140)는 스위치 제어신호들(PA, PB)에 응답하여 제 1 선택회로(130)의 출력단자들(LO11, LO12)상의 데이터 비트들(DO_0 및 DO_1)을 제 2 선택회로(150)의 입력단자들(LI21, LI22)에 출력한다.
제 2 선택회로(150)는 출력 클럭신호(CLKDQ)에 응답하여 제 2 선택회로(150)의 입력단자들(LI21, LI22) 상의 데이터 비트들을 선택하여 제 2 선택회로(150)의 출력단자(LO21)에 출력한다.
출력 구동회로(160)는 제 2 선택회로(150)의 출력단자(LO21)의 데이터(DOF)를 버퍼링하고 메모리 출력 데이터(DOUT)를 발생시킨다.
도 4는 도 3의 반도체 메모리 장치에 포함된 스위치 회로들과 선택회로들을 상세히 나타낸 도면이다.
도 4를 참조하면, 제 1 스위치 회로(120)는 스위치들(121 내지 124)로 구성되고, 제 2 스위치 회로(140)는 스위치들(141, 142)로 구성된다. 제 1 선택회로(130)는 멀티플렉서들(131, 132)로 구성되고, 제 2 선택회로(150)는 멀티플렉서(151)로 구성된다.
스위치(121)는 스위치 제어신호(PC)에 응답하여 독출 데이터의 비트(RDIO_0)를 제 1 선택회로(130)의 입력단자(LI11)에 출력하고, 스위치(122)는 스위치 제어신호(PD)에 응답하여 독출 데이터의 비트(RDIO_2)를 제 1 선택회로(130)의 입력단자(LI12)에 출력한다. 스위치(123)는 스위치 제어신호(PC)에 응답하여 독출 데이터의 비트(RDIO_1)를 제 1 선택회로(130)의 입력단자(LI13)에 출력하고, 스위치(124)는 스위치 제어신호(PD)에 응답하여 독출 데이터의 비트(RDIO_3)를 제 1 선택회로 (130)의 입력단자(LI14)에 출력한다.
멀티플렉서(131)는 클럭신호(QCLK)에 응답하여 제 1 선택회로(130)의 입력단자들(LI11, LI12) 상의 데이터 비트들 중 하나를 선택하여 제 1 선택회로(130)의 출력단자(LO11)에 출력한다. 멀티플렉서(132)는 클럭신호(QCLK)에 응답하여 제 1 선택회로(130)의 입력단자들(LI13, LI14) 상의 데이터 비트들 중 하나를 선택하여 제 1 선택회로(130)의 출력단자(LO12)에 출력한다.
스위치(141)는 스위치 제어신호(PA)에 응답하여 제 1 선택회로(130)의 출력단자(LO11)상의 데이터 비트(DO_0)를 제 2 선택회로(150)의 입력단자(LI21)에 출력한다. 스위치(142)는 스위치 제어신호(PB)에 응답하여 제 1 선택회로(130)의 출력단자(LO12)상의 데이터 비트(DO_1)를 제 2 선택회로(150)의 입력단자(LI22)에 출력한다.
멀티플렉서(151)는 출력 클럭신호(CLKDQ)에 응답하여 제 2 선택회로(150)의 입력단자들(LI21, LI22) 상의 데이터 비트들 중 하나를 선택하여 제 2 선택회로(150)의 출력단자(LO21)에 출력한다.
도 5는 도 3의 반도체 메모리 장치에 포함된 출력 구동회로(160)의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 출력 구동회로(160)는 캐스케이드 연결된 2 개의 인버터(161, 162)를 구비한다. 인버터(161)는 선택회로(도 3의 150)의 출력신호(DOF)를 반전시키고 버퍼링한다. 인버터(162)는 인버터(161)의 출력신호를 반전시키고 버퍼링한다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 동작을 설명한다. 도 3 및 도 4에 인가되는 스위치 제어신호들(PA, PB, PC, PD)은 도 9에 도시되어 있는 타이밍도와 같이 발생되며, 반도체 메모리 장치의 외부에서 인가되는 테스트 모드 레지스터 세트 신호들에 기초하여 발생될 수 있다.
도 4를 참조하면, 반도체 메모리 장치의 출력회로는 독출 데이터의 각 비트들(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3) 중 테스트하려는 데이터 비트들은 제 1 스위치 회로(120), 제 1 선택회로(130), 제 2 스위치 회로(140), 및 제 2 선택회로(150)를 통과하여 선택 데이터(DOF)로서 출력된다.
도 9와 도 4를 참조하면, 정상(normal) 모드에서는 스위치 제어신호들이 모두 로직 "하이" 상태이고 제 1 스위치(120) 및 제 2 스위치(140)에 포함된 모든 스위치들(121 내지 124, 141 및 142)은 온 상태(ON)가 된다. 정상 모드에서는 독출 데이터의 각 비트들(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)은 출력 클럭신호(CLKDQ)에 응답하여 한 비트씩 선택 데이터(DOF)로서 출력된다. 선택 데이터(DOF)는 출력 구동회로(도 3의 160)에 의해 버퍼링되고 출력 데이터(DOUT)로서 출력된다. 도 9를 참조하면, 정상 모드일 때, 독출 데이터의 각 비트들(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)은 RDIO_0, RDIO_2, RDIO_1, 및 RDIO_3의 순서로 출력된다.
테스트 모드는 제 1 테스트 모드와 제 2 테스트 모드로 이루어질 수 있다. 제 1 테스트 모드에서는 독출 데이터의 제 1 비트(RDIO_0) 및 제 3 비트(RDIO_2)가 출력 데이터(DOUT)로서 출력된다. 제 2 테스트 모드에서는 제 2 비트(RDIO_1) 및 제 4 비트(RDIO_3)가 출력 데이터(DOUT)로서 출력된다.
도 3의 반도체 메모리 장치는 스위치 회로들(120, 140)과 선택회로들(130, 150)을 구비하여 스위치 제어신호들(PA, PB, PC, PD)의 로직 상태에 따라 테스트 모드에서의 출력 데이터의 유효 데이터 윈도우를 확장할 수 있다. 도 9에는 테스트 모드에서의 유효 출력 데이터 윈도우가 정상모드에서의 유효 출력 데이터 윈도우의 약 2 배되는 경우와 약 4 배되는 경우에 대해 스위치 제어신호들(PA, PB, PC, PD)의 로직 상태와 출력 데이터(DOUT)와의 관계가 나타나 있다.
스위치 제어신호들(PA, PB, PC, PD)의 로직 상태에 따른 출력회로의 자세한 동작은 도 9를 참조하여 후술한다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 6을 참조하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 제 1 스위치 회로(220), 제 1 선택회로(230), 제 2 스위치 회로(240), 제 2 선택회로(250), 및 출력 구동회로(260)를 구비한다.
메모리 셀 어레이(210)는 독출 데이터(RDIO_0 내지 RDIO_3)를 출력한다.
제 1 스위치 회로(220)는 메모리 셀 어레이(210)로부터 독출 데이터(RDIO_0 내지 RDIO_3)를 수신하고, 스위치 제어신호들(PC, PD)에 응답하여 독출 데이터(RDIO_0 내지 RDIO_3)를 제 1 선택회로(130)의 입력단자들(LI11 내지 LI18)에 출력한다.
제 1 선택회로(230)는 클럭신호(QCLK)에 응답하여 제 1 선택회로(230)의 입 력단자들(LI11 내지 LI18) 상의 데이터들을 선택하여 제 1 선택회로(230)의 출력단자들(LO11 내지 LO14)에 출력한다.
제 2 스위치 회로(240)는 스위치 제어신호들(PA, PB)에 응답하여 제 1 선택회로(230)의 출력단자들(LO11 내지 LO14)상의 데이터들(DO_0 및 DO_1)을 제 2 선택회로(250)의 입력단자들(LI21 내지 LI24)에 출력한다.
제 2 선택회로(250)는 출력 클럭신호(CLKDQ)에 응답하여 제 2 선택회로(250)의 입력단자들(LI21 내지 LI24) 상의 데이터들을 선택하여 제 2 선택회로(250)의 출력단자들(LO21 및 LO22)에 출력한다.
출력 구동회로(260)는 제 2 선택회로(250)의 출력단자들(LO21 및 LO22)의 데이터들(DOP, DON)을 버퍼링하고 메모리 출력 데이터(DOUT)를 발생시킨다.
도 7은 도 6의 반도체 메모리 장치에 포함된 스위치 회로들(220, 240)과 선택회로들(230, 250)을 상세히 나타낸 도면이다.
도 7을 참조하면, 제 1 스위치 회로(220)는 스위치들(221 내지 228)로 구성되고, 제 2 스위치 회로(240)는 스위치들(241 내지 244)로 구성된다. 제 1 선택회로(230)는 멀티플렉서들(231 내지 234)로 구성되고, 제 2 선택회로(250)는 멀티플렉서들(251, 252)로 구성된다.
스위치(221)는 스위치 제어신호(PC)에 응답하여 독출 데이터(RDIO_0)를 제 1 선택회로(230)의 입력단자(LI11)에 출력하고, 스위치(222)는 스위치 제어신호(PD)에 응답하여 독출 데이터(RDIO_2)를 제 1 선택회로(230)의 입력단자(LI12)에 출력한다. 스위치(223)는 스위치 제어신호(PC)에 응답하여 독출 데이터(RDIO_1)를 제 1 선택회로(230)의 입력단자(LI13)에 출력하고, 스위치(224)는 스위치 제어신호(PD)에 응답하여 독출 데이터(RDIO_3)를 제 1 선택회로(230)의 입력단자(LI14)에 출력한다. 스위치(225)는 스위치 제어신호(PC)에 응답하여 독출 데이터(RDIO_0)를 제 1 선택회로(230)의 입력단자(LI15)에 출력하고, 스위치(226)는 스위치 제어신호(PD)에 응답하여 독출 데이터(RDIO_2)를 제 1 선택회로(230)의 입력단자(LI16)에 출력한다. 스위치(227)는 스위치 제어신호(PC)에 응답하여 독출 데이터(RDIO_1)를 제 1 선택회로(230)의 입력단자(LI17)에 출력하고, 스위치(228)는 스위치 제어신호(PD)에 응답하여 독출 데이터(RDIO_3)를 제 1 선택회로(230)의 입력단자(LI18)에 출력한다.
멀티플렉서(231)는 클럭신호(QCLK)에 응답하여 제 1 선택회로(230)의 입력단자들(LI11, LI12) 상의 데이터들 중 하나를 선택하여 제 1 선택회로(130)의 출력단자(LO11)에 출력한다. 멀티플렉서(132)는 클럭신호(QCLK)에 응답하여 제 1 선택회로(130)의 입력단자들(LI13, LI14) 상의 데이터들 중 하나를 선택하여 제 1 선택회로(130)의 출력단자(LO12)에 출력한다.
스위치(241)는 스위치 제어신호(PA)에 응답하여 제 1 선택회로(230)의 출력단자(LO11)상의 데이터를 제 2 선택회로(250)의 입력단자(LI21)에 출력한다. 스위치(242)는 스위치 제어신호(PB)에 응답하여 제 1 선택회로(230)의 출력단자(LO12)상의 데이터를 제 2 선택회로(250)의 입력단자(LI22)에 출력한다. 스위치(243)는 스위치 제어신호(PA)에 응답하여 제 1 선택회로(230)의 출력단자(LO13)상의 데이터를 제 2 선택회로(250)의 입력단자(LI23)에 출력한다. 스위치(244)는 스위치 제어 신호(PB)에 응답하여 제 1 선택회로(230)의 출력단자(LO14)상의 데이터를 제 2 선택회로(250)의 입력단자(LI24)에 출력한다.
멀티플렉서(251)는 출력 클럭신호(CLKDQ)에 응답하여 제 2 선택회로(250)의 입력단자들(LI21, LI22) 상의 데이터들 중 하나를 선택하여 제 2 선택회로(250)의 출력단자(LO21)에 출력한다. 멀티플렉서(252)는 출력 클럭신호(CLKDQ)에 응답하여 제 2 선택회로(250)의 입력단자들(LI23, LI24) 상의 데이터들 중 하나를 선택하여 제 2 선택회로(250)의 출력단자(LO22)에 출력한다.
도 8은 도 6의 반도체 메모리 장치에 포함된 출력 구동회로의 하나의 예를 나타내는 회로도이다.
도 8을 참조하면, 출력 구동회로(260)는 2 개의 인버터들(263, 264), PMOS 트랜지스터(MP5), 및 NMOS 트랜지스터(MN5)를 구비한다. 인버터(263)는 선택회로(도 6의 250)의 출력신호(DOP)를 반전시키고, 인버터(264)는 선택회로(도 6의 250)의 출력신호(DON)를 반전시킨다. PMOS 트랜지스터(MP5)는 인버터(263)의 출력신호에 응답하여 출력노드를 전원전압(VDD)에 전기적으로 연결한다. NMOS 트랜지스터(MN5)는 인버터(264)의 출력신호에 응답하여 출력노드를 접지전압에 전기적으로 연결한다.
이하, 도 6 내지 도 8을 참조하여 도 6에 도시된 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
도 6의 반도체 메모리 장치는 출력회로에 포함된 출력 구동회로(160)를 구동하기 위해 2 개의 구동 데이터(DOP, DON)가 필요하다.
따라서, 제 1 스위치 회로의 출력 데이터는 8 비트를 가진다. 스위치들(221 내지 224)에 입력되는 독출 데이터 비트들(RDIO_0 내지 RDIO_3)은 각각 스위치들(225 내지 228)에 입력되는 독출 데이터 비트들(RDIO_0 내지 RDIO_3)과 동일하다. 도 7의 회로에서, 위 부분의 회로와 아랫부분의 회로는 서로 동일하다. 즉, 도 7의 출력회로는 도 4의 출력회로 2 개로 구성되며, 2 개의 동일한 로직 값을 가지는 구동 데이터(DOP, DON)를 발생한다.
도 6 및 도 7의 회로의 동작은 각각 도 3 및 도 4의 동작과 유사하므로, 도 6에 도시된 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 자세한 설명을 생략한다.
도 9는 스위치 제어신호들의 상태에 따른 도 3 및 도 6의 반도체 메모리 장치의 출력 데이터를 나타내는 타이밍도이다.
도 9에서, 제 1 열에 있는 PA, PB, PC, 및 PD는 도 4의 반도체 메모리 장치에 포함된 스위치 회로들(120, 140) 또는 도 7의 반도체 메모리 장치에 포함된 스위치 회로들(220, 240)을 구성하는 스위치들을 제어하는 스위치 제어 신호들을 나타낸다. 또한, 도 9의 제 1열에 있는 펄스 신호는 출력 클럭신호(CLKDQ)를 나타내고 D0, D1, D2, 및 D3은 출력 데이터(DOUT)의 비트를 나타낸다. 도 9에서 "ON"은 PA, PB, PC, 및 PD에 대응하는 스위치가 온 상태에 있음을 나타내고, "OFF"는 PA, PB, PC, 및 PD에 대응하는 스위치가 오프 상태에 있음을 나타낸다.
도 9를 참조하면, 제 2 열(R1)은 정상모드(normal mode)일 때 PA, PB, PC, 및 PD에 대응하는 스위치들의 상태 및 출력 데이터의 파형을 나타낸다. 정상모드일 때는 스위치 회로들(120, 140, 또는 220, 240)을 구성하는 스위치들이 모두 온 상태가 되고 2 주기의 클럭신호에 4 개의 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)가 출력 데이터(DOUT)로서 출력된다. 정상모드일 때 출력 데이터(DOUT)는 출력 클럭신호(CLKDQ)의 상승 에지와 하강 에지에서 출력된다.
제 3 열(R2)과 제 4 열(R3)은 테스트 모드에서 정상모드일 때의 2 배인 유효 출력 데이터 윈도우를 가지는 출력 데이터를 발생시키는 경우의 스위치 제어 신호들(PA, PB, PC, 및 PD)의 조합을 나타낸다. 이 때의 테스트 모드는 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)의 제 1 비트(RDIO_0) 및 제 3 비트(RDIO_2)를 출력 데이터(DOUT)로서 출력하는 제 1 테스트 모드, 및 제 2 비트(RDIO_1) 및 제 4 비트(RDIO_3)를 출력 데이터(DOUT)로서 출력하는 제 2 테스트 모드를 포함할 수 있다.
제 5 내지 제 8 열(R4 내지 R7)은 테스트 모드에서 정상모드일 때의 4 배인 유효 출력 데이터 윈도우를 가지는 출력 데이터를 발생시키는 경우의 스위치 제어 신호들(PA, PB, PC, 및 PD)의 조합을 나타낸다. 이 때의 테스트 모드는 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)의 제 1 비트(RDIO_0)를 출력 데이터(DOUT)로서 출력하는 제 1 테스트 모드, 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)의 제 3 비트(RDIO_2)를 출력 데이터(DOUT)로서 출력하는 제 2 테스트 모드, 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)의 제 2 비트(RDIO_1)를 출력 데이터(DOUT)로서 출력하는 제 3 테스트 모드 및 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)의 제 4 비트(RDIO_3)를 출력 데이터(DOUT)로서 출력하는 제 4 테스트 모드를 포함할 수 있다.
제 3 열(R2)은 PA가 로직 "하이" 상태, PB가 로직 "로우" 상태, PC가 로직 "하이" 상태, 및 PD가 로직 "하이" 상태일 때 출력 데이터(DOUT)의 파형을 나타낸다. 이 때, PB가 인가되는 스위치들은 모두 오프 상태(OFF)가 되고, PA, PC,및 PD가 인가되는 스위치들은 모두 온 상태(ON)가 된다. 이 때, 독출 데이터(RDIO_0)가 출력 클럭신호(CLKDQ)의 제 1 펄스 선단에서 발생되고 출력 클럭신호(CLKDQ)의 한 주기 동안 출력된다. 또한, 독출 데이터(RDIO_2)가 출력 클럭신호(CLKDQ)의 제 2 펄스 선단에서 발생되고 출력 클럭신호(CLKDQ)의 한 주기 동안 출력된다. 즉, 이 때는 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3) 중 홀수 번째 데이터(RDIO_0)가 출력 클럭신호의 한 주기 동안 출력되고, 홀수 번째 데이터(RDIO_2)가 출력 클럭신호(CLKDQ)의 제 1 펄스 후단에서 발생되고 출력 클럭신호(CLKDQ)의 출력 클럭신호의 다음 한 주기 동안 출력된다.
제 4 열(R3)은 PA는 로직 "로우" 상태, PB는 로직 "하이" 상태, PC는 로직 "하이" 상태, 및 PD는 로직 "하이" 상태일 때 출력 데이터(DOUT)의 파형을 나타낸다. 이 때, PA가 인가되는 스위치들은 모두 오프 상태(OFF)가 되고, PB, PC, 및 PD가 인가되는 스위치들은 모두 온 상태(ON)가 된다. 이 때, 독출 데이터(RDIO_1)가 출력 클럭신호(CLKDQ)의 제 1 펄스 후단에서 발생되고 출력 클럭신호(CLKDQ)의 한 주기 동안 출력된다. 또한, 독출 데이터(RDIO_3)가 출력 클럭신호(CLKDQ)의 제 2 펄스 후단에서 발생되고 출력 클럭신호(CLKDQ)의 한 주기 동안 출력된다. 즉, 이 때는 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3) 중 짝수 번째 데이터 (RDIO_1)가 출력 클럭신호의 한 주기 동안 출력되고, 짝수 번째 데이터(RDIO_3)가 출력 클럭신호의 다음 한 주기 동안 출력된다.
도 9의 제 3 열(R2)과 제 4 열(R3)에 나타낸 스위치 제어 신호들(PA, PB, PC, 및 PD)의 조합에 의해 4 비트의 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)가 출력 클럭신호(CLKDQ)의 2.5 주기 동안 출력 데이터(DOUT)로서 출력된다. 제 3 열(R2)과 제 4 열(R3)에 나타낸 스위치 제어 신호들(PA, PB, PC, 및 PD)의 조합에 의해 테스트 모드에서의 유효 출력 데이터 윈도우가 제 2 열(R1)의 조합에 의해 발생되는 정상모드에서의 유효 출력 데이터 윈도우의 약 2 배 됨을 알 수 있다.
제 5 열(R4)은 PA가 로직 "하이" 상태, PB가 로직 "로우" 상태, PC는 로직 "하이" 상태, 및 PD는 로직 "로우" 상태일 때 출력 데이터(DOUT)의 파형을 나타낸다. 이 때, PB와 PD가 인가되는 스위치들은 모두 오프 상태(OFF)가 되고, PA와 PC가 인가되는 스위치들은 모두 온 상태(ON)가 된다. 이 때는 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3) 중 독출 데이터(RDIO_0)가 출력 클럭신호(CLKDQ)의 제 1 펄스 선단에서 발생되고 출력 클럭신호(CLKDQ)의 2 주기 동안 출력된다.
제 6 열(R5)은 PA는 로직 "하이" 상태, PB는 로직 "로우" 상태, PC는 로직 "로우" 상태, 및 PD는 로직 "하이" 상태일 때 출력 데이터(DOUT)의 파형을 나타낸다. 이 때, PA와 PD가 인가되는 스위치들은 모두 온 상태(ON)가 되고, PB 및 PC가 인가되는 스위치들은 모두 오프 상태(OFF)가 된다. 이 때는 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3) 중 독출 데이터(RDIO_2)가 출력 클럭신호(CLKDQ)의 제 2 펄스 선단에서 발생되고 출력 클럭신호(CLKDQ)의 2 주기 동안 출력된다.
제 7 열(R6)은 PA가 로직 "로우" 상태, PB가 로직 "하이" 상태, PC는 로직 "하이" 상태, 및 PD는 로직 "로우" 상태일 때 출력 데이터(DOUT)의 파형을 나타낸다. 이 때, PB와 PD가 인가되는 스위치들은 모두 온 상태(ON)가 되고, PA와 PC가 인가되는 스위치들은 모두 오프 상태(OFF)가 된다. 이 때는 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3) 중 독출 데이터(RDIO_1)가 출력 클럭신호(CLKDQ)의 제 1 펄스 후단에서 발생되고 출력 클럭신호(CLKDQ)의 2 주기 동안 출력된다.
제 8 열(R7)은 PA가 로직 "로우" 상태, PB가 로직 "하이" 상태, PC는 로직 "로우" 상태, 및 PD는 로직 "하이" 상태일 때 출력 데이터(DOUT)의 파형을 나타낸다. 이 때, PB와 PD가 인가되는 스위치들은 모두 온 상태(ON)가 되고, PA 및 PC가 인가되는 스위치들은 모두 오프 상태(OFF)가 된다. 이 때는 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3) 중 독출 데이터(RDIO_3)가 출력 클럭신호(CLKDQ)의 제 2 펄스 후단에서 발생되고 출력 클럭신호(CLKDQ)의 2 주기 동안 출력된다.
도 9의 제 5 열(R4)과 제 8 열(R7)에 나타낸 스위치 제어 신호들(PA, PB, PC, 및 PD)의 조합에 의해 4 비트의 독출 데이터(RDIO_0, RDIO_1, RDIO_2, 및 RDIO_3)가 출력 클럭신호(CLKDQ)의 3.5 주기 동안 출력 데이터(DOUT)로서 출력된다. 제 5 열(R4) 내지 제 8 열(R7)에 나타낸 스위치 제어 신호들(PA, PB, PC, 및 PD)의 조합에 의해 테스트 모드에서의 유효 출력 데이터 윈도우가 제 2 열(R1)에 나타낸 스위치 제어신호들(PA, PB, PC, 및 PD)의 조합에 의해 발생되는 정상모드에서의 유효 출력 데이터 윈도우의 약 4 배 됨을 알 수 있다.
상술한 바와 같이, 도 3과 도 6에 도시된 본 발명의 실시예에 따른 출력회로를 수비한 반도체 메모리 장치는 테스트 모드시 유효 출력 데이터 윈도우를 확장할 수 있다. 도 9에는 테스트 모드에서 유효 데이터 윈도우를 정상 모드에서의 유효 데이터 윈도우의 2 배와 4 배되는 경우에 대해서 설명하였지만, 본 발명의 반도체 메모리 장치는 테스트 모드에서 유효 데이터 윈도우를 정상 모드에서의 유효 데이터 윈도우의 임의의 배수로 확장할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 스위치 회로들과 선택회로들을 구비한 출력회로를 구비하고 스위치 제어신호들의 조합에 의해 독출 데이터의 비트들 중 테스트할 비트들을 선택하여 래치하고 독출 데이터의 비트들 중 테스트하지 않을 비트들의 경로를 차단하여 출력 데이터의 유효 데이터 윈도우를 확장시킬 수 있다.

Claims (27)

  1. 복수 비트를 가지는 독출 데이터를 발생시키는 메모리 셀 어레이; 및
    정상 모드일 때는 클럭신호에 응답하여 상기 독출 데이터의 각 비트를 순차적으로 출력하고, 테스트 모드일 때는 복수의 스위치 제어신호들에 응답하여 상기 독출 데이터의 비트들 중 테스트할 비트들을 선택하여 래치하고 상기 독출 데이터의 비트들 중 테스트하지 않을 비트들의 경로를 차단하여 출력 데이터의 유효 데이터 윈도우를 확장시키는 출력회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스위치 제어신호들은 외부에서 인가되는 테스트 모드 레지스터 신호들에 기초하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 출력 회로는
    제 1 및 제 2 스위치 제어신호에 응답하여 상기 독출 데이터를 비트별로 선택적으로 출력하는 제 1 스위치 회로;
    상기 제 1 스위치 회로의 출력 데이터를 비트별로 선택하여 래치하고 제 1 선택 데이터를 발생시키는 제 1 선택회로;
    제 3 및 제 4 스위치 제어신호에 응답하여 상기 선택 데이터를 비트별로 출 력하는 제 2 스위치 회로; 및
    상기 제 2 스위치 회로의 출력 데이터를 비트별로 선택하여 래치하고 제 2 선택 데이터를 발생시키는 제 2 선택회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 반도체 메모리 장치는
    정상 모드일 때 상기 제 1 내지 제 4 스위치 제어신호가 모두 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 테스트 모드는 상기 독출 데이터의 제 1 비트 및 제 3 비트를 제 1 출력 데이터로서 출력하는 제 1 테스트 모드, 및 상기 제 2 비트 및 제 4 비트를 제 2 출력 데이터로서 출력하는 제 2 테스트 모드를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 출력 데이터의 제 1 비트는 상기 독출 데이터의 제 1 비트에 대응하고, 상기 제 1 출력 데이터의 제 2 비트는 상기 독출 데이터의 제 3 비트에 대응하고, 상기 제 2 출력 데이터의 제 1 비트는 상기 독출 데이터의 제 2 비트에 대응하고, 상기 제 2 출력 데이터의 제 2 비트는 상기 독출 데이터의 제 4 비트에 대응 하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 출력 데이터의 상기 제 1 비트는 상기 클럭신호의 제 1 펄스의 선단에서 발생하고 상기 클럭신호의 한 주기 동안 유지하고, 상기 제 1 출력 데이터의 상기 제 2 비트는 상기 클럭신호의 제 2 펄스의 선단에서 발생하고 상기 클럭신호의 한 주기동안 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 2 출력 데이터의 상기 제 1 비트는 상기 클럭신호의 제 1 펄스의 후단에서 발생하여 상기 클럭신호의 한 주기 동안 유지하고, 상기 제 2 출력 데이터의 상기 제 2 비트는 상기 클럭신호의 제 2 펄스의 후단에서 발생하고 상기 클럭신호의 한 주기동안 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 5 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 테스트 모드일 때 상기 제 1 스위치 제어신호, 상기 제 3 스위치 제어신호, 및 상기 제 4 스위치 제어신호가 인에이블되고 상기 제 2 스위치 제어신호가 디스에이블되고, 상기 제 2 테스트 모드일 때 상기 제 2 스위치 제어신호, 상기 제 3 스위치 제어신호, 및 상기 제 4 스위치 제어신호가 인에이블되고 상기 제 1 스위치 제어신호가 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 반도체 메모리 장치는
    상기 테스트 모드일 때의 유효 출력 데이터 윈도우가 상기 정상모드일 때의 유효 출력 데이터 윈도우의 약 2 배인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 4 항에 있어서,
    상기 테스트 모드는 상기 독출 데이터의 제 1 비트를 제 1 출력 데이터로서 출력하는 제 1 테스트 모드, 상기 독출 데이터의 제 3 비트를 제 2 출력 데이터로서 출력하는 제 2 테스트 모드, 상기 독출 데이터의 제 2 비트를 제 3 출력 데이터로서 출력하는 제 3 테스트 모드 및 상기 독출 데이터의 제 4 비트를 제 4 출력 데이터로서 출력하는 제 4 테스트 모드를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 출력 데이터는 상기 독출 데이터의 제 1 비트에 대응하고, 상기 제 2 출력 데이터는 상기 독출 데이터의 제 3 비트에 대응하고, 상기 제 3 출력 데이터는 상기 독출 데이터의 제 2 비트에 대응하고, 상기 제 4 출력 데이터는 상기 독출 데이터의 제 4 비트에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 1 출력 데이터는 상기 클럭신호의 제 1 펄스의 선단에서 발생하고 상기 클럭신호의 2 주기 동안 유지하고, 상기 제 2 출력 데이터는 상기 클럭신호의 제 2 펄스의 선단에서 발생하고 상기 클럭신호의 2 주기동안 유지되고, 상기 제 3 출력 데이터는 상기 클럭신호의 제 1 펄스의 후단에서 발생하고 상기 클럭신호의 2 주기 동안 유지하고, 상기 제 4 출력 데이터는 상기 클럭신호의 제 2 펄스의 후단에서 발생하고 상기 클럭신호의 2 주기동안 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 테스트 모드일 때 상기 제 1 스위치 제어신호 및 상기 제 3 스위치 제어신호가 인에이블되고 상기 제 2 스위치 제어신호 및 상기 제 4 스위치 제어신호가 디스에이블되고, 상기 제 2 테스트 모드일 때 상기 제 1 스위치 제어신호 및 상기 제 4 스위치 제어신호가 인에이블되고, 상기 제 2 스위치 제어신호 및 상기 제 3 스위치 제어신호가 디스에이블되고, 상기 제 3 테스트 모드일 때 상기 제 2 스위치 제어신호 및 상기 제 3 스위치 제어신호가 인에이블되고 상기 제 1 스위치 제어신호 및 상기 제 4 스위치 제어신호가 디스에이블되고, 상기 제 4 테스트 모드일 때 상기 제 2 스위치 제어신호 및 상기 제 4 스위치 제어신호가 인에이블되고, 상기 제 1 스위치 제어신호 및 상기 제 3 스위치 제어신호가 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 반도체 메모리 장치는
    상기 테스트 모드일 때의 유효 출력 데이터 윈도우가 상기 정상모드일 때의 유효 출력 데이터 윈도우의 약 4 배인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 5 항에 있어서, 상기 제 1 스위치 회로는
    상기 제 1 스위치 제어신호에 응답하여 상기 독출 데이터의 제 1 비트를 출력하는 제 1 스위치;
    상기 제 2 스위치 제어신호에 응답하여 상기 독출 데이터의 제 3 비트를 출력하는 제 2 스위치;
    상기 제 1 스위치 제어신호에 응답하여 상기 독출 데이터의 제 2 비트를 출력하는 제 3 스위치; 및
    상기 제 2 스위치 제어신호에 응답하여 상기 독출 데이터의 제 4 비트를 출력하는 제 4 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 5 항에 있어서, 상기 제 1 선택회로는
    상기 클럭신호에 응답하여 상기 독출 데이터의 제 1 비트 및 제 3 비트 중 하나를 선택하여 출력하는 제 1 멀티플렉서; 및
    상기 클럭신호에 응답하여 상기 독출 데이터의 제 2 비트 및 제 4 비트 중 하나를 선택하여 출력하는 제 2 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 5 항에 있어서, 상기 제 2 스위치 회로는
    상기 제 3 스위치 제어신호에 응답하여 상기 제 1 선택 데이터의 제 1 비트를 출력하는 제 1 스위치; 및
    상기 제 4 스위치 제어신호에 응답하여 상기 제 1 선택 데이터의 제 2 비트를 출력하는 제 2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 5 항에 있어서, 상기 제 2 선택회로는
    출력 클럭신호에 응답하여 상기 제 2 스위치 회로의 출력 데이터의 제 1 비트와 제 2 비트 중 하나를 선택하여 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 5 항에 있어서, 상기 제 1 스위치 회로는
    상기 제 1 스위치 제어신호에 응답하여 상기 독출 데이터의 제 1 비트를 출력하는 제 1 스위치;
    상기 제 2 스위치 제어신호에 응답하여 상기 독출 데이터의 제 3 비트를 출력하는 제 2 스위치;
    상기 제 1 스위치 제어신호에 응답하여 상기 독출 데이터의 제 2 비트를 출력하는 제 3 스위치;
    상기 제 2 스위치 제어신호에 응답하여 상기 독출 데이터의 제 4 비트를 출 력하는 제 4 스위치;
    상기 제 1 스위치 제어신호에 응답하여 상기 독출 데이터의 제 1 비트를 출력하는 제 5 스위치;
    상기 제 2 스위치 제어신호에 응답하여 상기 독출 데이터의 제 3 비트를 출력하는 제 6 스위치;
    상기 제 1 스위치 제어신호에 응답하여 상기 독출 데이터의 제 2 비트를 출력하는 제 7 스위치; 및
    상기 제 2 스위치 제어신호에 응답하여 상기 독출 데이터의 제 4 비트를 출력하는 제 8 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 5 항에 있어서, 상기 제 1 선택회로는
    상기 클럭신호에 응답하여 상기 독출 데이터의 제 1 비트 및 제 3 비트 중 하나를 선택하여 출력하는 제 1 멀티플렉서;
    상기 클럭신호에 응답하여 상기 독출 데이터의 제 2 비트 및 제 4 비트 중 하나를 선택하여 출력하는 제 2 멀티플렉서;
    상기 클럭신호에 응답하여 상기 독출 데이터의 제 1 비트 및 제 3 비트 중 하나를 선택하여 출력하는 제 3 멀티플렉서; 및
    상기 클럭신호에 응답하여 상기 독출 데이터의 제 2 비트 및 제 4 비트 중 하나를 선택하여 출력하는 제 4 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 5 항에 있어서, 상기 제 2 스위치 회로는
    상기 제 3 스위치 제어신호에 응답하여 상기 제 1 선택 데이터의 제 1 비트를 출력하는 제 1 스위치;
    상기 제 4 스위치 제어신호에 응답하여 상기 제 1 선택 데이터의 제 2 비트를 출력하는 제 2 스위치;
    상기 제 3 스위치 제어신호에 응답하여 상기 제 1 선택 데이터의 제 1 비트를 출력하는 제 3 스위치; 및
    상기 제 4 스위치 제어신호에 응답하여 상기 제 1 선택 데이터의 제 2 비트를 출력하는 제 4 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 5 항에 있어서, 상기 제 2 선택회로는
    출력 클럭신호에 응답하여 상기 제 2 스위치 회로의 출력 데이터의 제 1 비트와 제 2 비트 중 하나를 선택하여 출력하는 제 1 멀티플렉서; 및
    상기 출력 클럭신호에 응답하여 상기 제 2 스위치 회로의 출력 데이터의 제 1 비트와 제 2 비트 중 하나를 선택하여 출력하는 제 2 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 5 항에 있어서, 상기 출력회로는
    상기 제 2 선택 데이터를 버퍼링하여 출력 데이터를 발생시키는 출력 구동회 로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 1 및 제 2 스위치 제어신호에 응답하여 복수 비트를 가지는 독출 데이터를 비트별로 선택적으로 출력하는 제 1 스위치 회로;
    상기 제 1 스위치 회로의 출력 데이터를 비트별로 선택하여 래치하고 제 1 선택 데이터를 발생시키는 제 1 선택회로;
    제 3 및 제 4 스위치 제어신호에 응답하여 상기 선택 데이터를 비트별로 출력하는 제 2 스위치 회로; 및
    상기 제 2 스위치 회로의 출력 데이터를 비트별로 선택하여 래치하고 구동 제어신호를 발생시키는 제 2 선택회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  26. 제 25 항에 있어서, 상기 출력회로는
    상기 제 2 선택 데이터를 버퍼링하여 출력 데이터를 발생시키는 출력 구동회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  27. 정상 모드일 때 클럭신호에 응답하여 독출 데이터의 각 비트를 순차적으로 출력하는 단계;
    테스트 모드일 때 복수의 스위치 제어신호들에 응답하여 상기 독출 데이터의 비트들 중 테스트할 비트들을 선택하는 단계;
    상기 독출 데이터의 비트들 중 상기 테스트할 비트들을 래치하는 단계; 및
    상기 독출 데이터의 비트들 중 테스트하지 않을 비트들의 경로를 차단하여 출력 데이터의 유효 데이터 윈도우를 확장시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 유효 출력 데이터 윈도우 확장 방법.
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