JPH04311898A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、内部電源電圧を発生し
て内部の素子を駆動するようにしたダイナミック型ラン
ダムアクセスメモリ（以下、ＤＲＡＭという）等におけ
る半導体装置に関するものである。

【０００２】

【従来の技術】従来、ＤＲＡＭ等の半導体装置として、
例えば図２のようなものがあった。

【０００３】図２は、従来の半導体装置、例えばＤＲＡ
Ｍの要部構成図である。

【０００４】このＤＲＡＭでは、外部供給電源電圧ＶＣ
Ｃに基づき内部電源電圧ＩＶＣＣを出力する内部電源電
圧発生回路１０を有し、該内部電源電圧発生回路１０で
発生した内部電源電圧ＩＶＣＣを、メモリセルアレイ及
びその周辺回路等の被駆動素子２０へ供給する構成にな
っている。内部電源電圧発生回路１０は、例えば外部供
給電源電圧ＶＣＣと接地電位ＶＳＳとの間に直列接続さ
れた分圧抵抗１１，１２で構成され、その分圧抵抗１１
，１２で分圧された電圧が内部電源電圧ＩＶＣＣとして
出力されるようになっている。

【０００５】図３は、図２における外部供給電源電圧Ｖ
ＣＣと内部電源電圧ＩＶＣＣの相関を示す電圧特性図で
ある。図中、実線は外部供給電源電圧ＶＣＣと内部電源
電圧ＩＶＣＣの相関を示し、破線がＩＶＣＣ＝ＶＣＣと
なる相関を示す。この図に示すように、外部供給電源電
圧ＶＣＣが大きくなると、それに比例して、内部電源電
圧発生回路１０から出力される内部電源電圧ＩＶＣＣも
大きくなる。

【０００６】この種のＤＲＡＭでは、その高集積化に伴
い、被駆動素子２０内のトランジスタ素子が微細化され
ており、外部供給電源電圧ＶＣＣよりも低い内部電源電
圧ＩＶＣＣによって該トランジスタ素子を駆動すること
により、トランジスタ素子の劣化等を防止してその信頼
性を計るようにしている。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
内部電源電圧発生機能を有する半導体装置では、次のよ
うな課題があった。

【０００８】図２の内部電源発生回路１０では、外部供
給電源電圧ＶＣＣが高くなった場合、図３に示すように
、その外部供給電源電圧ＶＣＣと内部電源電圧ＩＶＣＣ
の電圧差分が大きくなる。そのため、例えばＤＲＡＭ等
の半導体装置のバーンインによるスクリーニング工程、
つまり市場信頼性寿命を満足しない半導体装置を出荷前
の電圧加速試験及び温度加速試験等で除去する工程にお
いて、外部供給電源電圧ＶＣＣを高くしても、内部電源
電圧ＩＶＣＣで駆動される被駆動素子２０については十
分な電圧加速試験が実施されず、長時間のバーンインを
実施しなければ、スクリーニング工程における目的を達
成できないという問題があり、それを解決することが困
難であった。

【０００９】本発明は前記従来技術が持っていた課題と
して、内部電源電圧で駆動される素子に対し、バーンイ
ンによる加速試験等を効果的に行えないという点につい
て解決した半導体装置を提供するものである。

【００１０】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、外部供給電源電圧を入力してその電
圧よりも低い内部電源電圧を出力する内部電源電圧発生
回路と、前記内部電源電圧で駆動される被駆動素子とを
、備えた半導体装置において、外部端子から入力される
制御信号に基づき選択信号を出力する制御手段と、前記
外部供給電源電圧及び内部電源電圧を入力し、それらの
電圧を前記選択信号により選択して内部駆動電源電圧を
前記被駆動素子へ供給する選択手段とを、設けている。

【００１１】第２の発明は、第１の発明において、ＭＯ
ＳレベルまたはＴＴＬ（トランジスタ・トランジスタ・
ロジック）レベルの制御信号を制御手段に入力するよう
にしている。

【００１２】第３の発明は、第１の発明において、外部
供給電源電圧または所定の電圧よりも高い電圧を制御信
号として制御手段に入力するようにしている。

【００１３】第４の発明は、第３の発明において、制御
手段に入力される制御信号が所定の電圧よりも高い電圧
として供給された状態をラッチし、前記選択手段で外部
供給電源電圧を選択させるラッチ手段を、該制御手段に
設けている。

【００１４】第５の発明は、第４の発明において、制御
信号が入力される外部端子として、半導体装置に設けら
れた例えば既存の外部入力ピン、外部出力ピン、外部入
出力ピン、あるいは外部供給電源電圧ピンのいずれか一
つを使用するようにしている。

【００１５】

【作用】第１の発明によれば、以上のように半導体装置
を構成したので、内部電源電圧発生回路は外部供給電源
電圧よりも低い電圧の内部電源電圧を選択手段に与える
。選択手段では、制御手段による制御により、内部電源
電圧または外部供給電源電圧のいずれか一方を選択し、
それを被駆動素子に内部駆動電源電圧として供給し、該
被駆動素子を駆動する。このように、制御信号により、
被駆動素子に供給する内部駆動電源電圧の選択が行える
。

【００１６】第２の発明によれば、ＭＯＳレベルまたは
ＴＴＬレベルの制御信号を用いて、選択手段に対する選
択動作の制御が行える。

【００１７】第３の発明によれば、外部供給電源電圧ま
たは所定電圧よりも高い電圧を用いた制御信号により、
選択手段に対する選択動作の制御が行える。

【００１８】第４の発明によれば、ラッチ手段は、入力
された制御信号の“Ｈ”または“Ｌ”の状態を保持し、
選択手段に対する選択動作の制御を行い、その制御状態
を保持するように働く。これにより、制御信号として各
種の信号が使用可能となる。第５の発明によれば、外部
端子として種々の外部ピンが使用可能となり、それによ
って半導体装置に設けられた既設のピンの使用が可能と
なる。従って、前記課題を解決できるのである。

【００１９】

【実施例】図１は、本発明の第１の実施例を示す半導体
装置、例えばＤＲＡＭの内部電源発生回路周辺の要部構
成図である。

【００２０】この半導体装置では、外部供給電源電圧Ｖ
ＣＣに基づき内部電源電圧ＩＶ１を発生する内部電源電
圧発生回路３０と、制御信号Ｐに基づき選択信号Ｓ４０
を出力する制御手段４０とを備え、それらの出力側には
選択手段５０が接続されている。選択手段５０は、内部
電源電圧ＩＶ１及び外部供給電源電圧ＶＣＣを入力し、
その外部電源電圧ＩＶ１と外部供給電源電圧ＶＣＣのい
ずれか一方を選択信号Ｓ４０により選択し、内部駆動電
源電圧ＩＶ２を出力する回路である。この選択手段５０
の出力側には、メモリセルアレイ及びその周辺回路等の
被駆動素子６０が接続されている。

【００２１】内部電源電圧発生回路３０は、例えば外部
供給電源電圧ＶＣＣと接地電位ＶＳＳとの間に接続され
た分圧抵抗３１，３２を有し、その分圧抵抗３１，３２
で分圧した内部電源電圧ＩＶ１を出力する構成になって
いる。制御手段４０は、ＭＯＳレベルの制御信号Ｐを入
力する外部端子、例えば外部ピン４１を有し、その外部
ピン４１が端子Ｎ１に接続されると共に、該制御信号Ｐ
を反転するＣＭＯＳインバータ４２を介して端子Ｎ２に
接続されている。端子Ｎ１，Ｎ２は、制御信号Ｓ４０を
選択手段５０へ出力するものである。

【００２２】選択手段５０は、Ｐ型のエンハンスメント
型ＭＯＳＦＥＴ（以下、単にＰＭＯＳという）５１，５
２より構成されている。ＰＭＯＳ５１は、そのゲートが
端子Ｎ１に、ドレインが外部供給電源電圧ＶＣＣに、ソ
ースが内部駆動電源電圧ＩＶ２に、それぞれ接続されて
いる。ＰＭＯＳ５２は、そのゲートが端子Ｎ２に、ドレ
インが内部電源電圧ＩＶ１に、ソースが内部駆動電源電
圧ＩＶ２に、それぞれ接続されている。

【００２３】図４は図１の信号波形を示すタイムチャー
トであり、この図を参照しつつ図１の動作を説明する。

【００２４】外部ピン４１から入力される制御信号Ｐが
“Ｌ”では、端子Ｎ１が“Ｌ”、Ｎ２が“Ｈ”となり、
ＰＭＯＳ５１がオン、ＰＭＯＳ５２がオフ状態となる。 そのため、ＰＭＯＳ５１を介して外部供給電源電圧ＶＣ
Ｃが内部駆動電源電圧ＩＶ２の形で出力される。

【００２５】制御信号Ｐが“Ｈ”になると、端子Ｎ１が
“Ｈ”、端子Ｎ２が“Ｌ”となり、ＰＭＯＳ５１がオフ
、ＰＭＯＳ５２がオンする。すると、内部電源電圧発生
回路３０から出力された内部電源電圧ＩＶ１が該ＰＭＯ
Ｓ５２を通り、内部駆動電源電圧ＩＶ２の形で出力され
る。

【００２６】その後、制御信号Ｐが“Ｌ”になると、Ｐ
ＭＯＳ５１がオン、ＰＭＯＳ５２がオフし、外部供給電
源電圧ＶＣＣが内部駆動電源電圧ＩＶ２の形で出力され
る。このように、制御信号Ｐの状態に応じて、選択手段
５０内のＰＭＯＳ５１，５２がオンまたはオフし、外部
供給電源電圧ＶＣＣまたは内部電源電圧ＩＶ１のいずれ
か一方が選択され、それらが内部駆動電源電圧ＩＶ２の
形で出力され、被駆動素子６０へ供給される。

【００２７】この実施例では、内部電源電圧発生回路３
０により、外部供給電源電圧ＶＣＣよりも低い内部電源
電圧ＩＶ１を出力し、その内部電源電圧ＩＶ１と外部供
給電源電圧ＶＣＣとを、制御信号Ｐに基づく選択信号Ｓ
４０によって選択手段５０で選択し、内部駆動電源電圧
ＩＶ２を出力して被駆動素子６０を駆動するようにして
いる。そのため、制御信号Ｐにより、被駆動素子６０に
対し、外部供給電源電圧ＶＣＣまたは内部電源電圧ＩＶ
１による駆動のいずれかを選択することが可能となるの
で、被駆動素子６０の例えばバーンインによる加速試験
を効果的に行える。しかも、制御手段４０は、１個のＣ
ＭＯＳインバータ４２で構成され、さらに選択手段５０
が２個のＰＭＯＳ５１，５２で構成されており、簡単な
回路構成で被駆動素子６０に対する電源電圧の選択が簡
単に行える。

【００２８】図５は、本発明の第２の実施例を示す半導
体装置の要部構成図であり、図１中の要素と共通の要素
には共通の符号が付されている。

【００２９】この実施例では、図１の制御手段４０に代
えて、回路構成の異なる制御手段７０が設けられている
。

【００３０】制御手段７０は、ＴＴＬレベルの制御信号
Ｐを入力する外部ピン７１を有し、その外部ピン７１に
は、２段のＣＭＯＳインバータ７２，７３が縦続されて
いる。ＣＭＯＳインバータ７３の出力側は、端子Ｎ１に
接続されると共に、ＣＭＯＳインバータ７４を介して端
子Ｎ２に接続されている。端子Ｎ１は選択手段５０内の
ＰＭＯＳ５１のゲートに、端子Ｎ２はＰＭＯＳ５２のゲ
ートに、それぞれ接続されている。

【００３１】図６は図５の信号波形を示すタイムチャー
トであり、この図を参照しつつ図５の動作を説明する。

【００３２】ＴＴＬレベルの制御信号Ｐが“Ｌ”（ＶＩ
Ｌ）では、その制御信号Ｐがインバータ７２によってＭ
ＯＳレベルへ変換されて該インバータ７２の出力が“Ｈ
”となり、それがインバータ７３で反転される。そのた
め、端子Ｎ１が“Ｌ”となり、さらにそれがインバータ
７４で反転されて端子Ｎ２が“Ｈ”となる。この結果、
ＰＭＯＳ５１がオン、ＰＭＯＳ５２がオフし、該ＰＭＯ
Ｓ５１を介して外部供給電源電圧ＶＣＣが内部駆動電源
電圧ＩＶ２の形で出力され、被駆動素子６０へ供給され
る。

【００３３】制御信号が“Ｈ”（ＶＩＨ）になると、そ
の制御信号Ｐがインバータ７２で反転され、さらにイン
バータ７３で反転され、端子Ｎ１が“Ｈ”となる。この
“Ｈ”は、インバータ７４で反転され、端子Ｎ２が“Ｌ
”となる。この結果、ＰＭＯＳ５１がオフ、ＰＭＯＳ５
２がオンし、該ＰＭＯＳ５２を介して、内部電源電圧発
生回路３０から出力される内部電源電圧ＩＶ１が内部駆
動電源電圧ＩＶ２の形で出力される。

【００３４】その後、制御信号Ｐが“Ｌ”になると、端
子Ｎ１が“Ｌ”、端子Ｎ２が“Ｈ”となり、ＰＭＯＳ５
１がオン、ＰＭＯＳ５２がオフする。そのため、外部供
給電源電圧ＶＣＣがＰＭＯＳ５１を介して内部駆動電源
電圧ＩＶ２の形で出力される。

【００３５】このように、ＴＴＬレベルの制御信号Ｐの
状態に応じて、制御手段７０の制御によって選択手段５
０が、外部供給電源電圧ＶＣＣまたは内部電源電圧ＩＶ
１のいずれか一方を選択し、それを内部駆動電源電圧Ｉ
Ｖ２の形で出力する。そのため、第１の実施例とほぼ同
様の利点が得られる。

【００３６】図７は、本発明の第３の実施例を示す半導
体装置の要部構成図であり、図１中の要素と共通の要素
には共通の符号が付されている。

【００３７】この実施例では、図１の制御手段４０に代
えて、回路構成の異なる制御手段８０が設けられている
。

【００３８】制御手段８０は、外部供給電源電圧ＶＣＣ
より高い電圧、もしくはＶＣＣ以下の電圧からなる制御
信号Ｐが印加される外部ピン８１を有し、その外部ピン
８１が、直列接続された複数段のＮ型のエンハンスメン
ト型ＭＯＳＦＥＴ（以下、ＮＭＯＳという）８２−１〜
８２−ｎを介して接地電位ＶＳＳに接続されている。Ｎ
ＭＯＳ８２−１は、ゲートとドレインが外部ピン８１に
接続され、さらにそのソースが次段のＮＭＯＳのドレイ
ンに接続されている。以下同様に、各段のＮＭＯＳのゲ
ートとドレインが共通接続され、そのソースが次段のＮ
ＭＯＳのドレインに接続されている。最終段のＮＭＯＳ
８２−ｎは、同じくゲートとドレインが共通接続され、
そのソースが接地電位ＶＳＳに接続されている。

【００３９】ＮＭＯＳ８２−１〜８２−ｎの出力端子Ｎ
３は、抵抗８３を介して接地電位ＶＳＳに接続されると
共に、ＣＭＯＳインバータ８４を介して端子Ｎ１に接続
されている。さらに、端子Ｎ１は、ＣＭＯＳインバータ
８５を介して端子Ｎ２に接続されている。

【００４０】図８は図７の信号波形を示すタイムチャー
トであり、この図を参照しつつ図７の動作を説明する。

【００４１】制御信号Ｐが外部供給電源電圧ＶＣＣ以下
の電圧（例えば、接地電位ＶＳＳ）に設定されると、Ｎ
ＭＯＳ８２−１〜８２−ｎが導通せず、端子Ｎ３が抵抗
８３を介して接地電位ＶＳＳ（＝“Ｌ”）になる。その
ため、端子Ｎ３の“Ｌ”がインバータ８４で反転されて
端子Ｎ１が“Ｈ”となる。端子Ｎ１の“Ｈ”がインバー
タ８５で反転されて端子Ｎ２が“Ｌ”となる。これによ
り、ＰＭＯＳ５１がオフ、ＰＭＯＳ５２がオンし、該Ｐ
ＭＯＳ５２を介して内部電源電圧ＩＶ１が内部駆動電源
電圧ＩＶ２の形で出力される。

【００４２】制御信号Ｐが外部供給電源電圧ＶＣＣより
高い電圧に設定されると、ＮＭＯＳ８２−１〜８２−ｎ
の出力端子Ｎ３が“Ｈ”となる。ここで、端子Ｎ３が、
インバータ８４の入力として“Ｈ”と認識されるように
、ＮＭＯＳ８２−１〜８２−ｎの段数を予め設定してお
く。この設定では、抵抗８３の抵抗値を十分大きくし、
該抵抗８３を介した端子Ｎ３からの接地電位ＶＳＳへの
放電電流を小さくすることにより、可能となる。

【００４３】端子Ｎ３が“Ｈ”になると、インバータ８
４で反転されて端子Ｎ１が“Ｌ”となり、それがインバ
ータ８５で反転されて端子Ｎ２が“Ｈ”となる。すると
、ＰＭＯＳ５１がオン、ＰＭＯＳ５２がオフし、該ＰＭ
ＯＳ５１を介して外部供給電源電圧ＶＣＣが内部駆動電
源電圧ＩＶ２の形で出力される。

【００４４】その後、制御信号Ｐが外部供給電源電圧Ｖ
ＣＣ以下の電圧（例えば、接地電位ＶＳＳ）に設定され
ると、前記と同様にしてＰＭＯＳ５１がオフ、ＮＭＯＳ
５２がオンし、内部電源電圧ＩＶ１が内部駆動電源電圧
ＩＶ２の形で出力される。

【００４５】このように、制御信号Ｐの電圧レベルに応
じて、選択手段５０を介して内部電源電圧ＩＶ１または
外部供給電源電圧ＶＣＣのいずれか一方が選択され、そ
れが内部駆動電源電圧ＩＶ２の形で出力される。そのた
め、第１の実施例とほぼ同様の利点が得られる。

【００４６】図９は、本発明の第４の実施例を示す半導
体装置の要部構成図であり、第３の実施例の図７中の要
素と共通の要素には共通の符号が付されている。

【００４７】この実施例では、図７の制御手段８０に代
えて、ＣＭＯＳインバータ８６を付加した制御手段８０
Ａが設けられている。インバータ８６は、入力側が端子
Ｎ１に、出力側が端子Ｎ３にそれぞれ接続され、インバ
ータ８４と共にラッチ手段９０を構成している。

【００４８】図１０は、図９の信号波形を示すタイムチ
ャートであり、この図を参照しつつ図９の動作を説明す
る。

【００４９】制御信号Ｐが外部供給電源電圧ＶＣＣ以下
の電圧（例えば、接地電位ＶＳＳ）に設定されると、第
３の実施例と同様に、端子Ｎ３がＶＳＳに設定される。 端子Ｎ３が“Ｌ”になると、それがインバータ８４で反
転されて端子Ｎ１が“Ｈ”になり、さらにそれがインバ
ータ８５で反転されて端子Ｎ２が“Ｌ”になる。これに
より、ＰＭＯＳ５１がオフ、ＰＭＯＳ５２がオンし、該
ＰＭＯＳ５２を介して内部電源電圧ＩＶ１が内部駆動電
源電圧ＩＶ２の形で出力される。

【００５０】なお、外部供給電源電圧ＶＣＣの電源投入
時に、ラッチ手段９０を構成するインバータ８４と８６
の状態を安定にするため、インバータ８４の電流供給能
力をインバータ８６の電流供給能力より大きく設定する
等して、端子Ｎ１が“Ｈ”、端子Ｎ３が“Ｌ”となるよ
うに予め設定しておく。

【００５１】制御信号Ｐが外部供給電源電圧ＶＣＣより
高い電圧に設定されると、第３の実施例と同様に、端子
Ｎ３がインバータ８４の入力として“Ｈ”と認識される
よう設定される。端子Ｎ３が“Ｈ”になると、それがイ
ンバータ８４で反転されて端子Ｎ１が“Ｌ”となり、さ
らにそれがインバータ８５で反転されて端子Ｎ２が“Ｈ
”になる。これにより、ＰＭＯＳ５１がオン、ＰＭＯＳ
５２がオフとなり、該ＰＭＯＳ５１を介して外部供給電
源電圧ＶＣＣが内部駆動電源電圧ＩＶ２の形で出力され
る。

【００５２】ここで、端子Ｎ３が接地電位ＶＳＳから充
電を開始する際に、インバータ８６の入力側端子Ｎ１が
“Ｈ”となっているため、該インバータ８６は端子Ｎ３
の充電を妨げる。ところが、ＮＭＯＳ８２−１〜８２−
ｎの充電能力をインバータ８６の放電能力より大きく設
定することにより、端子Ｎ３の充電が可能となり、最終
的に端子Ｎ１が“Ｌ”、端子Ｎ３が“Ｈ”でのラッチ状
態が保持される。

【００５３】制御信号Ｐが外部供給電源電圧ＶＣＣ以下
の電圧に設定されると、ラッチ手段９０の効果により、
端子Ｎ３が“Ｈ”状態を保持する。そのため、端子Ｎ１
が“Ｌ”を、端子Ｎ２が“Ｈ”を保持し、オン状態のＰ
ＭＯＳ５１を介して内部駆動電源電圧ＩＶ２がＶＣＣ電
位に保持される。

【００５４】ここで、端子Ｎ３を“Ｈ”状態に保持する
ため、インバータ８６の充電能力を、ＮＭＯＳ８２−ｎ
と抵抗８３の放電能力の和よりも大きく設定しておく。 この設定により、ラッチ手段９０が端子Ｎ３を“Ｈ”に
保持した後は、制御信号Ｐの状態遷移に依存せず、内部
駆動電源電圧ＩＶ２はＶＣＣ電位を保持する。

【００５５】従って、第３の実施例とほぼ同様の利点が
得られるばかりか、新たに半導体装置に外部入力ピン８
１を追加することなく、既存の各種のピンが使用できる
。例えば、アドレス入力ピンやクロック入力ピン（ロウ
アドレスストローブ信号ＲＡＳ、コラムアドレスストロ
ーブ信号ＣＡＳ、ライトイネーブル信号ＷＥ等）といっ
た外部入力ピン、外部出力ピン（データ出力端子ＤＯＵ
Ｔ、ＤＱ）、外部入出力ピン、あるいは外部供給電源電
圧ピン等を使用し、１サイクルの外部供給電源電圧ＶＣ
Ｃより高い電位設定を行うことにより、内部駆動電源電
圧ＩＶ２を、外部供給電源電圧ＶＣＣをオフするまで、
ＶＣＣ電位に保持することが可能となる。

【００５６】なお、本発明は、上記実施例に限定されず
、種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。

【００５７】（ａ）上記実施例において、内部電源電圧
発生回路３０は、分圧抵抗３１，３２で構成したが、ダ
イオード等を用いた他の回路で内部電源電圧ＩＶ１を出
力する構成にしてもよい。

【００５８】（ｂ）図７及び図９に示す制御手段８０，
８０Ａにおいて、ＮＭＯＳ８２−１〜８２−ｎをＰＭＯ
Ｓや他の素子で構成したり、さらに図１及び図５の制御
手段４０，７０を含めて、インバータ等の他の素子を用
いて図示以外の回路構成に変形してもよい。

【００５９】（ｃ）上記実施例では、選択手段５０を２
個のＰＭＯＳ５１，５２で構成しているが、その数を増
やし、それを制御手段４０，７０，８０，８０Ａでオン
，オフ制御することにより、内部駆動電源電圧ＩＶ２の
電圧レベルの種類を増やすことが可能である。また、こ
の選択手段５０をＮＭＯＳを用いて構成したり、あるい
はＰＭＯＳとＮＭＯＳの組み合わせで構成する等、図示
以外の回路で構成することができる。

【００６０】（ｄ）上記実施例では半導体装置としてＤ
ＲＡＭの例を示したが、内部電源電圧で駆動する半導体
装置であれば、種々の用途に適応できる。

【００６１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、降圧された内部電源電圧で駆動される被駆動
素子に対し、制御信号を入力する制御手段の制御で選択
動作する選択手段により、該被駆動素子に対し、外部供
給電源電圧または内部電源電圧のいずれか一方を選択し
て供給することが可能となる。そのため、半導体装置の
バーンインによる加速試験等を効果的に行える。

【００６２】第２の発明によれば、ＭＯＳレベルまたは
ＴＴＬレベルの制御信号を用いて選択手段の選択動作を
行わせることができるので、半導体装置で用いられる各
種の制御信号を使用できる。

【００６３】第３の発明によれば、外部供給電源電圧ま
たは所定の電圧よりも高い電圧の制御信号を制御手段に
入力するようにしているので、半導体装置における電源
電圧レベルの電圧を制御信号として利用することができ
る。

【００６４】第４の発明によれば、ラッチ手段を設けた
ので、制御信号の“Ｈ”または“Ｌ”状態を該ラッチ手
段でラッチし、制御信号の状態遷移に依存せずに、選択
手段の選択動作を保持できる。そのため、半導体装置に
設けられる各種の外部ピンを制御入力端子として使用で
きる。

【００６５】第５の発明によれば、制御信号入力用とし
て各種の外部入力ピン、外部出力ピン等のピンが使用で
きるので、半導体装置に新たに外部ピンを追加すること
なく、既設の外部ピンを用いて選択手段で選択動作を行
わせることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体装置の要部
構成図である。

【図２】従来の半導体装置の要部構成図である。

【図３】図２の電圧特性図である。

【図４】図１のタイムチャートである。

【図５】本発明の第２の実施例を示す半導体装置の要部
構成図である。

【図６】図５のタイムチャートである。

【図７】本発明の第３の実施例を示す半導体装置の要部
構成図である。

【図８】図７のタイムチャートである。

【図９】本発明の第４の実施例を示す半導体装置の要部
構成図である。

【図１０】図９のタイムチャートである。

【符号の説明】

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　外部供給電源電圧を入力してその電圧
   よりも低い内部電源電圧を出力する内部電源電圧発生回
   路と、前記内部電源電圧で駆動される被駆動素子とを、
   備えた半導体装置において、外部端子から入力される制
   御信号に基づき選択信号を出力する制御手段と、前記外
   部供給電源電圧及び内部電源電圧を入力し、それらの電
   圧を前記選択信号により選択して内部駆動電源電圧を前
   記被駆動素子へ供給する選択手段とを、設けたことを特
   徴とする半導体装置。
2. 【請求項２】　　請求項１記載の半導体装置において、
   前記制御信号は、ＭＯＳレベルまたはＴＴＬレベルの信
   号である半導体装置。
3. 【請求項３】　　請求項１記載の半導体装置において、
   前記制御信号は、前記外部供給電源電圧または所定の電
   圧よりも高い電圧である半導体装置。
4. 【請求項４】　　請求項３記載の半導体装置において、
   前記制御信号が所定の電圧よりも高い電圧として供給さ
   れた状態をラッチし、前記選択手段で外部供給電源電圧
   を選択させるラッチ手段を、前記制御手段に設けた半導
   体装置。
5. 【請求項５】　　請求項４記載の半導体装置において、
   前記外部端子として、外部入力ピン、外部出力ピン、外
   部入出力ピンまたは外部供給電源電圧ピンのいずれか一
   つを用いる半導体装置。