JP3774081B2 - フーリオンチップ・ウェハレベル・バーンインテスト回路及びその方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フーリオンチップ・ウェハレベルでバーンインテストをするためのフーリオンチップ・ウェハレベル・バーンインテスト回路、及びその方法に関する。
【０００２】
【従来の技術】
一般に、不良ＤＲＡＭ（Dynamic Random Access Memory）を早期に選り分けるためスクリーニングテストを行うが、主に高温、高電圧動作試験であるバーンインテストモードを利用する。このバーンインテストは、高温、高電圧のように苛酷な条件でＤＲＡＭを動作させ短時間内に潜在的欠陥を露出させる動作である。
【０００３】
従って、チップ内部の各部分が適切なストレス、特に加速ストレスを受けなければならないが、内部電源電圧（VINT）を採用しているＤＲＡＭにおいてもこのようなバーンインテストは勿論必要であり、内部電源回路はバーンインテスト時に内部回路が過度なストレスを受けないよう内部電圧を調節し、スクリーニングのためのストレスのみが印加されるようにしなければならない。
【０００４】
バーンインテストを行う時、使用者が外部クロック信号を変更してＤＲＡＭにバーンインテストモードであることを知らせてバーンインテストモードに準備するようにする方法もあり得るが、単純に外部印加電圧（VEXT）を一定電圧以上に上昇させることだけでバーンインテストモードに自動的に進入させるのが一層便利である。
【０００５】
さらに、内部電源電圧（VINT）と外部印加電圧（VEXT）との関係は次のような条件を満足しなければならない。
１）バーンインテストの際、回路全体が一定な電圧上昇比を有しなければならない。；チップ上の全体の回路に正常動作時に印加される電圧を、バーンインテスト時には全体的に一定比率に増加させる必要がある。
【０００６】
従って、外部印加電圧（VEXT）を用いる回路と内部電源電圧（VINT）を用いる回路に印加されるバーンインテスト電圧の上昇比が互いに同じでなければならない。
【０００７】
即ち、次式（１）の関係が成立しなければならない。
【数１】
【０００８】
２）正常動作の際、静電圧区間の確保；ＤＲＡＭは定格外部電圧が±１０％変化しても正常動作するように規定されているので、メモリ動作の安定化のため、この区間内で一定なVINTN値を有しなければならない。
【０００９】
即ち、次式（２）が成立しなければならない。
VINT = VINTN（0.9VEXTN ≦ VEXT ≦ 1.1VEXTN）・・・（２）
【００１０】
また、従来の半導体素子では、バーンインテスト以後の初期信頼性欠陥（Initial Reliability Failure）をスクリーンするため、ストレススクリーン（Stress Screen）用電圧を外部からチップ（Die）内に入力（forcing）しなければならない。
【００１１】
【発明が解決しようとする課題】
従来の半導体素子では、バーンインテスト以後の初期信頼性欠陥（Initial Reliability Failure）をスクリーンするため、ストレススクリーン（Stress Screen）用電圧を外部からチップ（Die）内に入力（forcing）しなければならないが、この際、過度な外部電圧がチップに印加される場合、不安定な外部電圧により欠陥（Defect）が発生される欠点があり、前記欠陥によりバーンインテストの所期目的を達成することができないという問題があった。
【００１２】
従って、バーンインテストのための他のウェハの準備に所要される時間的、経済的損失を伴うことになるという問題があった。
【００１３】
本発明は、上記課題を解決するため、外部から供給された電圧と外部信号（WBI）を利用してストレススクリーン用電圧をチップ内部で発生することにより、ウェハバーンインテストを行うことができるようにしたフーリオンチップ・ウェハレベル・バーンインテスト回路及びその方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記したような目的を達成するため請求項１記載の発明は、
外部電源電圧（Vext）を受信しゲート酸化膜欠陥スクリーン用高電圧（Vpp）を発生させる高電圧発生器（１０）と、
ウェハバーンイン信号（WBI）を検出するパッドオンチップ（２０）と、
前記パッドオンチップ（２０）を介して検出された前記ウェハバーンイン信号（WBI）により、セル（５０）のゲート酸化膜欠陥スクリーン用ビットラインプリチャージ電圧（Vblp）を発生させるビットラインプリチャージ電圧発生器（３０）と、
前記パッドオンチップ（２０）を介して検出された前記ウェハバーンイン信号（WBI）により、セル（５０）のセルプレート電圧（Vcp）を発生させるセルプレート電圧発生器（４０）と、
を含み、
前記セルプレート電圧発生器（４０）は、
前記ウェハバーンイン信号（ WBI ）により、正常モード時には前記セルプレート電圧（ Vcp ）を一定レベルに設定してセルプレートに印加するセルプレート電圧レベル生成部（４１）と、
前記ウェハバーンイン信号（ WBI ）により、バーンインモード時には前記セルプレート電圧（ Vcp ）を、グラウンド電圧レベルに初期化させ、その初期化後に前記外部電源電圧（ Vext ）を分圧し、キャパシタ欠陥スクリーン用セルプレート電圧（ Vcp ）を発生させて前記セルプレートに印加する電圧分配部（４２）と、を備えることを特徴とする。
請求項２に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記パッドオンチップは、前記ウェハバーンイン信号（ WBI ）を生成するためチップ内部に検出回路を有することを特徴とする。
請求項３に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳトランジスタを用いて構成することを特徴とする。
請求項４に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳではない他のトランジスタを用いて構成することを特徴とする。
請求項５に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳトランジスタとレジスタを用いて構成することを特徴とする。
請求項６に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳ以外のトランジスタとレジスタを用いて構成することを特徴とする。
請求項７に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳとＣＭＯＳ以外のトランジスタを直列に連結しダイオード電圧降下を利用して構成することを特徴とする。
【００１５】
さらに、前記したような目的を達成するため請求項８記載の発明は、半導体素子内の初期信頼性テストにおいて、フーリオンチップ・ウェハレベルでバーンインテストをするため、
外部電源電圧（Vext）を受信しゲート酸化膜欠陥スクリーン用高電圧（Vpp）を発生させる第１過程と、
ウェハバーンイン信号（WBI）を検出する第２過程と、
前記第２過程で検出された前記ウェハバーンイン信号（WBI）により、セルのゲート酸化膜欠陥スクリーン用ビットラインプリチャージ電圧（Vblp）を発生させる第３過程と、
前記第２過程で検出された前記ウェハバーンイン信号（WBI）により、正常モード時には前記ゲート酸化膜欠陥スクリーン用ビットラインプリチャージ電圧（ Vblp ）レベルのセルプレート電圧（ Vcp ）を発生させ、バーンインモード時には前記セルプレート電圧（ Vcp ）をグラウンド電圧レベルに初期化させ、その初期化後に前記外部電源電圧（ Vext ）を分配したセルのキャパシタ欠陥スクリーン用セルプレート電圧（ Vcp ）を発生させて前記セルプレートに印加する第４過程と、を含むことを特徴とする。
請求項９に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、ウェハバーンインテストモード進入を知らせるため、チップで既使用される信号を用いることを特徴とする。
請求項１０に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、制御信号（例えば /RAS 、 /CAS 、 /OE 、 /WE ）用パッドを用いて前記ウェハバーンイン信号（ WBI ）を生成することを特徴とする。
請求項１１に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、データ信号（ DQ ）用パッドを用いて、前記ウェハバーンイン信号（ WBI ）を生成することを特徴とする。
請求項１２に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、アドレス（ A0 、 A1 等）用パッドを用いて、前記ウェハバーンイン信号（ WBI ）を生成することを特徴とする。
請求項１３に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、前記ウェハバーンイン信号（ WBI ）を生成するため、特定電圧レベルで制御することを特徴とする。
【００１６】
したがって、半導体素子の種々なテスト項目等の中、バーンインテスト以後の信頼性欠陥をスクリーンするため、バーンインテスト以後の素子内の信頼性欠陥の中、ゲート酸化膜欠陥とキャパシタ欠陥をスクリーンすることにより、フーリオンチップテスト（Fully On−Chip Test）を可能にして、半導体素子のテスト項目進行において消耗される時間を節約し、その費用を軽減できる。また、本発明は、ＤＲＡＭ、ＳＲＡＭ等の半導体素子を利用したトランジスタの構成とデータ貯蔵のためのキャパシタを有する全てのＩＣ素子等のバーンインテストに対して適用可能である。
【００１７】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明を適用した一実施の形態におけるフーリオンチップ・ウェハレベル・バーンインテスト回路の構成を示す図である。
【００１８】
この図１において、フーリオンチップ・ウェハレベル・バーンインテスト回路は、外部電源電圧（Vext）を受信しゲート酸化膜欠陥スクリーン用高電圧（Vpp）を発生させる高電圧発生器（１０）と、ウェハバーンイン信号（WBI）を検出するパッドオンチップ（２０）と、前記パッドオンチップ（２０）を介して検出された外部ウェハバーンインモード進入信号（WBI）により、セル（５０）のゲート酸化膜欠陥スクリーン用ビットラインフリーチャージ電圧（Vblp）を発生させるビットラインプリチャージ電圧発生器（３０）と、前記パッドオンチップ（２０）を介して検出された外部ウェハバーンインモード進入信号（WBI）により、セル（５０）のキャパシタ欠陥スクリーン用セルプレート電圧（Vcp）を発生させるセルプレート電圧発生器（４０）と、から構成されている。
【００１９】
図１のフーリオンチップ・ウェハレベル・バーンインテスト回路において、先ず、キャパシタ欠陥をスクリーンするため、セルプレート電圧（Vcp）発生器（４０）を、外部ウェハバーンインモード（Wafer Burn−In Mode 以下、WBIと称する）進入信号で圧縮させた後、電圧分配構造（Voltage Devider Schem）を適用し、外部テスト動作電圧（External Test Operating Voltage 以下Vextと称する）により、キャパシタストレススクリーン用電圧であるセルプレート電圧（Cell Plate Voltage 以下Vcpと称する）を２.９Ｖに生成する。
【００２０】
この際、正常動作の時、セルプレート電圧（Vcp）はVcc/2の電圧レベルを有する。
【００２１】
ここで、高電圧（Vpp）発生器（１０）は、図２に示した回路構成図のように、外部電圧として５.５Ｖを受け入れて、ゲート酸化膜欠陥スクリーン用電圧６.３Ｖを生成するため、高電圧発生器（１０）で外部電源電圧（Vext）が５.５Ｖに入力されると、多数個のインバータから構成されたリングオシレータ（１１）により四つの信号（ａ、ｂ、ｃ、ｄ）を発生させ、位相シフト回路（１２）内のノアゲート（１２８、１３３）及びナンドゲート（１３６、１３７）に入力させる。
【００２２】
従って、位相シフト回路（１２）を介して位相が変化されたリング オシレータ（１１）の発振信号（ａ、ｂ、ｃ、ｄ）は、ＮＭＯＳトランジスタをターンオンさせることにより発生した高電圧（Vpp）により、セル（５０）のゲート酸化膜で６.３Ｖのストレス電圧を入力させる。
【００２３】
一方、外部ウェハバーンイン（WBI）信号が“ハイ”にイネーブルされることにより、セルプレート電圧（Vcp）発生器（４０）とビットラインプリチャージ電圧（Vblp）発生器（３０）が正常動作をしなくなり、セルプレート電圧（Vcp）とビットラインプリチャージ電圧（Vblp）が正常動作時の電圧、即ちVcp=Vcc/2、Vblp=Vcc/2の電圧レベルを有することができず、グランドレベルを有することになる。
【００２４】
ここで、ビットラインプリチャージ電圧（Vblp）発生器（３０）の動作を図３に示した回路構成を参照して詳しく説明すれば次の通りである。
【００２５】
前記ビットラインプリチャージ電圧（Vblp）発生器（３０）に入力された“ロー”レベルの信号（gwbib & wbib）は、インバータ（１９５）を介して“ハイ”レベルに反転されノアゲート（１９６）の一方の端子に入力され全ての入力が“ロー”の場合、“ハイ”を出力する反転論理合演算に従い前記ノアゲート（１９６）の出力は“ロー”になる。
【００２６】
このように“ロー”レベルとなったノア ゲート（１９６）の出力は、ナンドゲート（１８７）の一方の端子に入力され、全ての入力が“ハイ”の場合“ロー”を出力する反転論理掛け演算に従い、前記ナンドゲート（１８７）の出力は“ハイ”となる。
【００２７】
このように“ハイ”レベルとなったナンドゲート（１８７）の出力は、ＮＭＯＳトランジスタ（Ｎ８６）のゲートに入力されると共に、インバータ（１５７）を介してＰＭＯＳトランジスタ（Ｐ９１）のゲートに入力され、ＮＭＯＳトランジスタ（Ｎ８６）及びＰＭＯＳトランジスタ（Ｐ９１）をターンオンさせる。
【００２８】
このＮＭＯＳトランジスタ（Ｎ８６）及びＰＭＯＳトランジスタ（Ｐ９１）のターンオン動作により、ＮＭＯＳトランジスタ（Ｎ８２）及びＰＭＯＳトランジスタ（Ｐ８９）がターンオフされることにより、ビットラインプリチャージ電圧（Vblp）は正常動作時の電圧、即ちVcp=Vcc/2、Vblp=Vcc/2の電圧レベルを有することができず、グランドレベルを有することになる。
【００２９】
さらに、前記のようにウェハバーンイン信号（WBI）が“ハイ”にイネーブルされると、gwbibは“ロー”になりセルプレート電圧（Vcp）発生器（４０）に入力され、セルプレート電圧（Vcp）発生器（４０）は図４に示した回路構成のように、“ロー”に入力された信号（gwbib）がセルプレート電圧レベル生成部（４１）のインバータ（１９７）を介して“ハイ”レベルに反転されてノアゲート（１９６）の一方の端子に入力され、全ての入力が“ロー”の場合“ハイ”を出力する反転論理合演算に従いノアゲート（１９６）の出力は“ロー”となる。
【００３０】
このように“ロー”レベルとなったノアゲート（１９６）の出力は、ナンドゲート（１８７）の一側端子に入力され全ての入力が“ハイ”の場合、“ロー”を出力する反転論理掛け演算に従い前記ナンド ゲート（１８７）の出力は“ハイ”となる。
【００３１】
このように“ハイ”レベルとなったナンドゲート（１８７）の出力は、ＮＭＯＳトランジスタ（Ｎ８６）のゲートに入力されると共に、インバータ（１５７）を介してＰＭＯＳトランジスタ（Ｐ９１）のゲートに入力され、ＮＭＯＳ（Ｎ８６）及びＰＭＯＳ トランジスタ（Ｐ９１）をターンオンさせる。
【００３２】
このＮＭＯＳトランジスタ（Ｎ８６）及びＰＭＯＳトランジスタ（Ｐ９１）のターンオン動作により、ＮＭＯＳトランジスタ（Ｎ８２）及びＰＭＯＳトランジスタ（Ｐ８９）がターンオフされることにより、正常なセルプレート電圧（Vcp）を生成しないことになる。
【００３３】
前記のようにウェハバーンイン信号（WBI）が“ハイ”にイネーブルされた以後、インバータ遅延により極性“ハイ”パルス幅を有する信号であるウェハバーンインテスト（Wafer Burn−In Test 以下Wbtと称する）信号がＮＭＯＳトランジスタ（Ｎ１０１）を瞬間的にターンオンさせ、セルプレート電圧レベル生成部（４１）のセルプレート電圧（Vcp）をグランド電圧レベルに初期化させた後ターンオフされ、セルプレートとグランドが短絡されることを防ぐ。
【００３４】
以後、外部電源電圧（Vext）５.５Ｖを受け入れ、セルプレート電圧（Vcp）レベル生成部（４１）の上段に接続されている電圧分配部（Voltage Divider）（４２）で、キャパシタ欠陥スクリーン（Failure Screen）用ストレス電圧を２.９Ｖに生成する。
【００３５】
従って、キャパシタ欠陥スクリーン用ストレス電圧２.９Ｖを内部セルプレート電圧（Vcp）の代りにセルプレートに印加することにより、キャパシタ（Oxide−Nitride−Oxide）の欠陥をスクリーンすることができるようになる。
【００３６】
即ち、“ハイ”にイネーブルされた外部WBI信号を受けてワードラインをイネーブルさせるワードラインデコーダ（図５参照）は、外部アドレスの入力がなくても強制的にイネーブルさせ、チップ（Die）内の全てのセル（５０）をアクセス可能にすることにより、テストの際に消耗される時間を節約することができる。
【００３７】
以上で詳しく説明したように本発明は、ウェハバーンインテストの際に必要とする過度な外部テスト動作電圧によるチップ内の欠陥（Defect）を減らすことになり、テスト条件の安定化によるバーンインテスト結果、そのデータの確認が有利である。
【００３８】
従って、バーンインテスト結果、そのデータの確認のためのさらに他のチップの分類にかかるテスト時間及び試片確保のためのチップのウェハアウト工程を低減することができ、経費とテスト時間を共に軽減することができる。
【００３９】
なお、上記実施の形態は、当業者であれば本発明の思想の範囲内で多様な修正、変更、付加等が可能であり、このような修正・変更等は以下の特許請求の範囲に属するものと見なすべきである。
【００４０】
【発明の効果】
本発明によれば、半導体素子の種々なテスト項目等の中、バーンインテスト以後の信頼性欠陥（Reliability Failure）をスクリーンするため、バーンインテスト以後の素子内の信頼性欠陥の中、ゲート酸化膜欠陥とキャパシタ欠陥をスクリーンすることにより、フーリオンチップテスト（Fully On−Chip Test）を可能にして、半導体素子のテスト項目進行において消耗される時間を節約し、その費用を軽減できる。また、本発明は、ＤＲＡＭ、ＳＲＡＭ等の半導体素子を利用したトランジスタの構成とデータ貯蔵のためのキャパシタを有する全てのＩＣ素子等のバーンインテストに対して適用可能である。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態におけるフーリオンチップ・ウェハレベル・バーンインテスト回路の構成を示すブロック図である。
【図２】図１の高電圧発生器（１０）に対する詳細回路構成を示す図である。
【図３】 図１のビットラインプリチャージ電圧発生器（３０）に対する詳細回路構成を示す図である。
【図４】図１のセルプレート電圧発生器（４０）に対する詳細回路構成を示す図である。
【図５】図１のセル（５０）内のワードラインデコーダに対する対する詳細回路構成を示す図である。
【符号の説明】
１０ 高電圧発生器
１１ リングオシレータ
１２ 位相シフタ回路
２０ パッドオンチップ
３０ ビットラインプリチャージ電圧発生器
４０ セルプレート電圧発生器
４１ セルプレート電圧レベル生成部
４２ 電圧分配部
５０ セル
【発明の属する技術分野】
本発明は、フーリオンチップ・ウェハレベルでバーンインテストをするためのフーリオンチップ・ウェハレベル・バーンインテスト回路、及びその方法に関する。
【０００２】
【従来の技術】
一般に、不良ＤＲＡＭ（Dynamic Random Access Memory）を早期に選り分けるためスクリーニングテストを行うが、主に高温、高電圧動作試験であるバーンインテストモードを利用する。このバーンインテストは、高温、高電圧のように苛酷な条件でＤＲＡＭを動作させ短時間内に潜在的欠陥を露出させる動作である。
【０００３】
従って、チップ内部の各部分が適切なストレス、特に加速ストレスを受けなければならないが、内部電源電圧（VINT）を採用しているＤＲＡＭにおいてもこのようなバーンインテストは勿論必要であり、内部電源回路はバーンインテスト時に内部回路が過度なストレスを受けないよう内部電圧を調節し、スクリーニングのためのストレスのみが印加されるようにしなければならない。
【０００４】
バーンインテストを行う時、使用者が外部クロック信号を変更してＤＲＡＭにバーンインテストモードであることを知らせてバーンインテストモードに準備するようにする方法もあり得るが、単純に外部印加電圧（VEXT）を一定電圧以上に上昇させることだけでバーンインテストモードに自動的に進入させるのが一層便利である。
【０００５】
さらに、内部電源電圧（VINT）と外部印加電圧（VEXT）との関係は次のような条件を満足しなければならない。
１）バーンインテストの際、回路全体が一定な電圧上昇比を有しなければならない。；チップ上の全体の回路に正常動作時に印加される電圧を、バーンインテスト時には全体的に一定比率に増加させる必要がある。
【０００６】
従って、外部印加電圧（VEXT）を用いる回路と内部電源電圧（VINT）を用いる回路に印加されるバーンインテスト電圧の上昇比が互いに同じでなければならない。
【０００７】
即ち、次式（１）の関係が成立しなければならない。
【数１】
２）正常動作の際、静電圧区間の確保；ＤＲＡＭは定格外部電圧が±１０％変化しても正常動作するように規定されているので、メモリ動作の安定化のため、この区間内で一定なVINTN値を有しなければならない。
【０００９】
即ち、次式（２）が成立しなければならない。
VINT = VINTN（0.9VEXTN ≦ VEXT ≦ 1.1VEXTN）・・・（２）
【００１０】
また、従来の半導体素子では、バーンインテスト以後の初期信頼性欠陥（Initial Reliability Failure）をスクリーンするため、ストレススクリーン（Stress Screen）用電圧を外部からチップ（Die）内に入力（forcing）しなければならない。
【００１１】
【発明が解決しようとする課題】
従来の半導体素子では、バーンインテスト以後の初期信頼性欠陥（Initial Reliability Failure）をスクリーンするため、ストレススクリーン（Stress Screen）用電圧を外部からチップ（Die）内に入力（forcing）しなければならないが、この際、過度な外部電圧がチップに印加される場合、不安定な外部電圧により欠陥（Defect）が発生される欠点があり、前記欠陥によりバーンインテストの所期目的を達成することができないという問題があった。
【００１２】
従って、バーンインテストのための他のウェハの準備に所要される時間的、経済的損失を伴うことになるという問題があった。
【００１３】
本発明は、上記課題を解決するため、外部から供給された電圧と外部信号（WBI）を利用してストレススクリーン用電圧をチップ内部で発生することにより、ウェハバーンインテストを行うことができるようにしたフーリオンチップ・ウェハレベル・バーンインテスト回路及びその方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記したような目的を達成するため請求項１記載の発明は、
外部電源電圧（Vext）を受信しゲート酸化膜欠陥スクリーン用高電圧（Vpp）を発生させる高電圧発生器（１０）と、
ウェハバーンイン信号（WBI）を検出するパッドオンチップ（２０）と、
前記パッドオンチップ（２０）を介して検出された前記ウェハバーンイン信号（WBI）により、セル（５０）のゲート酸化膜欠陥スクリーン用ビットラインプリチャージ電圧（Vblp）を発生させるビットラインプリチャージ電圧発生器（３０）と、
前記パッドオンチップ（２０）を介して検出された前記ウェハバーンイン信号（WBI）により、セル（５０）のセルプレート電圧（Vcp）を発生させるセルプレート電圧発生器（４０）と、
を含み、
前記セルプレート電圧発生器（４０）は、
前記ウェハバーンイン信号（ WBI ）により、正常モード時には前記セルプレート電圧（ Vcp ）を一定レベルに設定してセルプレートに印加するセルプレート電圧レベル生成部（４１）と、
前記ウェハバーンイン信号（ WBI ）により、バーンインモード時には前記セルプレート電圧（ Vcp ）を、グラウンド電圧レベルに初期化させ、その初期化後に前記外部電源電圧（ Vext ）を分圧し、キャパシタ欠陥スクリーン用セルプレート電圧（ Vcp ）を発生させて前記セルプレートに印加する電圧分配部（４２）と、を備えることを特徴とする。
請求項２に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記パッドオンチップは、前記ウェハバーンイン信号（ WBI ）を生成するためチップ内部に検出回路を有することを特徴とする。
請求項３に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳトランジスタを用いて構成することを特徴とする。
請求項４に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳではない他のトランジスタを用いて構成することを特徴とする。
請求項５に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳトランジスタとレジスタを用いて構成することを特徴とする。
請求項６に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳ以外のトランジスタとレジスタを用いて構成することを特徴とする。
請求項７に記載の発明は、請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路において、
前記電圧分配部は、ＣＭＯＳとＣＭＯＳ以外のトランジスタを直列に連結しダイオード電圧降下を利用して構成することを特徴とする。
【００１５】
さらに、前記したような目的を達成するため請求項８記載の発明は、半導体素子内の初期信頼性テストにおいて、フーリオンチップ・ウェハレベルでバーンインテストをするため、
外部電源電圧（Vext）を受信しゲート酸化膜欠陥スクリーン用高電圧（Vpp）を発生させる第１過程と、
ウェハバーンイン信号（WBI）を検出する第２過程と、
前記第２過程で検出された前記ウェハバーンイン信号（WBI）により、セルのゲート酸化膜欠陥スクリーン用ビットラインプリチャージ電圧（Vblp）を発生させる第３過程と、
前記第２過程で検出された前記ウェハバーンイン信号（WBI）により、正常モード時には前記ゲート酸化膜欠陥スクリーン用ビットラインプリチャージ電圧（ Vblp ）レベルのセルプレート電圧（ Vcp ）を発生させ、バーンインモード時には前記セルプレート電圧（ Vcp ）をグラウンド電圧レベルに初期化させ、その初期化後に前記外部電源電圧（ Vext ）を分配したセルのキャパシタ欠陥スクリーン用セルプレート電圧（ Vcp ）を発生させて前記セルプレートに印加する第４過程と、を含むことを特徴とする。
請求項９に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、ウェハバーンインテストモード進入を知らせるため、チップで既使用される信号を用いることを特徴とする。
請求項１０に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、制御信号（例えば /RAS 、 /CAS 、 /OE 、 /WE ）用パッドを用いて前記ウェハバーンイン信号（ WBI ）を生成することを特徴とする。
請求項１１に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、データ信号（ DQ ）用パッドを用いて、前記ウェハバーンイン信号（ WBI ）を生成することを特徴とする。
請求項１２に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、アドレス（ A0 、 A1 等）用パッドを用いて、前記ウェハバーンイン信号（ WBI ）を生成することを特徴とする。
請求項１３に記載の発明は、請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法において、
前記第２過程は、前記ウェハバーンイン信号（ WBI ）を生成するため、特定電圧レベルで制御することを特徴とする。
【００１６】
したがって、半導体素子の種々なテスト項目等の中、バーンインテスト以後の信頼性欠陥をスクリーンするため、バーンインテスト以後の素子内の信頼性欠陥の中、ゲート酸化膜欠陥とキャパシタ欠陥をスクリーンすることにより、フーリオンチップテスト（Fully On−Chip Test）を可能にして、半導体素子のテスト項目進行において消耗される時間を節約し、その費用を軽減できる。また、本発明は、ＤＲＡＭ、ＳＲＡＭ等の半導体素子を利用したトランジスタの構成とデータ貯蔵のためのキャパシタを有する全てのＩＣ素子等のバーンインテストに対して適用可能である。
【００１７】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明を適用した一実施の形態におけるフーリオンチップ・ウェハレベル・バーンインテスト回路の構成を示す図である。
【００１８】
この図１において、フーリオンチップ・ウェハレベル・バーンインテスト回路は、外部電源電圧（Vext）を受信しゲート酸化膜欠陥スクリーン用高電圧（Vpp）を発生させる高電圧発生器（１０）と、ウェハバーンイン信号（WBI）を検出するパッドオンチップ（２０）と、前記パッドオンチップ（２０）を介して検出された外部ウェハバーンインモード進入信号（WBI）により、セル（５０）のゲート酸化膜欠陥スクリーン用ビットラインフリーチャージ電圧（Vblp）を発生させるビットラインプリチャージ電圧発生器（３０）と、前記パッドオンチップ（２０）を介して検出された外部ウェハバーンインモード進入信号（WBI）により、セル（５０）のキャパシタ欠陥スクリーン用セルプレート電圧（Vcp）を発生させるセルプレート電圧発生器（４０）と、から構成されている。
【００１９】
図１のフーリオンチップ・ウェハレベル・バーンインテスト回路において、先ず、キャパシタ欠陥をスクリーンするため、セルプレート電圧（Vcp）発生器（４０）を、外部ウェハバーンインモード（Wafer Burn−In Mode 以下、WBIと称する）進入信号で圧縮させた後、電圧分配構造（Voltage Devider Schem）を適用し、外部テスト動作電圧（External Test Operating Voltage 以下Vextと称する）により、キャパシタストレススクリーン用電圧であるセルプレート電圧（Cell Plate Voltage 以下Vcpと称する）を２.９Ｖに生成する。
【００２０】
この際、正常動作の時、セルプレート電圧（Vcp）はVcc/2の電圧レベルを有する。
【００２１】
ここで、高電圧（Vpp）発生器（１０）は、図２に示した回路構成図のように、外部電圧として５.５Ｖを受け入れて、ゲート酸化膜欠陥スクリーン用電圧６.３Ｖを生成するため、高電圧発生器（１０）で外部電源電圧（Vext）が５.５Ｖに入力されると、多数個のインバータから構成されたリングオシレータ（１１）により四つの信号（ａ、ｂ、ｃ、ｄ）を発生させ、位相シフト回路（１２）内のノアゲート（１２８、１３３）及びナンドゲート（１３６、１３７）に入力させる。
【００２２】
従って、位相シフト回路（１２）を介して位相が変化されたリング オシレータ（１１）の発振信号（ａ、ｂ、ｃ、ｄ）は、ＮＭＯＳトランジスタをターンオンさせることにより発生した高電圧（Vpp）により、セル（５０）のゲート酸化膜で６.３Ｖのストレス電圧を入力させる。
【００２３】
一方、外部ウェハバーンイン（WBI）信号が“ハイ”にイネーブルされることにより、セルプレート電圧（Vcp）発生器（４０）とビットラインプリチャージ電圧（Vblp）発生器（３０）が正常動作をしなくなり、セルプレート電圧（Vcp）とビットラインプリチャージ電圧（Vblp）が正常動作時の電圧、即ちVcp=Vcc/2、Vblp=Vcc/2の電圧レベルを有することができず、グランドレベルを有することになる。
【００２４】
ここで、ビットラインプリチャージ電圧（Vblp）発生器（３０）の動作を図３に示した回路構成を参照して詳しく説明すれば次の通りである。
【００２５】
前記ビットラインプリチャージ電圧（Vblp）発生器（３０）に入力された“ロー”レベルの信号（gwbib & wbib）は、インバータ（１９５）を介して“ハイ”レベルに反転されノアゲート（１９６）の一方の端子に入力され全ての入力が“ロー”の場合、“ハイ”を出力する反転論理合演算に従い前記ノアゲート（１９６）の出力は“ロー”になる。
【００２６】
このように“ロー”レベルとなったノア ゲート（１９６）の出力は、ナンドゲート（１８７）の一方の端子に入力され、全ての入力が“ハイ”の場合“ロー”を出力する反転論理掛け演算に従い、前記ナンドゲート（１８７）の出力は“ハイ”となる。
【００２７】
このように“ハイ”レベルとなったナンドゲート（１８７）の出力は、ＮＭＯＳトランジスタ（Ｎ８６）のゲートに入力されると共に、インバータ（１５７）を介してＰＭＯＳトランジスタ（Ｐ９１）のゲートに入力され、ＮＭＯＳトランジスタ（Ｎ８６）及びＰＭＯＳトランジスタ（Ｐ９１）をターンオンさせる。
【００２８】
このＮＭＯＳトランジスタ（Ｎ８６）及びＰＭＯＳトランジスタ（Ｐ９１）のターンオン動作により、ＮＭＯＳトランジスタ（Ｎ８２）及びＰＭＯＳトランジスタ（Ｐ８９）がターンオフされることにより、ビットラインプリチャージ電圧（Vblp）は正常動作時の電圧、即ちVcp=Vcc/2、Vblp=Vcc/2の電圧レベルを有することができず、グランドレベルを有することになる。
【００２９】
さらに、前記のようにウェハバーンイン信号（WBI）が“ハイ”にイネーブルされると、gwbibは“ロー”になりセルプレート電圧（Vcp）発生器（４０）に入力され、セルプレート電圧（Vcp）発生器（４０）は図４に示した回路構成のように、“ロー”に入力された信号（gwbib）がセルプレート電圧レベル生成部（４１）のインバータ（１９７）を介して“ハイ”レベルに反転されてノアゲート（１９６）の一方の端子に入力され、全ての入力が“ロー”の場合“ハイ”を出力する反転論理合演算に従いノアゲート（１９６）の出力は“ロー”となる。
【００３０】
このように“ロー”レベルとなったノアゲート（１９６）の出力は、ナンドゲート（１８７）の一側端子に入力され全ての入力が“ハイ”の場合、“ロー”を出力する反転論理掛け演算に従い前記ナンド ゲート（１８７）の出力は“ハイ”となる。
【００３１】
このように“ハイ”レベルとなったナンドゲート（１８７）の出力は、ＮＭＯＳトランジスタ（Ｎ８６）のゲートに入力されると共に、インバータ（１５７）を介してＰＭＯＳトランジスタ（Ｐ９１）のゲートに入力され、ＮＭＯＳ（Ｎ８６）及びＰＭＯＳ トランジスタ（Ｐ９１）をターンオンさせる。
【００３２】
このＮＭＯＳトランジスタ（Ｎ８６）及びＰＭＯＳトランジスタ（Ｐ９１）のターンオン動作により、ＮＭＯＳトランジスタ（Ｎ８２）及びＰＭＯＳトランジスタ（Ｐ８９）がターンオフされることにより、正常なセルプレート電圧（Vcp）を生成しないことになる。
【００３３】
前記のようにウェハバーンイン信号（WBI）が“ハイ”にイネーブルされた以後、インバータ遅延により極性“ハイ”パルス幅を有する信号であるウェハバーンインテスト（Wafer Burn−In Test 以下Wbtと称する）信号がＮＭＯＳトランジスタ（Ｎ１０１）を瞬間的にターンオンさせ、セルプレート電圧レベル生成部（４１）のセルプレート電圧（Vcp）をグランド電圧レベルに初期化させた後ターンオフされ、セルプレートとグランドが短絡されることを防ぐ。
【００３４】
以後、外部電源電圧（Vext）５.５Ｖを受け入れ、セルプレート電圧（Vcp）レベル生成部（４１）の上段に接続されている電圧分配部（Voltage Divider）（４２）で、キャパシタ欠陥スクリーン（Failure Screen）用ストレス電圧を２.９Ｖに生成する。
【００３５】
従って、キャパシタ欠陥スクリーン用ストレス電圧２.９Ｖを内部セルプレート電圧（Vcp）の代りにセルプレートに印加することにより、キャパシタ（Oxide−Nitride−Oxide）の欠陥をスクリーンすることができるようになる。
【００３６】
即ち、“ハイ”にイネーブルされた外部WBI信号を受けてワードラインをイネーブルさせるワードラインデコーダ（図５参照）は、外部アドレスの入力がなくても強制的にイネーブルさせ、チップ（Die）内の全てのセル（５０）をアクセス可能にすることにより、テストの際に消耗される時間を節約することができる。
【００３７】
以上で詳しく説明したように本発明は、ウェハバーンインテストの際に必要とする過度な外部テスト動作電圧によるチップ内の欠陥（Defect）を減らすことになり、テスト条件の安定化によるバーンインテスト結果、そのデータの確認が有利である。
【００３８】
従って、バーンインテスト結果、そのデータの確認のためのさらに他のチップの分類にかかるテスト時間及び試片確保のためのチップのウェハアウト工程を低減することができ、経費とテスト時間を共に軽減することができる。
【００３９】
なお、上記実施の形態は、当業者であれば本発明の思想の範囲内で多様な修正、変更、付加等が可能であり、このような修正・変更等は以下の特許請求の範囲に属するものと見なすべきである。
【００４０】
【発明の効果】
本発明によれば、半導体素子の種々なテスト項目等の中、バーンインテスト以後の信頼性欠陥（Reliability Failure）をスクリーンするため、バーンインテスト以後の素子内の信頼性欠陥の中、ゲート酸化膜欠陥とキャパシタ欠陥をスクリーンすることにより、フーリオンチップテスト（Fully On−Chip Test）を可能にして、半導体素子のテスト項目進行において消耗される時間を節約し、その費用を軽減できる。また、本発明は、ＤＲＡＭ、ＳＲＡＭ等の半導体素子を利用したトランジスタの構成とデータ貯蔵のためのキャパシタを有する全てのＩＣ素子等のバーンインテストに対して適用可能である。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態におけるフーリオンチップ・ウェハレベル・バーンインテスト回路の構成を示すブロック図である。
【図２】図１の高電圧発生器（１０）に対する詳細回路構成を示す図である。
【図３】 図１のビットラインプリチャージ電圧発生器（３０）に対する詳細回路構成を示す図である。
【図４】図１のセルプレート電圧発生器（４０）に対する詳細回路構成を示す図である。
【図５】図１のセル（５０）内のワードラインデコーダに対する対する詳細回路構成を示す図である。
【符号の説明】
１０ 高電圧発生器
１１ リングオシレータ
１２ 位相シフタ回路
２０ パッドオンチップ
３０ ビットラインプリチャージ電圧発生器
４０ セルプレート電圧発生器
４１ セルプレート電圧レベル生成部
４２ 電圧分配部
５０ セル
Claims (13)
- 外部電源電圧（Vext）を受信し、ゲート酸化膜欠陥スクリーン用高電圧（Vpp）を発生させる高電圧発生器と、
ウェハバーンイン信号（WBI）を検出するパッドオンチップと、
前記パッドオンチップを介して検出された前記ウェハバーンイン信号（WBI）により、セルのゲート酸化膜欠陥スクリーン用ビットラインプリチャージ電圧（Vblp）を発生させるビットラインプリチャージ電圧発生器と、
前記パッドオンチップを介して検出された前記ウェハバーンイン信号（WBI）により、セルのセルプレート電圧（Vcp）を発生させるセルプレート電圧発生器と、
を含み、
前記セルプレート電圧発生器は、
前記ウェハバーンイン信号（ WBI ）により、正常モード時には前記セルプレート電圧（ Vcp ）を一定レベルに設定してセルプレートに印加するセルプレート電圧レベル生成部と、
前記ウェハバーンイン信号（ WBI ）により、バーンインモード時には前記セルプレート電圧（ Vcp ）を、グラウンド電圧レベルに初期化させ、その初期化後に前記外部電源電圧（ Vext ）を分圧し、キャパシタ欠陥スクリーン用セルプレート電圧（ Vcp ）を発生させて前記セルプレートに印加する電圧分配部と、
を備えることを特徴とするフーリオンチップ・ウェハレベル・バーンインテスト回路。 - 前記パッドオンチップは、
前記ウェハバーンイン信号（WBI）を生成するためチップ内部に検出回路を有することを特徴とする請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路。 - 前記電圧分配部は、
ＣＭＯＳトランジスタを用いて構成することを特徴とする請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路。 - 前記電圧分配部は、
ＣＭＯＳではない他のトランジスタを用いて構成することを特徴とする請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路。 - 前記電圧分配部は、
ＣＭＯＳトランジスタとレジスタを用いて構成することを特徴とする請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路。 - 前記電圧分配部は、
ＣＭＯＳ以外のトランジスタとレジスタを用いて構成することを特徴とする請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路。 - 前記電圧分配部は、
ＣＭＯＳとＣＭＯＳ以外のトランジスタを直列に連結しダイオード電圧降下を利用して構成することを特徴とする請求項１記載のフーリオンチップ・ウェハレベル・バーンインテスト回路。 - フーリオンチップ・ウェハレベルでバーンインテストをするためのフーリオンチップ・ウェハレベル・バーンインテスト方法において、
外部電源電圧（Vext）を受信し、ゲート酸化膜欠陥スクリーン用高電圧（Vpp）を発生させる第１過程と、
ウェハバーンイン信号（WBI）を検出する第２過程と、
前記第２過程で検出された前記ウェハバーンイン信号（WBI）により、セルのゲート酸化膜欠陥スクリーン用ビットラインプリチャージ電圧（Vblp）を発生させる第３過程と、
前記第２過程で検出された前記ウェハバーンイン信号（WBI）により、正常モード時には前記ゲート酸化膜欠陥スクリーン用ビットラインプリチャージ電圧（ Vblp ）レベルのセルプレート電圧（ Vcp ）を発生させ、バーンインモード時には前記セルプレート電圧（ Vcp ）をグラウンド電圧レベルに初期化させ、その初期化後に前記外部電源電圧（ Vext ）を分配したセルのキャパシタ欠陥スクリーン用セルプレート電圧（ Vcp ）を発生させて前記セルプレートに印加する第４過程と、
を含むことを特徴とするフーリオンチップ・ウェハレベル・バーンインテスト方法。 - 前記第２過程は、
ウェハバーンインテストモード進入を知らせるため、チップで既使用される信号を用いることを特徴とする請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法。 - 前記第２過程は、
制御信号（例えば /RAS 、 /CAS 、 /OE 、 /WE ）用パッドを用いて前記ウェハバーンイン信号（WBI）を生成することを特徴とする請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法。 - 前記第２過程は、
データ信号（DQ）用パッドを用いて、前記ウェハバーンイン信号（WBI）を生成することを特徴とする請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法。 - 前記第２過程は、
アドレス（A0、A1等）用パッドを用いて、前記ウェハバーンイン信号（WBI）を生成することを特徴とする請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法。 - 前記第２過程は、
前記ウェハバーンイン信号（WBI）を生成するため、特定電圧レベルで制御することを特徴とする請求項８記載のフーリオンチップ・ウェハレベル・バーンインテスト方法。
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