JP3808570B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関するもので、特に、そのウェーハ状態での信頼性試験に関する。
【0002】
【従来の技術】
DRAMやSRAMなどのメモリに代表される半導体装置では、チップ内回路の信頼性を検査するために各種テストが実行される。このようなデバイスの信頼性テストは、パッケージ工程前に実行されるウェーハテストとパッケージ後に実行されるパッケージテストに大別される。ウェーハ段階でテストを行うウェーハテストは、例えばメモリであれば、メモリセルの正常動作と周辺回路の動作状態をテストするもので、テストパターン(Test parrten)を形成してメモリセル及びその周辺回路の動作状態をテストする。
【0003】
ウェーハテストでは単純なテストパターンを使用してチップのテストを進行する。即ち、各制御信号は、例えばRAS信号やCAS信号のように遷移するとはなく、一定の直流レベル、例えば電源電圧や接地電圧レベルの論理“ハイ”や“ロウ”に固定されるテストパターンとされる。そして、このような一定の直流レベルに固定される信号がチップの特定機能を選定する信号の入力パッドに供給されることで、テストが実行される。一例として、8メガの同期式グラフィックDRAMにおいてはDQM、DSF(Difine Special Function) 、CKEのような入力信号の論理“ハイ”、“ロウ”に応じて機能選定する機能ピンをもつが、ウェーハテストでは、これに対応するパッドに、プローブカード(Probe card)やメンブレイムカード(Membrame card) を通じて一定の直流レベルの信号を供給することにより、テストを進行する。
【0004】
図1は、ウェーハテスト時のチップパッド部分を示したもので、ウェーハ中の1つのチップ10内に構成されたパッド14とこれにつながる入力バッファ16とが示されている。このパッド14は、プローブカードのプローブを通じてウェーハテスト時に論理“ロウ”あるいは論理“ハイ”の直流電圧としたテスト信号が印加されるもので、これによりチップ10の動作モードが設定される。プローブカードは、チップ10のパッド配置に合わせてプローブをセッティングしてあり、これにより信号供給することでテストが行われるようにしてある。
【0005】
【発明が解決しようとする課題】
半導体装置のテストでは、そのテスト時間が重要なファクターとなる。即ち、メモリの場合であればメモリ容量の増加につれてテスト時間も増加することになるが、テスト時間の増加はTATに影響するため、長時間化するほど製品コストに影響する。従って、テストカバレージを維持しながらテスト時間を減少させることが重要である。テスト時間を減少させる手法として現在代表的なのがマルチテスト(Multi test)であり、これは、ウェーハに作成されている多数のチップを同時にテストする手法である。
【0006】
最近の高集積メモリは、高速動作と多様な機能を提供するために、多数のデータ入出力ピン(Multi DQ;X16,X32)と多数の機能信号ピンが備えられるようになってきており、これに従いパッド数も増加している。このパッド数の増加は、マルチテストにとっての制約条件になる。つまり、ウェーハテストを行うウェーハ検査装置においてドライブ可能なパッド数は制約されているから、一度にテスト可能なチップ数が制限され、テスト時間の減少に寄与することができなくなる。
【0007】
上記図1のように、一定レベルに維持するパッド14を多数もつチップ10が形成されたウェーハでマルチテストを行う場合に、テスト時間の減少のために一回で多くのチップ10をテストするためには、プローブカードのプローブ数を1つでも減らす必要があるが、プローブカードのプローブはテスト対象のチップのパッド配置に合わせて製作されるので、テストパッド数が増えればその分増えることになる。従って、マルチテストで同時テスト可能なチップ数を増やすことは困難で、テスト時間の減少には限界がある。
【0008】
このような解決課題に着目して本発明では、パッド数が増えてもテスト時間を短縮することが可能な構成をもった半導体装置を提供するものである。
【0009】
【課題を解決するための手段】
この目的のために本発明は、ウェーハ段階でテストが行われる半導体装置において、テスト信号入力対象のパッドを、テストのための一定論理に維持するテスト信号発生手段を設けることを特徴とする。このテスト信号発生手段は、装置の電源電圧や接地電圧など所定の電圧端とパッドとの間に設けられ、テスト後にはオフ状態にすることの可能なスイッチ素子で構成することができる。このようなスイッチ素子としてはヒューズを用いるとよく、テスト後に切断することでオフとする。
【0010】
また本発明は、テスト中に一定論理のテスト信号を印加するパッドをもつ半導体装置において、テスト中に前記パッドへ所定の電圧を提供するスイッチ素子を設けることを特徴とする。スイッチ素子にはヒューズを用いるようにし、テスト後に切断するのがよい。また、スイッチ素子と所定の電圧端との間に負荷素子を設けてもよく、このような負荷素子にはMOSトランジスタを用いることができる。
【0011】
より具体的には、本発明によれば、テスト中に一定論理のテスト信号を印加するパッドをもつ半導体装置において、前記パッドから入力バッファへの配線に接続したスイッチ素子と、該スイッチ素子と電源電圧端との間に設けた負荷素子と、を備えることを特徴とする。この場合、スイッチ素子はヒューズとし、負荷素子はゲートを接地電圧端へつないだPMOSトランジスタとすればよい。
【0012】
更に本発明によれば、テスト中に一定論理のテスト信号を印加するパッドをもつ半導体装置において、前記パッドから入力バッファへの配線に接続したスイッチ素子と、該スイッチ素子と接地電圧端との間に設けた負荷素子と、を備えることを特徴とする。この場合、スイッチ素子はヒューズとし、負荷素子はゲートを電源電圧端へつないだNMOSトランジスタとすればよい。
【0013】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【0014】
図2は、テスト信号発生手段をもつパッド(ターミナル)部分の構成を示す。この図2の例は、ウェーハテスト時にテスト信号を印加するパッド14(つまり対応する入力バッファ16の入力端)に対し、論理“ハイ”として電源電圧Vccを自動提供するテスト信号発生手段である。
【0015】
このテスト信号発生手段は、パッド14と入力バッファ16をむすぶ配線18に接続した切断可能なヒューズ20を備えている。このヒューズ20は、テスト時にはオン状態にあり、テスト終了でオフ状態とされるスイッチ素子としての役割をもつ。ヒューズ20には、負荷素子としてVcc端に接続して設けたゲート接地のPMOSトランジスタ22が接続されており、このPMOSトランジスタ22を介して電源電圧Vccが供給される。負荷素子は場合に応じて設ければよく、省くことも可能である。このような構成のテスト信号発生手段が、チップ10の多数のパッド中、テスト時に一定の直流レベルに維持されるパッド14に形成されている。
【0016】
ウェーハテストが開始され、プローブカードの電源供給用プローブからチップ10の電源供給パッドへ電源電圧Vcc及び接地電圧Vssが供給されると、ゲートが電源電圧Vssに接続されたPMOSトランジスタ22が導通し、ソースから入力される電源電圧Vccがヒューズ20を通じてパッド14(入力バッファ16)へ供給される。従って、このパッド14に関してはテスト開始と共に自動的に電源電圧Vccレベルのテスト信号が設定され、これに応じてチップ10が動作することができる。つまり、プローブカードを通じてテスト信号を印加する必要はなく、当該パッド14についてのプロープは省略することができる。
【0017】
テストが終了するとヒューズ20を切断、即ちスイッチオフとすることで、その後の動作では入力信号によるパッド14の使用が可能となる。ヒューズ20の切断は、レーザービームを使用するのが容易であるが、電気的に切断する構成にしておくこともできる。
【0018】
図3の実施形態は、テスト信号発生手段の他の例を示している。この例は、ウェーハテスト時にテスト信号を印加するパッド14に対し、論理“ロウ”として接地電圧Vssを自動提供するテスト信号発生手段である。即ち、図2のPMOSトランジスタ22に代えて、ゲートを電源電圧VccへつないだNMOSトランジスタ24を負荷手段として設け、これを介して接地電圧Vssが供給されるようにしてある。従って、テスト開始で電源供給されるとパッド14に関して論理“ロウ”のテスト信号が自動設定される。
【0019】
【発明の効果】
本発明によれば、テスト時に論理“ハイ”又は“ロウ”に固定されるテスト信号の印加パッドについては、そのテスト信号がメモリ内で自動的に設定されるようにしたので、当該パッドについては信号を提供する必要がなくなる。従って、その分のプローブを他へ回して有効に使用することが可能となり、マルチテストにおける同時テスト可能なチップ数を増加させることができ、テスト時間の短縮につなげられる。
【図面の簡単な説明】
【図1】従来のチップにおけるパッド部分の概略回路図。
【図2】本発明に係るテスト信号発生手段の一例を示すチップにおけるパッド部分の概略回路図。
【図3】本発明に係るテスト信号発生手段の他の例を示すチップにおけるパッド部分の概略回路図。
【符号の説明】
14 パッド
16 入力バッファ
18 配線
20 ヒューズ(スイッチ素子)
22 PMOSトランジスタ(負荷手段)
24 NMOSトランジスタ(負荷手段)
Claims (3)
- 複数のチップを有し、ウェーハ段階でテストが行われる半導体装置において、
テスト信号入力対象のパッドを、前記テスト中、前記パッドへ信号を提供する必要なく、前記テストのための一定論理に維持するテスト信号発生手段を設け、
前記テスト信号発生手段が、ゲートが前記チップの電源電圧及び接地電圧の一方に接続され、ソースが前記チップの電源電圧及び接地電圧の他方に接続されるMOSトランジスタと、前記パッドに一端を直接接続され、前記MOSトランジスタのドレインに他端を接続されるヒューズから構成されることを特徴とする半導体装置。 - テスト中に一定論理のテスト信号を印加するパッドと、複数のチップを有する半導体装置において、前記パッドから入力バッファへの配線に一端を接続したスイッチ素子と、該スイッチ素子と電源電圧端との間に設けた負荷素子と、を備え、
前記スイッチ素子がヒューズであり、
前記負荷素子がゲートを接地電圧端へ接続され、ソースが前記電源電圧端へ接続され、ドレインが前記ヒューズの他端へ接続されたPMOSトランジスタであって、
電源電圧と接地電圧が前記チップに供給された際に、前記パッドへ信号を提供する必要なく、前記入力パッドの電位が、前記ヒューズを通じて前記電源電圧に維持されることを特徴とする半導体装置。 - テスト中に一定論理のテスト信号を印加するパッドと、複数のチップを有する半導体装置において、前記パッドから入力バッファへの配線に一端を接続したスイッチ素子と、該スイッチ素子と接地電圧端との間に設けた負荷素子と、を備え、
前記スイッチ素子がヒューズであり、
前記負荷素子がゲートを電源電圧端へ接続され、ドレインが前記接地電圧端へ接続され、ソースが前記ヒューズの他端へ接続されたNMOSトランジスタであって、
電源電圧と接地電圧が前記チップに供給された際に、前記パッドへ信号を提供する必要なく、前記入力パッドの電位が、前記ヒューズを通じて前記接地電圧に維持されることを特徴とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1995P41668 | 1995-11-16 | ||
KR1019950041668A KR100200916B1 (ko) | 1995-11-16 | 1995-11-16 | 웨이퍼 테스트 신호 발생기를 가지는 반도체 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09181188A JPH09181188A (ja) | 1997-07-11 |
JP3808570B2 true JP3808570B2 (ja) | 2006-08-16 |
Family
ID=19434341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30652696A Expired - Fee Related JP3808570B2 (ja) | 1995-11-16 | 1996-11-18 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5898700A (ja) |
JP (1) | JP3808570B2 (ja) |
KR (1) | KR100200916B1 (ja) |
TW (1) | TW355824B (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5996106A (en) * | 1997-02-04 | 1999-11-30 | Micron Technology, Inc. | Multi bank test mode for memory devices |
US5913928A (en) | 1997-05-09 | 1999-06-22 | Micron Technology, Inc. | Data compression test mode independent of redundancy |
DE19735406A1 (de) * | 1997-08-14 | 1999-02-18 | Siemens Ag | Halbleiterbauelement und Verfahren zum Testen und Betreiben eines Halbleiterbauelementes |
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US7143500B2 (en) | 2001-06-25 | 2006-12-05 | Micron Technology, Inc. | Method to prevent damage to probe card |
WO2003026058A1 (fr) * | 2001-09-14 | 2003-03-27 | Japan Radio Co., Ltd. | Commutateur et son application |
US6998865B2 (en) | 2001-12-10 | 2006-02-14 | International Business Machines Corporation | Semiconductor device test arrangement with reassignable probe pads |
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JP4108716B2 (ja) * | 2006-05-25 | 2008-06-25 | エルピーダメモリ株式会社 | 半導体集積回路 |
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US9508618B2 (en) * | 2014-04-11 | 2016-11-29 | Globalfoundries Inc. | Staggered electrical frame structures for frame area reduction |
CN108398627B (zh) * | 2018-02-06 | 2020-11-17 | 珠海市杰理科技股份有限公司 | 芯片引脚电路、芯片和芯片测试方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2531827B2 (ja) * | 1990-04-25 | 1996-09-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2925287B2 (ja) * | 1990-10-17 | 1999-07-28 | 富士通株式会社 | 半導体装置 |
JPH04191678A (ja) * | 1990-11-27 | 1992-07-09 | Toshiba Corp | 集積回路検査装置 |
KR950001293B1 (ko) * | 1992-04-22 | 1995-02-15 | 삼성전자주식회사 | 반도체 메모리칩의 병렬테스트 회로 |
US5442282A (en) * | 1992-07-02 | 1995-08-15 | Lsi Logic Corporation | Testing and exercising individual, unsingulated dies on a wafer |
JPH06168991A (ja) * | 1992-11-30 | 1994-06-14 | Tokyo Seimitsu Co Ltd | マルチプロービング半導体検査方法 |
JPH0897364A (ja) * | 1994-09-22 | 1996-04-12 | Kawasaki Steel Corp | 半導体集積回路 |
KR0135108B1 (ko) * | 1994-12-13 | 1998-04-25 | 김광호 | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 |
US5657284A (en) * | 1995-09-19 | 1997-08-12 | Micron Technology, Inc. | Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices |
-
1995
- 1995-11-16 KR KR1019950041668A patent/KR100200916B1/ko not_active IP Right Cessation
-
1996
- 1996-10-29 TW TW085113203A patent/TW355824B/zh not_active IP Right Cessation
- 1996-11-12 US US08/748,211 patent/US5898700A/en not_active Expired - Fee Related
- 1996-11-18 JP JP30652696A patent/JP3808570B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW355824B (en) | 1999-04-11 |
JPH09181188A (ja) | 1997-07-11 |
KR970029882A (ko) | 1997-06-26 |
KR100200916B1 (ko) | 1999-06-15 |
US5898700A (en) | 1999-04-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041012 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051024 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060222 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060313 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060428 |
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A61 | First payment of annual fees (during grant procedure) |
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