JP2925287B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2925287B2 JP2925287B2 JP2276149A JP27614990A JP2925287B2 JP 2925287 B2 JP2925287 B2 JP 2925287B2 JP 2276149 A JP2276149 A JP 2276149A JP 27614990 A JP27614990 A JP 27614990A JP 2925287 B2 JP2925287 B2 JP 2925287B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- terminal
- semiconductor device
- switching element
- supply terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 本発明は半導体装置に関し 全端子の導通試験を一括で確実に実行し、導通試験時
間を大幅に短縮する事を目的とし、 第１の電源端子、該第１の電源端子より低電位を有す
る第２の電源端子、該両電源端子が接続される内部回路
部、該内部回路部に接続された入力信号端子と出力信号
端子とから構成された半導体装置であって、該入力信号
端子と出力信号端子の少なくとも一方の少なくとも一部
に、当該端子に印加される電圧に応じて導通、非導通と
なるスイッチング素子を設けると共に、該各スイッチン
グ素子を直列に接続させ、その一端部を該第１の電源端
子と接続させると共に、その他端部を該第２の電源端子
に接続せしめる様に構成する。
間を大幅に短縮する事を目的とし、 第１の電源端子、該第１の電源端子より低電位を有す
る第２の電源端子、該両電源端子が接続される内部回路
部、該内部回路部に接続された入力信号端子と出力信号
端子とから構成された半導体装置であって、該入力信号
端子と出力信号端子の少なくとも一方の少なくとも一部
に、当該端子に印加される電圧に応じて導通、非導通と
なるスイッチング素子を設けると共に、該各スイッチン
グ素子を直列に接続させ、その一端部を該第１の電源端
子と接続させると共に、その他端部を該第２の電源端子
に接続せしめる様に構成する。
本発明はメモリ等の半導体装置に関するものであり、
特には、導通試験を簡便に且つ確実に実行する事の出来
る半導体装置に関するものである。
特には、導通試験を簡便に且つ確実に実行する事の出来
る半導体装置に関するものである。
半導体装置の代表的な例として半導体メモリが広く知
られている。
られている。
一般に半導体メモリは電源端子Vcc及びVss、入力信号
端子、出力信号端子及び内部論理回路とを有する。第５
図にはその一般的な例を示す。第５図において10は半導
体メモリのチップである。そのチップの上に論理回路５
が形成される。又、高電圧電源Vcc端子１と低電圧電源V
ss端子４とが設けられており、又、２が入力信号端子、
３が出力信号端子、である。このとき内部回路を構成す
るメモリは外部より端子１と４の間に印加された電源電
圧のもとで入力信号端子２に加えられる入力信号に応
じ、出力信号端子３に所定のデータを出力するような構
造となっている。
端子、出力信号端子及び内部論理回路とを有する。第５
図にはその一般的な例を示す。第５図において10は半導
体メモリのチップである。そのチップの上に論理回路５
が形成される。又、高電圧電源Vcc端子１と低電圧電源V
ss端子４とが設けられており、又、２が入力信号端子、
３が出力信号端子、である。このとき内部回路を構成す
るメモリは外部より端子１と４の間に印加された電源電
圧のもとで入力信号端子２に加えられる入力信号に応
じ、出力信号端子３に所定のデータを出力するような構
造となっている。
近年、半導体装置の試験においてはメモリ容量の増加
に伴い試験時間も大幅に増加しており、このままでは試
験コストが大変高いものになってしまう。この試験コス
トを抑えるには不良品をなるべく時間をかけずに判別す
ることも重要になっている。この試験コストの上昇を抑
えるためには、半導体装置に色々な特殊試験機能を盛り
込み試験時間の増加をおさえることが必要である。
に伴い試験時間も大幅に増加しており、このままでは試
験コストが大変高いものになってしまう。この試験コス
トを抑えるには不良品をなるべく時間をかけずに判別す
ることも重要になっている。この試験コストの上昇を抑
えるためには、半導体装置に色々な特殊試験機能を盛り
込み試験時間の増加をおさえることが必要である。
試験項目は大別して電源電流をチェックするDC試験
と、アクセス時間等をチェックするAC試験に大別される
が、これらの特性保証試験を行う前には被測定半導体装
置（以下、デバイスと云う）の各端子全てが確実に試験
装置と接続されていることを確認した上で行なわれるの
が前提である。この導通試験によって各端子の全てが試
験装置と接続されているという状態が保証されていなけ
れば、特性保証試験を行っても特性は保証されないこと
になる。被測定デバイスの各端子が全て確実に試験装置
と接続されていることを確認するためには従来において
は次の様にするのが一般的である。
と、アクセス時間等をチェックするAC試験に大別される
が、これらの特性保証試験を行う前には被測定半導体装
置（以下、デバイスと云う）の各端子全てが確実に試験
装置と接続されていることを確認した上で行なわれるの
が前提である。この導通試験によって各端子の全てが試
験装置と接続されているという状態が保証されていなけ
れば、特性保証試験を行っても特性は保証されないこと
になる。被測定デバイスの各端子が全て確実に試験装置
と接続されていることを確認するためには従来において
は次の様にするのが一般的である。
即ち各端子には基板と逆タイプの不純物による拡散層
が接続されており、電気的にはダイオードが接続される
ので、そのダイオードを順方向にバイアスすることで試
験装置と被測定デバイスの端子の接続が確認できる。こ
の試験は、各端子毎に繰り返し行うことになる。
が接続されており、電気的にはダイオードが接続される
ので、そのダイオードを順方向にバイアスすることで試
験装置と被測定デバイスの端子の接続が確認できる。こ
の試験は、各端子毎に繰り返し行うことになる。
従来は端子数も多くはないため、このような各端子全
てに導通試験を行う場合でもその時間はそれほど長くは
なかったが、近年の半導体装置の大容量化に伴い端子数
も大幅に増加しているため、この導通試験に時間がかか
るようになり、コスト上昇にもなるため試験時間の短縮
が課題になってきている。
てに導通試験を行う場合でもその時間はそれほど長くは
なかったが、近年の半導体装置の大容量化に伴い端子数
も大幅に増加しているため、この導通試験に時間がかか
るようになり、コスト上昇にもなるため試験時間の短縮
が課題になってきている。
すなわち、この導通試験においては端子数と導通試験
時間は比例して増加していくため、このままでは試験時
間は増加する一方である。
時間は比例して増加していくため、このままでは試験時
間は増加する一方である。
そこでこの導通試験の効率的な試験が行えるような試
験方法が必要になってきている。
験方法が必要になってきている。
本発明の目的は、係る従来技術における問題点を解決
し、被測定デバイスの端子数に依存しないで、全ての端
子を一括して確実に導通試験を実行する事が出来、それ
によって、導通試験に要する時間を大幅に短縮すると共
に、該半導体装置の特性は維持したまま、製造コストを
低減しうる半導体装置を提供する事である。
し、被測定デバイスの端子数に依存しないで、全ての端
子を一括して確実に導通試験を実行する事が出来、それ
によって、導通試験に要する時間を大幅に短縮すると共
に、該半導体装置の特性は維持したまま、製造コストを
低減しうる半導体装置を提供する事である。
本発明は上記した目的を達成するため、以下に記載さ
れたような技術構成を採用するものである。即ち、本発
明に係る半導体装置は基本的には、第１の電源端子、該
第１の電源端子より低電位を有する第２の電源端子、該
両電源端子が接続される内部回路部、該内部回路部に接
続された入力信号端子と出力信号端子とから構成された
半導体装置であって、該入力信号端子と出力信号端子の
少なくとも一方の少なくとも一部に、当該端子に印加さ
れる電圧に応じて導通、非導通となるスイッチング素子
を設けると共に、該各スイッチング素子を直列に接続さ
せ、その一端部を該第１の電源端子と接続させると共
に、その他端部を該第２の電源端子に接続せしめた半導
体装置である。
れたような技術構成を採用するものである。即ち、本発
明に係る半導体装置は基本的には、第１の電源端子、該
第１の電源端子より低電位を有する第２の電源端子、該
両電源端子が接続される内部回路部、該内部回路部に接
続された入力信号端子と出力信号端子とから構成された
半導体装置であって、該入力信号端子と出力信号端子の
少なくとも一方の少なくとも一部に、当該端子に印加さ
れる電圧に応じて導通、非導通となるスイッチング素子
を設けると共に、該各スイッチング素子を直列に接続さ
せ、その一端部を該第１の電源端子と接続させると共
に、その他端部を該第２の電源端子に接続せしめた半導
体装置である。
本発明に於いては、半導体装置は上記した構成を有す
るので、該半導体装置の測定すべき全端子に、当該スイ
ッチング素子を導通されるのに充分な電圧を印加する事
によって、該高電圧電源である第１の電源端子と低電圧
電源である第２の電源端子との間に形成された回路に電
流が流れるか否かを検出し、電流が流れていれば、全端
子は所定の試験装置の端子と確実に接続されて導通して
いる事が判る。
るので、該半導体装置の測定すべき全端子に、当該スイ
ッチング素子を導通されるのに充分な電圧を印加する事
によって、該高電圧電源である第１の電源端子と低電圧
電源である第２の電源端子との間に形成された回路に電
流が流れるか否かを検出し、電流が流れていれば、全端
子は所定の試験装置の端子と確実に接続されて導通して
いる事が判る。
又、電流が当該回路に電流が流れない場合には、全端
子の何れかが当該試験装置の端子と確実に接続されてい
ない事を意味するものである。
子の何れかが当該試験装置の端子と確実に接続されてい
ない事を意味するものである。
以下に、本発明に係る半導体装置の具体例を図面を参
照しながら詳細に説明する。
照しながら詳細に説明する。
第１図は本発明に係る半導体装置の一具体例を示す図
であり、且つ本発明の原理説明図である。
であり、且つ本発明の原理説明図である。
即ち、本発明に係る半導体装置は、基本的には第１図
に示す通り、高電圧電源Vccである第１の電源端子１、
該第１の電源端子より低電圧Vssを有する第２の電源端
子４、該両電源端子が接続されている内部論理回路部
５、該内部論理回路部５に接続された、例えば、アドレ
ス端子ADD、チップイネーブル端子CE或いはアウトプッ
トイネーブル端子OE等からなる入力信号端子群２、
２′、２″と出力信号端子群３とから構成された半導体
装置10であって、該入力信号端子群２と出力信号端子群
３の少なくとも一方の少なくとも一部に、当該端子に印
加される電圧に応じて導通、非導通となるスイッチング
素子61、62、63、64を設けると共に、該各スイッチング
素子61、62、63、64を直列に接続させ、その一端部を該
第１の電源端子１と接続させると共に、その他端部を該
第２の電源端子４に接続せしめたものである。
に示す通り、高電圧電源Vccである第１の電源端子１、
該第１の電源端子より低電圧Vssを有する第２の電源端
子４、該両電源端子が接続されている内部論理回路部
５、該内部論理回路部５に接続された、例えば、アドレ
ス端子ADD、チップイネーブル端子CE或いはアウトプッ
トイネーブル端子OE等からなる入力信号端子群２、
２′、２″と出力信号端子群３とから構成された半導体
装置10であって、該入力信号端子群２と出力信号端子群
３の少なくとも一方の少なくとも一部に、当該端子に印
加される電圧に応じて導通、非導通となるスイッチング
素子61、62、63、64を設けると共に、該各スイッチング
素子61、62、63、64を直列に接続させ、その一端部を該
第１の電源端子１と接続させると共に、その他端部を該
第２の電源端子４に接続せしめたものである。
本発明に於いては、該第１の電源端子１と第２の電源
端子４との間に直列に接続されて形成された該スイッチ
ング素子群61、62、63、64が導通試験回路を構成するも
のである。本発明に於いては、該直列に接続された該ス
イッチング素子群により構成される導通試験回路の一部
に抵抗７を設け、当該導通試験回路に流れる電流を測定
しえる様に構成する事が好ましい。
端子４との間に直列に接続されて形成された該スイッチ
ング素子群61、62、63、64が導通試験回路を構成するも
のである。本発明に於いては、該直列に接続された該ス
イッチング素子群により構成される導通試験回路の一部
に抵抗７を設け、当該導通試験回路に流れる電流を測定
しえる様に構成する事が好ましい。
又、本発明に於いては、該スイッチング素子61、62、
63、64は所定の電圧、例えば第１の電源Vccよりも高い
電圧を印加する事によって導通する特性を有するもので
構成するもので有っても良く、それによって、上記導通
試験の際に、被測定半導体装置の全端子が確実に所定の
試験装置の端子と接続されていれば、当該全端子に当該
電圧を印加することにより各端子に設けた当該スイッチ
ング素子が全て導通し、該第１の電源端子１と第２の電
源端子４との間の回路に電流が流れる。
63、64は所定の電圧、例えば第１の電源Vccよりも高い
電圧を印加する事によって導通する特性を有するもので
構成するもので有っても良く、それによって、上記導通
試験の際に、被測定半導体装置の全端子が確実に所定の
試験装置の端子と接続されていれば、当該全端子に当該
電圧を印加することにより各端子に設けた当該スイッチ
ング素子が全て導通し、該第１の電源端子１と第２の電
源端子４との間の回路に電流が流れる。
係る電流を適宜の検流計を用いて測定することによっ
て、導通試験が実行させる。
て、導通試験が実行させる。
本発明に於いては、該スイッチング素子は、被測定半
導体装置の端子の少なくとも一部に設ければ良いが、全
端子に設けておく事がより好ましい。
導体装置の端子の少なくとも一部に設ければ良いが、全
端子に設けておく事がより好ましい。
本発明に於ける該スイッチング素子としては、特に限
定されるものではないが、バイポーラトランジスタとか
電界効果型トランジスタ（FET）等のトランジスタが好
ましくは使用でき、更に好ましくは、MISFETトランジス
タが使用される。
定されるものではないが、バイポーラトランジスタとか
電界効果型トランジスタ（FET）等のトランジスタが好
ましくは使用でき、更に好ましくは、MISFETトランジス
タが使用される。
係るスイッチング素子に使用されるMISFETトランジス
タは、当該半導体装置の内部論理回路に使用されている
MISFETトランジスタと同一の構成を持つもので有っても
良い。
タは、当該半導体装置の内部論理回路に使用されている
MISFETトランジスタと同一の構成を持つもので有っても
良い。
本発明に於いて、該スイッチング素子は、該第１の電
源端子の電位以上の電圧が印加した場合にのみ導通する
様なしきい値電圧を有する事が好ましいが、上記したト
ランジスタを使用する場合には、該トランジスタのしき
い値が高いものである事が好ましく、例えば該MISFETト
ランジスタの場合第１の電源端子の電位5V以上のしきい
値、具体的には、例えば７乃至8Vを有している事が好ま
しい。
源端子の電位以上の電圧が印加した場合にのみ導通する
様なしきい値電圧を有する事が好ましいが、上記したト
ランジスタを使用する場合には、該トランジスタのしき
い値が高いものである事が好ましく、例えば該MISFETト
ランジスタの場合第１の電源端子の電位5V以上のしきい
値、具体的には、例えば７乃至8Vを有している事が好ま
しい。
従って、本発明に於いて、導通試験を実行する場合に
は、被半導体装置の全端子に上記した７乃至8Vの電圧を
該スイッチング素子であるトランジスタのゲートに印加
することにより、全スイッチング素子が導通するので、
該第１の電源端子１と第２の電源端子４との間の回路が
開き、両電源間に電流が流れる。
は、被半導体装置の全端子に上記した７乃至8Vの電圧を
該スイッチング素子であるトランジスタのゲートに印加
することにより、全スイッチング素子が導通するので、
該第１の電源端子１と第２の電源端子４との間の回路が
開き、両電源間に電流が流れる。
バイポーラトランジスタの場合はベースに加える電流
を制御すればよい。
を制御すればよい。
又、該スイッチング素子により構成される導通試験回
路は、該半導体装置の製造において、内部回路を形成す
る時に同時に、或いは時間的に差を持たせて一体的に製
造するが、上記の様に該スイッチング素子は高いしきい
値を持っているので、該半導体装置をユーザーが使用し
ても、該スイッチング素子の存在はユーザーには判ら
ず、又その存在が該半導体装置の特性、機能に何らの影
響を与えるものでもない。
路は、該半導体装置の製造において、内部回路を形成す
る時に同時に、或いは時間的に差を持たせて一体的に製
造するが、上記の様に該スイッチング素子は高いしきい
値を持っているので、該半導体装置をユーザーが使用し
ても、該スイッチング素子の存在はユーザーには判ら
ず、又その存在が該半導体装置の特性、機能に何らの影
響を与えるものでもない。
尚、第５図に於ける各端子部はパッド部を表してい
る。
る。
第２図は本発明に係る半導体装置の他の具体例を示す
図である。
図である。
同図において１は第１の電源端子Vcc、２、２′、
２″、２、２′は入力信号端子群、３、３′、
３″、３は出力信号端子群、４は第２の電源端子Vs
s、５は内部回路、61〜69は例えばMOS FETからなるスイ
ッチング素子群、７は電源端子１−４間を結ぶ抵抗素子
である。上述したように入出力信号端子のそれぞれに６
のMOS FETを導通状態にする信号を印加し、１の電源端
子Vccと４の電源端子Vssに７の抵抗素子を介して電流が
流れる。
２″、２、２′は入力信号端子群、３、３′、
３″、３は出力信号端子群、４は第２の電源端子Vs
s、５は内部回路、61〜69は例えばMOS FETからなるスイ
ッチング素子群、７は電源端子１−４間を結ぶ抵抗素子
である。上述したように入出力信号端子のそれぞれに６
のMOS FETを導通状態にする信号を印加し、１の電源端
子Vccと４の電源端子Vssに７の抵抗素子を介して電流が
流れる。
このとき内部回路５であるメモリは外部より供給され
た電源Vccのもとで入力信号に応じ、データを出力する
ような構造となっている。この場合、６のスイッチング
素子は7V以上のしきい値の高いものを用いる。これは通
常の使用状態において入出力信号が印加されても電源端
子１−４間に電流が流れるのを防止し、入出力端子２及
び３の全ての端子に試験用の高電圧が印加されたときの
み電源端子１−４間に電流が流れるようにするためであ
る。この６のスイッチング素子は例えば第３図に示すよ
うな構成からなるFETトランジスタを各パッドの下に設
けた厚い酸化膜を利用して作製すれば容易に実現可能で
ある。
た電源Vccのもとで入力信号に応じ、データを出力する
ような構造となっている。この場合、６のスイッチング
素子は7V以上のしきい値の高いものを用いる。これは通
常の使用状態において入出力信号が印加されても電源端
子１−４間に電流が流れるのを防止し、入出力端子２及
び３の全ての端子に試験用の高電圧が印加されたときの
み電源端子１−４間に電流が流れるようにするためであ
る。この６のスイッチング素子は例えば第３図に示すよ
うな構成からなるFETトランジスタを各パッドの下に設
けた厚い酸化膜を利用して作製すれば容易に実現可能で
ある。
第３図はしきい値の高いスイッチング素子６の例であ
るMOS FETの断面図である。第３図（ａ）は上面図、同
図（ｂ）はＡ−Ａ′の断面図、同図（ｃ）はＢ−Ｂ′の
断面図である。ここで10はＰ型Si基板、１はAlから構成
された電源端子（Vcc）パッド、２は入力信号端子パッ
ド、３は出力信号端子パッド、４は電源端子（Vss）パ
ッド、５は内部回路である。７は抵抗素子として機能す
る例えば多結晶Si、８および９、13はＮ型ウェル領域、
11は素子間分離用の例えばSiO2等の厚い酸化膜、12はPS
Gなどの層間絶縁膜、14はＮ型ウェル領域13と抵抗素子
７とを接続するアルミ配線である。
るMOS FETの断面図である。第３図（ａ）は上面図、同
図（ｂ）はＡ−Ａ′の断面図、同図（ｃ）はＢ−Ｂ′の
断面図である。ここで10はＰ型Si基板、１はAlから構成
された電源端子（Vcc）パッド、２は入力信号端子パッ
ド、３は出力信号端子パッド、４は電源端子（Vss）パ
ッド、５は内部回路である。７は抵抗素子として機能す
る例えば多結晶Si、８および９、13はＮ型ウェル領域、
11は素子間分離用の例えばSiO2等の厚い酸化膜、12はPS
Gなどの層間絶縁膜、14はＮ型ウェル領域13と抵抗素子
７とを接続するアルミ配線である。
第３図（ｂ）におけるＡ−Ａ′の断面図で、６のしき
い値の高いスイッチング素子は入力信号端子２をパッド
のアルミからなるゲートとし、８のＮ型領域はドレイ
ン、９のＮ型領域はソース、11の素子間分離用の厚い酸
化膜はゲート酸化膜として機能する。
い値の高いスイッチング素子は入力信号端子２をパッド
のアルミからなるゲートとし、８のＮ型領域はドレイ
ン、９のＮ型領域はソース、11の素子間分離用の厚い酸
化膜はゲート酸化膜として機能する。
同様に第３図（ｃ）におけるＢ−Ｂ′の断面図では、
６′のしきい値の高いスイッチング素子は出力信号端子
３をパッドのアルミからなるゲートとし、９のＮ型領域
はドレイン、13のＮ型領域はソース、11の素子間分離用
の厚い酸化膜はゲート酸化膜として機能する。
６′のしきい値の高いスイッチング素子は出力信号端子
３をパッドのアルミからなるゲートとし、９のＮ型領域
はドレイン、13のＮ型領域はソース、11の素子間分離用
の厚い酸化膜はゲート酸化膜として機能する。
第４図は本発明に係る半導体装置の別の具体例を示す
ものである。基本的には第２図のものと同一であるが、
第４図の場合、６のしきい値の高いMOS FETを直接パッ
ドの下に設けなくともチップ周辺に活性領域を設け、各
パッド端子よりゲートを引き出すようにしたものであ
る。
ものである。基本的には第２図のものと同一であるが、
第４図の場合、６のしきい値の高いMOS FETを直接パッ
ドの下に設けなくともチップ周辺に活性領域を設け、各
パッド端子よりゲートを引き出すようにしたものであ
る。
即ち本具体例では、スイッチング素子61、62、63…69
をチップの外周縁部に形成しそれを互に直列に接続して
両端を第１の電源と第２の電源にそれぞれ接続し、かつ
各スイッチング素子のゲートを各端子に接続したもので
ある。
をチップの外周縁部に形成しそれを互に直列に接続して
両端を第１の電源と第２の電源にそれぞれ接続し、かつ
各スイッチング素子のゲートを各端子に接続したもので
ある。
この全入出力端子が接触状態で各端子に高電圧を印加
したとき６のスイッチング素子全てが導通状態になり、
電源端子１−４間に電流が流れることで本半導体装置の
全入出力端子と半導体試験装置が確実に接続されている
ことが瞬時に判定可能である。もし仮に全端子のうち一
つでも端子が非接触状態にあるとするとその端子に接続
されているスイッチング素子６は非導通状態になるため
電源端子１−４間には電流は流れない。この本半導体試
験回路を用いることで従来かかっていた導通試験の試験
時間を大幅に短縮することが可能である。
したとき６のスイッチング素子全てが導通状態になり、
電源端子１−４間に電流が流れることで本半導体装置の
全入出力端子と半導体試験装置が確実に接続されている
ことが瞬時に判定可能である。もし仮に全端子のうち一
つでも端子が非接触状態にあるとするとその端子に接続
されているスイッチング素子６は非導通状態になるため
電源端子１−４間には電流は流れない。この本半導体試
験回路を用いることで従来かかっていた導通試験の試験
時間を大幅に短縮することが可能である。
以上で説明したように、本発明によれば、被測定デバ
イスに対し、導通試験を行う際全端子においておのおの
の導通試験を行なわなくてもすむため、従来、測定デバ
イスの端子数に比例して増加していた導通試験の試験時
間を短縮するのに大きく貢献する。
イスに対し、導通試験を行う際全端子においておのおの
の導通試験を行なわなくてもすむため、従来、測定デバ
イスの端子数に比例して増加していた導通試験の試験時
間を短縮するのに大きく貢献する。
第１図は本発明に係る半導体装置の原理説明図であり、
又本発明に於ける半導体装置の一具体例を示す図であ
る。 第２図は本発明に係る半導体装置の他の具体例を示す図
である。 第３図は本発明に使用されるスイッチング素子の構成の
例を示す図である。 第４図は本発明に係る半導体装置の更に他の具体例を示
す図である。 第５図は従来の半導体装置の構造の例を示す図である。 １……第１の電源端子、 ２、２′、２″、２、２′……入力信号端子、 ３、３′、３″、３……出力信号端子、 ４……第２の電源端子、５……内部論理回路、 ６……スイッチング素子、７……抵抗、 10……チップ。
又本発明に於ける半導体装置の一具体例を示す図であ
る。 第２図は本発明に係る半導体装置の他の具体例を示す図
である。 第３図は本発明に使用されるスイッチング素子の構成の
例を示す図である。 第４図は本発明に係る半導体装置の更に他の具体例を示
す図である。 第５図は従来の半導体装置の構造の例を示す図である。 １……第１の電源端子、 ２、２′、２″、２、２′……入力信号端子、 ３、３′、３″、３……出力信号端子、 ４……第２の電源端子、５……内部論理回路、 ６……スイッチング素子、７……抵抗、 10……チップ。
Claims (4)
- 【請求項１】第１の電源端子、該第１の電源端子より低
電位を有する第２の電源端子、該両電源端子が接続され
る内部回路部、該内部回路部に接続された入力信号端子
と出力信号端子とから構成された半導体装置であって、
該入力信号端子と出力信号端子の少なくとも一方の少な
くとも一部に、当該端子に印加される電圧に応じて導
通、非導通となるスイッチング素子を設けると共に、該
各スイッチング素子を直列に接続させ、その一端部を該
第１の電源端子と接続させると共に、その他端部を該第
２の電源端子に接続せしめた事を特徴とする半導体装
置。 - 【請求項２】該スイッチング素子は、該第１の電源端子
の電位以上の電圧が印加した場合にのみ導通する様なし
きい値電圧を有する事を特徴とする請求項１記載の半導
体装置。 - 【請求項３】該直列に接続された該スイッチング素子群
の一部に抵抗を設けた事を特徴とする請求項１記載の半
導体装置。 - 【請求項４】該直列に接続された全てのスイッチング素
子に所定の電圧を印加した場合に、該スイッチング素子
群の一部に該スイッチング素子群で構成された回路を通
して流れる電流を検出する手段が接続される様に構成さ
れている事を特徴とする請求項３記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276149A JP2925287B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体装置 |
| US08/297,717 US5412337A (en) | 1990-10-17 | 1994-08-30 | Semiconductor device providing reliable conduction test of all terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276149A JP2925287B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04152277A JPH04152277A (ja) | 1992-05-26 |
| JP2925287B2 true JP2925287B2 (ja) | 1999-07-28 |
Family
ID=17565446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2276149A Expired - Fee Related JP2925287B2 (ja) | 1990-10-17 | 1990-10-17 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412337A (ja) |
| JP (1) | JP2925287B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848235B2 (ja) * | 1994-02-28 | 1999-01-20 | 日本電気株式会社 | 半導体記憶装置用電源回路 |
| KR100200916B1 (ko) * | 1995-11-16 | 1999-06-15 | 윤종용 | 웨이퍼 테스트 신호 발생기를 가지는 반도체 메모리 장치 |
| JP2002033361A (ja) * | 2000-07-17 | 2002-01-31 | Mitsumi Electric Co Ltd | 半導体ウェハ |
| JP4262996B2 (ja) | 2003-02-14 | 2009-05-13 | パナソニック株式会社 | 半導体装置 |
| CN105067988B (zh) * | 2015-07-02 | 2018-03-30 | 英特尔公司 | 集成电路、集成电路测试装置以及方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1984002580A1 (en) * | 1982-12-27 | 1984-07-05 | Storage Technology Partners | Vlsi chip with integral testing circuit |
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
| US4853628A (en) * | 1987-09-10 | 1989-08-01 | Gazelle Microcircuits, Inc. | Apparatus for measuring circuit parameters of a packaged semiconductor device |
| JPH0194722A (ja) * | 1987-10-07 | 1989-04-13 | Sharp Corp | イオン注入によるプログラム可能論理素子 |
| US4894605A (en) * | 1988-02-24 | 1990-01-16 | Digital Equipment Corporation | Method and on-chip apparatus for continuity testing |
| JPH01270683A (ja) * | 1988-04-22 | 1989-10-27 | Mitsubishi Electric Corp | 半導体集積回路 |
| US4937826A (en) * | 1988-09-09 | 1990-06-26 | Crosscheck Technology, Inc. | Method and apparatus for sensing defects in integrated circuit elements |
| US5070296A (en) * | 1990-06-22 | 1991-12-03 | Honeywell Inc. | Integrated circuit interconnections testing |
| US5072175A (en) * | 1990-09-10 | 1991-12-10 | Compaq Computer Corporation | Integrated circuit having improved continuity testability and a system incorporating the same |
-
1990
- 1990-10-17 JP JP2276149A patent/JP2925287B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-30 US US08/297,717 patent/US5412337A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5412337A (en) | 1995-05-02 |
| JPH04152277A (ja) | 1992-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1147818A (en) | Semiconductor integrated circuit device having control signal generating circuits | |
| KR100282432B1 (ko) | 티디디비(ｔｄｄｂ) 테스트 패턴 및 그를 이용한 모스캐패시터유전체막의 ｔｄｄｂ테스트방법 | |
| TWI246136B (en) | Semiconductor device and test method for the same | |
| JPH03504300A (ja) | 電圧、電流、電力、抵抗及び温度の感知能力を備えたハイパワートランジスタ | |
| US6828842B2 (en) | Semiconductor integrated circuit device | |
| US6137338A (en) | Low resistance input protection circuit | |
| KR100188359B1 (ko) | 파워 온 리셋 회로 | |
| US7616417B2 (en) | Semiconductor device including protection circuit and switch circuit and its testing method | |
| US8405078B2 (en) | Test device and a semiconductor integrated circuit device | |
| JP2925287B2 (ja) | 半導体装置 | |
| JP2551340B2 (ja) | コンタクト抵抗測定用半導体集積回路装置およびその測定方法 | |
| JP2004247523A (ja) | 半導体装置 | |
| US5365110A (en) | Semiconductor device with multi-layered wiring structure | |
| US9978743B1 (en) | Voltage balanced stacked clamp | |
| US11521661B2 (en) | Semiconductor device | |
| US10283303B2 (en) | Fuse circuit and semiconductor integrated circuit device | |
| JPH11211786A (ja) | 熱抵抗測定方法 | |
| KR910019332A (ko) | 입/출력 보호회로와 그 반도체 장치 | |
| JP3644168B2 (ja) | 半導体集積回路 | |
| JPS61104657A (ja) | 半導体記性回路装置 | |
| US20120286796A1 (en) | Active 2-dimensional array structure for parallel testing | |
| JP3684273B2 (ja) | ラッチアップ測定装置および測定方法 | |
| US8824114B2 (en) | Monitor circuit for determining the lifetime of a semiconductor device | |
| JP3236072B2 (ja) | テスト回路およびテスト方法 | |
| JPH0228363A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |