JPS61104657A - 半導体記性回路装置 - Google Patents
半導体記性回路装置Info
- Publication number
- JPS61104657A JPS61104657A JP59227310A JP22731084A JPS61104657A JP S61104657 A JPS61104657 A JP S61104657A JP 59227310 A JP59227310 A JP 59227310A JP 22731084 A JP22731084 A JP 22731084A JP S61104657 A JPS61104657 A JP S61104657A
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- JP
- Japan
- Prior art keywords
- memory cell
- load resistor
- power supply
- current flowing
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
不発明は半導体記憶回路装置に関し、特に負荷抵抗又は
負荷トランジスタから構成された記憶セルを有する半導
体記憶回路装置に関するものである。
負荷トランジスタから構成された記憶セルを有する半導
体記憶回路装置に関するものである。
（従来の技術）
近年、半導体記憶回路装置の進歩は目覚ましいものがあ
り高速、低消費電力、しかも高密度の記憶装置が可能と
なってきている。また、どれに伴なって製造工程におけ
るわずかな変動が緒特性に大きく影響することから特性
管理ということが重要視されるようになってきている。
り高速、低消費電力、しかも高密度の記憶装置が可能と
なってきている。また、どれに伴なって製造工程におけ
るわずかな変動が緒特性に大きく影響することから特性
管理ということが重要視されるようになってきている。
特に、記憶セルは記憶回路装置全面積の５０〜７０％を
占める為重要である。
占める為重要である。
従来、この記憶セル内の負荷抵抗または負荷トランジス
タの特性を管理する方法としては、チップ上に特性を管
理する専用の素子群を設けてこれらの特性を確認する方
法が採られてきた。
タの特性を管理する方法としては、チップ上に特性を管
理する専用の素子群を設けてこれらの特性を確認する方
法が採られてきた。
しかし、この方法ではかかる素子群と記憶セルの構造あ
るいはチップ上の位置に依存した拡散条件の僅かな違い
から両者の特性相関が必ずしも良く得られなかった。又
低消費電力化に伴ない数〜数十ギガオームと高抵抗の負
荷素子を用いるために多数個並列接続しなければ測定で
きずチップ面積の増大を招いていた。
るいはチップ上の位置に依存した拡散条件の僅かな違い
から両者の特性相関が必ずしも良く得られなかった。又
低消費電力化に伴ない数〜数十ギガオームと高抵抗の負
荷素子を用いるために多数個並列接続しなければ測定で
きずチップ面積の増大を招いていた。
第２図は従来の記憶セル上に設けられた高抵抗多結晶半
導体層の負荷抵抗を管理する負荷抵抗モニター用素子群
の一例の平面図である。図において、１は多結晶シリコ
ンの低抵抗部、２は高抵抗部、３は高抵抗部２さ低抵抗
部１とに分けるためのＳｉｎ、酸化膜（または８１ｓＮ
ａの窒化膜）、４゜５は％性を測定する為にＡ［パッド
６．７と多結晶シリコン（１）、Ｊ：接続する為のス５
ルーホールで、１５る。
導体層の負荷抵抗を管理する負荷抵抗モニター用素子群
の一例の平面図である。図において、１は多結晶シリコ
ンの低抵抗部、２は高抵抗部、３は高抵抗部２さ低抵抗
部１とに分けるためのＳｉｎ、酸化膜（または８１ｓＮ
ａの窒化膜）、４゜５は％性を測定する為にＡ［パッド
６．７と多結晶シリコン（１）、Ｊ：接続する為のス５
ルーホールで、１５る。
また、第３図は従来のフリップを用いたスタテック型記
憶セルおよびその周辺のデコード回路の配置図である。
憶セルおよびその周辺のデコード回路の配置図である。
図において、Ｒは記憶セルＩＯの負荷抵抗、１１は記憶
セルＩＯに供給する電源線、１２．１３はデジット線、
１４はワード諌、１５はディジット線デコード回路、１
６はワード線デコード回路、１７は周辺回路に供給する
電源線、１８は記憶セルおよびデコード回路等の周辺回
路に電圧を供給する電源パッド、１９は記憶セル１０の
ドライバートランジスタである。従来の構成ではこの配
置の他にモニター用抵抗素子群が設けられていた。
セルＩＯに供給する電源線、１２．１３はデジット線、
１４はワード諌、１５はディジット線デコード回路、１
６はワード線デコード回路、１７は周辺回路に供給する
電源線、１８は記憶セルおよびデコード回路等の周辺回
路に電圧を供給する電源パッド、１９は記憶セル１０の
ドライバートランジスタである。従来の構成ではこの配
置の他にモニター用抵抗素子群が設けられていた。
例えば、測定すべき記憶セルの負荷抵抗の抵抗値が１０
ギガオーム、印加電圧５ボルトの場合、負荷抵抗１本当
り５００ピコアンペアしかａｈない。したがって電流測
定が容易な１００ナノアンペア以上流すには２００本並
列に接続して測定しなければならない。
ギガオーム、印加電圧５ボルトの場合、負荷抵抗１本当
り５００ピコアンペアしかａｈない。したがって電流測
定が容易な１００ナノアンペア以上流すには２００本並
列に接続して測定しなければならない。
この採番こ従来の半導体記憶回路装置における記憶セル
の負荷抵抗素子の特性を管理する方法では、記憶セルと
は別にモニター用抵抗を多数設けるため、管理精度が低
下し、チップ面積の増大に伴なう面積利用効率の低下等
の欠点があった。
の負荷抵抗素子の特性を管理する方法では、記憶セルと
は別にモニター用抵抗を多数設けるため、管理精度が低
下し、チップ面積の増大に伴なう面積利用効率の低下等
の欠点があった。
（発明の目的）
本発明の目的は、このような欠点を除去し、直接記憶セ
ルを使用してその特性を管理することにより、容易に高
Ｎ度で負荷抵抗測定ができ、しかもチップ面積の増大の
ない半導体記憶回路装置を提供することにある。
ルを使用してその特性を管理することにより、容易に高
Ｎ度で負荷抵抗測定ができ、しかもチップ面積の増大の
ない半導体記憶回路装置を提供することにある。
（発明の構成）
本発明の構成は、半導体基板上に抵抗またはトランジス
タからなる負荷を用いた記憶セルを複数個有する半導体
記憶回路装置において、前記各記憶セルに電源を供給す
る第１の電源線と、この第１の電源線と切離されて前記
各記憶セルの周辺回路に電源を供給する第２の電源線と
、これら第１および第２の電源線とそれぞれ接続されて
測定用端子となる第１および第２のパッド部と、前記第
１および第２の電源線の間に接続され前記第１の電源線
に対する前記第２の電位が高いときオンとなりその電位
が低いときオフとなるスイッチング素子とを備え、前記
負荷に流れ込む電流を直接に測定できるようにしたこと
を％敵とする。
タからなる負荷を用いた記憶セルを複数個有する半導体
記憶回路装置において、前記各記憶セルに電源を供給す
る第１の電源線と、この第１の電源線と切離されて前記
各記憶セルの周辺回路に電源を供給する第２の電源線と
、これら第１および第２の電源線とそれぞれ接続されて
測定用端子となる第１および第２のパッド部と、前記第
１および第２の電源線の間に接続され前記第１の電源線
に対する前記第２の電位が高いときオンとなりその電位
が低いときオフとなるスイッチング素子とを備え、前記
負荷に流れ込む電流を直接に測定できるようにしたこと
を％敵とする。
（実施例）
第１図は本発明の一実施例の記憶セルおよびその周辺回
路の配置図である。図において、第３図と同一番号は同
一構成要素を示し、２１は記憶セルおよびデコード回路
等の周辺回路に電圧を供給・ する電源パッド１８と記
憶セル１０用の電源線２２との間に直列に接続されスイ
ッチング素子となるエンハンスメント型絶縁ゲート電界
効果トランジスタ、２３は記憶セル１０の負荷抵抗Ｒに
流れる電流を管理するパッドである。図において、電源
パッド１８に電圧を供給している時は、エンハンスメン
ト型絶縁ゲート電界効果トランジスタ２１はＯＮ状態に
あるため、周辺回路（１５，１６）＃よび記憶セル１０
は通常動作を行なう。欠番と、負荷抵抗Ｒの特性をモニ
ターする場合は、電源パッド１８を接地レベルとし、パ
ッド２３に電圧を印加することにより、エンハンスメン
ト型絶縁ケート電界効果トランジスタ２１がＯＦＦとな
り、周辺回路が動作せず、記憶セル１０にのみ電圧が加
わるようになる。
路の配置図である。図において、第３図と同一番号は同
一構成要素を示し、２１は記憶セルおよびデコード回路
等の周辺回路に電圧を供給・ する電源パッド１８と記
憶セル１０用の電源線２２との間に直列に接続されスイ
ッチング素子となるエンハンスメント型絶縁ゲート電界
効果トランジスタ、２３は記憶セル１０の負荷抵抗Ｒに
流れる電流を管理するパッドである。図において、電源
パッド１８に電圧を供給している時は、エンハンスメン
ト型絶縁ゲート電界効果トランジスタ２１はＯＮ状態に
あるため、周辺回路（１５，１６）＃よび記憶セル１０
は通常動作を行なう。欠番と、負荷抵抗Ｒの特性をモニ
ターする場合は、電源パッド１８を接地レベルとし、パ
ッド２３に電圧を印加することにより、エンハンスメン
ト型絶縁ケート電界効果トランジスタ２１がＯＦＦとな
り、周辺回路が動作せず、記憶セル１０にのみ電圧が加
わるようになる。
この際、フリップフロップを用いたスタテック型記憶セ
ル１０のドライバートランジスタ１９゜１９′のいずれ
か一方はかならずＯＮ状態になっているため、負荷抵抗
Ｒを通ってドライバートランジスタ１９または１９′に
電流が流れる。また、記憶セル１０のドライバートラン
ジスタ１９．１９’のＯＮ抵抗に比べ負荷抵抗の抵抗値
が十分に高いため記憶セルに流れ込む電流は負荷抵抗Ｒ
で決定される。したがって負荷抵抗に流れる１１流を直
接に測定することができる。
ル１０のドライバートランジスタ１９゜１９′のいずれ
か一方はかならずＯＮ状態になっているため、負荷抵抗
Ｒを通ってドライバートランジスタ１９または１９′に
電流が流れる。また、記憶セル１０のドライバートラン
ジスタ１９．１９’のＯＮ抵抗に比べ負荷抵抗の抵抗値
が十分に高いため記憶セルに流れ込む電流は負荷抵抗Ｒ
で決定される。したがって負荷抵抗に流れる１１流を直
接に測定することができる。
（発明の効果）
以上詳細に説明したように、本発明によれば、記憶セル
の負荷抵抗を容易に管理することができ、しかも高精度
で集積密度の増加のない半導体記憶回路装置が得られる
のでその効果は大きい。
の負荷抵抗を容易に管理することができ、しかも高精度
で集積密度の増加のない半導体記憶回路装置が得られる
のでその効果は大きい。
第１図は本発明の一実施例の記憶セルおよびその周辺回
路の配置図、第２図は従来の多結晶牛導体層を用いた記
憶セルの負荷抵抗モニター用素子群の平面図、第３図は
従来のフリップフロップを用いたスタテック型記憶セル
およびその周辺のデコード回路の配置図である。図にお
いて、１・・・・・・多結晶シリコン低抵抗部、２・・
・・・・多結晶シリコン高抵抗部、３・・・・・・酸化
膜（Ｓ＋Ｏｔ）、４＋５・・・・・・スルーホール、６
，７・・・・・・Ａｌ ノＲツ’ｌ’、１１．２２・・
・・・・記憶セル用電源線、１２，１３・・・・・・デ
ィジット線、１４・・・・・・ワード線、１５・・・・
・・ディジット線デコード回路、１６・・・・・・ワー
ド線デコード回路、１７・・・・・・周辺回路用電源線
、１８・・・・・・電源パッド、１９．１９’・・・・
・・ドライバートランジスタ、２１・・・・・・エンハ
ンスメント型絶縁ゲート電界効果トランジスタ、２３・
・・・・・負荷抵抗モニター用パッド、Ｒ・・・・・・
負荷抵抗である。
路の配置図、第２図は従来の多結晶牛導体層を用いた記
憶セルの負荷抵抗モニター用素子群の平面図、第３図は
従来のフリップフロップを用いたスタテック型記憶セル
およびその周辺のデコード回路の配置図である。図にお
いて、１・・・・・・多結晶シリコン低抵抗部、２・・
・・・・多結晶シリコン高抵抗部、３・・・・・・酸化
膜（Ｓ＋Ｏｔ）、４＋５・・・・・・スルーホール、６
，７・・・・・・Ａｌ ノＲツ’ｌ’、１１．２２・・
・・・・記憶セル用電源線、１２，１３・・・・・・デ
ィジット線、１４・・・・・・ワード線、１５・・・・
・・ディジット線デコード回路、１６・・・・・・ワー
ド線デコード回路、１７・・・・・・周辺回路用電源線
、１８・・・・・・電源パッド、１９．１９’・・・・
・・ドライバートランジスタ、２１・・・・・・エンハ
ンスメント型絶縁ゲート電界効果トランジスタ、２３・
・・・・・負荷抵抗モニター用パッド、Ｒ・・・・・・
負荷抵抗である。
Claims (1)
- 半導体基板上に抵抗またはトランジスタからなる負荷
を用いた記憶セルを複数個有する半導体記憶回路装置に
おいて、前記各記憶セルに電源を供給する第１の電源線
と、この第１の電源線と切離されて前記各記憶セルの周
辺回路に電源を供給する第２の電源線と、これら第１お
よび第２の電源線とそれぞれ接続されて測定用端子とな
る第１および第２のパッド部と、前記第１および第２の
電源線の間に接続され前記第１の電源線に対する前記第
２の電位が高いときオンとなりその電位が低いときオフ
となるスイッチング素子とを備え、前記負荷に流れ込む
電流を直接に測定できるようにしたことを特徴とする半
導体記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227310A JPS61104657A (ja) | 1984-10-29 | 1984-10-29 | 半導体記性回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227310A JPS61104657A (ja) | 1984-10-29 | 1984-10-29 | 半導体記性回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61104657A true JPS61104657A (ja) | 1986-05-22 |
Family
ID=16858798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227310A Pending JPS61104657A (ja) | 1984-10-29 | 1984-10-29 | 半導体記性回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61104657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105568A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｍｏｓ型ダイナミック半導体記憶装置 |
| JPH0325833U (ja) * | 1989-07-24 | 1991-03-18 |
-
1984
- 1984-10-29 JP JP59227310A patent/JPS61104657A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105568A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｍｏｓ型ダイナミック半導体記憶装置 |
| JPH0325833U (ja) * | 1989-07-24 | 1991-03-18 |
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