JP2679977B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G11C2029/5006—Current
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にメモリセルの動
作余裕度の評価を容易にし、動作の安定な半導体記憶装
置を得るための回路方式に関する。 〔従来の技術〕 一般に半導体集積回路の回路設計に用いられている手
法は、電源電圧及びジヤンクシヨン温度の変化に対し、
内部の電位は一定または、等しく変化する様に設計され
ている。この様に設計された集積回路は、電源電圧を変
化させて、回路の動作余裕度を測定することがむずかし
いため、特公昭58−8079号に記載のように、外部から内
部電位を変えることにより、動作余裕度の測定を可能と
していた。しかし例えばメモリセルの情報保持電流を考
えた時、特許公報昭57−12234号に記載のような放電々
流が、製造時の素子特性ばらつきのため常時流れ、結果
として情報保持電流として作用するため、単に前述の方
法ではメモリセルの情報保持電流をテストしたい値迄小
さくしてテストすることが出来なくなる点については配
慮されていなかつた。 〔発明が解決しようとする問題点〕 上記従来技術は、ワード線を高速に非選択電位に駆動
するための放電々流が、非選択時にも流れる点について
配慮されておらず、情報保持電流を減らしてテストして
も、放電々流の一部が情報保持電流として作用するた
め、動作余裕度の狭いビツトを含むチツプを摘出できな
い問題があつた。 本発明の目的は、メモリを含む半導体集積回路の機能
試験の際に非選択時には放電々流を流さない様にしたう
えで、情報保持電流を減らしたテストにより動作余裕度
の狭いビツトを含むチツプの摘出を容易にすることにあ
る。 〔問題点を解決するための手段〕 上記目的は、非選択時に外部より強制的に放電回路の
内部電圧を変え、放電々流が流れない様にするととも
に、情報保持電流発生回路の内部電位を、外部より強制
的に変化させ、情報保持電流を減らして機能試験するこ
とにより達成される。 〔作用〕 放電回路の内部電圧を外部より強制的に変化させるこ
とにより、非選択時の放電電流の一部が情報保持電流と
して作用することを防止できる。このため、メモリセル
の情報保持動作は、情報保持電流のみで決まるようにな
るので、情報保持電流を小さくすることで、動作余裕度
の狭いビツトを含むチツプを容易に検出できる。 〔実施例〕 以下、本発明の一実施例を第１図により説明する。ま
ずこの図で従来の問題点を述べる。フリツプフロツプ形
のメモリセル1A〜1Dの記憶情報の保持は、次の様にして
行われる。保持電流は、保持電流供給線2A及び2Bを介し
て各メモリセルより流れる。各メモリセルに於いては、
エミツタが共通接続された一対のトランジスタのベース
電位が高いトランジスタから保持電流が流れる。この保
持電流により、トランジスタのコレクタに接続された抵
抗での電位降下によりフリツプフロツプの状態は保た
れ、記憶情報の保持が行われる。この保持電流の発生は
次の様にして行われる。トランジスタ3Aと3B及び抵抗4A
と4Bで構成した電流源回路と、これらのトランジスタの
ベースを駆動する内部電源回路５で定電流源回路を構成
している。内部電源回路５の出力電圧を節点端子６に加
える電圧より2VBE（ここにVBEはトランジスタの順方向
電圧）高い電圧とし、節点端子７に節点端子６と同一の
電圧を加えた時、保持電流供給源に供給する電流IHは、
トランジスタの順方向電圧をVBEとし、抵抗4A及び4Bの
抵抗値をR4とすると次式で求められる。 このためIHは、内部電源回路に節点端子６から供給さ
れる電源電圧には依存しない。一方この図の様なフリツ
プフロツプ型のメモリセルに於いて、メモリセルの動作
余裕度は、各メモリセルから流れる保持電流依存性が大
きい。しかし上述の様に電源電圧を変えても保持電流を
変化させることは不可能である。 そこで、従来は節点端子６と節点端子７を分離し異な
る値の電圧を加えて前述の保持電流を減少させて機能試
験している。すなわち節点端子７よりもΔVEEだけ絶対
値の小さい電源電圧を節点端子６に印加した時、電流IH
は次式で求められる。 この様に電源端子を分離することにより、保持電流供
給線を流れる電流IHは、電源電圧を変える事で増減する
ことが可能となる。本実施例によればすなわち、組立前
のプローブ検査に於いて、メモリセルの動作余裕度の狭
いメモリセルを摘出し、それを含むチツプを不良品とし
て排除することが可能になる。 しかし、次に述べるような放電回路を有する場合は、
内部電源回路５のみの制御で保持電流を減らすことが難
しくなる。この放電回路の動作については、特許公報昭
57−12234号に記載されているように、レベルシフト回
路9A及び9Bで選択時のワード線8A及び8Bの電位を、レベ
ルシフトし、トランジスタ10A及び10Bと抵抗11A及び11B
で構成した電流源回路に加えて、放電々流を発生してい
る。非選択時には、料トランジスタが非導通になる様に
して放電々流が流れない様にしている。しかしレベルシ
フト量の差により、ワード線が非選択時でもトランジス
タ10A及び10Bが非導通にならず、保持電流に相当する放
電々流が流れている場合、前述の内部電源回路５のみの
制御で保持電流を減らすことは難しくなり、同様な制御
手法により放電々流も同時に減らす必要がある。 本発明は、機能テスト時保持電流として作用する電
流、例えば放電々流を外部より制御して減らすものであ
り、これは内部電源回路12の電源電圧供給用の節点端子
13を、他の回路の節点端子７よりも低い電圧で駆動する
ことにより実現していることに特徴がある。 これは、チツプ上で電源節点端子７と、節点端子６及
び13をそれぞれ独立に設けるか、また６と13を接続し端
子７と分離して設け、パツケージに実装時に同一の端子
に接続されるようにすることで容易にΔVEEを加えるこ
とができる。 実装はボンデイング法及びCCB法等その方法によらず
各種の方法が可能である。 第２図は、特開昭58−8079号に記載されている保持電
流を減少させる手法である。この回路は機能試験時内部
電源回路５の出力電圧を、端子14に外部より電圧を加え
て変化させることができる特徴がある。すなわち内部で
決まる電圧よりも低い電圧を端子14に加えることによ
り、保持電流のみを減らして機能試験することができ
る。 第３図は本発明のもう一つの実施例である。この図で
ワード線が非選択状態にある時に、トランジスタ10A及
び10Bを完全に非導通にならずに保持電流供給源から流
れ、保持電流として作用するため、機能試験時には両ト
ランジスタのベース電位を、節点端子15に外部より電圧
を加えて完全に非導通にすることができる。 以上は、内部電源回路５及び12の出力電圧を外部より
変化させて、保持電流を減少させたものであるが、内部
電源回路５及び12の内部電位（例えば節点16）に外部よ
り電圧を加えられる手段を設けても同様な効果を得るこ
とができる。 更に保持電流供給線2A及び2Bに、３個以上の電流源が
接続されている場合は、それぞれの電流源に上記対策を
施すことが好ましい。しかし全てに施さなくとも、本発
明の効果は十分に得られるため、効果の高いものから順
次施すことが好ましい。 またバイポーラ形で説明したが、メモリセルの記憶情
報が保持電流を常時メモリセルに流すことにより行われ
ているメモリ全てに有効である。特に論理を取り込んだ
論理付メモリの場合、メモリ単独と同じ様な機能テスト
をすることが難しくなるため本発明の効果はメモリ単独
時よりも大きくなる。 〔発明の効果〕 本発明によれば、機能試験時にメモリセルの動作余裕
度を、保持電流を減らした状態で測定できるため、動作
余裕度の狭いメモリセルの検出が容易となり、高集積化
及び高機能化（論理回路を同一チツプに集積化した論理
付メモリ等）に伴うテスト時間の増大を軽減する効果が
ある。
作余裕度の評価を容易にし、動作の安定な半導体記憶装
置を得るための回路方式に関する。 〔従来の技術〕 一般に半導体集積回路の回路設計に用いられている手
法は、電源電圧及びジヤンクシヨン温度の変化に対し、
内部の電位は一定または、等しく変化する様に設計され
ている。この様に設計された集積回路は、電源電圧を変
化させて、回路の動作余裕度を測定することがむずかし
いため、特公昭58−8079号に記載のように、外部から内
部電位を変えることにより、動作余裕度の測定を可能と
していた。しかし例えばメモリセルの情報保持電流を考
えた時、特許公報昭57−12234号に記載のような放電々
流が、製造時の素子特性ばらつきのため常時流れ、結果
として情報保持電流として作用するため、単に前述の方
法ではメモリセルの情報保持電流をテストしたい値迄小
さくしてテストすることが出来なくなる点については配
慮されていなかつた。 〔発明が解決しようとする問題点〕 上記従来技術は、ワード線を高速に非選択電位に駆動
するための放電々流が、非選択時にも流れる点について
配慮されておらず、情報保持電流を減らしてテストして
も、放電々流の一部が情報保持電流として作用するた
め、動作余裕度の狭いビツトを含むチツプを摘出できな
い問題があつた。 本発明の目的は、メモリを含む半導体集積回路の機能
試験の際に非選択時には放電々流を流さない様にしたう
えで、情報保持電流を減らしたテストにより動作余裕度
の狭いビツトを含むチツプの摘出を容易にすることにあ
る。 〔問題点を解決するための手段〕 上記目的は、非選択時に外部より強制的に放電回路の
内部電圧を変え、放電々流が流れない様にするととも
に、情報保持電流発生回路の内部電位を、外部より強制
的に変化させ、情報保持電流を減らして機能試験するこ
とにより達成される。 〔作用〕 放電回路の内部電圧を外部より強制的に変化させるこ
とにより、非選択時の放電電流の一部が情報保持電流と
して作用することを防止できる。このため、メモリセル
の情報保持動作は、情報保持電流のみで決まるようにな
るので、情報保持電流を小さくすることで、動作余裕度
の狭いビツトを含むチツプを容易に検出できる。 〔実施例〕 以下、本発明の一実施例を第１図により説明する。ま
ずこの図で従来の問題点を述べる。フリツプフロツプ形
のメモリセル1A〜1Dの記憶情報の保持は、次の様にして
行われる。保持電流は、保持電流供給線2A及び2Bを介し
て各メモリセルより流れる。各メモリセルに於いては、
エミツタが共通接続された一対のトランジスタのベース
電位が高いトランジスタから保持電流が流れる。この保
持電流により、トランジスタのコレクタに接続された抵
抗での電位降下によりフリツプフロツプの状態は保た
れ、記憶情報の保持が行われる。この保持電流の発生は
次の様にして行われる。トランジスタ3Aと3B及び抵抗4A
と4Bで構成した電流源回路と、これらのトランジスタの
ベースを駆動する内部電源回路５で定電流源回路を構成
している。内部電源回路５の出力電圧を節点端子６に加
える電圧より2VBE（ここにVBEはトランジスタの順方向
電圧）高い電圧とし、節点端子７に節点端子６と同一の
電圧を加えた時、保持電流供給源に供給する電流IHは、
トランジスタの順方向電圧をVBEとし、抵抗4A及び4Bの
抵抗値をR4とすると次式で求められる。 このためIHは、内部電源回路に節点端子６から供給さ
れる電源電圧には依存しない。一方この図の様なフリツ
プフロツプ型のメモリセルに於いて、メモリセルの動作
余裕度は、各メモリセルから流れる保持電流依存性が大
きい。しかし上述の様に電源電圧を変えても保持電流を
変化させることは不可能である。 そこで、従来は節点端子６と節点端子７を分離し異な
る値の電圧を加えて前述の保持電流を減少させて機能試
験している。すなわち節点端子７よりもΔVEEだけ絶対
値の小さい電源電圧を節点端子６に印加した時、電流IH
は次式で求められる。 この様に電源端子を分離することにより、保持電流供
給線を流れる電流IHは、電源電圧を変える事で増減する
ことが可能となる。本実施例によればすなわち、組立前
のプローブ検査に於いて、メモリセルの動作余裕度の狭
いメモリセルを摘出し、それを含むチツプを不良品とし
て排除することが可能になる。 しかし、次に述べるような放電回路を有する場合は、
内部電源回路５のみの制御で保持電流を減らすことが難
しくなる。この放電回路の動作については、特許公報昭
57−12234号に記載されているように、レベルシフト回
路9A及び9Bで選択時のワード線8A及び8Bの電位を、レベ
ルシフトし、トランジスタ10A及び10Bと抵抗11A及び11B
で構成した電流源回路に加えて、放電々流を発生してい
る。非選択時には、料トランジスタが非導通になる様に
して放電々流が流れない様にしている。しかしレベルシ
フト量の差により、ワード線が非選択時でもトランジス
タ10A及び10Bが非導通にならず、保持電流に相当する放
電々流が流れている場合、前述の内部電源回路５のみの
制御で保持電流を減らすことは難しくなり、同様な制御
手法により放電々流も同時に減らす必要がある。 本発明は、機能テスト時保持電流として作用する電
流、例えば放電々流を外部より制御して減らすものであ
り、これは内部電源回路12の電源電圧供給用の節点端子
13を、他の回路の節点端子７よりも低い電圧で駆動する
ことにより実現していることに特徴がある。 これは、チツプ上で電源節点端子７と、節点端子６及
び13をそれぞれ独立に設けるか、また６と13を接続し端
子７と分離して設け、パツケージに実装時に同一の端子
に接続されるようにすることで容易にΔVEEを加えるこ
とができる。 実装はボンデイング法及びCCB法等その方法によらず
各種の方法が可能である。 第２図は、特開昭58−8079号に記載されている保持電
流を減少させる手法である。この回路は機能試験時内部
電源回路５の出力電圧を、端子14に外部より電圧を加え
て変化させることができる特徴がある。すなわち内部で
決まる電圧よりも低い電圧を端子14に加えることによ
り、保持電流のみを減らして機能試験することができ
る。 第３図は本発明のもう一つの実施例である。この図で
ワード線が非選択状態にある時に、トランジスタ10A及
び10Bを完全に非導通にならずに保持電流供給源から流
れ、保持電流として作用するため、機能試験時には両ト
ランジスタのベース電位を、節点端子15に外部より電圧
を加えて完全に非導通にすることができる。 以上は、内部電源回路５及び12の出力電圧を外部より
変化させて、保持電流を減少させたものであるが、内部
電源回路５及び12の内部電位（例えば節点16）に外部よ
り電圧を加えられる手段を設けても同様な効果を得るこ
とができる。 更に保持電流供給線2A及び2Bに、３個以上の電流源が
接続されている場合は、それぞれの電流源に上記対策を
施すことが好ましい。しかし全てに施さなくとも、本発
明の効果は十分に得られるため、効果の高いものから順
次施すことが好ましい。 またバイポーラ形で説明したが、メモリセルの記憶情
報が保持電流を常時メモリセルに流すことにより行われ
ているメモリ全てに有効である。特に論理を取り込んだ
論理付メモリの場合、メモリ単独と同じ様な機能テスト
をすることが難しくなるため本発明の効果はメモリ単独
時よりも大きくなる。 〔発明の効果〕 本発明によれば、機能試験時にメモリセルの動作余裕
度を、保持電流を減らした状態で測定できるため、動作
余裕度の狭いメモリセルの検出が容易となり、高集積化
及び高機能化（論理回路を同一チツプに集積化した論理
付メモリ等）に伴うテスト時間の増大を軽減する効果が
ある。
【図面の簡単な説明】
第１図は本発明の一実施例のメモリセルと内部電源回路
図、第２図は保持電流発生回路図、第３図は放電々流発
生回路図である。 1A〜1D……メモリセル、2A,2B……保持電流供給線、14,
15……端子、５……内部電源回路。
図、第２図は保持電流発生回路図、第３図は放電々流発
生回路図である。 1A〜1D……メモリセル、2A,2B……保持電流供給線、14,
15……端子、５……内部電源回路。
Claims (1)
- (57)【特許請求の範囲】 １．保持電流を常時流し続けることにより情報の記憶を
行なう複数のメモリセルと、前記保持電流を前記複数の
メモリセルに供給する信号線と、前記信号線に接続され
た前記保持電流用の電流源回路と、前記信号線に接続さ
れ且つ前記複数のメモリセルからの放電電流用の電流源
回路とを有する半導体回路において、 前記２つの電流源回路のそれぞれに接続され、且つ、当
該半導体回路の電源電圧用の端子とは別に、当該半導体
回路の外部より、前記保持電流と前記放電電流を同時に
低減するための電圧を印加できる導電性の端子を設けた
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219549A JP2679977B2 (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219549A JP2679977B2 (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376200A JPS6376200A (ja) | 1988-04-06 |
| JP2679977B2 true JP2679977B2 (ja) | 1997-11-19 |
Family
ID=16737241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219549A Expired - Lifetime JP2679977B2 (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679977B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279738A (en) * | 1975-12-26 | 1977-07-05 | Hitachi Ltd | Semiconductor memory unit |
| JPS5712234A (en) * | 1980-06-23 | 1982-01-22 | Taiheiyo Kogyo Kk | Centralized control apparatus of central heating system |
| JPS57123590A (en) * | 1980-12-11 | 1982-08-02 | Fairchild Camera Instr Co | Method of and apparatus for pulling down word wire voltage |
| JPS588079A (ja) * | 1981-06-27 | 1983-01-18 | スミス・クライン・アンド・フレンチ・ラボラトリ−ス・リミテツド | ピリミドン誘導体 |
| JPS5830679A (ja) * | 1981-08-10 | 1983-02-23 | チタス・スル | 磁気値を電気値に連続して変換する感度、安定性および効率の優れた方法 |
| JPS5936360A (ja) * | 1982-08-24 | 1984-02-28 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
| JPS601720A (ja) * | 1983-06-20 | 1985-01-07 | Hitachi Ltd | 電子管陰極構体の製造方法 |
| JPS6023434A (ja) * | 1983-07-18 | 1985-02-06 | Showa Denko Kk | ダストシ−ル材 |
-
1986
- 1986-09-19 JP JP61219549A patent/JP2679977B2/ja not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279738A (en) * | 1975-12-26 | 1977-07-05 | Hitachi Ltd | Semiconductor memory unit |
| JPS5712234A (en) * | 1980-06-23 | 1982-01-22 | Taiheiyo Kogyo Kk | Centralized control apparatus of central heating system |
| JPS57123590A (en) * | 1980-12-11 | 1982-08-02 | Fairchild Camera Instr Co | Method of and apparatus for pulling down word wire voltage |
| JPS588079A (ja) * | 1981-06-27 | 1983-01-18 | スミス・クライン・アンド・フレンチ・ラボラトリ−ス・リミテツド | ピリミドン誘導体 |
| JPS5830679A (ja) * | 1981-08-10 | 1983-02-23 | チタス・スル | 磁気値を電気値に連続して変換する感度、安定性および効率の優れた方法 |
| JPS5936360A (ja) * | 1982-08-24 | 1984-02-28 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
| JPS601720A (ja) * | 1983-06-20 | 1985-01-07 | Hitachi Ltd | 電子管陰極構体の製造方法 |
| JPS6023434A (ja) * | 1983-07-18 | 1985-02-06 | Showa Denko Kk | ダストシ−ル材 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6376200A (ja) | 1988-04-06 |
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