JPS5998388A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS5998388A JPS5998388A JP58195966A JP19596683A JPS5998388A JP S5998388 A JPS5998388 A JP S5998388A JP 58195966 A JP58195966 A JP 58195966A JP 19596683 A JP19596683 A JP 19596683A JP S5998388 A JPS5998388 A JP S5998388A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- pad
- potential
- semiconductor memory
- internal power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリチップの動作余裕度特に、メモリセル
の動作余裕度を組立前の検査で於いて容易に測定できる
様にし、動作余裕度の狭いメモリセルを含むチップを摘
出することにより、動作の安定な半導体メモリを得るた
めの回路方式に関する。
の動作余裕度を組立前の検査で於いて容易に測定できる
様にし、動作余裕度の狭いメモリセルを含むチップを摘
出することにより、動作の安定な半導体メモリを得るた
めの回路方式に関する。
従来半導体メモリの回路設計ｊこ用いられている手法と
しては、周辺回路内及びセルアレー内の各部の電位に対
し、それと参照される電位（参照電を丈 位）及びそれらの内部電源電位の鎮定は、電源電圧及び
ジャンクション温度の変化に対し、一定または、等しく
変化するように設計されている。この様に設計された半
導体メモリは、電源電圧を変化させて、周辺回路及びセ
ルアレーの動作余裕度を測定しようとする場合、単１の
電源電圧数、電源電圧の変化に対し、周辺回路及びセル
アレーの各部の電位と参照電位及び内部電源電位は一定
の関係または等１．＜変化するため、動作余裕度の測定
は容易でない。
しては、周辺回路内及びセルアレー内の各部の電位に対
し、それと参照される電位（参照電を丈 位）及びそれらの内部電源電位の鎮定は、電源電圧及び
ジャンクション温度の変化に対し、一定または、等しく
変化するように設計されている。この様に設計された半
導体メモリは、電源電圧を変化させて、周辺回路及びセ
ルアレーの動作余裕度を測定しようとする場合、単１の
電源電圧数、電源電圧の変化に対し、周辺回路及びセル
アレーの各部の電位と参照電位及び内部電源電位は一定
の関係または等１．＜変化するため、動作余裕度の測定
は容易でない。
本発明の目的は、半導体メモリの機能試験の際に、参照
電位及び内部電源電位を、通常の電源電圧を変化させた
時とは異なる値で変化させる事により、動作の安定度を
容易に検査確認する事を可能にする回路方式を提供する
ことにある。
電位及び内部電源電位を、通常の電源電圧を変化させた
時とは異なる値で変化させる事により、動作の安定度を
容易に検査確認する事を可能にする回路方式を提供する
ことにある。
第１図はメモリセルの動作余裕度の確認を容易にした本
発明の概念図である。メモリセルの動作余裕度はメモリ
セル内の端子２１．２２の電位と参照電位発生回路２３
の出力である参照電位の動作余裕度と、メモリセルの情
報を保持する為の内部電源電位発生回路２４の出力であ
る内部電源電位の動作余裕度によって定まる。従来は電
源供給用の端子２５．２６が接続されメモリセルおよび
周辺回路に用いられる電源電圧と共用して用いられてい
るため、電源供給用の端子２７の電源電圧を変化する事
により総合動作としての動作余裕度は確認出来るとして
も、メモリセルの情報保持のための内部電源電位の動作
余裕度およびメモリセルの参照電位の動作余裕度をそれ
ぞれ独立に確認することは不可能である。本発明によれ
ば、端子２５あるいは端子２６を単独に変化させること
により参照電位の動作余裕度および内部電源電位の動作
余裕度を容易に確認することが可能である。
発明の概念図である。メモリセルの動作余裕度はメモリ
セル内の端子２１．２２の電位と参照電位発生回路２３
の出力である参照電位の動作余裕度と、メモリセルの情
報を保持する為の内部電源電位発生回路２４の出力であ
る内部電源電位の動作余裕度によって定まる。従来は電
源供給用の端子２５．２６が接続されメモリセルおよび
周辺回路に用いられる電源電圧と共用して用いられてい
るため、電源供給用の端子２７の電源電圧を変化する事
により総合動作としての動作余裕度は確認出来るとして
も、メモリセルの情報保持のための内部電源電位の動作
余裕度およびメモリセルの参照電位の動作余裕度をそれ
ぞれ独立に確認することは不可能である。本発明によれ
ば、端子２５あるいは端子２６を単独に変化させること
により参照電位の動作余裕度および内部電源電位の動作
余裕度を容易に確認することが可能である。
特にメモリセルの情報保持のための内部電源電位の動作
余裕度を確認する事は、安定した半導体メモリを得るた
めに、重要であることは言うまでもない。
余裕度を確認する事は、安定した半導体メモリを得るた
めに、重要であることは言うまでもない。
以下端子２５あるいは２６を単独に変化せしめる方法と
し、特に端子２６を単独１こ変化させる例をＥＣＬ−Ｒ
ＡＭ（Ｅｍ目ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ −
Ｒａｎｄｏｒｒｉ ＡＣｃｅｓｓ Ｍｅｗｏｖｙ）で説
明するＯ第２図は、フリップフロップ型のメモリセルを
用いたセルアレーを示す回路図である。このメモリセル
に於いて、記憶情報の保持は、次の様にして行われる。
し、特に端子２６を単独１こ変化させる例をＥＣＬ−Ｒ
ＡＭ（Ｅｍ目ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ −
Ｒａｎｄｏｒｒｉ ＡＣｃｅｓｓ Ｍｅｗｏｖｙ）で説
明するＯ第２図は、フリップフロップ型のメモリセルを
用いたセルアレーを示す回路図である。このメモリセル
に於いて、記憶情報の保持は、次の様にして行われる。
保持電流は、保持電流供給線１及び２を介して各メモリ
セルより流れる。各メモリセルに於いては、エミッタが
共通接続された１対のトランジスタのベース′屯位が高
いトランジスタのエミッタから保持電流が流れる。この
保持電流により、メモリセルのコレクタ抵抗３及び４で
の電位降下により、１対のトランジスタで形成されたフ
リップフロップの状態は保たれ、記憶情報の保持がなさ
れる。そしてこの保持電流の発生は、次の様にして行わ
れる。トランジスタ１０と抵抗１１で構成した電流源回
路と、このトランジスタのペースを駆動する内部電源回
路１２で定電流源回路を構成している０すなわち各保持
電流供給線に供給する電流ＩＨは、トランジスタの順方
向電圧を■ＢＥとし、抵抗１１の抵抗値をＲ１１とする
と次式７式％ このためＩＨは、内部電源回路に端子１３から供給され
る電源電圧には依存しない。一方この図の様なフリップ
フロップ型のメモリセルに於いて、メモリセルの動作余
裕度は、各メモリセルから流れる保持電流依存性が大き
い。しかし上述の様に電源電圧を変えても保持電流を変
化させることは不可能である。
セルより流れる。各メモリセルに於いては、エミッタが
共通接続された１対のトランジスタのベース′屯位が高
いトランジスタのエミッタから保持電流が流れる。この
保持電流により、メモリセルのコレクタ抵抗３及び４で
の電位降下により、１対のトランジスタで形成されたフ
リップフロップの状態は保たれ、記憶情報の保持がなさ
れる。そしてこの保持電流の発生は、次の様にして行わ
れる。トランジスタ１０と抵抗１１で構成した電流源回
路と、このトランジスタのペースを駆動する内部電源回
路１２で定電流源回路を構成している０すなわち各保持
電流供給線に供給する電流ＩＨは、トランジスタの順方
向電圧を■ＢＥとし、抵抗１１の抵抗値をＲ１１とする
と次式７式％ このためＩＨは、内部電源回路に端子１３から供給され
る電源電圧には依存しない。一方この図の様なフリップ
フロップ型のメモリセルに於いて、メモリセルの動作余
裕度は、各メモリセルから流れる保持電流依存性が大き
い。しかし上述の様に電源電圧を変えても保持電流を変
化させることは不可能である。
そこで、本発明を適用した実施例を第３図に示す。
第３図は、第２図の保持電流発生回路のみを示したもの
であり、電源電圧端子１３が内部電源回路用端子１４と
電流源回路用端子１５とに分離されている事に特徴があ
る。
であり、電源電圧端子１３が内部電源回路用端子１４と
電流源回路用端子１５とに分離されている事に特徴があ
る。
この様に分離された電源電圧端子に電圧を印加−した時
、すなわち端子１５よりもΔＶＢＩ！だけ絶対値の小さ
い電源電圧を端子１４に印加した時、電流■Ｈは次式で
求められる。
、すなわち端子１５よりもΔＶＢＩ！だけ絶対値の小さ
い電源電圧を端子１４に印加した時、電流■Ｈは次式で
求められる。
この様に電源端子を分離することにより、保持電流供給
線を流れる電流ＩＨは、電源電圧を変える事で増減する
ことが可能となる。本実施例によればすなわち、組立前
のプローブ検査に於いて、第４図に示ス如＜パッド１７
にパッド１８よりも低い電圧を印加する事が可能となり
、メモリセルの動作余裕度の狭いメモリセルを摘出し、
それを含むチップを不良品として排除することが可能に
なる。パッド１９は同−ＬＳＩの他の信号用でありパラ
ド３０は、もう１つの電源電圧通常なＧＲ％レベル用の
パッドである。更に周辺回路３１は、パッド１８の電源
電圧で駆動するものとして示している。
線を流れる電流ＩＨは、電源電圧を変える事で増減する
ことが可能となる。本実施例によればすなわち、組立前
のプローブ検査に於いて、第４図に示ス如＜パッド１７
にパッド１８よりも低い電圧を印加する事が可能となり
、メモリセルの動作余裕度の狭いメモリセルを摘出し、
それを含むチップを不良品として排除することが可能に
なる。パッド１９は同−ＬＳＩの他の信号用でありパラ
ド３０は、もう１つの電源電圧通常なＧＲ％レベル用の
パッドである。更に周辺回路３１は、パッド１８の電源
電圧で駆動するものとして示している。
第５図は上記プローブ検査を経た後、パッケージ等に組
み立てる時の組立方法を示したものである。この時はパ
ッケージ上の電源電圧用のパッドる。ボンディング法で
示したがＣＣＢ法で組み立てる際にも同一思想で可能で
ある。以上はメモリセルの動作余裕度を例に述べたが、
メモリセルの参照電圧発生回路の電源電圧端子と他の電
源電圧端子とを分離することでカレントスイッチの動作
余裕度の評価が容易になる。更にカレントスイッチの動
作電流発生回路にも本発明を適用することにより、カレ
ントスイッチの動作余裕度の評価が容易になる。
み立てる時の組立方法を示したものである。この時はパ
ッケージ上の電源電圧用のパッドる。ボンディング法で
示したがＣＣＢ法で組み立てる際にも同一思想で可能で
ある。以上はメモリセルの動作余裕度を例に述べたが、
メモリセルの参照電圧発生回路の電源電圧端子と他の電
源電圧端子とを分離することでカレントスイッチの動作
余裕度の評価が容易になる。更にカレントスイッチの動
作電流発生回路にも本発明を適用することにより、カレ
ントスイッチの動作余裕度の評価が容易になる。
本発明によれば、メモリセルの動作余裕度の測定が、情
報保持電流を変化させることで可能となり、動作余裕度
の狭いメモリセルの摘出が容易きなる。
報保持電流を変化させることで可能となり、動作余裕度
の狭いメモリセルの摘出が容易きなる。
第１図はメモリセルと内部電源回路図第２図はメモリセ
ルアレー回路図、第３図は電流発生回路品 １ ダ ２り 現 ２ 図 ／４ １５
ルアレー回路図、第３図は電流発生回路品 １ ダ ２り 現 ２ 図 ／４ １５
Claims (1)
- １、記憶素子の記憶情報を保持するための電流を発生す
るための電流源回路を駆動する電流源駆動回路とを含む
半導体メモリに於いて、上記電流源駆動回路用の電源供
給用パッドと他の回路用の電源供給用パッドとが分離さ
れている事を特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195966A JPS5936360B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195966A JPS5936360B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49034436A Division JPS588079B2 (ja) | 1974-03-29 | 1974-03-29 | ハンドウタイメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998388A true JPS5998388A (ja) | 1984-06-06 |
| JPS5936360B2 JPS5936360B2 (ja) | 1984-09-03 |
Family
ID=16349947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195966A Expired JPS5936360B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936360B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4768437B2 (ja) * | 2005-12-26 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
-
1983
- 1983-10-21 JP JP58195966A patent/JPS5936360B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5936360B2 (ja) | 1984-09-03 |
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