JPS588079B2 - ハンドウタイメモリ - Google Patents

ハンドウタイメモリ

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Publication number
JPS588079B2
JPS588079B2 JP49034436A JP3443674A JPS588079B2 JP S588079 B2 JPS588079 B2 JP S588079B2 JP 49034436 A JP49034436 A JP 49034436A JP 3443674 A JP3443674 A JP 3443674A JP S588079 B2 JPS588079 B2 JP S588079B2
Authority
JP
Japan
Prior art keywords
power supply
memory
current
memory cell
potential
Prior art date
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Expired
Application number
JP49034436A
Other languages
English (en)
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JPS50128938A (ja
Inventor
橘川五郎
山口邦彦
本間紀之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS50128938A publication Critical patent/JPS50128938A/ja
Publication of JPS588079B2 publication Critical patent/JPS588079B2/ja
Expired legal-status Critical Current

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  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は、メモリチップの動作マージンを、電源電圧と
は異なる電源電圧で測定し、動作の安定な半導体メモリ
を得ることができる半導体メモリの構成に関するもので
ある。
従来、半導体回路チップの良、不良を見分ける一般的な
手法として、電源電圧を変化させ、電源電圧のどの程度
の範囲で回路チップが正常な動作をし得るか、というい
わゆる電源電圧に対する動作マージンのを測定すること
が広く用いられている。
例えば、フリツプフロツプ型の多数のメモリセルから成
るメモリアレーを有するスタティック型半導体メモリに
おいて、規定値から所定の値だけ変化させた電源電圧を
印加し、その状態で誤動作を行なうメモリセルが発見さ
れればそのメモリチップは動作マージンの低い不良品と
見なして摘出することができる。
ところが、上記のごとき半導体メモリにおいて何らかの
ノイズ混入等により、すぐに情報が破壊されてしまうよ
うな動作の安定度の低いメモリセルは上記の方法のみで
は有効に発見することができないのが実情であり、パル
ス応答検査などを経て始めて発見される場合が多かった
。
したがって、本発明の目的は、機能試験の際に、動作安
定度を容易に検査確認する事を可能にする半導体メモリ
を提供することにある。
本発明は、スタティック型の半導体メモリでは各メモリ
セルに常時流しておく情報保持用の電流の値を変化させ
ることが動作の安定度の判定に有効であることに鑑みて
なされたもので、その特徴とするところは、情報保持の
ための電流の値を制御するための内部電源電位発生回路
の一部に外部から採針等で選択的に電圧を印加すること
ができるようなパッドを設けたところにある。
以下図面により本発明の実施例を説明する。
図面中、メモリセル２０はコレクタとベースとが互いに
交叉接続されたふたつのマルチエミッタトランジスタと
、抵抗とからなる。
フリツプフロツプ回路により構成されている。
このようなメモリセルが縦横に配列されてセルアレーを
なし、各行ごとに２本のデータ線３１．３２に接続され
ている。
各データ線は、参照電位発生回路２３によりベース電位
が固定されたトランジスタのエミツタに接続されている
。
一方セルアレーの各行ごとに上側ワード線２９、下側ワ
ード線３０か設けられ、上側ワード線２９は選択か、非
選択か応じて所定の電位にされる。
一方、下側ワード線には電流制限回路３３が接続される
。
内部電源電位発生回路２４の出力する電位信号が電流制
限回路３３のトランジスタのベースに接続されており、
このメモリセル行における情報保持用の電流はこの電位
信号により所定の値に制御される。
なおセルアレー中の図示しない他の行にも同様な電流制
限回路が設けられ、各メモリセル行ごとに情報保持用の
電流が制御されている。
以上の構造により各メモリセルにほぼ均等に情報保持用
の電流が流れ、電源電圧が接続されている限り各ビット
の情報は保たれるようにされている。
ところが、何らかの欠陥により規定の情報保持用の電流
が分配されないメモリセルなど、不良ビットが確率的に
発生するのは製造上まぬがれ得ない。
このような不良ビットの中には、検査時には正常動作を
行ないながら、何らかのノイズ混入によりその情報が極
めて破壊され易いビットなど、製品検査の上でやっかい
な不良も含まれる。
このような不良の摘出に有効なのが情報保持電流を変化
させてそれに対する動作マージンをチェックする方法で
ある。
ここで２５，２６は高電位の共通端子、２７は低電位の
共通端子であり、この間にチップ外から電源電圧が印加
される。
内部電源電圧発生回路２４は低電位の共通端子２７との
電位差が電源電圧の変動に対して補償されてほぼ一定で
あるような電位信号を発する。
したがって単に外部電源電圧を変化させたのでは各メモ
リセルを流れる情報保持用の電流はほとんど変化せず、
情報保持用の電流に対するメモリセルの動作余裕度を確
認することはできない。
そこで本実施例では、内部電源電位発生回路２４の出力
部分のアルミ配線上に、外部から採針等により電圧を印
加するためのパツド３４が設けられでいる。
このようなパッドを用いれば、上記高電位、低電位の共
通端子のピンがそれぞれ接続されるパッドには規定の外
部電圧を印加し、更に内部電源電位発生回路２４の出力
電位を上記パツド３４から強制的に変化させてメモリセ
ルの動作を確認することにより、情報保持用の電流の変
化に対するメモリセルの動作余裕を確認することができ
る。
しかもこの確認は、メモリチップをパッケージに収納す
る以前に、ウエハ上に回路が形成された段階で順次採針
を接触させて行なうことができ、不良メモリチップを早
期に効率よく摘出することができる。
以上のように本発明によれば、動作の安定な半導体メモ
リを容易に選別し得る構成が提供される。
またバイポーラメモリで説明したが、情報記憶のために
メモリセルに情報保持電流を流しているスタツテツク型
メモリであれば本概念は応用可能である。
【図面の簡単な説明】
図面は本発明の一実施例を示す回路図である。 ２０……メモリセル、２４……内部電源電位発生回路、
３３……電流制限回路、３４……パッド。

Claims (1)

    【特許請求の範囲】
  1. １ フリツプフロツプ型のメモリセルと、外部電源電圧
    が印加されて電圧変動が補償された電位信号を発生する
    内部電源電位発生回路と、該電位信号に応じて前記メモ
    リセルに流れる情報保持用の電流を制御する電流制限回
    路とを有する半導体メモリにおいて、前記内部電源電位
    発生回路の一部に外部より選択的に電圧を印加するため
    のパッドを設けたことを特徴とする半導体メモリ。
JP49034436A 1974-03-29 1974-03-29 ハンドウタイメモリ Expired JPS588079B2 (ja)

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JP49034436A JPS588079B2 (ja) 1974-03-29 1974-03-29 ハンドウタイメモリ

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JP58195966A Division JPS5936360B2 (ja) 1983-10-21 1983-10-21 半導体メモリ
JP58195967A Division JPS601720B2 (ja) 1983-10-21 1983-10-21 半導体メモリ

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Publication Number Publication Date
JPS50128938A JPS50128938A (ja) 1975-10-11
JPS588079B2 true JPS588079B2 (ja) 1983-02-14

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ID=12414162

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