JPH02132384A - 基板電圧が測定可能な半導体素子 - Google Patents
基板電圧が測定可能な半導体素子Info
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- JPH02132384A JPH02132384A JP63285710A JP28571088A JPH02132384A JP H02132384 A JPH02132384 A JP H02132384A JP 63285710 A JP63285710 A JP 63285710A JP 28571088 A JP28571088 A JP 28571088A JP H02132384 A JPH02132384 A JP H02132384A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 title claims abstract description 21
- 230000015654 memory Effects 0.000 claims abstract description 25
- 238000012360 testing method Methods 0.000 claims description 9
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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- 239000000523 sample Substances 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
例えばバンクバイアスジエネレー夕を搭載し、負の電圧
を発生させて動作するような半導体メモリ素子であって
基板電圧が測定可能な半導体素子に関し、 パッケージの端子を増加しないで、半導体素子がパソケ
ージされた後においても、パソケージ端子に接続されて
いない部分の基板電圧を高速で測定することができるよ
うにすることを目的とし、半導体素子の一部に複数のビ
ットのメモリセルを設け、測定すべき半導体素子の基板
の電圧値に応じて前記メモリセルの動作状態が変化する
ようにして前記基板電圧値を前記メモリセルのディジタ
ル記憶内容として表すようにし、前記記憶内容を前記半
導体素子のテストモードにおけるメモリセル読み出し動
作により読み出して、前記基板電圧値を測定することの
できるよう構成する。
を発生させて動作するような半導体メモリ素子であって
基板電圧が測定可能な半導体素子に関し、 パッケージの端子を増加しないで、半導体素子がパソケ
ージされた後においても、パソケージ端子に接続されて
いない部分の基板電圧を高速で測定することができるよ
うにすることを目的とし、半導体素子の一部に複数のビ
ットのメモリセルを設け、測定すべき半導体素子の基板
の電圧値に応じて前記メモリセルの動作状態が変化する
ようにして前記基板電圧値を前記メモリセルのディジタ
ル記憶内容として表すようにし、前記記憶内容を前記半
導体素子のテストモードにおけるメモリセル読み出し動
作により読み出して、前記基板電圧値を測定することの
できるよう構成する。
本発明は、例えばバックバイアスジェネレータを搭載し
、負の電圧を発生させて動作するような半導体メモリ素
子であって基板電圧が測定可能な半導体素子に関する。
、負の電圧を発生させて動作するような半導体メモリ素
子であって基板電圧が測定可能な半導体素子に関する。
従来型のＩＣメモリにおいては、ハソクハイアスジェネ
レータを搭載し、負の電圧を内部で発生させて動作する
場合の、その負の基板電圧が正常な値であるか知るため
には、ウェハー状態でプローブを用いてアナログ値を測
定する手段しかなかった。従って製造工程においてもア
センブリ後の電圧試験は行っていなかった。
レータを搭載し、負の電圧を内部で発生させて動作する
場合の、その負の基板電圧が正常な値であるか知るため
には、ウェハー状態でプローブを用いてアナログ値を測
定する手段しかなかった。従って製造工程においてもア
センブリ後の電圧試験は行っていなかった。
前述のように、従来型のＩＣではチップをバソケージし
た後では、端子に接続されている箇所しか電圧測定がで
きないという問題点があった。
た後では、端子に接続されている箇所しか電圧測定がで
きないという問題点があった。
本発明の目的は、半導体素子がバソケージの端子を増加
することなく、パソケージされた後においても、パソケ
ージ端子に接続されていない部分の基板電圧を高速で測
定することができるようにすることにある。
することなく、パソケージされた後においても、パソケ
ージ端子に接続されていない部分の基板電圧を高速で測
定することができるようにすることにある。
本発明においては、第１図に例示されるように、半導体
素子の一部に複数ビソ１・のメモリセル１２および３を
設け、測定すべき半導体素子の基板の電圧値ＶＨＨに応
じて前記メモリセルの動作状態が変化するようにして前
記基板電圧値ＶＢＩ＋を前記メモリセル１，２および３
のディジクル記憶内容として表すようにする。そして、
必要に応して前記記憶内容を前記半導体素子のテストモ
一ドにおけるメモリ読み出し動作により読み出して、前
記基板電圧値Ｖ Ｂ Ｂを測定ずるように構成された基
板電圧が測定可能な半導体素子が提供される。
素子の一部に複数ビソ１・のメモリセル１２および３を
設け、測定すべき半導体素子の基板の電圧値ＶＨＨに応
じて前記メモリセルの動作状態が変化するようにして前
記基板電圧値ＶＢＩ＋を前記メモリセル１，２および３
のディジクル記憶内容として表すようにする。そして、
必要に応して前記記憶内容を前記半導体素子のテストモ
一ドにおけるメモリ読み出し動作により読み出して、前
記基板電圧値Ｖ Ｂ Ｂを測定ずるように構成された基
板電圧が測定可能な半導体素子が提供される。
前述の半導体素子によれば、半導体素子がパソケージさ
れた後であっても、該半導体素子にテス１・モード等を
適用して所定のアドレスを読み出せば、ディジタル値の
データとして測定したい基板電圧の値を高速に読み出す
ことができる。
れた後であっても、該半導体素子にテス１・モード等を
適用して所定のアドレスを読み出せば、ディジタル値の
データとして測定したい基板電圧の値を高速に読み出す
ことができる。
本発明の一実施例としての基板電圧が測定可能な半導体
素子の部分回路図が第１図に示され、そのメモリセル部
の詳細な回路図が第２図に示される。
素子の部分回路図が第１図に示され、そのメモリセル部
の詳細な回路図が第２図に示される。
第１図において、半導体素子のバソクハイアス等のため
の内部で発生させた電圧ばＶＢＢで示され、電圧■．は
、この電圧を測定するため設けられた３個のメモリセル
（セル１からセル３）に対して相異なる数のダイオード
４を介して接続される。
の内部で発生させた電圧ばＶＢＢで示され、電圧■．は
、この電圧を測定するため設けられた３個のメモリセル
（セル１からセル３）に対して相異なる数のダイオード
４を介して接続される。
このようにすると、電圧ＶＢ，ｌからダイオード４の直
列接続された数だけダイオード４の順方向電圧降下（本
例ではセル側が高い電圧となる）を生じ、セル１、セル
２、セル３には、それぞれ異なる電圧が電圧ＶＢＢから
印加され、フリソプフロソプ回路で構成されるセルが印
加された電圧の或るしきい値を境界として異なる状態（
論理値１または０）をとるようになる。すなわち、電圧
ＶＢＢの大きさによって、セル１から３の論理値はｒ
００（ＩＩ ， ｒｌ００Ｊ ，ｒｌｌＯＪ ， ｒｌ
ｌｌＪ の４通りをとり得るので、ダイオーＦ４の数を
適当に選択し、セルの数も必要に応して増滅すれば所望
の精度でディジタル化したデータが得られる。このセル
に設定されたデータは半導体素子がメモリを含むもので
あれば、メモリセルの読み出しと同様な読み出し回路を
用い、前述のセルに割り当てられたアドレスを指定して
読み出すことができる。
列接続された数だけダイオード４の順方向電圧降下（本
例ではセル側が高い電圧となる）を生じ、セル１、セル
２、セル３には、それぞれ異なる電圧が電圧ＶＢＢから
印加され、フリソプフロソプ回路で構成されるセルが印
加された電圧の或るしきい値を境界として異なる状態（
論理値１または０）をとるようになる。すなわち、電圧
ＶＢＢの大きさによって、セル１から３の論理値はｒ
００（ＩＩ ， ｒｌ００Ｊ ，ｒｌｌＯＪ ， ｒｌ
ｌｌＪ の４通りをとり得るので、ダイオーＦ４の数を
適当に選択し、セルの数も必要に応して増滅すれば所望
の精度でディジタル化したデータが得られる。このセル
に設定されたデータは半導体素子がメモリを含むもので
あれば、メモリセルの読み出しと同様な読み出し回路を
用い、前述のセルに割り当てられたアドレスを指定して
読み出すことができる。
また、上記読み取りにはテストモードを用いて行うと好
都合である。半導体メモリ素子ではチップセレクト信号
またはライト信号をしきい値を２つ有する三値論理とし
、この信号に高電圧が印加された時テストモードとなり
、通常のアドレス信号およびデータ信号によって電圧Ｖ
ＢＥをモニタするためのセルの情報を読むことができる
。半導体メモリ素子がダイナミックＲＡＭのような場合
には印加する２つの信号の順序を逆にしてテストモード
に入るようにすることもでき、このテス１−モードで前
述の電圧Ｖ Ｂ Ｂをモニタするためのセルの情報を読
み出すようにすることもできる。
都合である。半導体メモリ素子ではチップセレクト信号
またはライト信号をしきい値を２つ有する三値論理とし
、この信号に高電圧が印加された時テストモードとなり
、通常のアドレス信号およびデータ信号によって電圧Ｖ
ＢＥをモニタするためのセルの情報を読むことができる
。半導体メモリ素子がダイナミックＲＡＭのような場合
には印加する２つの信号の順序を逆にしてテストモード
に入るようにすることもでき、このテス１−モードで前
述の電圧Ｖ Ｂ Ｂをモニタするためのセルの情報を読
み出すようにすることもできる。
第２図には第１図におけるメモリセルの部分（破線内）
が詳細に示される。セルを構成するトランジスタ１１お
よび１２のドレイン側（抵抗１５および１６側）の電圧
がダイオードの段数によりアンハランスとなり、しきい
値が変化し、電源オンの時の状態が一方向に決定される
。すなわち、ダイオード１４およびダイオード４の数に
より、このセルのフリソプフロソプの反転するしきい値
を変更できる。セルの状態は１・ランジスタ１３を介し
てセレクト線５で選択され、データ出力線６へ読み出さ
れる。このように構成されると基板電圧は通常のＩＣテ
スタを用いて高速に読み出すことが可能となる。また半
導体素子のパソケージに特種な加工を施す必要もない。
が詳細に示される。セルを構成するトランジスタ１１お
よび１２のドレイン側（抵抗１５および１６側）の電圧
がダイオードの段数によりアンハランスとなり、しきい
値が変化し、電源オンの時の状態が一方向に決定される
。すなわち、ダイオード１４およびダイオード４の数に
より、このセルのフリソプフロソプの反転するしきい値
を変更できる。セルの状態は１・ランジスタ１３を介し
てセレクト線５で選択され、データ出力線６へ読み出さ
れる。このように構成されると基板電圧は通常のＩＣテ
スタを用いて高速に読み出すことが可能となる。また半
導体素子のパソケージに特種な加工を施す必要もない。
さらに、本発明は、テストモードで電圧ＶＢＲモニクセ
ルを読み出ずことができれば、メモリ以外の半導体素子
にも適用できる。
ルを読み出ずことができれば、メモリ以外の半導体素子
にも適用できる。
された後においても、パソケージ端子に接続されていな
い部分の基板電圧を高速で測定することができる。
い部分の基板電圧を高速で測定することができる。
第１図は本発明の一実施例としての基板電圧が測定可能
な半導体素子の電圧測定部分に関する回路図、および 第２図は第１図のセル部分を詳細に説明する回路図であ
る。 図において、 １，２．３・・・セル、 ４・・・ダイオード、５
・・・セレクト線、 ６・・・データ出力線、１
１ ， １２ ． １３・・・トランジスタ、１４・・
・ダイオード、 １５ ． １６・・・抵抗、ＶＢＢ
・・・基板電圧、 ＶＣＣ・・・外部電源電圧、で
ある。 〔発明の効果〕
な半導体素子の電圧測定部分に関する回路図、および 第２図は第１図のセル部分を詳細に説明する回路図であ
る。 図において、 １，２．３・・・セル、 ４・・・ダイオード、５
・・・セレクト線、 ６・・・データ出力線、１
１ ， １２ ． １３・・・トランジスタ、１４・・
・ダイオード、 １５ ． １６・・・抵抗、ＶＢＢ
・・・基板電圧、 ＶＣＣ・・・外部電源電圧、で
ある。 〔発明の効果〕
Claims (1)
- 半導体素子の一部に複数ビットのメモリセル（１、２、
３）を設け、測定すべき半導体素子の基板の電圧値（Ｖ
＿Ｂ＿Ｂ）に応じて前記メモリセルの動作状態が変化す
るようにして前記基板電圧値（Ｖ＿Ｂ＿Ｂ）を前記メモ
リセル（１、２、３）のディジタル記憶内容として表す
ようにし、前記記憶内容を前記半導体素子のテストモー
ドにおけるメモリセル読み出し動作により読み出して、
前記基板電圧値（Ｖ＿Ｂ＿Ｂ）を測定することのできる
基板電圧が測定可能な半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285710A JPH02132384A (ja) | 1988-11-14 | 1988-11-14 | 基板電圧が測定可能な半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285710A JPH02132384A (ja) | 1988-11-14 | 1988-11-14 | 基板電圧が測定可能な半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02132384A true JPH02132384A (ja) | 1990-05-21 |
Family
ID=17695026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285710A Pending JPH02132384A (ja) | 1988-11-14 | 1988-11-14 | 基板電圧が測定可能な半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02132384A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0968558A (ja) * | 1995-08-30 | 1997-03-11 | Nec Ic Microcomput Syst Ltd | 半導体装置及びその検査方法 |
-
1988
- 1988-11-14 JP JP63285710A patent/JPH02132384A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0968558A (ja) * | 1995-08-30 | 1997-03-11 | Nec Ic Microcomput Syst Ltd | 半導体装置及びその検査方法 |
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