JPH08263997A - 半導体メモリデバイスの検査方法 - Google Patents
半導体メモリデバイスの検査方法Info
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- JPH08263997A JPH08263997A JP8080924A JP8092496A JPH08263997A JP H08263997 A JPH08263997 A JP H08263997A JP 8080924 A JP8080924 A JP 8080924A JP 8092496 A JP8092496 A JP 8092496A JP H08263997 A JPH08263997 A JP H08263997A
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- G11C2029/5004—Voltage
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 欠陥のあるメモリセルまたは弱いメモリセル
をできるかぎり完全に検出および選別する。 【解決手段】 半導体基板上に配置された各１つの２値
の情報値に対する多数のメモリセルＭＣと、情報値の読
出しおよび書込みのためのデータ線と、各メモリセルと
データ線との間のデータ路を選択的にレリーズするため
にメモリセルＭＣに対応付けられているゲートトランジ
スタと、ゲートトランジスタを目的に合致して駆動する
ための選択線と、半導体メモリデバイスの規定どおりの
作動の際に予め定められた正規値に設定されている少な
くとも１つのチップ内部参照電圧ＶＤＣとを有する半導
体チップ上に集積された半導体メモリデバイスを検査す
るための方法において、チップ内部参照電圧ＶＤＣを少
なくとも一時的に変更し、少なくとも一時的に変更され
た参照電圧ＶＤＣにおいて読出された情報値を検出およ
び評価する。
をできるかぎり完全に検出および選別する。 【解決手段】 半導体基板上に配置された各１つの２値
の情報値に対する多数のメモリセルＭＣと、情報値の読
出しおよび書込みのためのデータ線と、各メモリセルと
データ線との間のデータ路を選択的にレリーズするため
にメモリセルＭＣに対応付けられているゲートトランジ
スタと、ゲートトランジスタを目的に合致して駆動する
ための選択線と、半導体メモリデバイスの規定どおりの
作動の際に予め定められた正規値に設定されている少な
くとも１つのチップ内部参照電圧ＶＤＣとを有する半導
体チップ上に集積された半導体メモリデバイスを検査す
るための方法において、チップ内部参照電圧ＶＤＣを少
なくとも一時的に変更し、少なくとも一時的に変更され
た参照電圧ＶＤＣにおいて読出された情報値を検出およ
び評価する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ上に
集積されて構成された半導体メモリデバイスであって、
半導体基板上に配置された各１つの２値の情報値に対す
る多数のメモリセルと、情報値の読出しおよび書込みの
ためのデータ線と、各メモリセルとデータ線との間のデ
ータ路を選択的にレリーズするためにメモリセルに対応
付けられているゲートトランジスタと、ゲートトランジ
スタを目的に合致して駆動するための選択線と、半導体
メモリデバイスの規定どおりの作動の際に予め定められ
た正規値に設定されている少なくとも１つのチップ内部
の参照電圧とを有する半導体メモリデバイスを検査する
ための方法に関する。
集積されて構成された半導体メモリデバイスであって、
半導体基板上に配置された各１つの２値の情報値に対す
る多数のメモリセルと、情報値の読出しおよび書込みの
ためのデータ線と、各メモリセルとデータ線との間のデ
ータ路を選択的にレリーズするためにメモリセルに対応
付けられているゲートトランジスタと、ゲートトランジ
スタを目的に合致して駆動するための選択線と、半導体
メモリデバイスの規定どおりの作動の際に予め定められ
た正規値に設定されている少なくとも１つのチップ内部
の参照電圧とを有する半導体メモリデバイスを検査する
ための方法に関する。
【０００２】
【従来の技術】半導体チップ上に集積されて構成された
半導体メモリデバイス、特に選択自由なアクセスを有す
るダイナミック半導体メモリデバイス（いわゆるＤＲＡ
Ｍ）の複雑さおよびメモリ深さが増すにつれて、半導体
メモリデバイスの機能を検査するために好ましくはパッ
ケージに半導体チップを封入する以前に実行すべき検査
方法または計算機を使用して実行すべき検査プログラム
はますます膨大になり、また個々の検査の検査時間はま
すます長くなり、従って検査の実行にますます大きな費
用を必要とする。このような方法および検査プログラム
の目的は、十分な余裕をもっての原理的な機能能力に関
するメモリチップの検査とならんで、特に欠陥のあるメ
モリセルまたは性能の低いメモリセルを、これらを場合
によってはチップ上に付加的に存在する冗長セルにより
置換するために、捜し出すことである。その際に、集積
された半導体メモリ回路、特に１トランジスタ‐メモリ
セル形式の半導体メモリ回路はいわゆるソフトエラーに
対して、すなわちたいてい使用されるモジュールハウジ
ングに由来するアルファ線に対して敏感である。研究の
結果、半導体メモリ回路は、情報値を物理的１として記
憶すべきか物理的０として記憶すべきかに応じて、異な
った強さでこれらのアルファ線に反応することが示され
ている（物理的０は論理的０に相応する。しかし、それ
は論理的１にも相応し得る。その際に対応付けはそれぞ
れ選ばれた回路技術に関係している）。その結果、読出
し増幅器のいわゆる評価非対称性が生ずること、すなわ
ち、たとえば物理的０として記憶されたデータが物理的
１として記憶されたデータと同一の信頼性および同一の
信頼性余裕をもって読出し可能でないこと（及びその
逆）が判明している。しかし、それによって、１つのデ
ータ形式に関するソフトエラーの発生の危険が増大し、
他方においてそれは他のデータ形式にくらべて減少す
る。それに応じて欠陥のあるメモリセルまたは弱いメモ
リセルの検出もデータ形式に関係して費用がかかる。こ
うしてプロセスに起因して（たとえば粒子に起因して）
より悪い読出し信号を供給するメモリセルがときおり従
来の検査プログラムによっては完全に検出かつ選別され
得ない。このようなメモリセルはユーザーにおいて潜在
的な危険を呈する。なぜならば、それらは特別な条件の
もとでは故障に通じ得るからである。このことは出荷さ
れる製品の品質を直接的に悪くする。この問題を解決す
るため、半導体メモリデバイスの検査のためにこれまで
に使用されてきた方法または検査プログラムがより長く
され、またより厳しくされた。しかし、一方では、この
ような膨大な検査プログラムは半導体メモリデバイスの
完全な検査のために著しい時間的費用を必要とする。他
方では、膨大な検査プログラムによってさえ達成可能な
選別確度も特に高くはないし十分でもないことが少なく
とも部分的に示されている。
半導体メモリデバイス、特に選択自由なアクセスを有す
るダイナミック半導体メモリデバイス（いわゆるＤＲＡ
Ｍ）の複雑さおよびメモリ深さが増すにつれて、半導体
メモリデバイスの機能を検査するために好ましくはパッ
ケージに半導体チップを封入する以前に実行すべき検査
方法または計算機を使用して実行すべき検査プログラム
はますます膨大になり、また個々の検査の検査時間はま
すます長くなり、従って検査の実行にますます大きな費
用を必要とする。このような方法および検査プログラム
の目的は、十分な余裕をもっての原理的な機能能力に関
するメモリチップの検査とならんで、特に欠陥のあるメ
モリセルまたは性能の低いメモリセルを、これらを場合
によってはチップ上に付加的に存在する冗長セルにより
置換するために、捜し出すことである。その際に、集積
された半導体メモリ回路、特に１トランジスタ‐メモリ
セル形式の半導体メモリ回路はいわゆるソフトエラーに
対して、すなわちたいてい使用されるモジュールハウジ
ングに由来するアルファ線に対して敏感である。研究の
結果、半導体メモリ回路は、情報値を物理的１として記
憶すべきか物理的０として記憶すべきかに応じて、異な
った強さでこれらのアルファ線に反応することが示され
ている（物理的０は論理的０に相応する。しかし、それ
は論理的１にも相応し得る。その際に対応付けはそれぞ
れ選ばれた回路技術に関係している）。その結果、読出
し増幅器のいわゆる評価非対称性が生ずること、すなわ
ち、たとえば物理的０として記憶されたデータが物理的
１として記憶されたデータと同一の信頼性および同一の
信頼性余裕をもって読出し可能でないこと（及びその
逆）が判明している。しかし、それによって、１つのデ
ータ形式に関するソフトエラーの発生の危険が増大し、
他方においてそれは他のデータ形式にくらべて減少す
る。それに応じて欠陥のあるメモリセルまたは弱いメモ
リセルの検出もデータ形式に関係して費用がかかる。こ
うしてプロセスに起因して（たとえば粒子に起因して）
より悪い読出し信号を供給するメモリセルがときおり従
来の検査プログラムによっては完全に検出かつ選別され
得ない。このようなメモリセルはユーザーにおいて潜在
的な危険を呈する。なぜならば、それらは特別な条件の
もとでは故障に通じ得るからである。このことは出荷さ
れる製品の品質を直接的に悪くする。この問題を解決す
るため、半導体メモリデバイスの検査のためにこれまで
に使用されてきた方法または検査プログラムがより長く
され、またより厳しくされた。しかし、一方では、この
ような膨大な検査プログラムは半導体メモリデバイスの
完全な検査のために著しい時間的費用を必要とする。他
方では、膨大な検査プログラムによってさえ達成可能な
選別確度も特に高くはないし十分でもないことが少なく
とも部分的に示されている。
【０００３】
【発明が解決しようとする課題】本発明の課題は、半導
体チップ上に集積されて構成された半導体メモリデバイ
スを検査するための方法であって、欠陥のあるメモリセ
ルまたは弱いメモリセルのできるかぎり完全な検出およ
び選別を可能にする検査方法を提供することである。
体チップ上に集積されて構成された半導体メモリデバイ
スを検査するための方法であって、欠陥のあるメモリセ
ルまたは弱いメモリセルのできるかぎり完全な検出およ
び選別を可能にする検査方法を提供することである。
【０００４】
【課題を解決するための手段】この課題を解決するた
め、本発明によれば、半導体メモリデバイスの規定どお
りの作動の際に予め定められた正規値に設定されている
予め与えられたチップ内部参照電圧が半導体メモリデバ
イスを検査するために少なくとも一時的に変更され、ま
た少なくとも一時的に変更された参照電圧において読出
された情報値が検出かつ評価される。本発明の原理によ
れば、チップ内部の参照電圧がいくつかの検査の間に低
くされ、またいくつかの検査の間に高くされる。この仕
方でチップ内部の参照電圧の低下の際に物理的０の読出
し信号が減少し、または参照電圧の上昇の際に物理的１
の読出し信号が減少するので、減ぜられたロードキャパ
シタンスまたは他の欠陥を有するメモリセルはその際に
確実な評価のために小さ過ぎる読出し信号を供給し、ま
たこの理由から簡単な仕方で弱いメモリセルまたは欠陥
のあるメモリセルとして認識され、場合によっては冗長
セルにより置換され得る。
め、本発明によれば、半導体メモリデバイスの規定どお
りの作動の際に予め定められた正規値に設定されている
予め与えられたチップ内部参照電圧が半導体メモリデバ
イスを検査するために少なくとも一時的に変更され、ま
た少なくとも一時的に変更された参照電圧において読出
された情報値が検出かつ評価される。本発明の原理によ
れば、チップ内部の参照電圧がいくつかの検査の間に低
くされ、またいくつかの検査の間に高くされる。この仕
方でチップ内部の参照電圧の低下の際に物理的０の読出
し信号が減少し、または参照電圧の上昇の際に物理的１
の読出し信号が減少するので、減ぜられたロードキャパ
シタンスまたは他の欠陥を有するメモリセルはその際に
確実な評価のために小さ過ぎる読出し信号を供給し、ま
たこの理由から簡単な仕方で弱いメモリセルまたは欠陥
のあるメモリセルとして認識され、場合によっては冗長
セルにより置換され得る。
【０００５】本発明による方法を実施するためには、チ
ップ内部の参照電圧が外部から一時的または永久的に変
更され（予め定められた正規値にくらべて増大または減
少される）、かつ（または）設定され得ることが必要で
ある。このことは、適当な接続パッドにおいて外部から
チップ内部の参照電圧を印加しまたはプログラムするこ
とにより、または可逆のスイッチとしてチップの上に必
要に応じて切り離され得る冗長な導通接続の形態で構成
されているいわゆるヒューズ（光ヒューズ、レーザーヒ
ューズ、電気ヒューズなど）を介して、または検査モー
ドのなかで行うことができる。いずれの場合にも、チッ
プ内部の参照電圧の比較的簡単に実行可能な変更によ
り、欠陥のあるメモリセルを検査するための公知の検査
方法にくらべて迅速な検査方法が十分に高い選別確度を
もって実現することができる。
ップ内部の参照電圧が外部から一時的または永久的に変
更され（予め定められた正規値にくらべて増大または減
少される）、かつ（または）設定され得ることが必要で
ある。このことは、適当な接続パッドにおいて外部から
チップ内部の参照電圧を印加しまたはプログラムするこ
とにより、または可逆のスイッチとしてチップの上に必
要に応じて切り離され得る冗長な導通接続の形態で構成
されているいわゆるヒューズ（光ヒューズ、レーザーヒ
ューズ、電気ヒューズなど）を介して、または検査モー
ドのなかで行うことができる。いずれの場合にも、チッ
プ内部の参照電圧の比較的簡単に実行可能な変更によ
り、欠陥のあるメモリセルを検査するための公知の検査
方法にくらべて迅速な検査方法が十分に高い選別確度を
もって実現することができる。
【０００６】本発明による方法の特に好ましい構成で
は、チップ内部の参照電圧がいわゆるダミーメモリセル
の供給電圧ＶＤＣとして使用される。集積された半導体
メモリ回路では、メモリセルからデータを読出す前にビ
ット線をビット線電位ＶＢＬに予充電するのが一般に通
常である（一般にプレチャージ過程又はプレチャージ電
位と呼ばれる）。このことは、一般にフリップフロップ
回路であり差動的に動作する読出し増幅器に読出し後に
読出し信号の評価および増幅のために有効にこれらのみ
を供給する役割をする。なぜならば、ビット線電位ＶＢ
Ｌは読出し増幅器の両入力端に同一の値で与えられてお
り、従って差動的に動作する読出し増幅器により顧慮さ
れないからである。通常の仕方でビット線電位ＶＢＬと
して、供給電圧電位ＶＤＤと基準電位ＶＣＣとの差の半
分に相当する値が与えられる。または、完成したモジュ
ールに与えられる供給電位にくらべて低いいわゆる内部
供給電圧電位ＶＤＤｉｎｔにより動作するような半導体
メモリ回路では、この内部供給電圧電位ＶＤＤｉｎｔと
基準電位ＶＳＳとの差の半分に相当する値が与えられ
る。半導体メモリ回路が前記のいわゆるダミーメモリセ
ルをも有するかぎり、一般にこれらもビット線電位ＶＢ
Ｌに充電される。ダミーメモリセルを有するこのような
半導体メモリ回路では、これらが有効にチップ内部のダ
ミーセル供給電圧ＶＣＣの変化により検査され得ること
が判明している。
は、チップ内部の参照電圧がいわゆるダミーメモリセル
の供給電圧ＶＤＣとして使用される。集積された半導体
メモリ回路では、メモリセルからデータを読出す前にビ
ット線をビット線電位ＶＢＬに予充電するのが一般に通
常である（一般にプレチャージ過程又はプレチャージ電
位と呼ばれる）。このことは、一般にフリップフロップ
回路であり差動的に動作する読出し増幅器に読出し後に
読出し信号の評価および増幅のために有効にこれらのみ
を供給する役割をする。なぜならば、ビット線電位ＶＢ
Ｌは読出し増幅器の両入力端に同一の値で与えられてお
り、従って差動的に動作する読出し増幅器により顧慮さ
れないからである。通常の仕方でビット線電位ＶＢＬと
して、供給電圧電位ＶＤＤと基準電位ＶＣＣとの差の半
分に相当する値が与えられる。または、完成したモジュ
ールに与えられる供給電位にくらべて低いいわゆる内部
供給電圧電位ＶＤＤｉｎｔにより動作するような半導体
メモリ回路では、この内部供給電圧電位ＶＤＤｉｎｔと
基準電位ＶＳＳとの差の半分に相当する値が与えられ
る。半導体メモリ回路が前記のいわゆるダミーメモリセ
ルをも有するかぎり、一般にこれらもビット線電位ＶＢ
Ｌに充電される。ダミーメモリセルを有するこのような
半導体メモリ回路では、これらが有効にチップ内部のダ
ミーセル供給電圧ＶＣＣの変化により検査され得ること
が判明している。
【０００７】
【実施例】以下、本発明の有利な実施例を図面により説
明する。
明する。
【０００８】図面には本発明によるメモリセル検査方法
を使用することのできる半導体メモリ回路の一例の一部
分が示されている。両ビット線半部ＢＬＨ、バーＢＬＨ
を有するビット線ＢＬが示されており、それらには一方
の側には読出し増幅器ＳＡが接続されており、他方の側
に、メモリセルＭＣからデータを読出す前にビット線電
位ＶＢＬにビット線半部ＢＬＨ、バーＢＬＨを予充電
し、またこれらを（その電位に関して）同一化するため
の予充電装置ＥＱＬが接続されている。さらに、１トラ
ンジスタ形式の（選択トランジスタＭＣＴおよびメモリ
コンデンサＭＣＣを有する）メモリセルＭＣが示されて
おり、このメモリセルＭＣは一方では各ビット線半部Ｂ
ＬＨ、バーＢＬＨと接続されており、他方では（そのメ
モリコンデンサＭＣＣの第１の電極において）すべて共
通にいわゆる板電位ＶＰＬと接続されている。これはほ
ぼ供給電圧電位ＶＤＤ（または内部供給電圧電位ＶＤＤ
ｉｎｔ）と基準電位ＶＳＳとの差の半分の値を有する。
それはこうして予充電装置ＥＱＬを介してビット線ＢＬ
に与えられ得るビット線電位ＶＢＬにほぼ等しい。板電
位ＶＰＬは、従来通常のように、ほぼ供給電圧電位ＶＤ
Ｄの値（または内部供給電圧電位ＶＤＤｉｎｔの値）ま
たは基準電位ＶＳＳの値をも有し得る。さらに、図面に
はメモリセルＭＣの選択トランジスタＭＣＴを駆動する
ためのワード線ＷＬ（通し符号ＷＬ１ないしＷＬｎを付
されている）が示されている。すなわちメモリセルＭＣ
は、従来通常のように、ワード線ＷＬとビット線ＢＬと
の間の交点に配置されており、またそれらの選択トラン
ジスタＭＣＴを介して情報の読出しおよび記憶のために
各ビット線ＢＬまたはビット線半部ＢＬＨ、バーＢＬＨ
と接続可能である。各ビット線半部ＢＬＨ、バーＢＬＨ
は（たとえば、図示されているように、それらの端に配
置されている）同じく１トランジスタ形式のいわゆるダ
ミーセルＤＭＣを有する。このダミーセルは作動中に差
動的に動作する読出し増幅器ＳＡの負荷を均等かつ対称
にする役割をする。またダミーセルＤＭＣのメモリコン
デンサＤＣもそれらの第１の電極で板電位と接続されて
いる。さらに、この半導体メモリ回路は、ダミーセルＤ
ＭＣのメモリコンデンサＤＣのそれぞれ第２の電極に作
動中に予充電電位ＶＤＣを印加可能にするための装置Ｅ
ＱＬＤＣを有する。この予充電電位ＶＤＣの印加はビッ
ト線電位ＶＢＬへのビット線ＢＬの（通常の）予充電の
間に行われる。予充電電位ＶＤＣの値は好ましくは供給
電圧電位ＶＤＤ（または内部供給電圧電位の使用の際に
はＶＤＤｉｎｔ）と基準電位ＶＳＳとの差の半分の値よ
りも５ないし３５％大きい。
を使用することのできる半導体メモリ回路の一例の一部
分が示されている。両ビット線半部ＢＬＨ、バーＢＬＨ
を有するビット線ＢＬが示されており、それらには一方
の側には読出し増幅器ＳＡが接続されており、他方の側
に、メモリセルＭＣからデータを読出す前にビット線電
位ＶＢＬにビット線半部ＢＬＨ、バーＢＬＨを予充電
し、またこれらを（その電位に関して）同一化するため
の予充電装置ＥＱＬが接続されている。さらに、１トラ
ンジスタ形式の（選択トランジスタＭＣＴおよびメモリ
コンデンサＭＣＣを有する）メモリセルＭＣが示されて
おり、このメモリセルＭＣは一方では各ビット線半部Ｂ
ＬＨ、バーＢＬＨと接続されており、他方では（そのメ
モリコンデンサＭＣＣの第１の電極において）すべて共
通にいわゆる板電位ＶＰＬと接続されている。これはほ
ぼ供給電圧電位ＶＤＤ（または内部供給電圧電位ＶＤＤ
ｉｎｔ）と基準電位ＶＳＳとの差の半分の値を有する。
それはこうして予充電装置ＥＱＬを介してビット線ＢＬ
に与えられ得るビット線電位ＶＢＬにほぼ等しい。板電
位ＶＰＬは、従来通常のように、ほぼ供給電圧電位ＶＤ
Ｄの値（または内部供給電圧電位ＶＤＤｉｎｔの値）ま
たは基準電位ＶＳＳの値をも有し得る。さらに、図面に
はメモリセルＭＣの選択トランジスタＭＣＴを駆動する
ためのワード線ＷＬ（通し符号ＷＬ１ないしＷＬｎを付
されている）が示されている。すなわちメモリセルＭＣ
は、従来通常のように、ワード線ＷＬとビット線ＢＬと
の間の交点に配置されており、またそれらの選択トラン
ジスタＭＣＴを介して情報の読出しおよび記憶のために
各ビット線ＢＬまたはビット線半部ＢＬＨ、バーＢＬＨ
と接続可能である。各ビット線半部ＢＬＨ、バーＢＬＨ
は（たとえば、図示されているように、それらの端に配
置されている）同じく１トランジスタ形式のいわゆるダ
ミーセルＤＭＣを有する。このダミーセルは作動中に差
動的に動作する読出し増幅器ＳＡの負荷を均等かつ対称
にする役割をする。またダミーセルＤＭＣのメモリコン
デンサＤＣもそれらの第１の電極で板電位と接続されて
いる。さらに、この半導体メモリ回路は、ダミーセルＤ
ＭＣのメモリコンデンサＤＣのそれぞれ第２の電極に作
動中に予充電電位ＶＤＣを印加可能にするための装置Ｅ
ＱＬＤＣを有する。この予充電電位ＶＤＣの印加はビッ
ト線電位ＶＢＬへのビット線ＢＬの（通常の）予充電の
間に行われる。予充電電位ＶＤＣの値は好ましくは供給
電圧電位ＶＤＤ（または内部供給電圧電位の使用の際に
はＶＤＤｉｎｔ）と基準電位ＶＳＳとの差の半分の値よ
りも５ないし３５％大きい。
【０００９】装置ＥＱＬＤＣはたとえば、図示されてい
るように、一方では予充電電位ＶＤＣと、また他方では
ダミーセルＤＭＣのメモリコンデンサＤＣの第２の電極
と接続されているトランジスタを含んでいてよい。これ
らのトランジスタはゲートにおいて、予充電の時点でト
ランジスタを導通状態に切換える予充電クロック信号Ｔ
により駆動される。予充電クロック信号Ｔは、メモリセ
ルＭＣからのデータの読出しの前にビット線電位ＶＢＬ
へのビット線ＢＬの予充電を制御する相応の（詳細には
示されていない）クロック信号と同一の時間的経過を有
し得る。
るように、一方では予充電電位ＶＤＣと、また他方では
ダミーセルＤＭＣのメモリコンデンサＤＣの第２の電極
と接続されているトランジスタを含んでいてよい。これ
らのトランジスタはゲートにおいて、予充電の時点でト
ランジスタを導通状態に切換える予充電クロック信号Ｔ
により駆動される。予充電クロック信号Ｔは、メモリセ
ルＭＣからのデータの読出しの前にビット線電位ＶＢＬ
へのビット線ＢＬの予充電を制御する相応の（詳細には
示されていない）クロック信号と同一の時間的経過を有
し得る。
【００１０】図面にはさらに、一般に“フレンドリセ
ル”と呼ばれる冗長セルＣＭＣが示されている。その機
能は当業者にそれ自体は知られている。それらは単にこ
こに示されているように周辺セルコンデンサＣＣから成
っていてよい。しかし、それらはさらにメモリセルＭＣ
の選択トランジスタＭＣＴまたはダミーセルＤＭＣの選
択トランジスタと類似のトランジスタをも含んでいても
よい。有利な仕方で周辺セルコンデンサＣＣの第１の電
極は板電位ＶＰＬと、また周辺セルコンデンサＣＣの第
２の電極はダミーセルＤＭＣに対する平衡装置ＥＱＬＤ
Ｃにより同じくダミーセルＤＭＣの予充電電位ＶＤＣを
与えられ得る。このことは読出しならびに読出されたデ
ータの評価および増幅の際の読出し増幅器ＳＡの動作お
よび負荷状況を一層良好に対称化する。
ル”と呼ばれる冗長セルＣＭＣが示されている。その機
能は当業者にそれ自体は知られている。それらは単にこ
こに示されているように周辺セルコンデンサＣＣから成
っていてよい。しかし、それらはさらにメモリセルＭＣ
の選択トランジスタＭＣＴまたはダミーセルＤＭＣの選
択トランジスタと類似のトランジスタをも含んでいても
よい。有利な仕方で周辺セルコンデンサＣＣの第１の電
極は板電位ＶＰＬと、また周辺セルコンデンサＣＣの第
２の電極はダミーセルＤＭＣに対する平衡装置ＥＱＬＤ
Ｃにより同じくダミーセルＤＭＣの予充電電位ＶＤＣを
与えられ得る。このことは読出しならびに読出されたデ
ータの評価および増幅の際の読出し増幅器ＳＡの動作お
よび負荷状況を一層良好に対称化する。
【図１】本発明によるメモリセル検査方法が使用される
半導体メモリ回路の一例の一部分の接続図である。
半導体メモリ回路の一例の一部分の接続図である。
ＢＬ ビット線 ＢＬＨ、バーＢＬＨ ビット線半部 ＤＣ メモリコンデンサ ＤＭＣ ダミーメモリセル ＥＱＬ 予充電装置 ＭＣ メモリセル ＭＣＣ メモリコンデンサ ＭＣＴ 選択トランジスタ ＳＡ 読出し増幅器 ＶＤＣ 参照電圧 ＶＤＤ 供給電圧電位 ＶＳＳ 基準電位 ＷＬ ワード線
Claims (5)
- 【請求項１】 半導体チップ上に集積されて構成された
半導体メモリデバイスであって、半導体基板上に配置さ
れた各１つの２値の情報値に対する多数のメモリセル
（ＭＣ）と、情報値の読出しおよび書込みのためのデー
タ線と、各メモリセルとデータ線との間のデータ路を選
択的にレリーズするためにメモリセル（ＭＣ）に対応付
けられているゲートトランジスタと、ゲートトランジス
タを目的に合致して駆動するための選択線と、半導体メ
モリデバイスの規定どおりの作動の際に予め定められた
正規値に設定されている少なくとも１つのチップ内部参
照電圧（ＶＤＣ）とを有する半導体メモリデバイスを検
査するための方法において、 半導体チップ上に集積されて構成された半導体メモリデ
バイスを検査するための方法が少なくとも１つのチップ
内部参照電圧（ＶＤＣ）の少なくとも一時的な変更と、
少なくとも一時的に変更された参照電圧（ＶＤＣ）にお
いて読出された情報値の検出および評価とにより実行さ
れることを特徴とする半導体メモリデバイスの検査方
法。 - 【請求項２】 予め定められた又は予め定め得る機能パ
ターンを有する少なくとも１つのチップ内部参照電圧
（ＶＤＣ）が時間に関係して参照電圧（ＶＤＣ）の正規
値に対して低くされ、また再び高くされることを特徴と
する請求項１記載の方法。 - 【請求項３】 少なくとも１つのチップ内部参照電圧
（ＶＤＣ）の少なくとも一時的な変更がチップの外側か
ら実行されることを特徴とする請求項１または２記載の
方法。 - 【請求項４】 チップ内部参照電圧（ＶＤＣ）の少なく
とも一時的な変更が、半導体チップ上に集積されて構成
されている適当なヒューズの設定により実行されること
を特徴とする請求項１または２記載の方法。 - 【請求項５】 少なくとも１つのチップ内部参照電圧
（ＶＤＣ）が、半導体チップ上に集積されて構成されて
いるダミーメモリセル（ＤＭＣ）に対するダミーメモリ
セル供給電圧であることを特徴とする請求項１ないし４
のいずれか１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95103791A EP0732703B1 (de) | 1995-03-15 | 1995-03-15 | Verfahren zur Überprüfung einer Halbleiter-Speichervorrichtung |
| AT95103791.0 | 1995-03-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08263997A true JPH08263997A (ja) | 1996-10-11 |
| JP3878243B2 JP3878243B2 (ja) | 2007-02-07 |
Family
ID=8219073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08092496A Expired - Fee Related JP3878243B2 (ja) | 1995-03-15 | 1996-03-08 | 半導体メモリデバイスの検査方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6366511B2 (ja) |
| EP (1) | EP0732703B1 (ja) |
| JP (1) | JP3878243B2 (ja) |
| KR (1) | KR100399450B1 (ja) |
| AT (1) | ATE201529T1 (ja) |
| DE (1) | DE59509288D1 (ja) |
| HK (1) | HK1004998A1 (ja) |
| TW (1) | TW301746B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010282683A (ja) * | 2009-06-03 | 2010-12-16 | Fujitsu Ltd | メモリ試験制御装置およびメモリ試験制御方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101350226B (zh) * | 2007-07-20 | 2011-09-07 | 中芯国际集成电路制造(上海)有限公司 | 验证检测设备检测结果是否正确的方法 |
| US8370719B2 (en) | 2010-05-21 | 2013-02-05 | Intel Corporation | Persistent moving read reference |
| KR20190047217A (ko) * | 2017-10-27 | 2019-05-08 | 삼성전자주식회사 | 메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치 및 이의 동작 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409676A (en) * | 1981-02-19 | 1983-10-11 | Fairchild Camera & Instrument Corporation | Method and means for diagnostic testing of CCD memories |
| US4816757A (en) * | 1985-03-07 | 1989-03-28 | Texas Instruments Incorporated | Reconfigurable integrated circuit for enhanced testing in a manufacturing environment |
| ATE117457T1 (de) * | 1989-03-16 | 1995-02-15 | Siemens Ag | Integrierter halbleiterspeicher vom typ dram und verfahren zu seinem testen. |
| EP0411594A3 (en) * | 1989-07-31 | 1991-07-03 | Siemens Aktiengesellschaft | Circuit and method for testing the reliability of the function of a semi-conductor memory |
-
1995
- 1995-03-15 AT AT95103791T patent/ATE201529T1/de not_active IP Right Cessation
- 1995-03-15 EP EP95103791A patent/EP0732703B1/de not_active Expired - Lifetime
- 1995-03-15 DE DE59509288T patent/DE59509288D1/de not_active Expired - Fee Related
-
1996
- 1996-01-20 TW TW085100663A patent/TW301746B/zh active
- 1996-03-08 JP JP08092496A patent/JP3878243B2/ja not_active Expired - Fee Related
- 1996-03-13 KR KR1019960006593A patent/KR100399450B1/ko not_active IP Right Cessation
-
1998
- 1998-05-13 HK HK98104148A patent/HK1004998A1/xx not_active IP Right Cessation
-
2001
- 2001-07-23 US US09/910,745 patent/US6366511B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010282683A (ja) * | 2009-06-03 | 2010-12-16 | Fujitsu Ltd | メモリ試験制御装置およびメモリ試験制御方法 |
| US8423842B2 (en) | 2009-06-03 | 2013-04-16 | Fujitsu Limited | Test apparatus and test method for testing a memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3878243B2 (ja) | 2007-02-07 |
| KR960035660A (ko) | 1996-10-24 |
| US6366511B2 (en) | 2002-04-02 |
| ATE201529T1 (de) | 2001-06-15 |
| HK1004998A1 (en) | 1998-12-18 |
| EP0732703B1 (de) | 2001-05-23 |
| TW301746B (ja) | 1997-04-01 |
| DE59509288D1 (de) | 2001-06-28 |
| EP0732703A1 (de) | 1996-09-18 |
| KR100399450B1 (ko) | 2003-12-18 |
| US20010040832A1 (en) | 2001-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050328 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050719 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |