CN117174128A - 行解码器电路、存储器器件和存储器系统 - Google Patents

Abstract

一种行解码器电路包括连接到电源节点和第一节点的第一晶体管；并联连接在第一节点和电力地节点之间的多个第二节点，多个第二节点中的每一个都连接到多条字线中对应的字线；连接在第一节点和多个第二节点之间的多个第二晶体管；连接在多个第二节点和电力地节点之间的多个第三晶体管；通过接收第一节点的电压和参考电压来输出检测信号的比较器。

Description

行解码器电路、存储器器件和存储器系统

相关申请的交叉引用

本申请要求于2022年6月3日提交的韩国专利申请No.10-2022-0068332和于2022年9月28日提交的韩国专利申请No.10-2022-0123167的优先权，其公开内容通过引用整体结合于此。

技术领域

本公开涉及一种行解码器电路以及包括该行解码器电路的存储器器件和存储器系统。

背景技术

诸如动态随机访问存储器(DRAM)的动态存储器器件以电荷的形式存储数据。存储器器件可以包括用于存储数据的存储器单元、用于驱动存储器单元的字线以及用于向存储器单元输入数据和从存储器单元输出数据的位线。

由于存储器器件的制造工艺中的问题，在字线中可能出现缺陷，并且在缺陷字线(defective word line)中可能出现泄漏电流。泄漏电流可能增加存储器器件的待机功率，并导致存储器器件的故障。

发明内容

一个或多个实施例提供了一种能够快速地对存储器器件中包括的多条字线执行缺陷测试的行解码器电路。

此外，一个或多个实施例提供了一种能够快速地从多条字线中检测出缺陷字线的存储器器件。

此外，一个或多个实施例提供了一种能够检测处于完成状态的产品中的缺陷字线并修复该缺陷字线的存储器系统。

根据示例实施例的一个方面，一种控制多条字线的行解码器电路包括：电源节点；第一节点；连接到电源节点和第一节点的第一晶体管；并联连接在第一节点和电力地节点之间的多个第二节点，多个第二节点中的每一个都连接到多条字线中的对应字线；连接在第一节点和多个第二节点之间的多个第二晶体管；连接在多个第二节点和电力地节点之间的多个第三晶体管；被配置为基于第一节点的第一电压和参考电压输出检测信号的比较器，其中，在预充电时段中，第一晶体管导通，多个第二晶体管导通，并且多个第三晶体管截止，使得第一节点和多个第二节点被充电，在发展时段中，第一晶体管维持在导通状态，多个第二晶体管截止，并且多个第二节点中的每一个取决于第一对应字线的电流是否泄漏而以不同的速率放电，并且在感测时段中，第一晶体管截止，多个第二晶体管导通，并且第一节点根据并联连接的多个第二节点的第二电压电平选择性地放电。

根据示例实施例的一个方面，一种存储器器件包括：包括多个存储器单元的存储器单元阵列；连接到存储器单元阵列的多条字线；行解码器，包括电源节点和第一节点之间的开关电路，以及并联连接在第一节点和电力地节点之间并被配置为驱动多条字线的多个字线驱动器；以及控制电路，该控制电路被配置为通过对多条字线中的至少一条所选字线预充电，关断与该至少一条所选字线相对应的至少一个所选字线驱动器以浮置该至少一条所选字线，以及导通该至少一个所选字线驱动器并确定第一节点是否被放电，来对该至少一条所选字线执行缺陷测试，其中，控制电路还被配置为通过在改变多条字线中的该至少一条所选字线的范围时重复执行缺陷测试来检测缺陷字线。

根据示例实施例的一个方面，一种存储器系统包括：包括多条主字线和冗余字线的多个存储器器件，多个存储器器件被配置为通过对多条主字线中的至少一条所选字线预充电，关断与该至少一条所选字线相对应的至少一个所选字线驱动器以浮置该至少一条所选字线，以及确定该至少一条所选字线中是否存在放电的所选字线，来对该至少一条所选字线执行缺陷测试；以及控制器，该控制器被配置为基于来自主机的命令信号控制多个存储器器件执行缺陷测试，并基于缺陷测试的结果将缺陷字线的地址输出到主机。

附图说明

根据下面结合附图的详细描述，将更清楚地理解上述和其他方面、特征和优点，其中：

图1和图2是示出存储器器件的结构的图；

图3是示出根据示例实施例的行解码器的结构的图；

图4是根据示例实施例的行解码器的信号图；

图5A、图5B和图5C是示出根据示例实施例的行解码器的操作的图；

图6是根据示例实施例的行解码器的信号图；

图7和图8是示出根据示例实施例的存储器器件的操作的图；

图9和图10是示出根据示例实施例的存储器器件的操作的图；

图11是示出存储器器件的结构的图；和

图12是示出根据示例实施例的包括存储器器件的系统的图。

具体实施方式

在下文中，将参考附图描述示例实施例。诸如“上侧”、“上部”、“上表面”、“下侧”、“下部”、“下表面”等的术语可以被理解为参考附图，除非附图标记另有指示。

图1和图2是示出存储器器件的结构的图。

参考图1，存储器器件200可以包括存储器区域210和控制电路220。

存储器区域210可以包括存储器单元阵列211、行解码器212、感测放大器213和列解码器214。控制电路220可以控制存储器单元阵列211、行解码器212、感测放大器213和列解码器214的整体操作。

控制电路220可以缓冲从外部设备提供的命令CMD、地址ADDR和时钟信号CK。控制电路220可以向存储器区域210提供缓冲的命令CMD和地址ADDR，并且向存储器区域210提供缓冲的时钟信号CK作为用于控制存储器区域210的操作的输出时钟信号QCK。

参考图2，存储器单元阵列211可以包括连接到多条位线BL和多条字线WL的多个存储器单元MC。当存储器器件200是诸如动态随机访问存储器(DRAM)的易失性存储器时，多个存储器单元MC中的每一个可以包括单元开关TR和单元电容器CC。

存储器器件200可以通过导通单元开关TR并对单元电容器CC充电或放电来将数据存储在多个存储器单元MC的每一个中，并且通过导通单元开关TR并测量单元电容器CC的电压来读取存储在多个存储器单元MC的每一个中的数据。

根据实现方式，多条字线WL可以包括主字线和冗余字线。当在主字线中检测到缺陷字线时，冗余字线可以替换缺陷字线。

返回参考图1，存储器单元阵列211可以通过字线连接到行解码器212，并且可以通过位线连接到感测放大器213。

行解码器212可以响应于行地址X-ADDR选择多条字线WL之一。例如，对于写入操作和读取操作，行解码器212可以导通所选字线。

根据操作模式，感测放大器213可以作为写入驱动器或感测放大器操作。例如，在写入操作期间，感测放大器213可以施加与要写入到所选位线的数据相对应的位线电压。在读取操作期间，感测放大器213可以通过放大所选位线的电流或电压来感测存储在存储器单元中的数据。列解码器214可以响应于列地址Y-ADDR来控制感测放大器213。

由于存储器器件200的制造工艺中的问题，在字线WL中可能出现缺陷，并且在缺陷字线中可能出现泄漏电流。泄漏电流可能增加存储器器件200的待机功率，并导致存储器器件的故障。如果可以检测到存储器器件200的缺陷字线，则执行诸如用冗余字线替换缺陷字线的修复，从而可以正常使用存储器器件200。

根据存储器器件200的高电容的趋势，存储器器件200可以包括多条字线WL，例如，数千条字线WL。如果需要通过依次检测在多条字线WL中的每一条中是否已经出现了泄漏电流来检测缺陷字线，则用于检测缺陷字线的时间会增加。因此，需要能够快速地对多条字线WL执行缺陷测试。

图3是示出根据示例实施例的行解码器的结构的图。

图3的行解码器300可以对应于参考图1描述的行解码器212。

行解码器300可以包括字线测试器310和多个字线驱动器320。

字线测试器310可以包括连接在电源电压电平VDD和第一节点N1之间的第一晶体管T1，以及输出比较第一节点N1的电压与参考电压VREF的结果作为检测信号VDET的比较器COMP。第一晶体管T1是P型晶体管，并且可以通过预充电信号VPRE导通或截止。当第一晶体管T1导通时，电源电压可以被供应给多个字线驱动器320。

多个字线驱动器320可以驱动多条字线WL1至WLN。多个字线驱动器320并联连接到第一节点N1和电力地节点(power ground node)，并且多个字线驱动器320中的每一个可以具有连接到多条字线WL1至WLN中对应的字线的多个第二节点N21至N2N。多个字线驱动器320可以包括连接在第一节点N1和多个第二节点N21至N2N之间的多个第二晶体管T21至T2N，以及连接在多个第二节点N21至N2N和电力地节点之间的多个第三晶体管T31至T3N。

多个第二晶体管T21至T2N是P型晶体管，并且可以由第一驱动控制信号XDWL1至XDWLN控制。第一驱动控制信号XDWL1至XDWLN可以被施加到多个第二晶体管T21至T2N的栅极。多个第三晶体管T31至T3N是N型晶体管，并且可以由第二驱动控制信号BXDWL1至BXDWLN控制。第二驱动控制信号BXDWL1至BXDWLN可以被施加到多个第三晶体管T31至T3N的栅极。

在第一晶体管T1导通的状态下，多个第二晶体管T21至T2N可以激活多条字线WL1至WLN，并且多个第三晶体管T31至T3N可以去激活多条字线WL1至WLN。例如，当第一字线WL1被驱动时，逻辑低信号可以被施加到第一驱动控制信号XDWL1和第二驱动控制信号BXDWL1，第二晶体管T21导通并且第三晶体管T31截止，第一字线WL1可以被第一节点电压VTDRV充电。相反，当逻辑高信号被施加到第一驱动控制信号XDWL1和第二驱动控制信号BXDWL1时，第二晶体管T21截止并且第三晶体管T31导通，第一字线WL1可以连接到电力地节点以被放电。

根据示例实施例的行解码器300可以通过同时驱动多条字线WL1至WLN来执行对字线的缺陷测试。在下文中，将参考图4至图5C详细描述根据示例实施例的行解码器300的对字线的缺陷测试的方法。

图4是根据示例实施例的行解码器的信号图。图5A至图5C是示出根据示例实施例的行解码器的操作的图。

参考图4，行解码器300可以在预充电时段、发展(development)时段和感测时段内执行对字线的缺陷测试。

在预充电时段中，预充电信号VPRE可以转变为逻辑低状态，并且所有的第一驱动信号XDWL1至XDWLN和第二驱动信号BXDWL1至BXDWLN也可以转变为逻辑低状态。

一起参考图4和图5A，第一晶体管T1可以在预充电时段导通，并且第一节点N1可以用电源电压电平VDD来预充电。随着第二晶体管T21至T2N导通并且第三晶体管T31至T3N截止，字线WL1至WLN也可以用电源电压电平VDD来预充电。

具有恒定电平的参考电压VREF可以被施加到比较器COMP。参考电压VREF可以具有低于电源电压电平VDD并且高于地电压的电平。在预充电时段中，根据第一节点电压VTDRV和参考电压VREF之间的比较结果，检测电压VDET可以具有逻辑低状态。

在发展时段中，第一驱动信号XDWL1至XDWLN可以从逻辑低状态转变为逻辑高状态。预充电信号VPRE和第二驱动信号BXDWL1至BXDWLN可以维持在逻辑低状态。

一起参考图4和图5B，由于第二晶体管T21至T2N保持截止，并且第三晶体管T31至T3N保持截止，所以字线WL1至WLN可以被浮置(floated)。取决于是否存在缺陷，浮置字线WL1-WLN中的每一条可以以不同的速率放电。

例如，即使在正常字线中也可能出现可忽略的自然泄漏电流。然而，在缺陷字线中可能出现为自然泄漏电流几百倍到几千倍的泄漏电流。即使当缺陷字线被完全放电并且缺陷字线具有地电压时，正常字线也可以被维持在接近电源电压电平VDD。

因此，在一些实施例中，多条字线中缺陷字线的第一典型放电速率快于基于多条字线中正常字线的自然泄漏的第二典型放电速率。

发展时段的长度可以基于缺陷字线以其放电的速率和正常字线以其放电的速率来确定。例如，发展时段的长度可以比缺陷字线的电压放电到预定电平以下的时间长，并且比正常字线的电压放电到预定电平以下的时间短。缺陷字线和正常字线放电的时间可以考虑到缺陷字线和正常字线的电阻值、寄生电容、预定电平等来确定。可以任意地选择预定电平，例如，可以选择参考电压(VREF)电平。

因此，在一些实施例中，发展时段的长度是基于缺陷字线的第一典型放电速率和正常字线的第二典型放电速率来确定的。

在发展时段中，由于第一晶体管T1维持在导通状态，所以第一节点电压VTDRV可以维持在预充电状态。检测电压VDET也可以维持在逻辑低状态。

在感测时段中，预充电信号VPRE可以从逻辑低状态转变到逻辑高状态。此外，第一驱动信号XDWL1-XDWLN可以转变到逻辑低状态。参考图4和图5C，由于第一晶体管T1截止，所以第一节点电压VTDRV可以被浮置。第二晶体管T21至T2N可以导通。当所有的字线WL1至WLN都是正常字线时，第一节点N1和第二节点N21至N2N之间的电压差可以接近“0”。因此，几乎没有电流可以流过第二晶体管T21至T2N中的每一个。

另一方面，当字线WL1至WLN中的至少一条是缺陷字线时，连接到缺陷字线的第二节点的电压可能接近地电平。因此，第一节点N1和连接到缺陷字线的第二节点之间的电压差可以接近电源电压电平VDD，并且电流可以流过连接到缺陷字线的第二晶体管。

根据示例实施例，第一驱动信号XDWL1-XDWLN在感测时段中可以具有比其在预充电时段中的信号电平高预定电平ΔVdef的电平。例如，第一驱动信号XDWL1至XDWLN可以具有比地电平高预定电平ΔVdef的电平。预定电平ΔVdef的上限可以根据下面的[等式1]来确定.

[等式1]

(Vs-△Vdef)-Vth>0

其中Vs可以是第一节点的电压，并且Vth可以是第二晶体管的阈值电压。

当第一驱动信号XDWL1至XDWLN具有与预定电平ΔVdef一样高的电平时，可以微弱地形成第二晶体管T21至T2N的源极和漏极之间的沟道。即使当微弱地形成了其间的沟道时，如果第一节点N1和第二节点N21至N2N之间的电压差处于电源的电平，电流也可以平稳地流过第二晶体管。另一方面，当第一节点N1和第二节点N21至N2N之间的电压差接近“0”时，可以强烈地阻挡第二晶体管的电流的泄漏。因此，字线WL1至WLN中存在缺陷字线的情况和不存在缺陷字线的情况之间的电流差可能被放大。

当所有的字线WL1至WLN都是正常字线时，几乎没有电流流到第二节点N21至N2N，因此第一节点电压VTDRV可以维持在电源电压电平VDD。根据第一节点电压VTDRV和参考电压VREF之间的比较结果，检测电压VDET可以维持在逻辑低状态。

另一方面，当字线WL1至WLN中包括至少一条缺陷字线时，第一节点电压VTDRV可以放电到地电平，并且根据第一节点电压VTDRV和参考电压VREF之间的比较结果，检测电压VDET可以转变到逻辑高状态。对于典型的制造工艺，发展阶段中的正常字线电流小于10pA(皮安，pico Amp)。这可以被称为正常字线的典型。对于发展阶段，缺陷字线中的典型字线电流大于10nA(纳安，nano Amp)。这可以被称为缺陷字线的典型。

根据实现方式，可以在电源电压电平VDD和地电压之间不同地选择参考电压VREF的电平。例如，当参考电压VREF的电平较高时，可以快速地检测放电的第一节点电压VTDRV，并且可以缩短感测时间。另一方面，参考电压VREF的电平越低，感测时间可能越长，但是缺陷测试的准确度可以提高。

行解码器300可以向外输出检测电压VDET，并且诸如参考图1描述的控制电路220的外部电路基于从行解码器300输出的检测电压VDET来确定字线WL1至WLN是否包括缺陷字线。

根据参考图4至图5C描述的示例实施例，行解码器300可以对所有字线WL1至WLN执行缺陷测试，并确定字线WL1至WLN中是否存在缺陷字线。存在存储器器件需要检测字线WL1至WLN中的哪一条字线是缺陷字线的情况。

根据示例实施例，行解码器300可以通过调整要检查缺陷的目标字线的范围，仅对字线WL1至WLN中的目标字线执行缺陷测试。行解码器300可以通过在基于控制电路220的控制缩小目标字线的范围时、重复地执行缺陷测试来检测缺陷字线。在下文中，将参考图6至图11详细描述根据示例实施例的存储器器件检测缺陷字线的方法。

图6是根据示例实施例的行解码器的信号图。

参考图6，如参考图4所述的，行解码器300可以在预充电时段、发展时段和感测时段内对字线执行缺陷测试。在下文中，将集中于与对字线的缺陷测试的方法的不同之处来描述根据示例实施例的对字线执行缺陷测试的方法。

根据示例实施例，行解码器300可以仅对字线WL1至WLN中的所选字线SEL_WL执行缺陷测试。也就是说，可以测试在所选字线SEL_WL中是否包括缺陷字线。

所选驱动控制信号SEL_XDWL可以被施加到连接到所选字线SEL_WL的第二晶体管。在预充电时段、发展时段和感测时段中，所选驱动控制信号SEL_XDWL可以与参考图4描述的第一控制信号XDWL1至XDWLN相同。响应于所选驱动控制信号SEL_XDWL，所选字线SEL_WL可以以与参考图4描述的字线WL1至WLN相同的方式来驱动。

另一方面，未选驱动控制信号UNSEL_XDWL可以被施加到连接到未选字线UNSEL_WL的第二晶体管。在预充电时段、发展时段和感测时段中，未选驱动控制信号SEL_XDWL可以维持在逻辑高状态。未选字线UNSEL_WL可以在用于执行缺陷测试的所有时段中被浮置，并且可以不电连接到第一节点N1。

因此，第一节点电压VTDRV可以取决于在所选字线SEL_WL中是否包括缺陷字线而被选择性地放电，而不管未选字线UNSEL_WL是否有缺陷。检测信号VDET可以指示在所选字线SEL_WL中是否包括缺陷字线。

根据示例实施例，存储器器件200可以在缩小目标字线的范围时，从字线WL1至WLN中检测出缺陷字线。

图7至图8是示出根据示例实施例的存储器器件的操作的图。

图7是示出通过在缩小目标字线的范围时执行多个缺陷测试TEST1、TEST2、TEST3、……来检测缺陷字线WLK的过程。图8是示出存储器器件检测缺陷字线的方法的流程图。

参考图7，可以对存储器器件200中包括的所有字线WL1至WLN执行第一缺陷测试TEST1。如果作为执行第一缺陷测试TEST1的结果，确定在所有字线WL1至WLN中没有缺陷，则对缺陷字线的检测可以终止。另一方面，如果确定字线WL1至WLN中包括缺陷字线，则可以执行额外的缺陷测试。

字线WL1至WLN可以被划分为第一组WL1至WL[N/2]和第二组WL[N/2+1]-WLN。第一组WL1至WL[N/2]和第二组WL[N/2+1]-WLN中的每个组可以具有总数量一半的字线。可以对第一组WL1至WL[N/2]和第二组WL[N/2+1]至WLN中的每个组执行第二缺陷测试TEST2。

在图7的示例中，可以确定第一组WL1至WL[N/2]中包括缺陷字线，并且可以确定第二组WL[N/2+1]至WLN中没有缺陷字线。第二组WL[N/2+1]至WLN可以从缺陷测试的目标字线中被排除，并且第一组WL1至WL[N/2]可以被划分为第一子组WL1至WL[N/4]和第二子组WL[N/4+1]至WL[N/2]。可以对第一子组WL1至WL[N/4]和第二子组WL[N/4+1]至WL[N/2]中的每个组执行第三缺陷测试TEST3。

作为第三缺陷测试TEST3的结果，确定第一子组WL1至WL[N/4]中包括缺陷字线，并且第二子组WL[N/4+1]至WL中没有缺陷字线，第一子组WL1至WL[N/4]可以再次被划分为两个组，并且可以对这两个组执行缺陷测试。缺陷测试可以被重复执行，直到缺陷字线WLK的地址被指定为止。当缺陷字线WLK的地址被指定时，对缺陷字线的检测可以完成。

参考图8，根据示例实施例的对缺陷字线的检测可以从步骤S11开始。

在步骤S11中，可以选择所有的字线WL1至WLN作为目标字线，并且在步骤S12中，可以选择所有的目标字线来执行缺陷测试。例如，控制电路220可以控制行解码器300对所有的字线WL1至WLN执行缺陷测试。

作为执行缺陷测试的结果，可以在步骤S13中确定所选字线中是否包括缺陷字线。

当在所选字线中没有缺陷字线时(步骤S13中的“否”)，可以在步骤S14中输出指示没有缺陷的信号，并且对缺陷字线的检测可以终止。例如，控制电路220可以响应于从行解码器300接收到的具有逻辑低电平的检测信号VDEF，向存储器器件200外部输出指示没有缺陷的信号。

当所选字线中包括缺陷字线时(步骤S13中的“是”)，在步骤S15中，目标字线可以被划分为字线组。然后，在步骤S16中，可以对每个字线组执行缺陷测试。例如，控制电路220可以控制行解码器300将目标字线对半划分为两个字线组，并对字线组中的每个组执行缺陷测试。

作为缺陷测试的结果，字线组中被确定为没有缺陷字线的字线组可以在步骤S17中从目标字线中被排除。

在步骤S18中，可以确定缺陷字线是否已经被指定。

当缺陷字线未被指定时(步骤S18中的“否”)，可以针对目标字线重复执行步骤S15至S18。

当缺陷字线被指定时(步骤S18中的“是”)，可以在步骤S19中输出所指定的缺陷字线的地址，并且对缺陷字线检测的检测可以终止。例如，控制电路220可以向存储器器件200外部输出缺陷字线的地址。

在存储器器件200中，缺陷字线很少出现。根据实现方式，可以忽略存储器器件200中包括两条或更多条缺陷字线的概率。根据示例实施例，二分搜索技术可以用于检测一条缺陷字线。

图9至图10是示出根据示例实施例的存储器器件的操作的图。

图9是示出通过执行基于二分搜索的多个缺陷测试(TEST1、TEST 2、TEST 3……)来检测缺陷字线WLK的过程。图10是示出存储器器件检测缺陷字线的方法的流程图。

参考图9，可以对存储器器件200中包括的所有字线WL1至WLN执行第一缺陷测试TEST1。如果作为第一缺陷测试TEST1的结果，确定在所有字线WL1至WLN中没有缺陷，则对缺陷字线的检测可以终止。另一方面，如果确定字线WL1至WLN中包括缺陷字线，则可以执行额外的缺陷测试。

字线WL1至WLN可以被划分为第一组WL1至WL[N/2]和第二组WL[N/2+1]至WLN。可以对第一组WL1-WL[N/2]执行第二缺陷测试TEST2。在图9的示例中，可以确定在第一组WL1至WL[N/2]中没有缺陷字线。根据示例实施例，可以在不对第二组(WL[N/2+1]-WLN)进行缺陷测试的情况下，确定第二组(WL[N/2+1]-WLN)包括缺陷字线。

第二组WL[N/2+1]至WLN可以被划分为第一子组WL[N/2+1]-WL[3N/4]和第二子组WL[3N/4+1]-WLN。可以对第一子组WL[N/2+1]至WL[3N/4]执行第三缺陷测试TEST3。在图10的示例中，可以确定第一子组WL[N/2+1]至WL[3N/4]中包括缺陷字线。根据示例实施例，可以在不对第二子组WL[3N/4+1]至WLN执行缺陷测试的情况下，确定第二子组WL[3N/4+1]至WLN不包括缺陷字线。第一子组WL[N/2+1]至WL[3N/4]可以再次被划分为两个组，并且可以对两个组中的一个组执行缺陷测试。可以重复执行缺陷测试，直到缺陷字线WLK的地址被指定为止。当缺陷字线WLK的地址被指定时，对缺陷字线的检测可以完成。

参考图10，根据示例实施例的对缺陷字线的检测可以从步骤S21开始。步骤S21、S22、S23和S24可以与图8的步骤S11至S14相同。

当目标字线中包括缺陷字线时(步骤S23中的“是”)，可以在步骤S25中选择目标字线中的一半字线来执行缺陷测试。然后，可以在步骤S26中确定所选字线中是否包括缺陷字线。

如果所选字线中没有缺陷字线(步骤S26中的“否”)，则可以在步骤S27中将目标字线中未被选择的字线确定为新的目标字线，并且可以对新的目标字线重复执行步骤S25。

如果所选字线中存在缺陷字线(步骤S26中的“是”)，则可以在步骤S28中确定缺陷字线是否被指定。

当缺陷字线未被指定时(步骤S28中的“否”)，在步骤S29中，将所选字线确定为新的目标字线，并且可以对新的目标字线重复执行步骤S25。

当缺陷字线被指定时(步骤S28中的“是”)，可以在步骤S30中输出所指定的缺陷字线的地址。

根据示例实施例，由于可以一次对多条字线执行缺陷测试，因此可以在使用二分搜索技术缩小目标字线的范围时检测缺陷字线。因此，可以减少检测缺陷字线的缺陷测试的重复次数。具体地，二分搜索技术的时间复杂度是O(logn)，其可以低于线性搜索技术的时间复杂度O(n)。因此，根据示例实施例，与通过对多条字线中的每一条依次执行缺陷测试来检测缺陷字线所需的时间相比，检测缺陷字线所需的时间大大减少。

如参考图7至图10所述的，可以在缩小目标字线的范围时，从存储器器件200中包括的所有字线WL1-WLN中检测到缺陷字线。然而，实施例不限于此。例如，可以通过将字线WL1至WLN划分为多个组并对多个组中的每个组执行二分搜索来检测缺陷字线。当对所有的字线WL1至WLN执行二分搜索时，可以减少缺陷测试的重复次数，并且当对多个组中的每个组执行二分搜索时，可以减少用于驱动字线的负载。

已经以存储器器件200包括图1至图10中的一个存储器区域210的情况为例描述了示例实施例。然而，实施例不限于此。例如，实施例可以被应用于包括多个存储器单元阵列的存储器器件、或者被应用于包括多个存储器器件的存储器系统。在下文中，将参考图11至图12描述可以对其应用实施例的存储器器件和存储器系统。

图11是示出存储器器件的结构的图。

参考图11，存储器器件200a可以包括多个单位存储器区域210。例如，当存储器器件200a是动态随机访问存储器(DRAM)时，单位存储器区域210可以被定义为存储器体(memory bank)。多个单位存储器区域210中的每一个可以包括存储器单元阵列211、行解码器212、感测放大器电路213、列解码器214等。

存储器器件200a的操作可以由逻辑电路205控制。逻辑电路205将从外部接收到的数据存储在多个单位存储器区域210中的至少一个中，基于从外部接收到的地址信息从多个单位存储器区域210中的至少一个中读取数据，并将其输出到外部。

此外，逻辑电路205可以包括用于向外部设备发送信号和从外部设备接收信号的输入/输出电路。由于多个单位存储器区域210被设置在逻辑电路205的两侧，所以逻辑电路205可以被设置在存储器器件200的中心区域。

根据示例实施例，多个单位存储器区域210中的每一个中包括的行解码器212可以包括彼此并联连接的多个字线驱动器，并且可以包括向多个字线驱动器供应电源电压电平VDD的第一晶体管。行解码器212可以通过导通第一晶体管来一次对多条字线预充电，并且通过在第一晶体管导通时关断多个字线驱动器来一次发展(develop)多条字线。“发展”可以指将多条字线的潜在状态转换成可以感测的值的过程。行解码器212可以通过截止第一晶体管并导通多个字线驱动器来检查多条字线中是否存在缺陷字线。

根据示例实施例，逻辑电路205可以针对每个单位存储器区域210检测缺陷字线。逻辑电路205可以控制单位存储器区域210在缩小目标字线的范围时重复缺陷测试以检测单位存储器区域210的缺陷字线。逻辑电路205可以基于来自单位存储器区域210的缺陷测试的结果来确定单位存储器区域210的缺陷字线。

逻辑电路205可以控制对在其中确定了缺陷字线的单位存储器区域210的修复。例如，逻辑电路205可以屏蔽单位存储器区域210的缺陷字线的地址，并替换该字线，使得冗余字线的地址而不是缺陷字线的地址被访问。

图12是示出根据示例实施例的包括存储器系统的电子系统的图。

电子系统1000可以包括主机系统1100、扩展存储器系统1200和接口1300。

主机系统1100可以包括CPU 1110和主存储器1120，并且还可以包括诸如GPU 1130的异构计算设备。CPU 1110可以处理加载到主存储器1120中的数据。如果CPU 1110必须将数据加载到主存储器1120中，以便在处理大量数据的系统(诸如数据中心)中处理数据，则会出现由于数据传输的瓶颈现象。此外，即使当数据由诸如CPU 1110、GPU 1130等异构计算设备处理时，也可能由于异构计算设备的存储器之间的数据移动出现瓶颈现象。

电子系统1000可以包括可以由CPU 1110、GPU 1130等直接访问的扩展存储器系统1200，从而可以执行异构计算设备之间的高速和高容量数据处理。电子系统1000可以包括允许CPU 1110、GPU 1130等访问扩展存储器系统1200的接口1300。例如，接口1300可以支持基于外围组件互连快速(PCIe)协议的计算快速链路(CXL)协议。

扩展存储器系统1200可以包括扩展控制器1210和多个存储器器件1220。扩展存储器系统1200还可以包括可以由主机系统1100直接访问的缓冲存储器。多个存储器器件1220可以支持高电容扩展存储器系统1200，并且缓冲存储器可以支持高带宽扩展存储器系统1200。

为了以低成本实现支持高电容的扩展存储器系统1200，可以在扩展存储器系统1200中使用其质量在半导体工艺中没有得到充分验证的存储器器件1220。例如，在半导体工艺中，可以检查存储器器件的电特性，并且在扩展存储器系统1200中使用稍微达不到预定检查标准的存储器器件。

扩展存储器系统1200可以以存储卡的形式组装。组装的扩展存储器系统1200中包括的存储器器件1220中可能包括缺陷字线。为了正常使用扩展存储器系统1200，即使在扩展存储器系统1200被组装成成品之后，也在存储器器件1220中检测缺陷字线，并且要求存储器器件1220可以被修复。

根据示例实施例，扩展存储器系统1200可以响应于来自CPU 1110的命令信号检测存储器器件1220的缺陷字线，并修复存储器器件1220。

存储器器件1220中的每一个可以包括参考图3描述的行解码器300。行解码器300可以同时对连接到该行解码器300的多条字线执行缺陷测试。扩展控制器1210可以通过控制对存储器器件1220的缺陷测试来指定存储器器件1220中包括的缺陷字线的地址。扩展控制器1210可以响应于命令信号向CPU 1110提供所指定的缺陷字线的地址。

当CPU 1110获得关于缺陷字线的地址的信息时，CPU 1110可以请求扩展存储器系统1200修复包括缺陷字线的存储器器件1220。扩展存储器系统1200可以响应于包括该请求的控制信号，用冗余字线替换存储器器件1220的缺陷字线，并且可以向CPU 1110提供完成响应。

存储器器件1220中的每一个可以同时对多条字线执行缺陷测试，并且对缺陷字线的检测可以并行地针对存储器器件1220中的每一个执行。根据示例实施例，对于包括多个存储器器件1220的扩展存储器系统1200，可以快速地执行对缺陷字线的检测。此外，即使在扩展存储器系统1200被组装成成品之后，也可以执行缺陷字线检测，并且进一步地，可以修复存储器器件1220。

如上所述，根据示例实施例，行解码器电路可以同时对存储器器件中包括的多条字线执行缺陷测试。

根据示例实施例，存储器器件可以通过对多条字线使用缺陷测试方法来快速地检测缺陷字线。

根据示例实施例，存储器系统可以检测处于完成状态的产品中的缺陷字线，并修复该缺陷字线。

本公开要解决的问题不限于上述问题，并且本领域技术人员将从以下描述中清楚地理解未提及的其他问题。

这里，下侧、下部、下表面等用于表示相对于附图的截面朝向扇出型(fan-out)半导体封装的安装表面的方向，而上侧、上部、上表面等用于表示与该方向相反的方向。然而，这些方向是为了便于解释而定义的，并且权利要求不特别受限于如上所述定义的方向。

说明书中一个组件与另一个组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”在概念上包括物理连接和物理断开。可以理解，当用诸如“第一”和“第二”的术语来指代一个元件时，该元件不受此限制。它们可以仅用于将该元件与其他元件区分开的目的，并且可以不限制元件的顺序或重要性。在一些情况下，第一元件可以被称为第二元件，而不脱离本文阐述的权利要求的范围。类似地，第二元件也可以被称为第一元件。

本文使用的术语“示例实施例”不指代同一示例实施例，而是被提供来强调不同于另一示例实施例的特定特征或特性。然而，本文提供的示例实施例被认为能够通过整体或部分地彼此组合来实现。例如，在特定示例实施例中描述的一个元件，即使未在另一示例实施例中描述，也可以理解为与另一示例实施例相关的描述，除非其中提供了相反或矛盾的描述。

本文使用的术语仅用于描述示例实施例，而不限制本公开。在这种情况下，单数形式包括复数形式，除非在上下文中另有解释。

尽管上面已经示出和描述了示例实施例，但是对于本领域技术人员来说显而易见的是，可以在不脱离由所附权利要求限定的本公开的范围的情况下进行修改和变化。

Claims (20)

1.一种控制多条字线的行解码器电路，所述行解码器电路包括：

电源节点；

第一节点；

第一晶体管，连接到电源节点和第一节点；

多个第二节点，并联连接在第一节点和电力地节点之间，所述多个第二节点中的每一个都连接到多条字线中的对应字线；

多个第二晶体管，连接在第一节点和多个第二节点之间；

多个第三晶体管，连接在多个第二节点和电力地节点之间；

比较器，被配置为基于第一节点的第一电压和参考电压输出检测信号，

其中，在预充电时段中，第一晶体管导通，多个第二晶体管导通，并且多个第三晶体管截止，使得第一节点和多个第二节点被充电，

在发展时段中，第一晶体管维持在导通状态，多个第二晶体管截止，并且多个第二节点中的每一个取决于第一对应字线的电流是否泄漏而以不同的速率放电，以及

在感测时段中，第一晶体管截止，多个第二晶体管导通，并且第一节点根据并联连接的多个第二节点的第二电压电平选择性地放电。

2.根据权利要求1所述的行解码器电路，其中，在感测时段中，具有比电力地节点的第四电压电平高的电平的第三电压电平被施加到多个第二晶体管的栅极。

3.根据权利要求2所述的行解码器电路，其中，被施加到多个第二晶体管的栅极的第三电压电平的上限是基于(Vs-ΔVdef)-Vth>0来确定的，

其中，Vs是第一节点的电压，ΔVdef是被施加到多个第二晶体管的栅极的施加电压，Vth是多个第二晶体管的阈值电压。

4.根据权利要求1所述的行解码器电路，其中，在感测时段中被输入到多个第二晶体管的栅极的第一输入电压的第一电平高于在预充电时段中被输入到多个第二晶体管的栅极的第二输入电压的第二电平。

5.根据权利要求1所述的行解码器电路，其中，多条字线中的缺陷字线的第一放电速率快于多条字线中的非缺陷字线的第二放电速率。

6.根据权利要求5所述的行解码器电路，其中，所述发展时段的长度是基于第一放电速率和第二放电速率来确定的。

7.根据权利要求6所述的行解码器电路，其中，所述发展时段的长度长于缺陷字线放电所花费的第一时间，使得多个第二节点中连接到缺陷字线的第二节点的电压变得小于或等于参考电压，并且

其中，所述发展时段的长度短于非缺陷字线放电所花费的第二时间，使得多个第二节点中连接到非缺陷字线的第二节点的电压变得小于或等于参考电压。

8.根据权利要求1所述的行解码器电路，其中，参考电压的第一电压电平小于电源节点的第二电压电平，并且大于电力地节点的地电压电平。

9.根据权利要求8所述的行解码器电路，其中，随着参考电压的第一电压电平降低，所述感测时段的长度增加。

10.根据权利要求1所述的行解码器电路，其中，第一晶体管和多个第二晶体管是P型晶体管，并且

多个第三晶体管是N型晶体管。

11.一种存储器器件，包括：

存储器单元阵列，包括多个存储器单元；

多条字线，连接到存储器单元阵列；

行解码器，包括电源节点和第一节点之间的开关电路，以及并联连接在第一节点和电力地节点之间且被配置为驱动多条字线的多个字线驱动器；以及

控制电路，被配置为通过对多条字线中的至少一条所选字线预充电，关断与所述至少一条所选字线相对应的至少一个所选字线驱动器以浮置所述至少一条所选字线，以及导通所述至少一个所选字线驱动器并确定第一节点是否被放电，来对所述至少一条所选字线执行缺陷测试，

其中，控制电路还被配置为通过在改变多条字线中的所述至少一条所选字线的范围时重复执行缺陷测试来检测缺陷字线。

12.根据权利要求11所述的存储器器件，其中，控制电路还被配置为基于二分搜索技术来改变所述至少一条所选字线的范围。

13.根据权利要求11所述的存储器器件，其中，控制电路还被配置为基于确定缺陷字线被包括在所述至少一条所选字线中，执行将至少一条所选字线划分为字线组的操作，并且对字线组中的每一个执行缺陷测试，直到缺陷字线的地址被指定为止。

14.根据权利要求13所述的存储器器件，其中，控制电路还被配置为基于确定所述至少一条所选字线中没有缺陷字线，从缺陷测试的目标中排除所述至少一条所选字线。

15.根据权利要求13所述的存储器器件，其中，控制电路还被配置为向外部输出所指定的缺陷字线的地址。

16.根据权利要求11所述的存储器器件，其中，控制电路还被配置为通过将多条字线划分为多个字线组，并对多个字线组中的每一个执行二分搜索来检测缺陷字线。

17.根据权利要求11所述的存储器器件，其中，控制电路还被配置为在执行缺陷测试的时段期间，关断连接到多条字线中的至少一条未选字线的至少一个未选字线驱动器。

18.一种存储器系统，包括：

多个存储器器件，包括多条主字线和冗余字线，所述多个存储器器件被配置为通过对多条主字线中的至少一条所选字线预充电，关断与所述至少一条所选字线相对应的至少一个所选字线驱动器以浮置所述至少一条所选字线，以及确定所述至少一条所选字线中是否存在放电的所选字线，来对所述至少一条所选字线执行缺陷测试；以及

控制器，被配置为基于来自主机的命令信号控制多个存储器器件执行缺陷测试，并基于缺陷测试的结果将缺陷字线的地址输出到主机。

19.根据权利要求18所述的存储器系统，其中，控制器还被配置为用冗余字线替换缺陷字线。

20.根据权利要求18所述的存储器系统，其中，控制器还被配置为基于计算快速链路(CXL)协议向主机发送信号和从主机接收信号。