KR20230168093A - 로우 디코더 회로, 메모리 장치 및 메모리 시스템 - Google Patents

로우 디코더 회로, 메모리 장치 및 메모리 시스템 Download PDF

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KR20230168093A
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고준영
박정민
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Abstract

복수의 워드 라인들을 제어하는 로우 디코더 회로는, 전원공급 노드와 제1 노드 사이에 연결되는 제1 트랜지스터; 상기 제1 노드와 전원접지 노드 사이에 병렬로 연결되고, 각각이 상기 복수의 워드 라인들 중 대응 워드 라인에 연결되는 복수의 제2 노드들; 상기 제1 노드와 상기 복수의 제2 노드들 사이에 연결되는 복수의 제2 트랜지스터들; 상기 복수의 제2 노드들과 전원접지 노드 사이에 연결되는 복수의 제3 트랜지스터들; 및 상기 제1 노드의 전압과 기준 전압을 입력으로 하여 검출 신호를 출력하는 비교기를 포함하며, 프리차지 구간에 상기 제1 트랜지스터가 턴온 되고, 상기 제2 트랜지스터들이 턴온 되고, 상기 제3 트랜지스터들이 턴오프 됨으로써 상기 제1 노드 및 상기 복수의 제2 노드들이 차지(charge)되고, 디벨롭 구간에 상기 제1 트랜지스터는 턴온 상태를 유지하고, 상기 복수의 제2 트랜지스터들이 턴오프 되며, 상기 제2 노드들 각각은 상기 대응 워드 라인의 누설 여부에 따라 다른 속도로 디스차지되며, 센싱 구간에 상기 제1 트랜지스터가 턴오프 되고, 상기 복수의 제2 트랜지스터들이 턴온 되며, 상기 디스차지된 제2 노드들의 전압 레벨에 따라 상기 제1 노드가 선택적으로 디스차지된다.

Description

로우 디코더 회로, 메모리 장치 및 메모리 시스템{ROW DECODER CIRCUIT, MEMORY DEVICE AND MEMORY SYSTEM}
본 발명은 로우 디코더 회로, 이를 포함하는 메모리 장치 및 메모리 시스템에 관한 것이다.
DRAM(Dynamic Random Access Memory)와 같은 동적 메모리 장치는 데이터를 전하의 형태로 저장한다. 메모리 장치는 데이터를 저장하는 메모리 셀들, 상기 메모리 셀들을 구동하기 위한 워드 라인들, 및 상기 메모리 셀들에 데이터를 입출력하기 위한 비트 라인들을 포함할 수 있다.
메모리 장치의 제조 공정상의 문제로 워드 라인들에 결함(defect)이 발생할 수 있으며, 결함 워드 라인에서는 누설 전류가 발생할 수 있다. 상기 누설 전류는 메모리 장치의 대기전력을 증가시키고, 메모리 장치의 오동작을 유발할 수 있다.
본 발명은 메모리 장치에 포함되는 다수의 워드 라인들의 결함 검사를 신속하게 수행할 수 있는 로우 디코더 회로를 제공하고자 한다.
본 발명은 다수의 워드 라인들로부터 결함 워드 라인을 신속하게 검출할 수 있는 메모리 장치를 제공하고자 한다.
본 발명은 완제품 상태에서 결함 워드 라인을 검출하고, 결함 워드 라인을 리페어할 수 있는 메모리 시스템을 제공하고자 한다.
본 발명의 실시 예에 따르면, 복수의 워드 라인들을 제어하는 로우 디코더 회로는, 전원공급 노드와 제1 노드 사이에 연결되는 제1 트랜지스터; 상기 제1 노드와 전원접지 노드 사이에 병렬로 연결되고, 각각이 상기 복수의 워드 라인들 중 대응 워드 라인에 연결되는 복수의 제2 노드들; 상기 제1 노드와 상기 복수의 제2 노드들 사이에 연결되는 복수의 제2 트랜지스터들; 상기 복수의 제2 노드들과 전원접지 노드 사이에 연결되는 복수의 제3 트랜지스터들; 및 상기 제1 노드의 전압과 기준 전압을 입력으로 하여 검출 신호를 출력하는 비교기를 포함하며, 프리차지 구간에 상기 제1 트랜지스터가 턴온 되고, 상기 제2 트랜지스터들이 턴온 되고, 상기 제3 트랜지스터들이 턴오프 됨으로써 상기 제1 노드 및 상기 복수의 제2 노드들이 차지(charge)되고, 디벨롭 구간에 상기 제1 트랜지스터는 턴온 상태를 유지하고, 상기 복수의 제2 트랜지스터들이 턴오프 되며, 상기 제2 노드들 각각은 상기 대응 워드 라인의 누설 여부에 따라 다른 속도로 디스차지되며, 센싱 구간에 상기 제1 트랜지스터가 턴오프 되고, 상기 복수의 제2 트랜지스터들이 턴온 되며, 상기 디스차지된 제2 노드들의 전압 레벨에 따라 상기 제1 노드가 선택적으로 디스차지된다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이에 연결되는 복수의 워드 라인들; 전원공급 노드와 제1 노드 사이의 스위치 회로, 및 상기 제1 노드와 전원접지 노드 사이에 병렬로 연결되고 상기 복수의 워드 라인들을 구동하는 복수의 워드 라인 드라이버들을 포함하는 로우 디코더; 및 상기 복수의 워드 라인들 중 하나 이상의 선택 워드 라인을 프리차지 시키고, 상기 하나 이상의 선택 워드 라인에 대응하는 하나 이상의 선택 워드 라인 드라이버를 턴오프 함으로써 상기 하나 이상의 선택 워드 라인을 플로팅 시키며, 상기 하나 이상의 선택 워드라인 드라이버를 턴온 하고 상기 제1 노드가 디스차지되는지 여부를 판단함으로써 상기 하나 이상의 선택 워드 라인에 대한 결함 검사를 수행하는 제어 회로를 포함하며, 상기 제어 회로는 상기 복수의 워드 라인들 중 상기 하나 이상의 선택 워드 라인의 범위를 변경하면서 상기 결함 검사를 반복 수행함으로써 결함 워드 라인을 검출한다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메인 워드 라인들 및 리던던시 워드 라인을 포함하고, 상기 복수의 메인 워드 라인들 중 하나 이상의 선택 워드 라인을 프리차지하고, 상기 하나 이상의 선택 워드 라인에 대응하는 하나 이상의 선택 워드 라인 드라이버를 턴오프 함으로써 상기 하나 이상의 선택 워드 라인을 플로팅 시키며, 상기 하나 이상의 선택 워드 라인 중 플로팅된 선택 워드 라인이 있는지 여부를 판단함으로써 상기 하나 이상의 선택 워드 라인에 대한 결함 검사를 수행하는 복수의 메모리 장치들; 및 호스트로부터의 명령 신호에 응하여 상기 복수의 메모리 장치들이 상기 결함 검사를 수행하도록 제어하고, 상기 결함 검사의 결과에 따라 결함 워드 라인의 어드레스를 상기 호스트로 출력하는 컨트롤러를 포함한다.
본 발명의 실시 예에 따르면, 로우 디코더 회로는 메모리 장치에 포함되는 다수의 워드 라인들을 대상으로 한꺼번에 결함 검사를 수행할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치는 다수의 워드 라인들을 대상으로 하는 결함 검사 방법을 이용하여 결함 워드 라인을 신속하게 검출할 수 있다.
본 발명의 실시 예에 따르면, 메모리 시스템은 완제품 상태에서 결함 워드 라인을 검출하고, 결함 워드 라인을 리페어할 수 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 메모리 장치의 구조를 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 로우 디코더의 구조를 나타내는 도면이다.
도 4는 본 발명의 실시 예에 따른 로우 디코더의 신호도이다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 로우 디코더의 동작을 설명하기 위한 도면들이다.
도 6은 본 발명의 실시 예에 따른 로우 디코더의 신호도이다.
도 7 내지 도 8은 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 9 내지 도 10은 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 11은 메모리 장치의 구조를 나타내는 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치들을 포함하는 시스템을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다.
도 1 및 도 2는 메모리 장치의 구조를 나타내는 도면이다.
도 1을 참조하면, 메모리 장치(200)는 메모리 영역(210) 및 제어 회로(220)를 포함할 수 있다.
메모리 영역(210)은 메모리 셀 어레이(211), 로우 디코더(212), 센스 앰프(213) 및 컬럼 디코더(214)를 포함할 수 있다. 제어 회로(220)는 메모리 영역(210)에 포함되는 메모리 셀 어레이(211), 로우 디코더(212), 센스 앰프(213) 및 컬럼 디코더(214)의 전반적인 동작을 제어할 수 있다.
제어 회로(220)는 외부 장치로부터 제공되는 커맨드(CMD), 어드레스(ADDR) 및 클럭 신호(CK)를 버퍼링할 수 있다. 그리고, 제어 회로(220)는 버퍼링된 커맨드(CMD) 및 어드레스(ADDR)를 메모리 영역(210)로 제공하고, 버퍼링된 클럭 신호(CK)를 메모리 영역(210)의 동작을 제어하기 위한 출력 클럭 신호(QCK)로서 메모리 영역(210)으로 제공할 수 있다.
도 2를 참조하면, 메모리 셀 어레이(211)는 복수의 비트 라인들(BL)과 복수의 워드 라인들(WL)에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 반도체 장치(200)가 DRAM(Dynamic Random Access Memory)와 같은 휘발성 메모리인 경우, 복수의 메모리 셀들(MC) 각각은 셀 스위치(TR)와 셀 커패시터(CC)를 포함할 수 있다.
반도체 장치(200)는 셀 스위치(TR)를 턴온 시키고, 셀 커패시터(CC)를 충전 또는 방전시킴으로써 복수의 메모리 셀들(MC) 각각에 데이터를 저장할 수 있으며, 셀 스위치(TR)를 턴-온시키고 셀 커패시터(CC)의 전압을 측정함으로써 복수의 메모리 셀들(MC) 각각에 저장된 데이터를 읽어올 수 있다.
구현에 따라, 복수의 워드 라인들(WL)은 메인 워드 라인들 및 리던던시 워드 라인을 포함할 수 있다. 리던던시 워드 라인은, 메인 워드 라인들 중에 결함 워드 라인이 검출된 경우 상기 결함 워드 라인을 대체할 수 있다.
다시 도 1을 참조하면, 메모리 셀 어레이(211)는 워드 라인들을 통해 로우 디코더(212)에 연결될 수 있고, 비트 라인들을 통해 센스 앰프(213)에 연결될 수 있다.
로우 디코더(212)는 로우 어드레스(X-ADDR)에 응하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있다. 예를 들어, 로우 디코더(212)는 라이트(write) 동작 및 리드(read) 동작을 위해 선택 워드 라인을 턴온 시킬 수 있다.
센스 앰프(213)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 라이트 동작 시 센스 앰프(213)는 선택된 비트 라인으로 라이트될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 그리고, 리드 동작 시 센스 앰프(213)는 선택된 비트 라인의 전류 또는 전압을 증폭시킴으로써 메모리 셀에 저장된 데이터를 감지할 수 있다. 컬럼 디코더(214)는 컬럼 어드레스(Y-ADDR)에 응하여 센스 앰프(213)를 제어할 수 있다.
한편, 메모리 장치(200)의 제조 공정상의 문제로 워드 라인들(WL)에 결함(defect)이 발생할 수 있으며, 결함 워드 라인에서는 누설 전류가 발생할 수 있다. 상기 누설 전류는 메모리 장치(200)의 대기전력을 증가시키고, 메모리 장치의 오동작을 유발할 수 있다. 만약 메모리 장치(200)의 결함 워드 라인을 검출할 수 있다면, 상기 결함 워드 라인을 리던던시 워드 라인으로 대체하는 등의 리페어(repair)가 수행됨으로써 메모리 장치(200)를 정상적으로 사용할 수 있게 된다.
메모리 장치(200)의 고용량화 추세에 따라 메모리 장치(200)는 다수의 워드 라인들(WL), 예를 들어 수천 개의 워드 라인들(WL)을 포함할 수 있다. 만약 다수의 워드 라인들(WL) 각각에 대해 순차적으로 누설 전류 발생 여부를 검출함으로써 결함 워드 라인을 검출해야 한다면, 결함 워드 라인 검출을 위한 시간이 길어질 수 있다. 따라서, 다수의 워드 라인들(WL)에 대해 신속하게 결함 검사를 수행할 수 있을 것이 요구된다.
도 3은 본 발명의 실시 예에 따른 로우 디코더의 구조를 나타내는 도면이다.
도 3의 로우 디코더(300)는 도 1을 참조하여 설명된 로우 디코더(212)에 대응할 수 있다.
로우 디코더(300)는 워드 라인 테스터(310) 및 복수의 워드 라인 드라이버들(320)을 포함할 수 있다.
워드 라인 테스터(310)는 전원공급 노드(VDD)와 제1 노드(N1) 사이에 연결되는 제1 트랜지스터(T1), 및 제1 노드(N1)의 전압과 기준 전압(VREF)을 비교한 결과를 검출 신호(VDET)로서 출력하는 비교기(COMP)를 포함할 수 있다. 제1 트랜지스터(T1)는 P타입 트랜지스터로서, 프리차지 신호(VPRE)에 의해 턴온 또는 턴오프될 수 있다. 제1 트랜지스터(T1)가 턴온 되면, 복수의 워드 라인 드라이버들(320)로 전원 전압이 공급될 수 있다.
복수의 워드 라인 드라이버들(320)은 복수의 워드 라인들(WL1-WLN)을 구동할 수 있다. 복수의 워드 라인 드라이버들(320)은 제1 노드(N1)와 전원접지 노드에 병렬로 연결되고, 각각이 복수의 워드 라인들(WL1-WLN) 중 대응 워드 라인에 연결되는 복수의 제2 노드들(N21-N2N)을 가질 수 있다. 그리고, 복수의 워드 라인 드라이버들(320)은 제1 노드(N1)와 복수의 제2 노드들(N21-N2N) 사이에 연결되는 복수의 제2 트랜지스터들(T21-T2N)과, 복수의 제2 노드들(N21-N2N)과 전원접지 노드 사이에 연결되는 복수의 제3 트랜지스터들(T31-T3N)을 포함할 수 있다.
복수의 제2 트랜지스터들(T21-T2N)은 P타입 트랜지스터로서, 제1 구동 제어 신호들(XDWL1-XDWLN)에 의해 제어될 수 있다. 복수의 제3 트랜지스터들(T31-T3N)은 N타입 트랜지스터로서, 제2 구동 제어 신호들(BXDWL1-BXDWLN)에 의해 제어될 수 있다.
제1 트랜지스터(T1)가 턴온된 상태에서, 복수의 제2 트랜지스터들(T21-T2N)은 복수의 워드 라인들(WL1-WLN)을 활성화할 수 있으며, 복수의 제3 트랜지스터들(T31-T3N)은 복수의 워드 라인들(WL1-WLN)을 비활성화할 수 있다. 제1 워드 라인(WL1)을 구동하는 경우를 예로 들면, 제1 및 제2 구동 제어 신호(XDWL1, BXDWL1)에 로직 로우 신호가 인가됨으로써 제2 트랜지스터(T21)가 턴온 되고, 제3 트랜지스터(T31)가 턴오프 되면 제1 워드 라인(WL1)은 제1 노드 전압(VTDRV)으로 차지(charge)될 수 있다. 반대로, 제1 및 제2 구동 제어 신호(XDWL1, BXDWL1)에 로직 하이 신호가 인가됨으로써 제2 트랜지스터(T21)가 턴오프 되고, 제3 트랜지스터(T31)가 턴온 되면 제1 워드 라인(WL1)은 전원접지 노드에 연결되어 디스차지(discharge)될 수 있다.
본 발명의 실시 예에 따른 로우 디코더(300)는 복수의 워드 라인들(WL1-WLN)을 동시에 구동함으로써 워드 라인의 결함 검사를 수행할 수 있다. 이하에서, 도 4 내지 도 5c를 참조하여 본 발명의 실시 예에 따른 로우 디코더(300)의 워드 라인 결함 검사 방법이 자세히 설명된다.
도 4는 본 발명의 실시 예에 따른 로우 디코더의 신호도이다. 도 5a 내지 도 5c는 본 발명의 실시 예에 따른 로우 디코더의 동작을 설명하기 위한 도면들이다.
도 4를 참조하면, 로우 디코더(300)는 프리차지 구간, 디벨롭 구간, 센싱 구간에 걸쳐서 워드 라인의 결함 검사를 수행할 수 있다.
프리차지 구간에서, 프리차지 신호(VPRE)이 로직 로우 상태로 천이되고, 모든 제1 구동 신호들(XDWL1-XDWLN)과 제2 구동 신호들(BXDWL1-BXDWLN) 또한 로직 로우 상태로 천이될 수 있다.
도 4와 도 5a를 함께 참조하면, 프리차지 구간에서 제1 트랜지스터(T1)가 턴온될 수 있으며, 제1 노드(N1)가 전원 전압(VDD)으로 프리차지될 수 있다. 그리고, 제2 트랜지스터들(T21-T2N)이 턴온 되고 제3 트랜지스터들(T31-T3N)이 턴오프 됨에 따라 워드 라인들(WL1-WLN)도 전원 전압(VDD)으로 프리차지될 수 있다.
일정한 레벨을 갖는 기준 전압(VREF)이 비교기(COMP)에 인가될 수 있다. 기준 전압(VREF)은 전원 전압(VDD)보다 낮고, 접지 전압보다 높은 레벨을 가질 수 있다. 프리차지 구간에서 제1 노드 전압(VTDRV)과 기준 전압(VREF)의 비교 결과에 따라 검출 전압(VDET)은 로직 로우 상태를 가질 수 있다.
디벨롭 구간에서, 제1 구동 신호들(XDWL1-XDWLN)이 로직 로우 상태에서 로직 하이 상태로 천이될 수 있다. 한편, 프리차지 신호(VPRE)와 제2 구동 신호들(BXDWL1-BXDWLN)은 로직 로우 상태를 유지할 수 있다.
도 4와 도 5b를 함께 참조하면, 제2 트랜지스터들(T21-T2N)이 턴오프 되고, 제3 트랜지스터들(T31-T3N)이 턴오프 상태를 유지하므로 워드 라인들(WL1-WLN)은 플로팅될 수 있다. 플로팅된 워드 라인들(WL1-WLN) 각각은, 결함이 있는지 여부에 따라 다른 속도로 디스차지될 수 있다.
예를 들어, 정상 워드 라인에도 미미한 수준의 자연 누설 전류가 발생할 수 있다. 그러나, 결함 워드 라인에는 상기 자연 누설 전류의 수백 배 내지 수천 배 정도의 누설 전류가 발생할 수 있다. 결함 워드 라인이 완전히 디스차지되고, 상기 결함 워드 라인이 접지 전압을 갖는 경우에도, 정상 워드 라인은 전원 전압(VDD)에 가깝게 유지될 수 있다.
한편, 디벨롭 구간의 길이는 결함 워드 라인이 디스차지되는 속도와 정상 워드 라인이 디스차지되는 속도에 기초하여 결정될 수 있다. 예를 들어, 상기 디벨롭 구간의 길이는 결함 워드 라인의 전압이 정해진 레벨 이하로 디스차지되는 시간보다 길고, 정상 워드 라인의 전압이 정해진 레벨 이하로 디스차지되는 시간보다는 짧을 수 있다. 결함 워드 라인과 정상 워드 라인이 디스차지되는 시간은 상기 결함 워드 라인과 상기 정상 워드 라인의 저항값, 기생 커패시턴스, 상기 정해진 레벨 등을 고려하여 결정될 수 있다. 상기 정해진 레벨은 임의로 선택될 수 있으며, 예를 들어 기준 전압(VREF) 레벨이 선택될 수 있다.
디벨롭 구간에서, 제1 트랜지스터(T1)는 턴온 상태를 유지하므로, 제1 노드 전압(VTDRV)은 프리차지 상태를 유지할 수 있다. 검출 전압(VDET) 또한 로직 로우 상태를 유지할 수 있다.
센싱 구간에서, 프리차지 신호(VPRE)가 로직 로우 상태에서 로직 하이 상태로 천이될 수 있다. 그리고, 제1 구동 신호들(XDWL1-XDWLN)은 로직 로우 상태로 천이될 수 있다. 도 4 및 도 5c를 함께 참조하면, 제1 트랜지스터(T1)가 턴오프 되므로, 제1 노드 전압(VTDRV)은 플로팅될 수 있다. 그리고, 제2 트랜지스터들(T21-T2N)은 턴온 될 수 있다. 만약 모든 워드 라인들(WL1-WLN)이 정상 워드 라인인 경우, 제1 노드(N1)와 제2 노드들(N21-N2N)의 전압 차이는 '0'에 가까울 수 있다. 따라서, 제2 트랜지스터들(T21-T2N) 각각으로 전류가 거의 흐르지 않을 수 있다.
반면에, 워드 라인들(WL1-WLN) 중 하나라도 결함 워드 라인인 경우, 상기 결함 워드 라인에 연결된 제2 노드의 전압이 접지 레벨에 가까울 수 있다. 따라서, 제1 노드(N1)와 결함 워드 라인에 연결된 제2 노드의 전압 차이가 전원 레벨(VDD)에 가까울 수 있으며, 상기 결함 워드 라인에 연결된 제2 트랜지스터를 통해 전류가 흐를 수 있다.
본 발명의 실시 예에 따르면, 제1 구동 신호들(XDWL1-XDWLN)은 프리차지 구간에서의 신호 레벨보다 정해진 레벨(△Vdef)만큼 높은 레벨을 가질 수 있다. 예를 들어, 제1 구동 신호들(XDWL1-XDWLN)이 접지 레벨보다 정해진 레벨(△Vdef)만큼 높은 레벨을 가질 수 있다. 한편, 정해진 레벨(△Vdef)의 상한은 아래 [수학식 1]에 따라 결정될 수 있다.
[수학식 1]
(Vs-△Vdef)-Vth>0
여기서 Vs는 상기 제1 노드의 전압이고, Vth는 상기 제2 트랜지스터들의 문턱전압일 수 있다.
제1 구동 신호들(XDWL1-XDWLN)이 정해진 레벨(△Vdef)만큼 높은 레벨을 갖는 경우 제2 트랜지스터들(T21-T2N)의 소스와 드레인 간의 채널이 약하게 형성될 수 있다. 채널이 약하게 형성된 경우라도, 제1 노드(N1)와 제2 노드들(N21-N2N)의 전압 차이가 전원 레벨 수준이라면 제2 트랜지스터를 통해 전류가 원활하게 흐를 수 있다. 반면에, 제1 노드(N1)와 제2 노드들(N21-N2N)의 전압 차이가 '0'에 가까운 경우, 제2 트랜지스터의 전류의 누설이 강하게 차단될 수 있다. 결과적으로, 워드 라인들(WL1-WLN) 중에 결함 워드 라인이 있는 경우와, 결함 워드 라인이 없는 경우의 전류 차이가 증폭될 수 있다.
모든 워드 라인들(WL1-WLN)이 정상 워드 라인인 경우, 제2 노드들(N21-N2N)로 전류가 거의 흐르지 않으므로, 제1 노드 전압(VTDRV)은 전원 레벨(VDD)로 유지될 수 있다. 제1 노드 전압(VTDRV)과 기준 전압(VREF)의 비교 결과에 따라, 검출 전압(VDET)은 로직 로우 상태로 유지될 수 있다.
반면에, 워드 라인들(WL1-WLN) 중 결함 워드 라인이 하나라도 포함된 경우, 제1 노드 전압(VTDRV)은 접지 레벨로 디스차지될 수 있으며, 제1 노드 전압(VTDRV)과 기준 전압(VREF)의 비교 결과에 따라 검출 전압(VDET)은 로직 하이 상태로 천이할 수 있다.
한편, 기준 전압(VREF)의 레벨은 전원 전압(VDD)과 접지 전압의 사이에서, 구현에 따라 다양하게 선택될 수 있다. 예를 들어, 기준 전압(VREF)의 레벨이 높을수록 디스차지되는 제1 노드 전압(VTDRV)이 신속하게 검출될 수 있으며, 센싱 시간이 단축될 수 있다. 반면에, 기준 전압(VREF)의 레벨이 낮을수록 센싱 시간이 길어질 수 있지만, 결함 검사의 정확도가 개선될 수 있다.
로우 디코더(300)는 검출 전압(VDET)을 외부로 출력할 수 있으며, 도 1을 참조하여 설명된 제어 회로(220)와 같은 외부 회로는 로우 디코더(300)로부터 출력된 검출 전압(VDET)에 기초하여 워드 라인들(WL1-WLN)이 결함 워드 라인을 포함하는지 여부를 판단할 수 있다.
도 4 내지 도 5c를 참조하여 설명된 본 발명의 실시 예에 따르면, 로우 디코더(300)는 모든 워드 라인들(WL1-WLN)을 대상으로 결함 검사를 수행함으로써 워드 라인들(WL1-WLN) 중에 결함 워드 라인이 있는지 여부를 판단할 수 있다. 한편, 메모리 장치가 워드 라인들(WL1-WLN) 중 어느 워드 라인이 결함 워드 라인인지를 검출해야 하는 경우가 있다.
본 발명의 실시 예에 따르면, 로우 디코더(300)는 결함 검사의 대상이 되는 타겟 워드 라인들의 범위를 조정함으로써 워드 라인들(WL1-WLN) 중 타겟 워드 라인들에 대해서만 결함 검사를 수행할 수도 있다. 로우 디코더(300)는 제어 회로(220)의 제어에 기초하여 타겟 워드 라인들의 범위를 좁혀가면서 결함 검사를 반복 수행함으로써 결함 워드 라인을 검출할 수 있다. 이하에서, 도 6 내지 도 11을 참조하여 본 발명의 실시 예에 따라 메모리 장치가 결함 워드 라인을 검출하는 방법이 자세히 설명된다.
도 6은 본 발명의 실시 예에 따른 로우 디코더의 신호도이다.
도 6을 참조하면, 로우 디코더(300)는 도 4를 참조하여 설명된 것과 마찬가지로 프리차지 구간, 디벨롭 구간, 센싱 구간에 걸쳐서 워드 라인의 결함 검사를 수행할 수 있다. 이하에서는, 도 4의 워드 라인의 결함 검사 방법과의 차이점을 중심으로 본 발명의 실시 예에 따른 워드 라인의 결함 검사 방법이 설명된다.
본 발명의 실시 예에 따르면, 로우 디코더(300)는 워드 라인들(WL1-WLN) 중 선택된 워드 라인들(SEL_WL)에 대해서만 결함 검사를 수행할 수 있다. 즉, 선택된 워드 라인들(SEL_WL) 중에 결함 워드 라인이 포함되는지 여부가 검사될 수 있다.
선택된 워드 라인들(SEL_WL)에 연결된 제2 트랜지스터에는 선택 구동 제어 신호(SEL_XDWL)가 인가될 수 있다. 선택 구동 제어 신호(SEL_XDWL)는 프리차지 구간, 디벨롭 구간 및 센싱 구간에서 도 4를 참조하여 설명된 제1 제어 신호(XDWL1-XDWLN)와 동일할 수 있다. 선택 워드 라인들(SEL_WL)은 선택 구동 제어 신호(SEL_XDWL)에 응하여 도 4를 참조하여 설명된 워드 라인들(WL1-WLN)과 동일한 방식으로 구동될 수 있다.
반면에, 비선택된 워드 라인들(UNSEL_WL)에 연결된 제2 트랜지스터에는 비선택 구동 제어 신호(UNSEL_XDWL)가 인가될 수 있다. 비선택 구동 제어 신호(SEL_XDWL)는 프리차지 구간, 디벨롭 구간 및 센싱 구간에서 로직 하이 상태를 유지할 수 있다. 비선택된 워드 라인들(UNSEL_WL)은 결함 검사를 수행하기 위한 모든 구간에서 플로팅되어 제1 노드(N1)와는 전기적으로 연결되지 않을 수 있다.
결과적으로, 제1 노드 전압(VTDRV)은 비선택된 워드 라인들(UNSEL_WL)의 결함 여부와는 관계없이, 선택된 워드 라인들(SEL_WL)에 결함 워드 라인이 포함되었는지 여부에 따라 선택적으로 디스차지될 수 있다. 그리고, 검출 신호(VDET)는 선택된 워드 라인들(SEL_WL)에 결함 워드 라인이 포함되었는지 여부를 나타낼 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(200)는 타겟 워드 라인의 범위를 좁혀 가면서 워드 라인들(WL1-WLN) 중에서 결함 워드 라인을 검출할 수 있다.
도 7 내지 도 8은 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 7은 타겟 워드 라인들의 범위를 좁혀 가면서 복수 회의 결함 검사(TEST1, TEST2, TEST3, ??)를 수행함으로써 결함 워드 라인(WLK)을 검출하는 과정을 나타내는 도면이다. 도 8은 메모리 장치가 결함 워드 라인을 검출하는 방법을 나타내는 흐름도이다.
도 7을 참조하면, 메모리 장치(200)에 포함된 모든 워드 라인들(WL1-WLN)에 대해 제1 결함 검사(TEST1)가 수행될 수 있다. 제1 결함 검사(TEST1)의 수행 결과 모든 워드 라인들(WL1-WLN)에 결함이 없다고 판단되면, 결함 워드 라인 검출이 종료될 수 있다. 반면에, 워드 라인들(WL1-WLN)에 결함 워드 라인이 포함된 것으로 판단되면, 추가적인 결함 검사가 수행될 수 있다.
워드 라인들(WL1-WLN)은 제1 그룹(WL1-WL[N/2]) 및 제2 그룹(WL[N/2+1]-WLN)으로 나누어질 수 있다. 제1 그룹(WL1-WL[N/2]) 및 제2 그룹(WL[N/2+1]-WLN)은 각각 전체 워드 라인들 개수의 절반의 워드 라인들을 가질 수 있다. 제2 결함 검사(TEST2)는 제1 그룹(WL1-WL[N/2]) 및 제2 그룹(WL[N/2+1]-WLN) 각각에 대해 수행될 수 있다.
도 7의 예에서, 제1 그룹(WL1-WL[N/2])에 결함 워드 라인이 포함된 것으로 판단되고, 제2 그룹(WL[N/2+1]-WLN)에는 결함 워드 라인이 없는 것으로 판단될 수 있다. 제2 그룹(WL[N/2+1]-WLN)은 결함 검사의 타겟 워드 라인에서 제외될 수 있으며, 제1 그룹(WL1-WL[N/2])은 제1 서브 그룹(WL1-WL[N/4]) 및 제2 서브 그룹(WL[N/4+1]-WL[N/2])으로 나누어질 수 있다. 제3 결함 검사(TEST3)는 제1 서브 그룹(WL1-WL[N/4]) 및 제2 서브 그룹(WL[N/4+1]-WL[N/2]) 각각에 대해 수행될 수 있다.
제3 결함 검사(TEST3) 결과, 제1 서브 그룹(WL1-WL[N/4])에는 결함 워드 라인이 포함된 것으로 판단되고, 제2 서브 그룹(WL[N/4+1]-WL[N/2])에는 결함 워드 라인이 없는 것으로 판단되는 경우, 제1 서브 그룹(WL1-WL[N/4])이 다시 두 그룹으로 나누어져서 결함 검사가 수행될 수 있다. 결함 검사는, 결함 워드 라인(WLK)의 어드레스가 특정될 때까지 반복 수행될 수 있다. 결함 워드 라인(WLK)의 어드레스가 특정되면, 결함 워드 라인 검출이 완료될 수 있다.
도 8을 참조하면, 본 발명의 실시 예에 따른 결함 워드 라인의 검출은 단계 S11로부터 시작될 수 있다.
단계 S11에서, 모든 워드 라인들(WL1-WLN)이 타겟 워드 라인들로 선택되고, 단계 S12에서, 타겟 워드 라인들 전부가 선택되어 결함 검사가 수행될 수 있다. 예를 들어, 제어 회로(220)는 로우 디코더(300)가 모든 워드 라인들(WL1-WLN)에 대해 결함 검사를 수행하도록 제어할 수 있다.
상기 결함 검사 수행 결과, 단계 S13에서 선택된 워드 라인들 중에 결함 워드 라인이 포함되는지 여부가 판단될 수 있다.
선택된 워드 라인들 중에 결함 워드 라인이 없는 경우(단계 S13에서, "아니오"), 단계 S14에서 결함 없음을 나타내는 신호가 출력될 수 있으며, 결함 워드 라인 검출이 종료될 수 있다. 예를 들어, 제어 회로(220)는 로우 디코더(300)로부터 수신된 로직 로우 레벨을 갖는 검출 신호(VDEF)에 응하여 메모리 장치(200)의 외부로 결함 없음을 나타내는 신호를 출력할 수 있다.
선택된 워드 라인들 중에 결함 워드 라인이 포함된 경우(단계 S13에서, "예"), 단계 S15에서 타겟 워드 라인들이 워드 라인 그룹들로 분할될 수 있다. 그리고, 단계 S16에서, 워드 라인 그룹들 각각에 대해 결함 검사가 수행될 수 있다. 예를 들어, 제어 회로(220)는 타겟 워드 라인들을 절반씩 2개의 워드 라인 그룹들로 분할하고, 워드 라인 그룹들 각각에 대해 결함 검사가 수행되도록 로우 디코더(300)를 제어할 수 있다.
결함 검사 결과 워드 라인 그룹들 중 결함 워드 라인이 없는 것으로 판단되는 워드 라인 그룹들은, 단계 S17에서 상기 타겟 워드 라인에서 제외될 수 있다.
단계 S18에서, 결함 워드 라인이 특정되었는지 여부가 결정될 수 있다.
결함 워드 라인이 특정되지 않은 경우(단계 S18에서, "아니오"), 타겟 워드 라인들에 대해 단계 S15 내지 단계 S18이 반복 수행될 수 있다.
결함 워드 라인이 특정된 경우(단계 S18에서, "예"), 단계 S19에서 특정된 결함 워드 라인의 어드레스가 출력될 수 있으며, 결함 워드 라인 검출이 종료될 수 있다. 예를 들어, 제어 회로(220)가 메모리 장치(200) 외부로 결함 워드 라인의 어드레스를 출력할 수 있다.
한편, 반도체 장치(200)에서 결함 워드 라인은 매우 드물게 발생할 수 있다. 구현에 따라, 반도체 장치(200)에 두 개 이상의 결함 워드 라인이 포함되는 확률은 무시될 수 있다. 본 발명의 실시 예에 따르면, 하나의 결함 워드 라인을 검출하기 위해 이진 탐색 기법이 이용될 수 있다.
도 9 내지 도 10은 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 9는 이진 탐색에 기초하여 복수 회의 결함 검사(TEST1, TEST2, TEST3, ??)를 수행함으로써 결함 워드 라인(WLK)을 검출하는 과정을 나타내는 도면이다. 도 10은 메모리 장치가 결함 워드 라인을 검출하는 방법을 나타내는 흐름도이다.
도 9를 참조하면, 메모리 장치(200)에 포함된 모든 워드 라인들(WL1-WLN)에 대해 제1 결함 검사(TEST1)가 수행될 수 있다. 제1 결함 검사(TEST1)의 수행 결과 모든 워드 라인들(WL1-WLN)에 결함이 없다고 판단되면, 결함 워드 라인 검출이 종료될 수 있다. 반면에, 워드 라인들(WL1-WLN)에 결함 워드 라인이 포함된 것으로 판단되면, 추가적인 결함 검사가 수행될 수 있다.
워드 라인들(WL1-WLN)은 제1 그룹(WL1-WL[N/2]) 및 제2 그룹(WL[N/2+1]-WLN)으로 나누어질 수 있다. 제1 그룹(WL1-WL[N/2])에 대해서 제2 결함 검사(TEST2)가 수행될 수 있다. 도 9의 예에서 제1 그룹(WL1-WL[N/2])에는 결함 워드 라인이 없는 것으로 판단될 수 있다. 본 발명의 실시 예에 따르면, 제2 그룹(WL[N/2+1]-WLN)에 대한 결함 검사 없이 제2 그룹(WL[N/2+1]-WLN)이 결함 워드 라인을 포함하는 것으로 판단될 수 있다.
제2 그룹(WL[N/2+1]-WLN)은 제1 서브 그룹(WL[N/2+1]-WL[3N/4]) 및 제2 서브 그룹(WL[3N/4+1]-WLN)으로 나누어질 수 있다. 제1 서브 그룹(WL[N/2+1]-WL[3N/4])에 대해서 제3 결함 검사(TEST3)가 수행될 수 있다. 도 10의 예에서 제1 서브 그룹(WL[N/2+1]-WL[3N/4])에 결함 워드 라인이 포함되는 것으로 판단될 수 있다. 본 발명의 실시 예에 따르면, 제2 서브 그룹(WL[3N/4+1]-WLN)에 대한 결함 검사 없이 제2 서브 그룹(WL[3N/4+1]-WLN)이 결함 워드 라인을 포함하지 않는 것으로 판단될 수 있다. 그리고, 제1 서브 그룹(WL[N/2+1]-WL[3N/4])이 다시 두 그룹으로 나누어지고, 두 그룹 중 한 그룹에 대해 결함 검사가 수행될 수 있다. 결함 검사는, 결함 워드 라인(WLk)의 어드레스가 특정될 때까지 반복 수행될 수 있다. 결함 워드 라인(WLk)의 어드레스가 특정되면, 결함 워드 라인 검출이 완료될 수 있다.
도 10을 참조하면, 본 발명의 실시 예에 따른 결함 워드 라인의 검출은 단계 S21로부터 시작될 수 있다. 단계 S21 내지 단계 S24는, 도 8의 단계 S11 내지 단계 S14와 동일할 수 있다.
타겟 워드 라인들 중에 결함 워드 라인이 포함된 경우(단계 S23에서, "예"), 단계 S25에서 타겟 워드 라인들 중 절반의 워드 라인들이 선택되어 결함 검사가 수행될 수 있다. 그리고, 단계 S26에서 선택된 워드 라인들에 결함 워드 라인이 포함되었는지 여부가 판단될 수 있다.
선택된 워드 라인들에 결함 워드 라인이 없는 경우(단계 S26에서, "아니오"), 단계 S27에서 상기 타겟 워드 라인들 중 비선택된 워드 라인들이 새로운 타겟 워드 라인들로 결정되고, 새로운 타겟 워드 라인들에 대해서 단계 S25가 반복 수행될 수 있다.
선택 워드 라인들에 결함 워드 라인이 있는 경우(단계 S26에서, "예"), 단계 S28에서 결함 워드 라인이 특정되었는지 여부가 판단될 수 있다.
결함 워드 라인이 특정되지 않은 경우(단계 S28에서, "아니오"), 단계 S29에서 상기 선택된 워드 라인들이 새로운 타겟 워드 라인들로 결정되고, 새로운 타겟 워드 라인들에 대해서 단계 S25가 반복 수행될 수 있다.
결함 워드 라인이 특정된 경우(단계 S28에서, "예"), 단계 S30에서 상기 특정된 결함 워드 라인의 어드레스가 출력될 수 있다.
본 발명의 실시 예에 따르면, 복수의 워드 라인들에 대해서 한꺼번에 결함 검사가 수행될 수 있으므로, 이진 탐색 기법을 이용하여 타겟 워드 라인들의 범위를 좁혀가면서 결함 워드 라인을 검출할 수 있다. 따라서, 결함 워드 라인을 검출하기 위해 결함 검사를 반복하는 횟수가 감소할 수 있다. 구체적으로, 이진 탐색 기법의 시간복잡도는 으로, 선형 탐색 기법의 시간복잡도 보다 낮을 수 있다. 따라서, 본 발명의 실시 예에 따라 결함 워드 라인을 검출하는 데 소요되는 시간은, 복수의 워드 라인들 각각에 대해 순차적으로 결함 검사를 수행하여 결함 워드 라인을 검출하는 데 소요되는 시간에 비해 크게 단축될 수 있다.
한편, 도 7 내지 도 10을 참조하여 설명된 바에 따르면 메모리 장치(200)에 포함된 워드 라인들(WL1-WLN) 전부에서부터 타겟 워드 라인들의 범위를 좁혀가면서 결함 워드 라인이 검출될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 워드 라인들(WL1-WLN)을 복수의 그룹들로 나누고, 상기 복수의 그룹들 각각에 대해 이진 탐색을 수행하는 방식으로 결함 워드 라인이 검출될 수도 있다. 워드 라인들(WL1-WLN) 전체에 대해 이진 탐색을 수행하는 경우는 결함 검사의 반복 횟수가 감소할 수 있으며, 복수의 그룹들 각각에 대해 이진 탐색을 수행하는 경우는 워드 라인들을 구동하기 위한 로드가 감소할 수 있다.
도 1 내지 도 10에서 메모리 장치(200)가 하나의 메모리 영역(210)을 포함하는 경우를 예로 들어 본 발명의 실시 예가 설명되었다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 본 발명은 복수의 메모리 셀 어레이들을 포함하는 메모리 장치에 적용될 수도 있으며, 복수의 메모리 장치들을 포함하는 메모리 시스템에 적용될 수도 있다. 이하에서, 도 11 내지 도 12를 참조하여 본 발명이 적용될 수 있는 메모리 장치 및 메모리 시스템에 대해서 설명된다.
도 11은 메모리 장치의 구조를 나타내는 도면이다.
도 11을 참조하면, 메모리 장치(200a)는 복수의 단위 메모리 영역들(210)을 포함할 수 있다. 일례로, 메모리 장치(200a)가 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)인 경우, 단위 메모리 영역(210)은 메모리 뱅크로 정의될 수 있다. 복수의 단위 메모리 영역들(210) 각각은, 메모리 셀 어레이(211), 로우 디코더(212), 센스 앰프 회로(213), 및 칼럼 디코더(214) 등을 포함할 수 있다.
반도체 장치(200a)의 동작은 로직 회로(205)에 의해 제어될 수 있다. 로직 회로(205)는 외부로부터 수신한 데이터를 복수의 단위 메모리 영역들(210) 중 적어도 하나에 저장하거나, 외부로부터 수신한 어드레스 정보에 기초하여 복수의 단위 메모리 영역들(210) 중 적어도 하나로부터 데이터를 읽어와서 외부로 출력할 수 있다.
또한 로직 회로(205)는 외부 장치와 신호를 주고받기 위한 입출력 회로를 포함할 수 있다. 로직 회로(205)를 기준으로 양측에 복수의 단위 메모리 영역들(210)이 배치되므로 로직 회로(205)는 반도체 장치(200)의 센터 영역에 배치될 수 있다. 따라서,
본 발명의 실시 예에 따르면, 복수의 단위 메모리 영역들(210) 각각에 포함된 로우 디코더(212)는 서로 병렬로 연결된 복수의 워드 라인 드라이버들을 포함하고, 상기 복수의 워드 라인 드라이버들로 전원 전압(VDD)을 공급하는 제1 트랜지스터를 포함할 수 있다. 로우 디코더(212)는 상기 제1 트랜지스터를 턴온 함으로써 복수의 워드 라인들을 한꺼번에 프리차지하고, 상기 제1 트랜지스터가 턴온 된 상태에서 상기 복수의 워드 라인 드라이버들을 턴오프 함으로써 상기 복수의 워드 라인들을 한꺼번에 디벨롭할 수 있다. 로우 디코더(212)는 상기 제1 트랜지스터를 턴오프 하고, 상기 복수의 워드 라인 드라이버들을 턴온 함으로써 상기 복수의 워드 라인들 중 결함 워드 라인이 있는지 여부를 검사할 수 있다.
본 발명의 실시 예에 따르면, 로직 회로(205)는 단위 메모리 영역들(210) 각각에 대해서 결함 워드 라인 검출을 수행할 수 있다. 로직 회로(205)는 단위 메모리 영역들(210)의 결함 워드 라인을 검출하기 위해, 타겟 워드 라인들의 범위를 좁혀가면서 결함 검사를 반복하도록 단위 메모리 영역들(210)을 제어할 수 있다. 로직 회로(205)는 단위 메모리 영역들(210)로부터의 결함 검사 결과에 기초하여 단위 메모리 영역들(210)의 결함 워드 라인을 확정할 수 있다.
로직 회로(205)는 결함 워드 라인이 확정된 단위 메모리 영역(210)의 리페어를 제어할 수 있다. 예를 들어, 로직 회로(205)는 단위 메모리 영역(210)의 결함 워드 라인의 어드레스를 마스킹하고, 결함 워드 라인의 어드레스 대신에 리던던시 워드 라인의 어드레스가 액세스되도록 워드 라인을 교체할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 전자 시스템을 나타내는 도면이다.
전자 시스템(1000)은 호스트 시스템(1100), 확장 메모리 시스템(1200) 및 인터페이스(1300)를 포함할 수 있다.
호스트 시스템(1100)은 CPU(1110) 및 메인 메모리(1120)를 포함할 수 있으며, GPU(1130)와 같은 이기종 연산 장치를 더 포함할 수 있다. CPU(1110)는 메인 메모리(1120)에 로드된 데이터를 처리할 수 있다. 데이터 센터와 같이 대용량 데이터가 처리되는 시스템에서 CPU(1110)가 데이터를 처리하기 위해 반드시 메인 메모리(1120)에 데이터를 로드해야 한다면, 데이터 전송으로 인한 병목현상이 발생할 수 있다. 또한, CPU(1110), GPU(1130) 등의 이기종 연산 장치에서 데이터를 처리하는 경우에도, 이기종 연산 장치의 메모리 간 데이터 이동으로 인한 병목현상이 발생할 수 있다.
전자 시스템(1000)은 이기종 연산 장치 간의 고속 및 고용량 데이터 처리가 가능하도록, CPU(1110), GPU(1130) 등에서 직접 접근될 수 있는 확장 메모리 시스템(1200)을 포함할 수 있다. 그리고, CPU(1110), GPU(1130) 등에서 확장 메모리 시스템(1200)에 접근될 수 있도록 하는 인터페이스(1300)를 포함할 수 있다. 예를 들어, 인터페이스(1300)는 PCIe(Peripheral Component Interconnect Express) 프로토콜 기반의 CXL(Compute Express Link) 프로토콜을 지원할 수 있다.
확장 메모리 시스템(1200)은 확장 컨트롤러(1210) 및 복수의 메모리 장치들(1220)을 포함할 수 있다. 확장 메모리 시스템(1200)은 호스트 시스템(1100)에 의해 직접 접근될 수 있는 버퍼 메모리를 더 포함할 수 있다. 복수의 메모리 장치들(1220)은 고용량 확장 메모리 시스템(1200)을 지원할 수 있으며, 버퍼 메모리는 고대역폭 확장 메모리 시스템(1200)을 지원할 수 있다.
고용량을 지원하는 확장 메모리 시스템(1200)을 저비용으로 구현하기 위해, 확장 메모리 시스템(1200)에는 반도체 공정에서 품질이 충분히 검증되지 못한 메모리 장치들(1220)이 사용될 수 있다. 예를 들어, 반도체 공정에서 메모리 장치들의 전기적 특성이 검사될 수 있으며, 정해진 검사 기준에 다소 미달하는 메모리 장치들이 확장 메모리 시스템(1200)에 사용되는 경우가 있다.
확장 메모리 시스템(1200)은 메모리 카드 형태로 조립될 수 있다. 조립된 확장 메모리 시스템(1200)에 포함되는 메모리 장치들(1220)에는 결함 워드 라인들이 포함될 수 있다. 확장 메모리 시스템(1200)이 정상적으로 사용될 수 있도록, 확장 메모리 시스템(1200)이 완제품으로 조립된 이후에도 메모리 장치들(1220)에서 결함 워드 라인들이 검출되고, 메모리 장치들(1220)이 리페어될 수 있을 것이 요구된다.
본 발명의 실시 예에 따르면, 확장 메모리 시스템(1200)은 CPU(1110)의 명령 신호에 응하여 메모리 장치들(1220)의 결함 워드 라인을 검출하고, 메모리 장치들(1220)을 리페어할 수 있다.
메모리 장치들(1220) 각각은 도 3을 참조하여 설명된 것과 같은 로우 디코더(300)를 포함할 수 있다. 로우 디코더(300)는 로우 디코더(300)에 연결된 다수의 워드 라인들에 대해서 동시에 결함 검사를 수행할 수 있다. 확장 컨트롤러(1210)는 메모리 장치들(1220)의 결함 검사를 제어함으로써, 메모리 장치들(1220)에 포함된 결함 워드 라인의 어드레스를 특정할 수 있다. 확장 컨트롤러(1210)는 명령 신호에 대한 응답으로서, 특정된 결함 워드 라인의 어드레스를 CPU(1110)로 제공할 수 있다.
CPU(1110)는 결함 워드 라인의 어드레스에 정보를 획득하면, 확장 메모리 시스템(1200)으로 결함 워드 라인을 포함하는 메모리 장치(1220)의 리페어를 요청할 수 있다. 확장 메모리 시스템(1200)은 상기 요청을 포함하는 제어 신호에 응하여 메모리 장치(1220)의 결함 워드 라인을 리던던시 워드 라인으로 대체하고, 완료 응답을 CPU(1110)로 제공할 수 있다.
메모리 장치들(1220) 각각은 다수의 워드 라인들에 대해서 동시에 결함 검사를 수행할 수 있으며, 결함 워드 라인의 검출은 메모리 장치들(1220) 각각에 대해 병렬적으로 수행될 수 있다. 본 발명의 실시 예에 따르면, 복수의 메모리 장치들(1220)을 포함하는 확장 메모리 시스템(1200)에 대해 결함 워드 라인 검출이 신속하게 수행될 수 있다. 또한, 확장 메모리 시스템(1200)이 완제품으로 조립된 후에도 상기 결함 워드 라인 검출이 수행될 수 있으며, 나아가 메모리 장치들(1220)이 리페어될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
200: 메모리 장치
210: 메모리 영역
211: 메모리 셀 어레이
212: 로우 디코더
213: 센스 앰프
214: 컬럼 디코더
220: 제어 회로

Claims (20)

  1. 복수의 워드 라인들을 제어하는 로우 디코더 회로에 있어서,
    전원공급 노드와 제1 노드 사이에 연결되는 제1 트랜지스터;
    상기 제1 노드와 전원접지 노드 사이에 병렬로 연결되고, 각각이 상기 복수의 워드 라인들 중 대응 워드 라인에 연결되는 복수의 제2 노드들;
    상기 제1 노드와 상기 복수의 제2 노드들 사이에 연결되는 복수의 제2 트랜지스터들;
    상기 복수의 제2 노드들과 전원접지 노드 사이에 연결되는 복수의 제3 트랜지스터들; 및
    상기 제1 노드의 전압과 기준 전압을 입력으로 하여 검출 신호를 출력하는 비교기를 포함하며,
    프리차지 구간에 상기 제1 트랜지스터가 턴온 되고, 상기 복수의 제2 트랜지스터들이 턴온 되고, 상기 제3 트랜지스터들이 턴오프 됨으로써 상기 제1 노드 및 상기 복수의 제2 노드들이 차지(charge)되고,
    디벨롭 구간에 상기 제1 트랜지스터는 턴온 상태를 유지하고, 상기 복수의 제2 트랜지스터들이 턴오프 되며, 상기 제2 노드들 각각은 상기 대응 워드 라인의 누설 여부에 따라 다른 속도로 디스차지되며,
    센싱 구간에 상기 제1 트랜지스터가 턴오프 되고, 상기 복수의 제2 트랜지스터들이 턴온 되며, 상기 디스차지된 제2 노드들의 전압 레벨에 따라 상기 제1 노드가 선택적으로 디스차지되는
    로우 디코더 회로.
  2. 제1항에 있어서,
    상기 센싱 구간에서 상기 제2 트랜지스터들의 게이트에 상기 전원접지 노드의 전압보다 높은 레벨을 갖는 전압이 인가되는
    로우 디코더 회로.
  3. 제2항에 있어서,
    상기 복수의 제2 트랜지스터들의 게이트에 인가되는 전압 레벨의 상한은 아래 [수학식 1]에 기초하여 결정되는
    로우 디코더 회로.
    [수학식 1]
    (Vs-△Vdef)-Vth>0
    여기서 Vs는 상기 제1 노드의 전압이고, △Vdef는 상기 제2 트랜지스터들에 인가되는 전압이며, Vth는 상기 제2 트랜지스터들의 문턱전압임.
  4. 제1항에 있어서,
    상기 프리차지 구간에 상기 복수의 제2 트랜지스터들의 게이트에 입력되는 전압보다, 상기 센싱 구간에 상기 복수의 제2 트랜지스터들의 게이트에 입력되는 전압의 레벨이 더 높은
    로우 디코더 회로.
  5. 제1항에 있어서,
    상기 복수의 워드 라인들 중 결함 워드 라인의 디스차지 속도가, 상기 복수의 워드 라인들 중 정상 워드 라인의 자연 누설에 따른 디스차지 속도보다 빠른
    로우 디코더 회로.
  6. 제1항에 있어서,
    상기 디벨롭 구간의 길이는
    결함 워드 라인의 디스차지 속도와, 정상 워드 라인의 디스차지 속도에 기초하여 결정되는
    로우 디코더 회로.
  7. 제6항에 있어서,
    상기 디벨롭 구간의 길이는
    상기 결함 워드 라인이 디스차지되어 상기 결함 워드 라인에 연결된 제2 노드의 전압이 상기 기준 전압 이하가 되는 데 소요되는 시간보다 길고, 상기 정상 워드 라인이 디스차지되어 상기 정상 워드 라인에 연결된 제2 노드의 전압이 상기 기준 전압 이하가 되는 데 소요되는 시간보다 짧은
    로우 디코더 회로.
  8. 제1항에 있어서,
    상기 기준 전압의 레벨은
    상기 전원공급 노드의 전압 레벨보다 크고, 상기 전원접지 노드의 전압 레벨보다는 작은
    로우 디코더 회로.
  9. 제8항에 있어서,
    상기 기준 전압의 레벨이 작아질수록 상기 센싱 구간의 길이가 길어지는
    로우 디코더 회로.
  10. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 복수의 제2 트랜지스터들은 P타입 트랜지스터들이며,
    상기 복수의 제3 트랜지스터들은 N타입 트랜지스터들인
    로우 디코더 회로.
  11. 메모리 장치에 있어서,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결되는 복수의 워드 라인들;
    전원공급 노드와 제1 노드 사이의 스위치 회로, 및 상기 제1 노드와 전원접지 노드 사이에 병렬로 연결되고 상기 복수의 워드 라인들을 구동하는 복수의 워드 라인 드라이버들을 포함하는 로우 디코더; 및
    상기 복수의 워드 라인들 중 하나 이상의 선택 워드 라인을 프리차지 시키고, 상기 하나 이상의 선택 워드 라인에 대응하는 하나 이상의 선택 워드 라인 드라이버를 턴오프 함으로써 상기 하나 이상의 선택 워드 라인을 플로팅 시키며, 상기 하나 이상의 선택 워드라인 드라이버를 턴온 하고 상기 제1 노드가 디스차지되는지 여부를 판단함으로써 상기 하나 이상의 선택 워드 라인에 대한 결함 검사를 수행하는 제어 회로를 포함하며,
    상기 제어 회로는
    상기 복수의 워드 라인들 중 상기 하나 이상의 선택 워드 라인의 범위를 변경하면서 상기 결함 검사를 반복 수행함으로써 결함 워드 라인을 검출하는
    메모리 장치.
  12. 제11항에 있어서,
    상기 제어 회로는
    이진 탐색 기법에 기초하여 상기 하나 이상의 선택 워드 라인의 범위를 변경하는
    메모리 장치.
  13. 제11항에 있어서,
    상기 제어 회로는
    상기 하나 이상의 선택 워드 라인에 대해 상기 결함 검사를 수행하고, 상기 하나 이상의 선택 워드 라인 중 결함 워드 라인이 포함된 것으로 판단되면, 상기 하나 이상의 선택 워드 라인을 워드 라인 그룹들로 분할하고, 분할된 워드 라인 그룹들 각각을 새로운 상기 하나 이상의 선택 워드 라인으로 하여 상기 결함 검사를 수행하는 동작을, 상기 결함 워드 라인의 어드레스가 특정될 때까지 반복 수행하는
    메모리 장치.
  14. 제13항에 있어서,
    상기 하나 이상의 선택 워드 라인 중에 결함 워드 라인이 없는 것으로 판단되면, 상기 하나 이상의 선택 워드 라인을 상기 결함 검사의 대상에서 제외하는
    메모리 장치.
  15. 제13항에 있어서,
    상기 제어 회로는
    상기 특정된 결함 워드 라인의 어드레스를 외부로 출력하는
    메모리 장치.
  16. 제11항에 있어서,
    상기 제어 회로는
    상기 복수의 워드 라인들을 복수의 워드 라인 그룹들로 나누고, 상기 복수의 워드 라인 그룹들 각각에 대해 이진 탐색을 수행함으로써 결함 워드 라인을 검출하는
    메모리 장치.
  17. 제11항에 있어서,
    상기 제어 회로는
    상기 결함 검사가 수행되는 기간에 상기 복수의 워드 라인들 중 하나 이상의 비선택 워드 라인에 연결되는 하나 이상의 비선택 워드 라인 드라이버를 턴오프하는
    메모리 장치.
  18. 메모리 시스템에 있어서,
    복수의 메인 워드 라인들 및 리던던시 워드 라인을 포함하고, 상기 복수의 메인 워드 라인들 중 하나 이상의 선택 워드 라인을 프리차지하고, 상기 하나 이상의 선택 워드 라인에 대응하는 하나 이상의 선택 워드 라인 드라이버를 턴오프 함으로써 상기 하나 이상의 선택 워드 라인을 플로팅 시키며, 상기 하나 이상의 선택 워드 라인 중 플로팅된 선택 워드 라인이 있는지 여부를 판단함으로써 상기 하나 이상의 선택 워드 라인에 대한 결함 검사를 수행하는 복수의 메모리 장치들; 및
    호스트로부터의 명령 신호에 응하여 상기 복수의 메모리 장치들이 상기 결함 검사를 수행하도록 제어하고, 상기 결함 검사의 결과에 따라 결함 워드 라인의 어드레스를 상기 호스트로 출력하는 컨트롤러
    를 포함하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 컨트롤러는
    상기 결함 워드 라인을 포함하는 메모리 장치가 상기 결함 워드 라인을 상기 리던던시 워드 라인으로 대체하도록 제어하는
    메모리 시스템.
  20. 제18항에 있어서,
    상기 컨트롤러는
    CXL(Compute Express Link) 프로토콜에 기초하여 상기 호스트와 신호를 주고받는
    메모리 시스템.

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