KR100281215B1 - 강유전체 커패시터의 라이프 테스트용으로 이용가능한 단명 셀검출기를 갖는 강유전체 랜덤 액세스메모리 디바이스 및 강유전체 메모리 셀의 테스트 방법 - Google Patents

강유전체 커패시터의 라이프 테스트용으로 이용가능한 단명 셀검출기를 갖는 강유전체 랜덤 액세스메모리 디바이스 및 강유전체 메모리 셀의 테스트 방법 Download PDF

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Abstract

강유전체 랜덤 액세스 메모리 디바이스는 한 쌍의 강유전체 커패시터 (CP1/CP2) 에 히스테리시스 루프를 따라서 가변되는 잔류 분극형으로 데이터 비트를 저장하고, 센스 증폭기 (OSA0 내지 OSAm; SA10 내지 SA1m) 는 잔류 분극으로 인해 한 쌍의 비트 라인 (BLT0/BLN0 내지 BLTm/BLNm) 에 생성된 전위차의 크기를 증가시키며, 센스 증폭기의 무감지 전압 범위는, 단명 강유전체 커패시터를 가려내기 위해, 상기 한 쌍의 강유전체 커패시터에 대한 라이프 테스트에서 예정되로 증가된다.

Description

강유전체 커패시터의 라이프 테스트용으로 이용가능한 단명 셀 검출기를 갖는 강유전체 랜덤 액세스 메모리 디바이스 및 강유전체 메모리 셀의 테스트 방법.
본 발명은 강유전체 랜덤 액세스 메모리 디바이스에 관한 것으로, 특히 강유전체 커패시터용 빌트-인 라이프 테스터를 갖는 강유전체 랜덤 액세스 메모리 디바이스 및 메모리 셀의 검사 방법에 관한 것이다.
강유전체 랜덤 액세스 메모리 디바이스는 데이터 비트를 잔류 분극형태로 강유전체 메모리 셀 내에 저장한다. 일 예로서, 통상적인 강유전체 메모리는 한 쌍의 강유전체 커패시터와 2 개의 액세스 트랜지스터를 가진다. 이러한 한 쌍의 강유전체 커패시터는 반대로 극성되어 있으며, 잔류 분극의 방향은 저장된 데이터 비트의 로직 레벨을 나타낸다.
강유전체 랜덤 액세스 메모리 디바이스에 대한 일 예가 일본 특개소 63-201998 호에 개시되어 있다. 도 1 은 종래의 강유전체 랜덤 액세스 메모리 디바이스를 예시하고 있다. 다수의 강유전체 메모리 셀 (MC00 내지 MC01, MC10 내지 MC11, …, 및 MCn0 내지 MCn1) 이 결합하여 하나의 메모리 셀 어레이 (1) 를 형성하고, 메모리 셀 어레이 (1) 는 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 및 워드 라인 (WL0 내지 WLn) 과 연계되어 있다. 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 은 강유전체 메모리 셀 (MC00-MCn0 내지 MC01-MCn1) 의 칼럼 (column) 에 각각 접속되어 있고, 워드 라인 (WL0 내지 WLn) 은 강유전체 메모리 셀 (MC00 내지 MC01, MC10 내지 MC11, 및 MCn0 내지 MCn1) 의 로우 (row) 에 각각 접속되어 있다.
각각의 강유전체 메모리 셀은 한 쌍의 강유전체 커패시터 (CP1/CP2) 및 강유전체 커패시터 (CP1/CP2) 와 관련 비트 라인 (BLT0/BLN0 또는 BLT1/BLN1) 사이에 접속된 2 개의 n-채널 인핸스먼트형 액세스 트랜지스터 (T1/T2) 를 가진다. n-채널 인핸스먼트형 액세스 트랜지스터 (T1/T2) 의 게이트 전극은 관련 워드 라인 (WL0, WL1 … 또는 WLn) 에 접속되어 있다. 플레이트 라인 (PL) 은 모든 강유전체 커패시터 (CP1/CP2) 의 카운터 전극에 접속되어 있다.
종래의 강유전체 랜덤 액세스 메모리 디바이스는 방전 회로 (2) 를 더 포함하며, n-채널 인핸스먼트형 방전 트랜지스터 (T3) 는 방전 회로 (2) 와 결합한 형태를 이룬다. n-채널 인핸스먼트형 방전 트랜지스터 (T3) 는 비트 라인 (BLT0/BLN0 내지 BLT1/BLN1) 과 접지 라인 사이에 접속되어 있고, 제어 신호 라인 (PBL) 은 n-채널 인핸스먼트형 방전 트랜지스터 (T3) 의 게이트 전극에 접속되어 있다. 제어 신호 라인 (PBL) 이 활성 하이 레벨 (Vcc) 로 변하게 되면, 이와 동시에 n-채널 인핸스먼트형 방전 트랜지스터 (T3) 가 턴 온되고, 모든 비트 라인 (BLT0/BLN0 내지 BLT1/BLN1) 은 접지 레벨로 변하게 된다. 방전후에, 워드 라인 (WL0, WL1 또는 WLn) 은 활성 하이 레벨로 변하게 되고, 관련 강유전체 메모리 셀의 n-채널 인핸스먼트형 액세스 트랜지스터 (T1/T2) 가 턴 온된다. 그런 다음, 관련 강유전체 메모리 셀의 강유전체 커패시터 (CP1/CP2) 쌍은 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 에 작은 전위차를 각각 생성한다.
종래의 강유전체 랜덤 액세스 메모리 디바이스는 센스 증폭기 (SA0 내지 SA1) 를 더 포함하며, 센스 증폭기 (SA0 내지 SA1) 는 래치형이다. 제어 신호 라인 (SAP) 은 센스 증폭기 (SA0 내지 SA1) 로 하여금 작은 전위차의 크기를 증가시키도록 한다. 각 쌍의 비트 라인 중 하나는 하이 전압 레벨 (Vcc) 로 증가하고, 비트 라인 중 다른 하나는 접지 레벨로 감소한다.
센스 증폭기 (SA0 내지 SA1) 는 회로 구성면에서 유사하며, 도 2 는 센스 증폭기 (SA0) 를 예시한다. 센스 증폭기 (SA0) 는 제어 신호 라인 (SAP) 과 병렬로 접속된 p-채널 인핸스먼트형 전계 효과 트랜지스터 (T4/T5) 및 접지 라인과 p-채널 인핸스먼트형 전계 효과 트랜지스터 (T4/T5) 사이에 접속된 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T6/T7) 를 포함한다. 센스 증폭기는 p-채널 인핸스먼트형 전계 효과 트랜지스터 (T4/T5) 와 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T6/T7) 사이의 공통 드레인 전극에 센스 노드 (N1/N2) 을 가진다. 센스 노드 (N1) 은 p-채널 인핸스먼트형 전계 효과 트랜지스터 (T5) 의 게이트 전극과 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T7) 의 게이트 전극에 접속되어 있다. 다른 센스 노드 (N2) 은 p-채널 인핸스먼트형 전계 효과 트랜지스터 (T4) 의 게이트 전극과 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T6) 의 게이트 전극에 접속되어 있다. 제어 신호 라인 (SAP) 이 하이 전압 레벨 (Vcc) 로 변하게 되면, p-채널 인핸스먼트형 전계 효과 트랜지스터 (T4/T5) 와 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T6/T7) 는 센스 노드 (N1 과 N2) 에서의 전위 레벨에 따라서 상보적으로 턴 온 및 오프되며, 센스 노드 (N1 과 N2) 사이의 전위차를 증가시킨다.
종래의 강유전체 랜덤 액세스 메모리 디바이스는 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 에 접속된 칼럼 셀렉터 (YSW), 칼럼 셀렉터 (YSW) 에 접속된 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1), 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 각각 접속된 데이터 증폭기 (DA0/DA1) 및 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 또한 각각 접속된 라이트 버퍼 (WB0/WB1) 를 포함한다. 칼럼 셀렉터 (YSW) 는 제어 신호 라인 (YSWE) 상의 선택 신호에 반응하여, 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 을 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 선택적으로 접속시킨다. 선택 신호가 하이 전압 레벨 (Vcc) 이 되면, 전위차는 선택된 비트 라인 쌍으로부터 관련 데이터 라인 쌍으로 직접 전달된다. 제어 신호 라인 (WE) 을 통해 라이트-인에이블 신호를 라이트 버퍼 (WB0/WB1) 에 공급하고, 라이트 버퍼 (WB0/WB1) 는 활성 하이 전압 레벨의 라이트-인에이블 신호로 인에이블되어 관련 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 의 기입 데이터 비트 (DI0/DI1) 의 전위차 견본을 생성한다. 기입 데이터 비트 (DI0/DI1) 의 전위차 견본은 선택된 비트 라인 쌍으로 칼럼 셀렉터 (YSW) 를 통해 전달되고, 기입 데이터 비트는 선택된 강유전체 메모리 셀에 저장된다. 데이터 증폭기 (DA0/DA1) 는 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 의 전위차에 반응하여 독출 데이터 비트의 출력 데이터 신호 (DO0/DO1) 견본을 생성한다.
메모리 셀 (MCn0 및 MCn1) 이 액세스되면, 제어 신호 라인 (PBL) 이 먼저 하이 전압 레벨로 변하게 되고, 모든 비트 라인 (BLT0/BLN0 내지 BLT1/BLN1) 은 n-채널 인핸스먼트형 방전 트랜지스터 (T3) 를 통해 접지로 방전된다. 제어 신호 라인 (PBL) 은 저전압 레벨을 회복하고, 비트 라인 (BLT0/BLN0 내지 BLT1/BLN1) 은 플로팅 상태가 된다.
그 이후에, 워드 라인 (WLn) 은 활성 하이 레벨로 변하게 되고, 선택된 워드 라인 (WLn) 의 활성 하이 레벨은 강유전체 메모리 셀 (MCn0 및 MCn1) 의 n-채널 인핸스먼트형 액세스 트랜지스터 (T1/T2) 를 턴 온시킨다. 그런 다음, 강유전체 커패시터 (CP1) 와 강유전체 커패시터 (CP2) 는 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 에 접속된다.
그 이후에, 플레이트 라인 (PL) 은 하이 전압 레벨 (Vcc) 로 변하게 되고, 하이 전압 레벨 (Vcc) 은 강유전체 커패시터 (CP1/CP2) 가 관련 비트 라인 (BLT0/BLN0 내지 BLT1/BLN1) 에 전하를 각각 공급하게 한다. 플레이트 라인 (PL) 의 하이 전압 레벨 (Vcc) 은 각 메모리 셀의 강유전체 커패시터 (CP1/CP2) 중 하나의 커패시터의 극성을 반전시키고, 다수의 전하가 관련 비트 라인에 공급된다. 그러나, 강유전체 커패시터 (CP1/CP2) 의 다른 커패시터는 반전되지 않으며, 관련 비트 라인에 전하 공급을 하지 않는다. 그 결과, 작은 전위차가 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 에 각각 생성된다.
작은 전위차는 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 을 통해 센스 증폭기 (SA0 내지 SA1) 로 각각 전파된다. 제어 신호 라인 (SAP) 은 하이 전압 레벨 (Vcc) 로 변하게되고, 센스 증폭기 (SA0 내지 SA1) 는 작은 전위차를 증가시킨다. 각 센스 증폭기 (SA0 내지 SA1) 는 관련 쌍의 비트 라인중 하나를 접지 레벨로 끌어 내리고, 비트 라인중 다른 하나는 하이 전압 레벨 (Vcc) 로 끌어 올린다. 그 결과, 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 에 큰 전위차가 각각 생성된다.
센스 증폭 이후에, 선택 신호 (YSWE) 는 칼럼 셀렉터 (YSW) 가 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 을 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 선택적으로 접속하게 한다. 따라서, 큰 전위차는 선택된 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 으로부터 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 으로 각각 전달된다. 데이터 증폭기는 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 의 큰 전위차로부터 출력 데이터 신호 (DO0/DO1) 를 생성한다.
플레이트 라인 (PL) 의 하이 전압 레벨 (Vcc) 은 강유전체 메모리 셀 (MCn0 및 MCn1) 내에 저장된 데이터 비트를 소멸시키며, 강유전체 메모리 셀 (MCn0 및 MCn1) 에 대해서는 라이트-백이 필요하다. 라이트-백은 다음과 같이 수행된다.
플레이트 라인 (PL) 이 하이 전압 레벨 (Vcc) 을 유지하는 동안에, 각 메모리 셀의 강유전체 커패시터 (CP1/CP2) 중 하나는 이전 극성 상태를 유지한다. 센스 증폭기가 관련 비트 라인을 접지 레벨로 변경시키고, 전위차 (Vcc-접지 레벨) 는 관련 비트 라인과 플레이트 라인 (PL) 사이에 적절하게 인가된다.
반면에, 강유전체 커패시터 (CP1/CP2) 중 다른 하나는 극성이 반전되기 때문에, 다시 극성 반전이 필요하게 된다. 플레이트 라인 (PL) 은, 센스 증폭기 (SA0 내지 SA1) 가 활성화 되어 있을 때, 접지 레벨로 변경되고, 전위차 (Vcc-접지 레벨) 는 다른 강유전체 커패시터가 극성 반전을 하게 한다. 따라서, 다른 강유전체 커패시터는 이전 극성 상태를 회복하게 된다.
제어 신호 라인 (PBL) 은 접지 레벨로 변경되고, 제어 신호 라인 (PBL) 의 접지 레벨은 센스 증폭기 (SA0 내지 SA1) 의 활성 상태를 해제시킨다. 그 이후에, 제어 신호 라인 (PBL) 은 하이 전압 레벨로 변경되고, 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 은 접지 레벨로 방전된다. 결국에는, 선택된 워드 라인이 접지 레벨로 변경되고, 강유전체 메모리 셀 (MCn0 및 MCn1) 은 관련 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 으로부터 각각 절연된다.
강유전체 메모리 셀 (MCn0 및 MCn1) 내에 저장된 데이터 비트는 다음과 같이 새로운 라인트-인 데이터 비트로 대체된다. 워드 라인 (WLn) 에 접속된 비선택 강유전체 메모리 셀 (도시되지 않음) 내에 저장된 데이터가 소멸되지 않도록 하기 위해, 사전에 기입된 리드-아웃 시퀀스를 강유전체 메모리 셀 (MCn0 및 MCn1) 의 로우에 대해 수행한다. 센스 증폭기 (SA0 내지 SA1) 는 관련 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 의 전위 레벨을 하이 전압 레벨 (Vcc) 와 접지 레벨 사이로 분리시킨다.
기입 데이터 비트 (DI0/DI1) 는 기입 버퍼 (WB0 및 WB1) 에 각각 공급되고, 기입 버퍼 (WB0 및 WB1) 는 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 기입 데이터 비트 (DI0/DI1) 의 전위차 견본을 각각 생성한다.
센스 증폭 이후에, 선택 신호 (YSW) 가 칼럼 셀렉터 (YSW) 에 공급되고, 칼럼 셀렉터 (YSW) 는 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 을 선택된 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 에 각각 접속한다. 기입 데이터 비트 (D0/D1) 의 전위차 견본은 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 으로부터 선택된 비트 라인 쌍 (BLT0/BLN0 내지 BLT1/BLN1) 으로 전달되고, 센스 증폭기 (SA0 내지 SA1) 에 의해 각각 래치된다.
마지막으로, 종래의 강유전체 랜덤 액세스 메모리 디바이스는 라이트-백을 수행하는 데, 즉 플레이트 라인 (PL)을 접지 레벨로 변경하고 비트 라인을 접지 라인으로 방전시킨다. 메모리 셀 (MCn0 및 MCn1) 의 강유전체 커패시터 (CP1/CP2) 는, 필요에 따라, 라이트-백시에 극성을 반전시키며, 기입 데이터 비트는 강유전체 메모리 셀 (MCn0 및 MCn1) 에 각각 저장된다.
종래의 강유전체 랜덤 액세스 메모리 디바이스가 극성 반전을 반복하고 있는 동안에, 강유전체 커패시터 (CP1/CP2) 는 잔류 분극을 감소시킨다. 이러한 현상을 "피로 (fatigue)" 라 한다. 비트 라인 쌍의 작은 전위차는 강유전체 커패시터 (CP1/CP2) 의 잔류 분극에 비례하며, 비트 라인에 접속된 기생 커패시턴스에 대한 잔류 분극의 비는 10 분의 1 로 작다. 그래서, 잔류 분극가 감소하게 되면, 작은 전위차도 감소되고, 센스 증폭기 (SA0 내지 SA1) 의 센스 한계치에 도달하게 된다. 달리 말하자면, 작은 전위차가 센스 한계치에 도달하게 되면, 강유전체 메모리 셀의 라이프는 그 짧은 수명을 끝마치게 된다.
종래의 강유전체 랜덤 액세스 메모리 디바이스가 단명 강유전체 메모리 셀을 포함하게 되면, 종래의 강유전체 랜덤 액세스 메모리 디바이스는 불완전하게 되고, 단명 강유전체 메모리 셀은 종래의 강유전체 랜덤 액세스 메모리 디바이스의 라이프 수명을 결정하게 된다. 이러한 이유로 인해, 단명 생산품은 공장에서 출하되기 전에 걸러져야 하기 때문에, 강유전체 메모리 셀에서 특정값 이상의 잔류 분극을 나타내는 극성 히스테리시스가 나타나는지를 체크하는 것이 바람직하다.
따라서, 본 발명의 중요한 목적은, 단명 강유전체 메모리 셀이 출하전의 식별에서 용이하게 발견되는, 강유전체 랜덤 액세스 메모리 디바이스를 제공하는 것이다.
본 발명의 발명자는 종래의 강유전체 랜덤 액세스 메모리 디바이스의 근본적인 문제점을 고려하였다. 여기에서 기술한 바와 같이, 잔류 분극의 크기는 비트 라인 쌍의 전위차의 크기에 영향을 준다. 작은 전위차가 비트 라인 쌍으로부터 취득되면, 제조업자는 강유전체 메모리 셀을 진단할 수 있게 된다. 그러나, 작은 전위차는 강유전체 랜덤 액세스 메모리 디바이스로부터 출력되기 전에 증폭된다. 이로 인해, 진단용 일부 붙박이 회로가 필요하다. 비트 라인 쌍의 전위차가 매우 작은 경우에는, 고정밀 아날로그 회로가 진단용으로 필요하다. 그러나, 이러한 부가적인 아날로그 회로는 실제 크기를 차지하게 되어, 반도체 칩의 크기가 증가하게 된다.
본 발명의 일 태양에 있어서, 각각이 히스테리시스 루프를 따라서 가변하는 잔류 분극 형태로 데이트 비트를 저장하는 강유전체 용량성 수단을 갖는 다수의 번지 지정 가능 메모리 셀, 상기 다수의 번지 지정 가능 메모리 셀에 선택적으로 접속되어 상기 다수의 번지 지정 가능 메모리 셀에서 선택된 번지 지정 가능 메모리 셀의 상기 강유전체 용량성 수단의 잔류 분극으로 인해 생성된 전위차를 주고 받는 다수의 비트 라인, 상기 다수의 비트 라인에 선택적으로 접속되어 상기 전위차의 크기를 증가시키는 다수의 센스 증폭기, 상기 다수의 비트 라인에 선택적으로 접속되어 상기 번지 지정 가능 메모리 셀내의 적어도 하나의 단명 셀의 존재에 대한 진단 신호 견본을 생성하는 데이터 인터페이스, 및 상기 번지 지정 가능 메모리 셀중 적어도 하나가 작은 히스테리시스 루프를 따라서 잔류 분극을 변경할 때 상기 다수의 센스 증폭기가 진단 신호를 생성하게 하는 단명 셀 검출 수단을 포함한다.
본 발명의 다른 태양에 있어서, 다수의 비트 라인 쌍, 다수의 워드 라인, 각 메모리 셀이 데이터 비트를 저장하기 위한 2 개의 저장 커패시터와 상기 2 개의 저장 커패시터와 상기 다수의 비트 라인 쌍중의 관련된 하나의 비트 라인 사이에 접속된 각각의 전류 경로와 상기 다수의 워드 라인중 관련된 하나에 접속된 각각의 게이트 전극을 가지는 2 개의 액세스 트랜지스터를 갖는 다수의 메모리 셀, 상기 다수의 비트 라인 쌍에 각각 접속되어 상기 다수의 메모리 셀에서 선택된 메모리 셀 내에 저장된 상기 데이터 비트로부터 생성된 전위차를 증폭시키는 다수의 센스증폭기, 및 상기 메모리 셀중 적어도 어느 하나가 단명인 경우에 상기 다수의 센스 증폭기가 진단 신호를 생성하게 하는 단명 셀 검출 수단을 포함하는 반도체 메모리 디바이스가 제공된다.
본 발명의 또 다른 태양에 있어서, 메모리 셀 내에 테스트 비트를 기입하는 단계, 다수의 비트 라인 쌍에 접속된 다수의 센스 증폭기의 무감지 전압 범위가 선택된 메모리 셀로부터 독출된 테스트 비트의 다수의 비트 라인 쌍 견본의 전위차에 대해서 비교적 넓게 하는 단계, 상기 테스트 비트의 진단 신호 견본을 생성하기 위해 다수의 센스 증폭기를 활성화시키는 단계, 및 상기 전위차가 무감지 전압 범위 보다 큰지 크기 않은지 그 여부를 확인하기 위해 상기 진단 신호를 체크하는 단계를 포함하는 단명 셀 검출 방법이 제공된다.
도 1 은 종래의 강유전체 랜덤 액세스 메모리 디바이스의 회로도.
도 2 는 종래의 강유전체 랜덤 액세스 메모리 디바이스에 합체된 센스 증폭기의 회로도.
도 3 은 본 발명에 따른 강유전체 랜덤 액세스 메모리 디바이스의 회로도.
도 4 는 강유전체 랜덤 액세스 메모리 디바이스에 합체된 오프셋 가능한 센스 증폭기의 회로도.
도 5 는 본 발명에 따른 다른 강유전체 랜덤 액세스 메모리 디바이스의 회로도.
※ 도면의 주요부분에 대한 부호의 설명
21 : 반도체 칩
22 : 메모리 셀 어레이
23 : 센스 증폭기 유닛
24 : 테스트 제어 회로
제 1 실시예
도 3 에 있어서, 본 발명을 구체화한 강유전체 랜덤 액세스 메모리 디바이스가 반도체 칩 (21) 상에 제조된다. 강유전체 랜덤 액세스 메모리 디바이스는 잔류 분극 형태로 데이터 비트를 저장하는 메모리 셀 어레이 (22), 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm), 워드 라인 (WL0 내지 WLn), 및 플레이트 라인 (PL)을 포함한다. 강유전체 메모리 셀 (MC00 내지 MC0m, MC10 내지 MC1m, ... 및 MCn0 내지 MCnm) 은 로우 및 칼럼으로 배치되어, 메모리 셀 어레이 (22)를 형성한다. 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 은 강유전체 메모리 셀 (MC00-MCn0 내지 MC0m-MCnm) 에 각각 접속되어 있으며, 워드 라인 (WL0 내지 WLn) 은 강유전체 메모리 셀 (MC00 내지 MC0m, MC10 내지 MC1m, ... 및 MCn0 내지 MCnm) 의 로우에 각각 접속되어 있다. 도 2 에 도시되지는 않았지만, 로우 어드레스 디코더/워드 라인 드라이버가 워드 라인 (WL0 내지 WLn) 에 접속되어 있으며, 외부 로우 어드레스 신호에 반응하여 워드 라인 (WL0 내지 WLn) 을 활성 전압 레벨로 선택적으로 가변시킨다. 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 은 선택된 워드 라인에 접속된 강유전체 메모리 셀의 로우에 전기적으로 접속되어 선택된 로우의 강유전체 메모리 셀로부터 작은 전위차 견본의 독출 데이터 비트를 전달하고 선택된 로우의 강유전체 메모리 셀로 큰 전위차 견본의 기입 데이터 비트를 전달한다. 로우 어드레스 디코더/워드 라인 드라이버는 통상의 기술자에게는 공지된 것으로서, 더 이상의 설명을 하지 않는다. 플레이트 라인 (PL) 은 접지 레벨과 하이 전압 레벨 (Vcc) 사이에서 가변하며, 각 메모리 셀의 강유전체 커패시터 (CP1/CP2) 중 어느 하나가 극성을 반전하게 한다. 극성이 반전되면, 강유전체 커패시터는 전기 전하를 생성하고, 전기 전하는 관련 비트 라인 쌍 (BLT0/BLN0, ... 또는 BLTm/BLNm) 에 작은 전위차를 유발한다.
강유전체 메모리 셀 (MC00 내지 MCnm) 은 회로 구성면에서 서로 유사하다. 각각의 강유전체 메모리 셀은 한 쌍의 강유전체 커패시터 (CP1/CP2) 와 강유전체 커패시터 (CP1/CP2) 의 전극과 관련 비트 라인 쌍 (BLT0/BLN0, ... 또는 BLTm/BLNm) 사이에 접속된 2 개의 n-채널 인핸스먼트형 액세스 트랜지스터 (T1/T2) 를 포함한다. 강유전체 커패시터 (CP1/CP2) 는 전극 사이에 개재된 강유전체층을 가지며, 강유전체층은 극성 히스테리시스를 가진다. n-채널 인핸스먼트형 액세스 트랜지스터 (T1/T2) 의 게이트 전극은 관련 워드 라인 (WL0, WL1 ... 또는 WLn) 에 접속되어 있다. 플레이트 라인 (PL) 은 모든 강유전체 커패시터 (CP1/CP2) 의 카운터 전극에 접속되어 있으며, 제어기 (도시되지 않음) 는 하이 전압 레벨 (Vcc) 과 접지 레벨 사이에서 플레이트 라인 (PL) 을 가변시킨다.
강유전체 랜덤 액세스 메모리 디바이스는 방전 회로 (22), 센스 증폭기 유닛 (23) 및 테스트 제어 회로 (24) 를 더 포함한다. N-채널 인핸스먼트형 방전 트랜지스터 (T3) 는 방전 회로 (2) 와 협력하는 구성을 가지며, n-채널 인핸스먼트형 방전 트랜지스터 (T3) 는 비트 라인 (BLT0/BLN0 내지 BLTm/BLNm) 과 접지 라인 (GND) 사이에 접속된다. 제어 신호 라인 (PBL) 은 N-채널 인핸스먼트형 방전 트랜지스터 (T3) 의 게이트 전극에 접속된다. 제어 신호 라인 (PBL) 이 활성 하이 레벨 (Vcc) 로 변하게 되면, 이와 동시에 n-채널 인핸스먼트형 방전 트랜지스터 (T3) 가 턴 온되고, 모든 비트 라인 (BLT0/BLN0 내지 BLTm/BLNm) 은 접지 레벨로 변한다.
센스 증폭기 유닛 (23) 은 다수의 오프셋 가능 센스 증폭기 (OSA0 내지 OSAm) 을 포함하며, 다수의 오프셋 가능 센스 증폭기 (OSA0 내지 OSAm) 은 회로 구성면에서 서로 유사하다. 오프셋 가능 센스 증폭기 (OSA0 내지 OSAm) 는 관련 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 에 접속된 각 입력 노드 쌍, 제어 신호 라인 (SAP) 에 접속된 각 제어 노드, 및 다른 제어 신호 라인 (OST/OSN) 에 접속된 각 제어 노드 쌍을 포함한다. 제어 신호 라인 (SAP) 이 하이 전압 레벨 (Vcc) 로 변하게 되면, 이와 동시에 센스 증폭기 (OSA0 내지 OSAm) 가 활성화되어 관련 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 의 작은 전위차의 크기를 증가시킨다. 비트 라인 (BLT0 내지 BLTm) 과 비트 라인 (BLN0 내지 BLNm) 사이의 전위차를 (비트 라인 (BLT0 내지 BLTm) 의 전위 레벨)-(관련 비트 라인 (BLN0 내지 BLNm) 의 전위 레벨) 로 정의하면, 제어 신호 라인 (OST) 의 하이 전압 레벨 (Vcc) 은 오프셋 전압 (+Vo) 을 오프셋 센스 증폭기 (OSA0 내지 OSAm) 에 제공하고, 제어 신호 라인 (OSN) 의 하이 전압 레벨 (Vcc) 은 오프셋 전압 (-Vo) 을 오프셋 센스 증폭기 (OSA0 내지 OSAm) 에 제공하는 데, 이는 다음에서 상세히 설명할 것이다.
테스트 제어 회로 (24) 는 테스트의 외부 지시 신호 견본에 반응하여 적절한 타이밍에서 제어 신호 라인 (OST/OSN)을 테스트 순서에 따라서 선택적으로 가변시킨다. 테스트 순서도 다음에서 상세히 설명할 것이다.
도 4 에 있어서, 오프셋 가능 센스 증폭기 (OSA0) 는 제어 신호 라인 (SAP) 에 병렬로 접속된 2 개의 p-채널 인핸스먼트형 전계 효과 트랜지스터 (T11/T12) 와 p-채널 인핸스먼트형 전계 효과 트랜지스터 (T11/T12) 와 접지 라인 사이에 접속된 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T13/T14) 를 포함한다. p-채널 인핸스먼트형 전계 효과 트랜지스터 (T11/T12) 와 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T13/T14) 사이의 공통 드레인 노드는 각각 센스 노드 (N11/N12) 로 기능하며, 관련 비트 라인 (BLT0 및 BLN0) 에 각각 접속되어 있다. 센스 노드 (N11) 는 p-채널 인핸스먼트형 전계 효과 트랜지스터 (T12) 의 게이트 전극 및 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T14) 의 게이트에 접속되고, 다른 센스 노드 (N12) 은 p-채널 인핸스먼트형 전계 효과 트랜지스터 (T11) 의 게이트 전극 및 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T13) 의 게이트에 접속된다. 따라서, p-채널 인핸스먼트형 전계 효과 트랜지스터 (T11) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T13) 는 센스 노드 (N12) 의 전위 레벨에 따라서 상보적으로 턴 온 및 오프되고, p-채널 인핸스먼트형 전계 효과 트랜지스터 (T12) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T14) 는 센스 노드 (N11) 의 전위 레벨에 따라서 상보적으로 턴 온 및 오프된다. 이러한 특성은 종래의 강유전체 랜덤 액세스 메모리 디바이스의 센스 증폭기 (SA0) 와 유사하다.
오프셋 가능 센스 증폭기 (OSA0) 는 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T13) 와 병렬로 센스 노드 (N11) 와 접지 라인 사이에 접속된 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15/T16) 직렬 결합과 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T14) 와 센스 노드 (N12) 와 접지 라인 사이에 접속된 다른 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T17/T18) 직렬 결합을 더 포함한다. n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15) 의 게이트 전극은 센스 노드 (N12) 에 접속되고, 제어 신호 라인 (OST) 은 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T16) 의 게이트 전극에 접속되어 있다. n-채널 인핸스먼트형 전계 효과 트랜지스터 (T17) 의 게이트 전극은 센스 노드 (N11) 에 접속되고, 제어 신호 라인 (OST) 은 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T18) 의 게이트 전극에 접속되어 있다.
제어 신호 라인 (OST) 의 하이 전압 레벨 (Vcc) 은 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15/T16) 직렬 결합을 활성화시키며, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15/T16) 는 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T13) 과 협력하여 센스 노드 (N11) 로부터 전류를 방출한다. 달리 말하자면, 제어 신호 라인 (OST) 이 하이 전압 레벨 (Vcc) 로 변하게 되면, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15/T16) 직렬 결합은 센스 노드 (N11) 로부터 접지 라인으로의 전류 구동력을 증가시킨다. 그 결과, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15/T16) 직렬 결합은 비트 라인 (BLT0) 의 오프셋 가능 센스 증폭기 (OSA0) 에 오프셋 전압 (+Vo) 을 제공한다.
마찬가지로, 제어 신호 라인 (OSN) 의 하이 전압 레벨 (Vcc) 은 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T17/T18) 직렬 결합을 활성화 시키고, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T17/T18) 는 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T14) 과 협력하여 센스 노드 (N12) 로부터 전류를 방출한다. 달리 말하자면, 제어 신호 라인 (OSN) 이 하이 전압 레벨 (Vcc) 로 변하게 되면, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T17/T18) 직렬 결합은 센스 노드 (N12) 로부터 접지 라인으로의 전류 구동력을 증가시킨다. 그 결과, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T17/T18) 직렬 결합은 비트 라인 (BLN0) 의 오프셋 가능 센스 증폭기 (OSA0) 에 오프셋 전압 (-Vo) 을 제공한다.
n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15/T16) 직렬 결합은, 비트 라인 (BLT0) 의 작은 전위차를 센스 증폭시키는 동안에, 오프셋 가능 센스 증폭기 (OSA0) 에 오프셋 전압 (+Vo) 을 제공하며, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T17/T18) 직렬 결합은, 비트 라인 (BLN0) 의 작은 전위차를 센스 증폭시키는 동안에, 오프셋 가능 센스 증폭기 (OSA0) 에 오프셋 전압 (-Vo) 을 제공한다. 양 제어 신호 라인 (OST/OSN) 이 모두 접지 레벨을 유지하는 경우에, 오프셋 가능 센스 증폭기 (OSA0) 는 비트 라인 (BLT0 및 BLN0) 간의 최소 전위차 (dVmin) 에 대해 민감한 것으로 가정한다. 제어 신호 라인 (OST 또는 OSN) 중 어느 하나의 양 전압 레벨 (Vcc) 은 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15/T16 또는 T17/T18) 직렬 결합이 최소 전위차를 (dVmin + ｜Vo｜) 로 증가하게 한다. 오프셋 전압 (｜Vo｜) 은 가변적이다. n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15 내지 T17) 는 확대되어 오프셋 전압 (｜Vo｜) 을 증가시킬 수도 있다. 제조업자가 오프셋 전압 (｜Vo｜) 을 감소시키면, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15 내지 T17) 는 크기가 감소된다.
도 3 을 다시 참조하면, 강유전체 랜덤 액세스 메모리 디바이스는 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 에 접속된 칼럼 셀렉터 (25), 상기 칼럼 셀렉터 (25) 에 접속된 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1), 상기 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 각각 접속된 데이터 증폭기 (DA0/DA1), 및 상기 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 각각 접속된 기입 버퍼 (WB0/WB1) 를 더 포함한다. 도 3 에 도시되지는 않았지만, 칼럼 어드레스 디코더가 칼럼 셀렉터 (25) 에 접속되어, 제어 신호 라인 (YSWE) 을 통해 선택 신호를 칼럼 셀렉터 (25) 에 공급한다. 칼럼 셀렉터 (25) 는 선택 신호에 반응하여 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 을 선택적으로 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 접속한다. 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 을 표시하는 선택 신호가 하이 전압 레벨 (Vcc) 인 경우에, 전위차는 직접적으로 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 으로부터 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 각각 전달된다.
제어 신호 라인 (WE) 을 통해 라이트-인에이블 신호가 기입 버퍼 (WB0/WB1) 에 공급되면, 기입 버퍼 (WB0/WB1) 가 활성 하이 전압 레벨 (Vcc) 의 라이트-인에이블 신호로 인에이블되어 관련 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 에 기입 데이터 비트 (DI0/DI1) 의 전위차 견본을 생성한다. 데이터 비트 (DI0/DI1) 의 전위차 견본은 칼럼 셀렉터 (25) 를 통해 선택된 비트 라인으로 전달되고, 기입 데이터 비트는 선택된 강유전체 메모리 셀 내에 저장된다.
데이터 증폭기 (DA0/DA1) 는 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1) 의 전위차에 반응하여 독출 데이터 비트의 출력 데이터 신호 (DO0/DO1) 견본을 생성한다.
강유전체 랜덤 액세스 메모리 디바이스를 전기 시스템의 데이터 기억장치로 이용하는 경우에, 제어 신호 라인 (OST/OSN) 은 접지 레벨로 고정되고, 데이터 비트가 선택된 강유전체 메모리 셀로부터 독출되고 강유전체 메모리 셀로 기입되는 것은 종래의 강유전체 랜덤 액세스 메모리 디바이스와 유사하다. 이러한 이유로 인해, 편의상 데이터 독출 및 데이터 기입에 대한 설명을 생략하였다.
제조업자는 강유전체 랜덤 액세스 메모리 디바이스 생산품을 체크하여 강유전체 메모리 셀이 큰 극성 히스테리시스 루프를 가지는 지 그 여부를 아래와 같이 확인한다. 먼저, 테스터 (도시되지 않음) 가 라이프 테스트의 지시 신호 (TEST) 견본을 테스트 제어 회로 (24) 에 공급하면, 테스트 제어 회로 (24) 는 제어 신호 라인 (OST) 을 하이 전압 레벨 (Vcc) 로 변경하고, 비트 라인 (BLT0 내지 BLTm) 용 센스 증폭기 (OSA0 내지 OSAm) 에 오프셋 전압 (｜Vo｜) 을 제공한다. 테스터는 모든 강유전체 메모리 셀 (MC00 내지 MCnm) 에 논리 "1" 레벨의 테스트 비트를 기입하고, 메모리 셀 (MC00 내지 MCnm) 로부터 순차적으로 테스트 비트를 독출한다. 모든 강유전체 메모리 셀 (MC00 내지 MCnm) 의 강유전체 커패시터 (CP1) 가 큰 극성 히스테리시스 루프를 가지는 경우에, 출력 데이터 신호 (DO0/DO1) 는 모든 강유전체 메모리 셀 (MC00 내지 MCnm) 이 논리 "1" 레벨임을 표시한다.
그 이후에, 테스트 제어 회로 (24) 는 제어 신호 라인 (OST)을 접지 레벨로 회복시키고, 다른 제어 신호 라인 (OSN) 을 하이 전압 레벨 (Vcc) 로 변경시킨다. 그런 다음, 다른 비트 라인 (BLN0 내지 BLNm) 용 오프셋 가능 센스 증폭기 (OSA0 내지 OSAm) 에 오프셋 전압 (｜Vo｜) 을 제공한다. 테스터는 모든 강유전체 메모리 셀 (MC00 내지 MCnm) 에 논리 "0" 레벨의 테스트 비트를 기입하고, 메모리 셀 (MC00 내지 MCnm) 로부터 순차적으로 테스트 비트를 독출한다. 모든 강유전체 메모리 셀 (MC00 내지 MCnm) 의 강유전체 커패시터 (CP2) 가 큰 극성 히스테리시스 루프를 가지는 경우에, 출력 데이터 신호 (DO0/DO1) 는 모든 강유전체 메모리 셀 (MC00 내지 MCnm) 이 논리 "0" 레벨임을 표시한다.
강유전체 메모리 셀이 작은 극성 히스테리시스 루프를 가져서 제조업자가 제품을 확신하지 못하게 하는 것으로 가정하면, 출력 데이터 신호 (DO0 또는 DO1) 는 반대 논리 레벨을 표시하며, 테스터는 단명 강유전체 메모리 셀에 할당된 어드레스를 특정한다. 제조업자가 단명 제품을 거부하거나 단명 강유전체 메모리 셀을 대체 기술을 이용하여 장수 강유전체 메모리 셀로 대체한다. 이러한 방식에 있어서, 제조업자는 제품을 조사하여 메모리 셀 어레이 (22) 가 단명 강유전체 메모리 셀을 가져서 제조업자로 하여금 소비자에게 출하되기 전에 제품을 확신할 수 없도록 하는 지를 확인하며, 테스트는 제품의 신뢰성을 향상시킨다.
전술한 설명으로부터 이해되는 바와 같이, 제어 신호 라인 (OST/OSN) 은 비트 라인 (BLT0 내지 BLTm) 과 다른 비트 라인 (BLN0 내지 BLNm) 의 전위차에 대한 오프셋 가능 센스 증폭기 (OSA0 내지 OSAm) 에 오프셋 전압 (｜Vo｜) 을 제공하고, 테스터는 강유전체 메모리 셀이 단명인지 아닌지 그 여부를 조사할 수 있다. 각각의 오프셋 가능 센스 증폭기 (OSA0 내지 OSAm) 는 4 개의 전계 효과 트랜지스터만을 필요로 하며, 부가적인 전계 효과 트랜지스터가 넓은 면적을 차지하지는 않는다.
제 1 실시예에 있어서, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15/T16) 직렬 결합, 다른 n-채널 인핸스먼트형 전계 효과 트랜지스터 (T17/T18) 직렬 결합, 및 제어 신호 라인 (OST/OSN) 은 그 일체로 단명 셀 검출 수단을 구성하며, 칼럼 셀렉터 (25), 데이터 라인 쌍 (DLT0/DLN0 및 DLT1/DLN1), 데이터 버퍼 (DA0/DA1), 및 기입 증폭기 (WB0/WB1) 는 그 일체로 데이터 인터페이스를 구성한다.
제 2 실시예
도 5 는 본 발명을 구체화한 다른 강유전체 랜덤 액세스 메모리 디바이스가 반도체 칩 (31) 상에 제조된 것을 예시한다. 센스 증폭기 (SA10 내지 SA1m) 와 더미 비트 라인 쌍 (BLTx/BLNx 내지 BLTy/BLNy) 를 제외하고는, 강유전체 랜덤 액세스 메모리 디바이스는 제 1 실시예에서와 유사하다. 이러한 이유로 인해, 제 2 실시예의 다른 회로 성분은 제 1 실시예의 대응 회로 성분을 표시하는 동일한 참조 번호로 분류하였으며, 편의상 상세한 설명은 생략하였다.
센스 증폭기 (SA10 내지 SA1m) 는 오프셋 가능한 것이 아니며, 회로 구성은 도 2 에 도시된 것과 유사하다. 더미 비트 라인 쌍 (BLTx/BLNx 내지 BLTy/BLNy) 은 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 에 각각 접속되고, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T30/T31) 가 비트 라인 (BLT0 내지 BLTm) 와 더미 비트 라인 (BLTx 내지 BLTy) 사이와 비트 라인 (BLN0 내지 BLNm) 와 더미 비트 라인 (BLNx 내지 BLNy) 사이에 접속된다. N-채널 인핸스먼트형 전계 효과 트랜지스터 (T30) 의 게이트는 제어 신호 라인 (OST) 에 접속되고, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T31) 의 게이트는 다른 제어 신호 라인 (OSN) 에 접속된다.
테스트 단계에 있어서, 테스트 제어 회로 (24) 는 제어 신호 라인 (OST/OSN) 을 선택적으로 하이 전압 레벨 (Vcc) 로 변경하여 더미 비트 라인 (BLTx 내지 BLTy) 또는 더미 비트 라인 (BLNx 내지 BLNy) 을 비트 라인 (BLT0 내지 BLTm) 또는 비트 라인 (BLN0 내지 BLNm) 에 접속시킨다. 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 의 전위차는 강유전체 커패시터 (CP1) 의 잔류 분극와 비트 라인의 기생 커패시턴스간의 비에 비례한다. 더미 비트 라인 (BLTx 내지 BLTy) 및 더미 비트 라인 (BLNx 내지 BLNy) 은 비트 라인 (BLT0 내지 BLTm) 또는 비트 라인 (BLN0 내지 BLNm) 에 기생 커패시턴스를 부가하며, 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 의 전위차가 통상적인 경우 보다 작게 한다. 이러한 이유로 인해, 강유전체 커패시터 (CP1/CP2) 가 작은 극성 히스테리시스 루프를 가지면, 관련 센스 증폭기는 전위차를 증가시킬 수 없으며, 테스터는 출력 데이터 신호 (DO0 또는 DO1) 로부터 단명 강유전체 메모리 셀을 인지하게 된다.
전술한 설명으로부터 이해되는 바와 같이, 더비 비트 라인 쌍은 테스트가 단명 강유전체 메모리 셀을 인지하게 한다.
제 2 실시예에 있어서, 더미 비트 라인 쌍 (BLTx/BLNx 내지 BLTy/BLNy), n-채널 인핸스먼트형 전계 효과 트랜지스터 (T30/T31), 및 제어 신호 라인 (OST/OSN) 은 그 일체로서 단명 셀 검출 수단을 구성한다.
본 발명의 특정 실시예를 설명하지는 않았지만, 본 발명의 사상과 범위를 벗어나지 않고도, 다양한 변경 및 변화를 할 수 있음은 통상의 기술자에게는 자명한 것이다.
예를 들면, n-채널 인핸스먼트형 전계 효과 트랜지스터 (T15 내지 T17) 직렬 결합을 증가시키거나 또는 감소시킴으로써 오프셋 전압 (｜Vo｜) 을 가변시킬 수 있다.
본 발명은, 각 메모리 셀이 2 개의 액세스 트랜지스터와 데이터를 전기 전하 형태로 저장하기 위해 전극 사이에 유전층이 개재된 형태의 2 개의 저장 커패시터에 의해 구현되는, 강유전체 랜덤 액세스 메모리에 적용할 수 있다.
더미 비트 라인은 각 쌍의 비트 라인 사이에서 공유하며, 더미 커패시터는 각 센스 증폭기의 센스 노드에 선택적으로 접속된다.
강유전체 메모리 셀은 단지 하나의 강유전체 커패시터만을 가질 수도 있다.

Claims (11)

  1. 각각이 히스테리시스 루프를 따라서 가변하는 잔류 분극 형태로 데이트 비트를 저장하는 강유전체 용량성 수단 (CP1/CP2) 을 갖는 다수의 번지 지정 가능 메모리 셀 (MC00 내지 MCnm);
    상기 다수의 번지 지정 가능 메모리 셀에 선택적으로 접속되어, 상기 다수의 번지 지정 가능 메모리 셀에서 선택된 번지 지정 가능 메모리 셀의 상기 강유전체 용량성 수단의 상기 잔류 분극으로 인해 생성된 전위차를 주고 받는 다수의 비트 라인 (BLT0/BLN0 내지 BLTm/BLNm);
    상기 다수의 비트 라인에 선택적으로 접속되어 상기 전위차의 크기를 증가시키는 다수의 센스 증폭기 (OSA0 내지 OSAm; SA10 내지 SA1m);
    상기 다수의 비트 라인에 선택적으로 접속되어 상기 번지 지정 가능 메모리 셀내의 적어도 하나의 단명 셀의 존재에 대한 진단 신호 (DO0/DO1) 견본을 생성하는 데이터 인터페이스 (25/DLT0/DLN0 및 DLT1/DLN1; DA0/DA1; WB0/WB1) 를 포함하며,
    상기 번지 지정 가능 메모리 셀중 적어도 하나가 작은 히스테리시스 루프를 따라서 상기 잔류 분극을 변경할 때 상기 다수의 센스 증폭기가 상기 진단 신호를 생성하게 하는 단명 셀 검출 수단 (T15/T16/T17/T18; BLTx/BLNx 내지 BLTy/BLNy; T30/T31/OST/OSN) 을 더 포함하는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 다수의 비트 라인은 다수의 비트 라인 쌍을 구성하기 위해 제 1 비트 라인 (BLT0 내지 BLTm) 및 상기 제 1 비트 라인과 쌍을 이룬 제 2 비트 라인 (BLN0 내지 BLNm) 을 포함하며,
    상기 강유전체 용량성 수단은 상기 히스테리시스 루프의 제 1 히스테리시스 서브-루프를 따라서 가변되는 상기 잔류 분극의 제 1 서브-잔류 분극을 가지며 상기 다수의 비트 라인 쌍 중의 관련된 하나의 제 1 비트 라인에 접속 가능한 제 1 강유전체 커패시터 (CP1) 및 상기 히스테리시스 루프의 제 2 히스테리시스 서브-루프를 따라서 가변되는 상기 잔류 분극의 제 2 서브-잔류 분극을 가지며 상기 다수의 비트 라인 쌍 중의 상기 관련된 하나의 제 2 비트 라인에 접속 가능한 제 2 강유전체 커패시터 (CP2) 를 포함하는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 번지 지정 가능 메모리 셀의 각각의 상기 제 1 강유전체 커패시터 (CP1) 와 상기 제 2 강유전체 커패시터 (CP2) 를 상기 다수의 비트 라인 쌍 중의 관련된 하나에 전기적으로 접속시키기 위해 상기 다수의 번지 지정 가능 메모리 셀 (MC00 내지 MCnm) 에 선택적으로 접속된 다수의 워드 라인 (WL0 내지 WLn), 및
    상기 다수의 번지 지정 가능 메모리 셀의 상기 제 1 강유전체 커패시터 및 상기 제 2 강유전체 커패시터에 접속되어 이들의 극성을 선택적으로 반전시키는 플레이트 라인 (PL) 을 더 포함하는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 디바이스.
  4. 제 3 항에 있어서,
    상기 단명 셀 검출 수단 (T15 내지 T18) 은 상기 다수의 센스 증폭기 (OSA0 내지 OSAm) 에 의해 감지 가능한 최소 전위차를 증가시키는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 센스 증폭기의 각각은 고전압 라인 (SAP) 과 저전압 라인 사이에 접속된 제 1 트랜지스터 (T11) 및 채널 전도형이 상기 제 1 트랜지스터와 반대인 제 2 트랜지스터 (T13) 의 제 1 직렬 결합, 상기 고전압 라인과 상기 저전압 라인 사이에 접속된 제 3 트랜지스터 (T12) 및 상기 제 3 트랜지스터에 비해 채널 전도형이 반대인 제 4 트랜지스터 (T14) 의 제 2 직렬 결합, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 제공되고 상기 제 1 비트 라인과 상기 제 3 및 제 4 트랜지스터의 게이트 전극 사이에 접속된 제 1 노드 (N11), 및 상기 제 3 트랜지스터와 상기 제 4 트랜지스터 사이에 제공되고 상기 제 2 비트 라인과 상기 제 1 및 제 2 트랜지스터의 게이트 전극 사이에 접속된 제 2 노드 (N12) 를 포함하고,
    상기 단명 셀 검출 수단은 상기 제 1 노드 (N1) 와 상기 저전압 라인 사이에 접속된 제 1 전류 경로 (T15/T16), 상기 제 2 노드와 상기 저전압 라인 사이에 접속된 제 2 전류 경로 (T17/T18), 및 상기 제 1 전류 경로와 상기 제 2 전류 경로를 선택적으로 활성화시키는 제어 신호 라인 (OST/OSN) 을 포함하는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 전류 경로와 상기 제 2 전류 경로는 각각 상기 제 1 노드와 상기 저전압 라인 사이에 접속된 제 5 트랜지스터 (T15) 와 제 6 트랜지스터 (T16) 의 제 3 직렬 결합과 상기 제 2 노드와 상기 저전압 라인 사이에 접속된 제 7 트랜지스터 (T17) 와 제 8 트랜지스터 (T18) 의 제 4 직렬 결합을 가지며,
    상기 제 1 노드 (N11), 상기 제 2 노드 (N12), 상기 제어 신호 라인 (OST) 중 하나 및 상기 제어 신호 라인 (OSN) 중 하나는 상기 제 8 트랜지스터의 게이트 전극, 상기 제 6 트랜지스터의 게이트 전극, 상기 제 5 트랜지스터의 게이트 전극, 상기 제 7 트랜지스터의 게이트 전극에 각각 접속되는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 디바이스.
  7. 제 3 항에 있어서,
    상기 단명 셀 검출 수단 (BLTx/BLNx 내지 BLTy/BLNy, T30/T31/OST/OSN) 은 상기 잔류 분극으로 인해 생성된 상기 다수의 비트 라인 쌍 중 관련된 한 쌍의 상기 전위차들 각각을 감소시키는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 디바이스.
  8. 제 7 항에 있어서,
    상기 단명 셀 검출 수단은 상기 제 1 비트 라인과 상기 제 2 비트 라인에 선택적으로 접속된 더미 비트 라인 (BLTx/BLNx 내지 BLTy/BLNy) 을 포함하는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 디바이스.
  9. 다수의 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm);
    다수의 워드 라인 (WL0 내지 WLn);
    각각이 데이터 비트를 저장하기 위한 2 개의 저장 커패시터 (CP1/CP2) 와 상기 2 개의 저장 커패시터와 상기 다수의 비트 라인 쌍 중의 관련된 비트 라인 사이에 접속된 각각의 전류 경로 및 상기 다수의 워드 라인중 관련된 하나에 접속된 각각의 게이트 전극을 가지는 2 개의 액세스 트랜지스터 (T1/T2) 를 갖는 다수의 메모리 셀 (MC00 내지 MCnm);
    상기 다수의 비트 라인 쌍에 각각 접속되어 상기 다수의 메모리 셀에서 선택된 메모리 셀 내에 저장된 상기 데이터 비트로부터 생성된 전위차를 증폭시키는 다수의 센스증폭기 (OSA0 내지 OSAm; SA10 내지 SA1m) 을 포함하며,
    상기 메모리 셀중 적어도 어느 하나가 단명인 경우에 상기 다수의 센스 증폭기가 진단 신호를 생성하게 하는 단명 셀 검출 수단 (T15 내지 T18; (BLTx/BLNx 내지 BLTy/BLNy, T30/T31/OST/OSN) 을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  10. a) 메모리 셀 (MC00 내지 MCnm) 내에 테스트 비트를 기입하는 단계;
    b) 다수의 비트 라인 쌍 (BLT0/BLN0 내지 BLTm/BLNm) 에 접속된 다수의 센스 증폭기 (OSA0 내지 OSAm; SA10 내지 SA1m) 의 무감지 전압 범위를 선택된 메모리 셀로부터 독출된 테스트 비트의 다수의 비트 라인 쌍의 전위차 견본에 대해서 비교적 넓게 하는 단계;
    c) 상기 테스트 비트의 진단 신호 (DO0/DO1) 견본을 생성하기 위해 다수의 센스 증폭기를 활성화시키는 단계; 및
    d) 상기 전위차가 무감지 전압 범위 보다 큰지 크지 않은지 그 여부를 확인하기 위해 상기 진단 신호를 체크하는 단계를 포함하는 것을 특징으로 하는 단명 셀 검출 방법.
  11. 제 10 항에 있어서,
    상기 메모리 셀의 각각은 관련 비트 라인 쌍의 비트 라인중 어느 하나에 접속 가능한 제 1 강유전체 커패시터 (CP1) 와 상기 관련 비트 라인 쌍의 상기 비트 라인중 다른 하나에 접속 가능한 제 2 강유전체 커패시터 (CP2) 를 가지며, 상기 제 1 강유전체 커패시터 및 상기 제 2 강유전체 커패시터에 대해 상기 단계 a), b), c), 및 d) 를 반복하는 것을 특징으로 하는 단명 셀 검출 방법.
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