JP3775716B2 - 強誘電体型記憶装置およびそのテスト方法 - Google Patents
強誘電体型記憶装置およびそのテスト方法 Download PDFInfo
- Publication number
- JP3775716B2 JP3775716B2 JP2000155486A JP2000155486A JP3775716B2 JP 3775716 B2 JP3775716 B2 JP 3775716B2 JP 2000155486 A JP2000155486 A JP 2000155486A JP 2000155486 A JP2000155486 A JP 2000155486A JP 3775716 B2 JP3775716 B2 JP 3775716B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- data
- level
- bit line
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチングトランジスターと強誘電体型キャパシターによって記憶素子（メモリーセル）が構成され、スイッチングトランジスターのＯＮ、ＯＦＦによって、活性化する記憶素子（メモリーセル）を選択し、強誘電体型キャパシターの分極の方向によって情報を記憶する強誘電体型記憶装置およびそのテスト方法に関する。さらに詳しくは、１つのスイッチングトランジスターと１つの強誘電体型キャパシターによってメモリーセルが構成され、メモリーセルから出力された電荷量レベル（強誘電体型キャパシターに蓄積されていた分極情報）をリファレンスレベルと比較増幅する１Ｔ１Ｃ型強誘電体メモリータイプの強誘電体型記憶装置、または２つのスイッチングトランジスターと２つの強誘電体型キャパシターによってメモリーセルが構成され、メモリーセルから出力された２つの電荷量レベル（２つの異なる強誘電体型キャパシターに蓄積されていた分極情報）を比較増幅する２Ｔ２Ｃ型強誘電体メモリータイプの強誘電体型記憶装置およびそれらのテスト方法に関する。
【０００２】
【従来の技術】
強誘電体材料を用いたキャパシターは、図１３に示すようなヒステリシス特性を有する。ここで、Ｖは強誘電体型キャパシターの両電極端に印加される電圧であり、Ｐｒは分極量を示す。この強誘電体型キャパシターのヒステリシス特性を利用した強誘電体メモリーは、電源をＯＦＦしてもデータの消えることの無い不揮発性メモリーとして、現在様々な用途が提案がなされている。
【０００３】
図１４は、強誘電体メモリーに用いられる基本的なメモリーセル構成を示す図である。このメモリーセルの記憶保持動作について、図１３に示した強誘電体型キャパシターの特性図を用いて説明する。
【０００４】
このメモリーセルに“Ｈ”データを書き込むときは、ワード線を“Ｈ”レベルにしてＭＯＳトランジスターをＯＮ状態にし、ビット線を“Ｈ”レベルにして、プレート線を“Ｌ”レベルにする。このとき、強誘電体型キャパシターの分極状態は図１３のＡに示す状態である。この後、ビット線をプリチャージして“Ｌ”レベルにすると、強誘電体型キャパシターにかかる電位は０Ｖになるが分極は残留し、図１３のＢに示す状態になる。
【０００５】
このメモリーセルに“Ｌ”データを書き込むときは、ワード線を“Ｈ”レベルにしてＭＯＳトランジスターをＯＮ状態にし、ビット線を“Ｌ”レベルにして、プレート線を“Ｈ”レベルにする。このとき、強誘電体型キャパシターの分局状態は図１３のＤに示す状態である。この後、プレート線を“Ｌ”レベルにすると、強誘電体型キャパシターにかかる電圧は０Ｖになるが反転した分極が残留し、図１３のＥに示す状態になる。
【０００６】
情報の読み出すときには、ワード線を“Ｈ”レベルにしてＭＯＳトランジスターをＯＮ状態にし、ビット線を“Ｌ”レベルにプリチャージして、プレート線に“Ｌ”→“Ｈ”→“Ｌ”のパルスを与える。このとき、“Ｈ”データが書き込まれている強誘電体型キャパシターはＢ→Ｃ→Ｄ→Ｅと変化し、分極状態が反転する。一方、“Ｌ”データが書き込まれている強誘電体型キャパシターはＥ→Ｄ→Ｅと変化し、分極状態が変化しない。
【０００７】
このように、強誘電体型キャパシターでは、読み出し動作によりメモリーセル情報の変化を伴う破壊読み出しが行われる。この分極状態の変化によって、強誘電体型キャパシターから出力される電荷量が変化し、この差はビット線に微少電位差として現れる。この微少電位差を図示しないセンスアンプによって増幅して、データとして読み出す。
【０００８】
ところで、強誘電体メモリーには大きく分けて、１つのトランジスタと１つの強誘電体型キャパシターからなる強誘電体メモリー（以下１Ｔ１Ｃ型強誘電体メモリーと称する）、および１つのメモリーセルが２つのトランジスタと２つの強誘電体キャパシターからなる強誘電体メモリー（以下２Ｔ２Ｃ型強誘電体メモリーと称する）と呼ばれる２種類のタイプがある。
【０００９】
図７に１Ｔ１Ｃ型強誘電体メモリーの従来例について、その回路構成の一例を示す。ここでは、メモリーセルＭＣとして図１４に示したメモリーセルが設けられ、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＩＴ０、ＢＩＴ１に接続されている。また、メモリーセルＭＣに書き込まれたデータが“Ｈ”であるか“Ｌ”であるかを判定する基準となるリファレンス電位を発生するメモリーセルであるｒｅｆ＿ＭＣが設けられ、リファレンスワード線Ｒｅｆ−ＷＬ、リファレンスプレート線Ｒｅｆ−ＰＬおよびビット線ＢＩＴ０、ＢＩＴ１と対になるビット線ＢＩＴ０＃、ＢＩＴ１＃に接続されている。このｒｅｆ＿ＭＣは、例えば“Ｈ”データの書かれているメモリーセルＭＣからの出力と“Ｌ”データの書かれているメモリーセルＭＣからの出力を短絡させる等の方法によって、ＭＣから出力される“Ｈ”データと“Ｌ”データの中間レベルが出力されるようになっている。
【００１０】
図８にこの１Ｔ１Ｃ型強誘電体メモリーのタイミングチャートを示す。まず、Ｒｏｗ制御回路およびＲｅｆ−Ｃｅｌｌ制御回路によって、ワード線ＷＬおよびリファレンスワード線Ｒｅｆ−ＷＬを“Ｈ”レベルにし、プレート線ＰＬおよびリファレンスプレート線Ｒｅｆ−ＰＬにパルス（読み出しパルス）を与える。ここで、プレート線ＰＬとリファレンスプレート線Ｒｅｆ−ＰＬには同電位のパルスを与える。これによってＢＩＴ０、ＢＩＴ１にメモリーセルＭＣから“Ｈ”データまたは“Ｌ”データが出力され、ＢＩＴ０＃、ＢＩＴ１＃にリファレンスメモリーセルＲｅｆ＿ＭＣからリファレンスレベルが出力される。その後、ＳＡＥ（Ｓｅｎｓｅ Ａｍｐ．イネーブル）を“Ｈ”レベルにしてセンスアンプＳｅｎｓｅ Ａｍｐ．を動作させ、両ビット線の電位差をセンスアンプにて増幅する。
【００１１】
そして、リード（情報読み出し）時にはこのデータを読み出し、破壊読み出しから記憶装置情報を回避させるために再書き込みパルスによってメモリーセルＭＣに再書き込みを行う。また、ライト（情報書き込み）時には、センス後、上記再書き込みパルスが入る前にビット線にライトデータ（書き込み用データ）を転送し、再書き込みパルスによってメモリーセルＭＣにデータを書き込む。このとき、プレート線に与えられるパルスの“Ｌ”レベルは０Ｖであり、“Ｈ”レベルはＶＣＣであるのが一般的である。また、この再書き込みパルスによって再書き込みが行われている間、Ｒｅｆ−ＷＬを“Ｌ”レベルにしてリファレンスセルＲｅｆ＿ＭＣをビット線から切り離し、リファレンスレベルを発生させるための初期データを書き込んでおく。例えば、“Ｈ”データが書き込まれているメモリーセルと“Ｌ”データが書かれているメモリーセルを短絡させて中間レベルを作成することによりリファレンスレベルを作成するタイプのリファレンスセルでは、各々のメモリーセルに“Ｈ”データおよび“Ｌ”データを書き込んでおく。
【００１２】
図９に、１Ｔ１Ｃ型強誘電体メモリーのもう１つの従来例について、その回路構成を示す。この従来例では、リファレンス電圧を発生するためにｒｅｆ＿ＭＣの代わりにＲｅｆ−Ｌｅｖｅｌ発生回路を用いる。このＲｅｆ−Ｌｅｖｅｌ発生回路は、例えばＶＣＣおよびＧＮＤ間を抵抗分割する等の方法によって、“Ｈ”データと“Ｌ”データの中間レベルが出力されるようになっている。
【００１３】
図１０にこの１Ｔ１Ｃ型強誘電体メモリーのタイミングチャートを示す。まず、Ｒｏｗ制御回路によってワード線ＷＬをＨにし、プレート線ＰＬにパルス（読み出しパルス）を与える。これによって、ＢＩＴ０、ＢＩＴ１に“Ｈ”データまたは“Ｌ”データが出力される。また、ＲＧＥ（Ｒｅｆ−Ｌｅｖｅｌ発生回路イネーブル）をＨにしてＲｅｆ−Ｌｅｖｅｌ発生回路をイネーブルにし、ＢＩＴ０＃、ＢＩＴ１＃にリファレンスレベルを出力させる。その後、ＳＡＥを“Ｈ”レベルにしてセンスアンプＳｅｎｓｅ Ａｍｐ．を動作させ、両ビット線の電位差をセンスアンプにて増幅する。
【００１４】
そして、リード時にはこのデータを読み出し、再書き込みパルスによってメモリーセルＭＣに再書き込みを行う。また、ライト時には、センス後、上記再書き込みパルスが入る前にビット線にライトデータを転送し、再書き込みパルスによってメモリーセルＭＣにデータを書き込む。この従来例でも、プレート線に与えられるパルスの“Ｌ”レベルは０Ｖであり、“Ｈ”レベルはＶＣＣであるのが一般的である。
【００１５】
図１１に、２Ｔ２Ｃ型強誘電体メモリーの従来例について、その回路構成を示す。ここでは、ＭＣとして図１４に示したメモリーセルが設けられ、ワード線ＷＬ０、Ｗ１およびプレート線ＰＬ０、ＰＬ１に接続されている。２Ｔ２Ｃ型強誘電体メモリーでは２つのＭＣにより１つのメモリーセルが構成され、１つのＭＣはビット線ＢＩＴ０、ＢＩＴ１に接続され、もう１つのＭＣはビット線ＢＩＴ０、ＢＩＴ１と対になるビット線ＢＩＴ０＃、ＢＩＴ１＃に接続されている。
【００１６】
図１２にこの２Ｔ２Ｃ型強誘電体メモリーのタイミングチャートを示す。まず、Ｒｏｗ制御回路によってワード線ＷＬ０（またはＷＬ１）をＨにし、プレート線ＰＬ０（またはＰＬ１）にパルス（読み出し）を与える。これによって、ビット線ＢＩＴ０、ＢＩＴ１に１つのＭＣから“Ｈ”データまたは“Ｌ”データが出力され、ビット線ＢＩＴ０＃、ＢＩＴ１＃にはもう１つのＭＣからその逆データが出力される。その後、ＳＡＥを“Ｈ”レベルにしてセンスアンプＳｅｎｓｅ Ａｍｐ．を動作させ、両ビット線の電位差をセンスアンプにて増幅する。
【００１７】
そして、リード時にはこのデータを読み出し、再書き込みパルスによってメモリーセルに再書き込みを行う。また、ライト時には、センス後、上記再書き込みパルスが入る前にビット線にライトデータを転送し、再書き込みパルスによってメモリーセルにデータを書き込む。２Ｔ２Ｃ型強誘電体メモリーにおいても、プレート線に与えられるパルスの“Ｌ”レベルは０Ｖであり、“Ｈ”レベルはＶＣＣであるのが一般的である。
【００１８】
上述した１Ｔ１Ｃ型および２Ｔ２Ｃ型のいずれの強誘電体メモリーにおいても、強誘電体型キャパシターの特性が問題となる。強誘電体型キャパシターは、製造プロセス的にバラツキが大きく、また、ＤＲＡＭやＳＲＡＭ等、その他のメモリーに比べて特性が非常に不安定である。そのため、市場において強誘電体メモリーに対してその他のメモリーと同等の信頼性および動作安定性を保証するためには、他のメモリーよりも厳しいテストを行う必要がある。
【００１９】
そこで、例えば特開平１１−１４９７９６号公報に開示されているような方法が考案されている。この方法では、センスアンプにオフセットを持たせて、オフセット以下の電位しか出力できないメモリーセルを検出する。これによって、読み出しマージンの少ないメモリーセルを有する強誘電体型記憶装置を予め検出してリジェクトすることができる。図１５に一般的に用いられるセンスアンプの構成を示し、図１６に上記公報の方法で用いられるセンスアンプの構成を示す。この図において、ＢＩＴおよびＢＩＴ＃は一対のビット線を示し、ＳＡＰはセンスアンプを示す。また、ｎはｎ型トランジスタを示し、ｐはｐ型トランジスタを示す。
【００２０】
【発明が解決しようとする課題】
しかしながら、上記公報で用いられるセンスアンプは図１６に示すように８素子で構成され、図１５に示した４素子で構成される一般的なセンスアンプと比較して、素子数が多くなって占有面積が大きくなる。センスアンプはビット線対に１つづつ存在するので、上記公報の方法により高い信頼性および動作安定性を保証することができる強誘電体メモリーを得ようとすると、センスアンプによるエリアペナルティーが非常に大きくなるという問題があった。
【００２１】
本発明は上記従来技術の課題を解決するためになされたものであり、少ないエリアペナルティで読み出しマージンの少ないメモリーセルを検出することが可能な強誘電体型記憶装置およびそのテスト方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の強誘電体型記憶装置は、ワード線に与えられる信号によってオンされる１つのスイッチングトランジスターにより第１のビット線の電位が１つの強誘電体型キャパシターの一端に印加されるように構成され、該強誘電体型キャパシターの分極状態により「Ｈ」レベルまたは「Ｌ」レベルのデータを記憶し、該データの読み出しの際に、該強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線に出力するメモリーセルと、リファレンスプレート線に一端が接続されたリファレンス用強誘電体型キャパシターを有し、リファレンスワード線に与えられる信号によって第２のビット線の電位が該リファレンス用強誘電体型キャパシターの他端に印加され、該リファレンス用強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量をリファレンスレベルとして前記第２のビット線に出力するリファレンスセルと、第１の電位発生回路によって生成される所定電位の信号が、前記強誘電体型キャパシターの他端に接続されたプレート線に与えられるように制御する第１の制御回路と、第２の電位発生回路によって生成される所定電位の信号が前記リファレンスプレート線に与えられるように制御する第２の制御回路と、前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、を備えた強誘電体型記憶装置において、前記第１の制御回路および前記第２の制御回路は、前記メモリーセルのテスト時において、前記「Ｈ」レベルおよび前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量と前記リファレンス用強誘電体型キャパシターから出力される電荷量との差が、該テスト時以外の通常のデータの読み出し時よりも小さくなる方向に変化するように、前記第１の電位発生回路および前記第２の電位発生回路によって、前記プレート線および前記リファレンスプレート線に与えられる電位がそれぞれ変更されることを特徴とする。
【００２３】
本発明の強誘電体型記憶装置は、ワード線に与えられる信号によってオンされる１つのスイッチングトランジスターにより第１のビット線の電位が１つの強誘電体型キャパシターの一端に印加されるように構成され、該強誘電体型キャパシターの分極状態により「Ｈ」レベルまたは「Ｌ」レベルのデータを記憶し、該データの読み出しの際に、該強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線に出力するメモリーセルと、第１の電位発生回路によって生成される所定電位の信号が、前記強誘電体型キャパシターの他端に接続されたプレート線に与えられるように制御する第１の制御回路と、前記第１のビット線と対をなす第２のビット線と、第２の電位発生回路から発生される所定電位の信号が該第２のビット線に与えられるように制御する第２の制御回路と、前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、を備えた強誘電体型記憶装置において、前記第１の制御回路および前記第２の制御回路は、前記メモリーセルのテスト時に、前記「Ｈ」レベルおよび前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量が、該テスト時以外の通常のデータ読み出し時よりも小さくなる方向に変化するように、前記プレート線および前記第２のビット線に与えられる電位が、前記第１の電位発生回路および前記第２の電位発生回路によってそれぞれ変更されることを特徴とする。
【００２４】
本発明の強誘電体型記憶装置は、ワード線に与えられる信号によってオンされる第１のスイッチングトランジスターにより第１のビット線の電位が第１の強誘電体型キャパシターの一端に印加されるように構成されるとともに、前記ワード線に与えられる信号によってオンされる第２のスイッチングトランジスターによって、第２のビット線の電位が第２の強誘電体型キャパシターの一端に印加されるように構成され、前記第１および第２の強誘電体型キャパシターは、それぞれの分極状態により逆極性のデータをそれぞれ記憶し、該データそれぞれの読み出しの際に、前記第１および第２の強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線および第２のビット線にそれぞれ出力するメモリーセルと、電位発生回路によって生成される所定電位の信号が、前記第１および第２の強誘電体型キャパシターの他端に接続された１本のプレート線に与えられるようにそれぞれ制御する制御回路と、前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、を備えた強誘電体型記憶装置において、前記制御回路は、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成することを特徴とする。
【００２５】
本発明の強誘電体型記憶装置は、ワード線に与えられる信号によってオンされる第１のスイッチングトランジスターにより、第１のビット線の電位が第１の強誘電体型キャパシターの一端に印加されるように構成されるとともに、前記ワード線に与えられる信号によってオンされる第２のスイッチングトランジスターによって、第２のビット線の電位が第２の強誘電体型キャパシターの一端に印加されるように構成され、前記第１および第２の強誘電体型キャパシターの分極状態により逆極性のデータをそれぞれ記憶し、該データの読み出しの際に、前記第１および第２の強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線および第２のビット線にそれぞれ出力するメモリーセルと、第１の電位発生回路および第２の電位発生回路によってそれぞれ生成される所定電位の信号が、前記第１の強誘電体型キャパシターの他端に接続された第１のプレート線と前記第１の強誘電体型キャパシターの他端に接続された第２のプレート線とにそれぞれ与えられるように制御する制御回路と、前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、を備えた強誘電体型記憶装置において、前記制御回路は、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記第１および第２の電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成することを特徴とする。
【００２６】
また、本発明は、請求項１に記載の強誘電体型記憶装置のテスト方法であって、前記メモリーセルのテスト時に、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量と前記リファレンス用強誘電体型キャパシターから出力される電荷量との差が、該テスト時以外の通常のデータ読み出し時よりも小さくなる方向に変化するように、前記第１の電位発生回路および前記第２の電位発生回路によって、前記プレート線および前記リファレンスプレート線に与えられる電位をそれぞれ変更する工程と、変更された電位の信号を前記第１の制御回路および前記第２の制御回路によって前記プレート線および前記リファレンスプレート線にそれぞれ与えて、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータの書き込まれたメモリーセルのデータをそれぞれ読み出す工程と、を包含することを特徴とする。
【００２７】
また、本発明は、請求項２に記載の強誘電体型記憶装置のテスト方法であって、前記メモリーセルのテスト時に、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量が、該テスト時以外の通常のデータ読み出し時よりも小さくなる方向に変化するように、前記第１および第２の電位発生回路によって、前記プレート線および前記第２のビット線に与えられる電位をそれぞれ変更する工程と、変更された電位の信号を前記第１の制御回路および前記第２の制御回路によって前記プレート線および前記第２のビット線にそれぞれ与えて、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータの書き込まれたメモリーセルのデータをそれぞれ読み出す工程と、を包含することを特徴とする。
【００２８】
前記メモリーセルに書き込まれた前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータは、前記メモリーセルの強誘電体型キャパシターから出力される電荷量と前記リファレンス用強誘電体型キャパシターから出力される電荷量との差が、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータのそれぞれの書き込み時よりも小さくなる方向に変化するように、前記第１の電位発生回路および前記第２の電位発生回路によってそれぞれ生成された電位の信号を、前記プレート線および前記リファレンスプレート線に与えることによって書き込まれていてもよい。
【００２９】
また、本発明は、請求項３に記載の強誘電体型記憶装置のテスト方法であって、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成する工程と、該生成された電位を前記制御部によって前記プレート線に印加して前記メモリーセルのデータを前記増幅器にて読み出す工程と、を包含することを特徴とする。
【００３０】
また、本発明は、請求項４に記載の強誘電体型記憶装置のテスト方法であって、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記第１および第２の電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成する工程と、生成された電位の信号を前記制御部によって前記第１のプレート線と前記第２のプレート線とに印加して前記メモリーセルのデータを前記増幅器にて読み出す工程と、を包含することを特徴とする。
【００３７】
以下、本発明の作用について説明する。
【００３８】
特開平１１−１４９７９６号公報の方法ではセンスアンプにてオフセットをもたせたが、本発明では、強誘電体型キャパシターからビット線に出力される電荷量自体を調整する。
【００３９】
１Ｔ１Ｃ型強誘電体メモリーでは、リファレンスセルまたはリファレンスレベル発生回路の出力レベル（リファレンスレベル）を、テスト回路（電位発生回路）または入力ピン（テストピン）もしくは入力パッド（テストパッド）等を用いて外部から調整可能にすることにより、テスト時にメモリーセルの読み出しマージンを意図的に少なくすることが可能である。または、リファレンスレベルを固定して、テスト回路または入力ピンもしくは入力パッド等を用いてプレート線に与えるパルスの電位を外部から調整可能にし、テスト時にメモリーセルからの読み出し電荷量を小さくすることによっても、メモリーセルの読み出しマージンを意図的に少なくすることが可能である。または、書き込み時にビット線に与えるレベルを調整することによっても、メモリーセルの読み出しマージンを意図的に少なくすることが可能である。
【００４０】
２Ｔ２Ｃ型強誘電体メモリーでは、リファレンスセルを用いないため、テスト回路または入力ピンもしくは入力パッド等を用いてプレート線に与えるパルスの電位を外部から調整可能にし、テスト時にメモリーセルからの読み出し電荷量を小さくすることにより、一対のビット線に出力されるレベル差を小さくして、メモリーセルの読み出しマージンを意図的に少なくすることが可能である。または、書き込み時にビット線に与えるレベルを調整することによっても、メモリーセルの読み出しマージンを意図的に少なくすることが可能である。
【００４１】
本発明によれば、周辺回路の簡単なテスト回路（電位発生回路）を設けたり、外部から任意の電圧を入力可能なテストピンやテストパッドを設けるだけで良く、図１５に示したような一般的なセンスアップを用いることが可能である。テスト回路やテストピン、テストパッド等によるエリアペナルティーは、センスアンプによるエリアペナルティーと比較すると非常に小さいため、従来技術のようにセンスアンプによるエリアペナルティーを生じさせずに、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能である。
【００４２】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００４３】
（実施形態１）
本実施形態では、本発明を１ＴｌＣ型強誘電体メモリーに適用した場合の一例について説明する。
【００４４】
図１は本実施形態の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図であり、図２はそのタイミングチャートを示す。本実施形態の１Ｔ１Ｃ型強誘電体メモリーは、図７および図８に示した従来例を改良したものであり、従来例と比較して異なる電位を発生させる２つの電位発生回路１、２を有している。この電位発生回路１、２は、公知の簡単な回路構成により実現可能である。例えば、複数の抵抗を電源とＧＮＤとの間に直列接続し、各抵抗の接続点から電位を取り出すことにより抵抗分割された任意の電位を生成することができる。
【００４５】
この２つの電位発生回路１、２により、リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣを駆動するプレート線ＰＬおよびＲｅｆ−ＰＬに与えられるパルス（読み出しパルスおよび再書き込みパルス）の”Ｈ”レベルを調整する。なお、本実施形態ではＲＯＷ制御回路およびＲｅｆ−Ｃｅｌｌ制御回路からワード線ＷＬおよびＲｅｆ−ＷＬに与える信号を生成しているが、通常のリード時およびライト時においても、また、テストモードにおいても、同一の信号が出力されているものとする。本実施形態では、２つの異なる電位発生回路１、２を設けることによって、リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣに対して異なるパルスを与えることができる。
【００４６】
この２つの電位発生回路１、２は、同一電位を発生させて、リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣを駆動するプレート線ＰＬおよびＲｅｆ−ＰＬに同一のパルスを与えることもできる。通常のリード時およびライト時には、リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣを駆動するプレート線ＰＬおよびＲｅｆ−ＰＬに同一パルスを与える。これによって、メモリーセルからは“Ｈ”データまたは“Ｌ”データが出力され、リファレンスセルからはリファレンスレベル（“Ｈ”データと“Ｌ”データの中間レベル）が出力される。リード時にはこれをセンスアンプにて増幅する。ライト時には外部からビット線を経由してメモリーセルにデータを書き込む。２つの電位発生回路１、２により同一電位（一般的にはＶＣＣレベル）を発生させることで、従来と全く同じリード動作およびライト動作が可能である。
【００４７】
テスト時には、テストピンまたはテストパッド（図示せず）にテスト信号ＴＥＳＴを与えること等によって、テストモードに入る。そして、テストモードでは、電位発生回路１および電位発生回路２に異なる電位を発生させる。この異なる電位が、図２に示した各々リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣを駆動するプレート線ＰＬおよびＲｅｆ−ＰＬに与えられるパルスの”Ｈ”レベルになる。これにより、リード時およびライト時にリファレンスセルを構成する強誘電体キャパシターとメモリーセルを構成する強誘電体キャパシターに各々異なる電位を与えることができる。ここで、強誘電体キャパシターに高い電位を与える程、強誘電体キャパシターから出力される電荷量も多くなる。
【００４８】
例えば、メモリーセルを構成する強誘電体キャパシターに与える電位を固定（通常のリード時およびライト時に与えられる電位と同一電位に）して、リファレンスセルを構成する強誘電体キャパシターに通常のリード時およびライト時に与えられる電位より低い電位を与えると、メモリーセルから出力される“Ｈ”データおよび“Ｌ”データは通常のリード時およびライト時と同じレベルが出力され、リファレンスセルから出力されるリファレンスレベルのみ低くなる。このため、“Ｌ”データに対して読み出しマージンが少なくなる。また、リファレンスセルを構成する強誘電体キャパシターに通常のリード時およびライト時に与えられる電位よりも高い電位を与えると、メモリーセルから出力される“Ｈ”データおよび“Ｌ”データは通常のリード時およびライト時と同じレベルが出力され、リファレンスセルから出力されるリファレンスレベルのみ高くなる。このため、“Ｈ”データに対して読み出しマージンが少なくなる。
【００４９】
または、リファレンスセルを構成する強誘電体キャパシターに与える電位を固定（通常のリード時およびライト時に与えられる電位と同一電位に）して、メモリーセルを構成する強誘電体キャパシターに通常のリード時およびライト時に与えられる電位より低い電位を与えると、リファレンスレベルはそのままでメモリーセルから出力される電荷量が少なくなる。このため、“Ｈ”データに対して読み出しマージンが少なくなる。また、メモリーセルを構成する強誘電体キャパシターに通常のリード時およびライト時に与えられる電位より高い電位を与えると、メモリーセルから出力される電荷量が多くなる。このため、“Ｌ”データに対して読み出しマージンが少なくなる。
【００５０】
例えば、リード（情報読み出し）時にプレート線の電位を変更させることにより、図１７に示すように、通常のリード時およびライト時に強誘電体キャパシターに与えられる電位±ＶNに対して、マージンテストのリード時に与えられる電位をＶT0およびＶT1とする。このとき、通常のリード時に強誘電体キャパシターから出力される電荷はＱN（０）（”Ｌ”データ）およびＱN（１）（”Ｈ”データ）となり、マージンテストのリード時にプレート線の電位が変更された強誘電体キャパシター（メモリセルまたはリファレンスセルのいずれか一方）から出力される電荷はＱT0（”Ｌ”データ）およびＱT1（”Ｈデータ”）となる。
【００５１】
または、ライト（情報書き込み）時にプレート線またはビット線の電位を変更させることにより、図１８に示すように、通常のリード時およびライト時に強誘電体キャパシターに与えられる電位±ＶNに対して、マージンテストのライト時に与えられる電位を±ＶTとする。このとき、通常のリード時に強誘電体キャパシターから出力される電荷はＱN（０）（”Ｌ”データ）およびＱN（１）（”Ｈ”データ）となり、マージンテストのリード時にプレート線の電位が変更された強誘電体キャパシター（メモリセルまたはリファレンスセルのいずれか一方）から出力される電荷はＱT0（”ＬT”データ）およびＱT1（”ＨTデータ”）となる。
【００５２】
よって、図１９（ａ）に示すように、通常リード時の読み出しマージンに比べて、マージンテストのリード時では読み出しマージンが小さくなる。なお、図１９（ａ）において、リファレンスレベルよりも上側の矢印が”Ｈ”データに対する読み出しマージンであり、下側の矢印が”Ｌ”データに対する読み出しマージンである。
【００５３】
この状態で、本実施形態の強誘電体型記憶装置に対して読み出しテストを行うことにより、より厳しい条件でのマージンテストが可能となり、マージンの少ないメモリーセルを検出することができる。よって、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となる。
【００５４】
本実施形態において、リファレンスセルを構成する強誘電体キャパシターは、１つまたは２つ以上であってもよい。２つの場合には、各強誘電体キャパシターから各々”Ｈ”データおよび”Ｌ”データを出力させ、それらをショートさせて中間レベル（リファレンスレベル）を作成することができる。また、４つの強誘電体キャパシターを用いて、２つから”Ｈ”データを、他の２つから”Ｌ”データを出力させ、それらをショートさせることにより、リファレンスレベルのバラツキを抑えることもできる。これを８つの強誘電体キャパシター、１６の強誘電体キャパシター、・・・、と増やしていくこともできる。なお、１つの強誘電体キャパシターでリファレンスレベルを構成する場合には、容量を小さくして”Ｈ”データと”Ｌ”データの中間レベルが出力されるようにする。
【００５５】
（実施形態２）
本実施形態では、本発明を１ＴｌＣ型強誘電体メモリーに適用した場合の他の例について説明する。
【００５６】
図３は本実施形態の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図であり、図４はそのタイミングチャートを示す。本実施形態の１Ｔ１Ｃ型強誘電体メモリーは、図９および図１０に示した従来例を改良したものであり、従来例と比較して異なる電位を発生させる２つの電位発生回路１、２を有している。この電位発生回路１、２は、実施形態１と同様に、公知の回路構成により実現可能である。
【００５７】
この２つの電位発生回路１、２により、メモリーセルＭＣを駆動するプレート線ＰＬに与えられるパルス（読み出しパルスおよび再書き込みパルス）のＨレベル、およびＲｅｆ−Ｌｅｖｅｌ発生回路が発生するリファレンスレベルを調整する。なお、本実施形態ではＲＯＷ制御回路からワード線ＷＬに与える信号を生成しているが、通常のリード時およびライト時においても、また、テストモードにおいても、同一の信号が出力されているものとする。
【００５８】
通常のリード時およびライト時には、メモリーセルＭＣを駆動するプレート線ＰＬに通常のパルスを与える。これによって、メモリーセルからビット線ＢＩＴ０およびＢＩＴ１に“Ｈ”データまたは“Ｌ”データが出力される。また、もう一方のビット線ＢＩＴ０＃およびＢＩＴ１＃には、Ｒｅｆ−Ｌｅｖｅｌ発生回路から“Ｈ”データと“Ｌ”データの中間レベルであるリファレンスレベルが出力される。リード時にはこれをセンスアンプにて増幅する。ライト時には外部からビット線を経由してメモリーセルにデータを書き込む。２つの電位発生回路１、２により同一電位（一般的にはＶＣＣレベル）を発生させることで、従来と全く同じリード動作およびライト動作が可能である。
【００５９】
テスト時には、テストピンまたはテストパッド（図示せず）にテスト信号ＴＥＳＴを与えること等によって、テストモードに入る。そして、テストモードでは、電位発生回路２によってメモリーセルに接続されたプレート線ＰＬに与えるパルス電位を通常リード時およびライト時と同じにして、メモリーセルから出力される電位を通常リード時およびライト時と同一にする。また、電位発生回路１によってＲｅｆ−Ｌｅｖｅ１発生回路で発生するリファレンスレベルの電位（通常リード時およびライト時は“Ｈ”データと“Ｌ”データとの中間レベル）を調整する。
【００６０】
例えば、リファレンスレベルを、通常リード時およびライト時より高くすることにより、”Ｈ”データに対してメモリーセルの読み出しマージンが少なくなる。一方、リファレンスレベルを通常リード時およびライト時より低くすることにより、”Ｌ”データに対してメモリーセルの読み出しマージンが少なくなる。
【００６１】
または、リファレンスレベルを固定（通常のリード時およびライト時と同じレベルに）して、メモリーセルに接続されたプレート線ＰＬに与えるパルスの”Ｈ”レベルを変化させることによって、強誘電体型キャパシターの両端にかかる電圧が変化させることができる。ここで、強誘電体キャパシターの両端にかかる電圧が高い程、強誘電体キャパシターから出力される電荷量も多くなる。
【００６２】
例えば、メモリーセルに接続されたプレート線ＰＬに与えるパルス電位を高くすると、メモリーセルから出力される電荷量も多くなる。このとき、リファレンスレベルは変化しないため、“Ｌ”データに対してメモリーセルの読み出しマージンが低下する。また、メモリーセルに接続されたプレート線に与えるパルス電位を低くすると、メモリーセルから出力される電荷量も少なくなる。このとき、リファレンスレベルは変化しないため、“Ｈ”データに対してメモリーセルの読み出しマージンが低下する。
【００６３】
これにより、実施形態１において図１７〜図１９（ａ）に示したのと同様に、通常リード時の読み出しマージンに比べて、マージンテストのリード時では読み出しマージンが小さくなる。
【００６４】
この状態で、本実施形態の強誘電体型記憶装置に対して読み出しテストを行うことにより、より厳しい条件でのマージンテストが可能となり、マージンの少ないメモリーセルを検出することができる。よって、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となる。
【００６５】
（実施形態３）
本実施形態では、本発明を２Ｔ２Ｃ型強誘電体メモリーに適用した場合の一例について説明する。
【００６６】
図５（ａ）は本実施形態の２Ｔ２Ｃ型強誘電体メモリーの回路構成を示す図であり、図６はそのタイミングチャートを示す。本実施形態の２Ｔ２Ｃ型強誘電体メモリーは、図１１および図１２に示した従来例を改良したものであり、従来例と比較して異なる電位を発生させる電位発生回路を有している。この電位発生回路は、実施形態１と同様に、公知の簡単な回路構成により実現可能である。
【００６７】
この電位発生回路により、プレート線ＰＬ０およびＰＬ１に与えられるパルス（読み出しパルスおよび再書き込みパルス）の”Ｈ”レベルの電位を調整する。
【００６８】
通常のリード時およびライト時には、電位発生回路にＶＣＣレベルを発生させて、プレート線の”Ｈ”レベルをＶＣＣとする。２Ｔ２Ｃ型では、メモリーセルが２つの強誘電体型キャパシターから構成され、各々強誘電体型キャパシターからＢＩＴ０およびＢＩＴ１、ＢＩＴ０＃およびＢＩＴ１＃に電荷が誘起され、そのレベル差を読む。このため２Ｔ２Ｃ型ではリファレンスセルは用いない。
【００６９】
テスト時には、テストピンまたはテストパッドにテスト信号を与えること等によって、テストモードに入る。そして、テストモードでは、上記レベル差が通常リード時およびライト時よりも小さくなるように、電位発生回路によってＶＣＣよりも低い電位を発生させる。これによって、“Ｈ”データおよび“Ｌ”データ共に出力されるレベルが低くなり、“Ｈ”データと“Ｌ”データのレベル差は小さくなる。２Ｔ２Ｃ型では“Ｈ”データと“Ｌ”データのレベル差をセンスアンプによって増幅するため、“Ｈ”データおよび“Ｌ”データの両方に対して、読み出しマージンが少なくなる。
【００７０】
これにより、実施形態１において図１７および図１８に示したのと同様に、通常のリード時に強誘電体キャパシターから出力される電荷はＱN（０）（”Ｌ”データ）およびＱN（１）（”Ｈ”データ）となり、マージンテストのリード時にプレート線の電位が変更された強誘電体キャパシターから出力される電荷はＱT0（”Ｌ”データ）およびＱT1（”Ｈデータ”）となる。
【００７１】
よって、図１９（ｂ）に示すように、通常リード時の読み出しマージンに比べて、マージンテストのリード時では読み出しマージンが小さくなる。
【００７２】
この状態で、本実施形態の強誘電体型記憶装置に対して読み出しテストを行うことにより、より厳しい条件でのマージンテストが可能となり、マージンの少ないメモリーセルを検出することができる。よって、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となる。
【００７３】
（実施形態４）
本実施形態では、本発明を２Ｔ２Ｃ型強誘電体メモリーに適用した場合の他の例について説明する。
【００７４】
図５（ｂ）は本実施形態の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図である。
【００７５】
本実施形態の２Ｔ２Ｃ型強誘電体メモリーにおいて、図５（ａ）に示した実施形態３と異なる点は、１ワード線に付き２つのプレート線ＰＬ０ＡおよびＰＬ０Ｂ、ＰＬ１ＡおよびＰＬ１Ｂを有していることであり、異なる２つの電位発生回路１、２から異なるパルス電位を与えることが可能である。
【００７６】
２Ｔ２Ｃ型では２つの強誘電体キャパシターから一対のビット線（例えばＢＩＴ０とＢＩＴ０＃、ＢＩＴ１とＢＩＴ１＃）に各々反対のデータを出力する。一方のビット線ＢＩＴ０、ＢＩＴ１に接続された強誘電体キャパシターから“Ｈ”データが出力されると、他方のビット線ＢＩＴ０＃、ＢＩＴ１＃に接続された強誘電体キャパシターからは“Ｌ”データが出力される。
【００７７】
通常リード時およびライト時には、ビット線ＢＩＴ０、ＢＩＴ１に接続された強誘電体キャパシターおよびビット線ＢＩＴ０＃、ＢＩＴ１＃に接続された強誘電体キャパシターの両方に同じパルスを与える。
【００７８】
また、テスト時には、“Ｈ”データが書き込まれている強誘電体キャパシターには低い電位のパルスを与え、“Ｌ”データが書き込まれている強誘電体キャパシターには高い電位のパルスを与える。これによって、通常リード時およびライト時と比較して、“Ｈ”データのビット線への出力がより低く、“Ｌ”データのビット線への出力がより高くなる。２Ｔ２Ｃ型では、“Ｈ”データと“Ｌ”データの電位差をセンスアンプによって増幅する。上記テストモードでは、この“Ｈ”データと“Ｌ”データの差が少なくなるため、“Ｈ”データおよび“Ｌ”データの両方に対して、読み出しマージンが少なくなる。
【００７９】
これにより、実施形態１において図１７および図１８に示したのと同様に、通常のリード時に強誘電体キャパシターから出力される電荷はＱN（０）（”Ｌ”データ）およびＱN（１）（”Ｈ”データ）となり、マージンテストのリード時にプレート線の電位が変更された強誘電体キャパシターから出力される電荷はＱT0（”Ｌ”データ）およびＱT1（”Ｈデータ”）となる。よって、実施形態３ににおいて図１９（ｂ）に示したのと同様に、通常リード時の読み出しマージンに比べて、マージンテストのリード時では読み出しマージンが小さくなる。
【００８０】
この状態で、本実施形態の強誘電体型記憶装置に対して読み出しテストを行うことにより、より厳しい条件でのマージンテストが可能となり、マージンの少ないメモリーセルを検出することができる。よって、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となる。
【００８１】
なお、上記実施形態１〜実施形態４で説明した以外にも、同様な考え方でテストモード時に意図的に読み出しマージンを少なくする方法が考えられる。
【００８２】
例えば、実施形態１〜実施形態４においては、プレート線に与えるパルスの“Ｌ”レベルをＧＮＤとし、“Ｈ”レべルを電位発生回路で発生させた電位としたが、強誘電体キャパシターの両端にかかる電位を変化させればよく、そのためにはプレート線に与えるパルスの“Ｌ”レベルと“Ｈ”レベルの差を変化させればよい。よって、プレート線に与えるパルスの“Ｌ”レベルを電位発生回路で発生させた電位とし、ＨレベルをＶＣＣとしても同様のマージンテストを行うことが可能である。また、プレート線に与えるパルスの“Ｌ”レベルおよび“Ｈ”レベルの両方共を電位発生回路にて発生させても、同様のマージンテストを行うことが可能である。
【００８３】
上記実施形態１〜実施形態４におけるプレート線の電位調整、および実施形態２におけるリファレンスレベル発生回路が発生するレベル調整のために、電位発生回路により目標とする電位を発生させたが、テストパッドやテストピンから直接電位を供給しても、同様の効果を得ることができる。
【００８４】
上記実施形態１〜実施形態４におけるプレート線の電位調整は、リード時およびライト時の両方の場合に行ったが、リード時のみまたはライト時のみに行うことによっても、上記同様のマージンテストを行うことが可能である。
【００８５】
さらに、上記実施形態では、プレート線に与えるパルスのレベル調整により、ビット線に出力される電荷量を少なくして、マージンの少ないメモリーセルのリジェクトを行ったが、ライト時に、ビット線の電位を調整することによっても同様のマージンテストを行うことが可能である。例えば、“Ｈ”データ書き込み時には、通常であればビット線がＶＣＣレベルであるが、このレベルをＶＣＣより低くする。または、“Ｌ”データ書き込み時には、通常であればビット線がＧＮＤレベルであるが、このレベルをＧＮＤより高くする。これによって、ライト時のみ、プレート線に与えるパルスのレベルを調整した場合と同様の効果が得られる。このビット線の電位調整は、プレート線の電位調整と同様に、電位発生回路またはテストパッドによって例えば図１８に示したように行うことができる。
【００８６】
なお、本発明は上記に示されたものに限定されるものでなく、あらゆる方法によって、強誘電体型キャパシターから出力される電荷量を調整することによって、マージンの少ないメモリーセルを検出することが可能であり、そのようなマージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能である。
【００８７】
【発明の効果】
以上詳述したように、本発明によれば、非常に小さいエリアペナルティによって、より厳しいマージンテストが可能となり、強誘電体型記憶装置の読み出しテストを行うことでマージンの少ないメモリーセルを検出することができる。従って、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となり、高い信頼性および動作安定性を保障することが可能となる。本発明は、１Ｔ１Ｃ型および２Ｔ２Ｃ型の両方の強誘体型記憶装置に対して有効である。
【図面の簡単な説明】
【図１】実施形態１の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図である。
【図２】実施形態１の１Ｔ１Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図３】実施形態２の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図である。
【図４】実施形態２の１Ｔ１Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図５】（ａ）は実施形態３の２Ｔ２Ｃ型強誘電体メモリーの回路構成を示す図であり、（ｂ）は実施形態４の２Ｔ２Ｃ型強誘電体メモリーの回路構成を示す図である。
【図６】実施形態３の２Ｔ２Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図７】従来の１Ｔ１Ｃ型強誘電体メモリーの回路構成例を示す図である。
【図８】従来の１Ｔ１Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図９】従来の他の１Ｔ１Ｃ型強誘電体メモリーの回路構成例を示す図である。
【図１０】従来の他の１Ｔ１Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図１１】従来の２Ｔ２Ｃ型強誘電体メモリーの回路構成例を示す図である。
【図１２】従来の２Ｔ２Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図１３】強誘電体キャパシターの特性を示すヒステリシスループである。
【図１４】強誘電体型記憶装置のメモリーセル構成を示す図である。
【図１５】一般的なラッチ型センスアンプの構成を示す図である。
【図１６】特開平１１−１４９７９６号公報に用いられるラッチ型センスアンプの構成を示す図である。
【図１７】本発明において、リード時にプレート線の電位を変更させた場合について、強誘電体キャパシターの特性を説明するための図である。
【図１８】本発明において、ライト時にプレート線またはビット線の電位を変更させた場合について、強誘電体キャパシターの特性を説明するための図である。
【図１９】本発明において、通常リード時の読み出しマージンとマージンテストのリード時の読み出しマージンとの関係を説明するための図であり、（ａ）は１Ｔ１Ｃ型強誘電体メモリーについて示し、（ｂ）は２Ｔ２Ｃ型強誘電体メモリーについて示す。
【符号の説明】
ＭＣ メモリーセル
ＷＬ ワード線
ＰＬ プレート線
Ｒｅｆ−ＷＬ リファレンスワード線
Ｒｅｆ−ＰＬ リファレンスプレート線
ＲＧＥ Ｒｅｆ−Ｌｅｖｅｌ発生回路イネーブル
ＳＡＥ Ｓｅｎｓｅ−Ａｍｐ．イネーブル
ＴＥＳＴ テストモード
【発明の属する技術分野】
本発明は、スイッチングトランジスターと強誘電体型キャパシターによって記憶素子（メモリーセル）が構成され、スイッチングトランジスターのＯＮ、ＯＦＦによって、活性化する記憶素子（メモリーセル）を選択し、強誘電体型キャパシターの分極の方向によって情報を記憶する強誘電体型記憶装置およびそのテスト方法に関する。さらに詳しくは、１つのスイッチングトランジスターと１つの強誘電体型キャパシターによってメモリーセルが構成され、メモリーセルから出力された電荷量レベル（強誘電体型キャパシターに蓄積されていた分極情報）をリファレンスレベルと比較増幅する１Ｔ１Ｃ型強誘電体メモリータイプの強誘電体型記憶装置、または２つのスイッチングトランジスターと２つの強誘電体型キャパシターによってメモリーセルが構成され、メモリーセルから出力された２つの電荷量レベル（２つの異なる強誘電体型キャパシターに蓄積されていた分極情報）を比較増幅する２Ｔ２Ｃ型強誘電体メモリータイプの強誘電体型記憶装置およびそれらのテスト方法に関する。
【０００２】
【従来の技術】
強誘電体材料を用いたキャパシターは、図１３に示すようなヒステリシス特性を有する。ここで、Ｖは強誘電体型キャパシターの両電極端に印加される電圧であり、Ｐｒは分極量を示す。この強誘電体型キャパシターのヒステリシス特性を利用した強誘電体メモリーは、電源をＯＦＦしてもデータの消えることの無い不揮発性メモリーとして、現在様々な用途が提案がなされている。
【０００３】
図１４は、強誘電体メモリーに用いられる基本的なメモリーセル構成を示す図である。このメモリーセルの記憶保持動作について、図１３に示した強誘電体型キャパシターの特性図を用いて説明する。
【０００４】
このメモリーセルに“Ｈ”データを書き込むときは、ワード線を“Ｈ”レベルにしてＭＯＳトランジスターをＯＮ状態にし、ビット線を“Ｈ”レベルにして、プレート線を“Ｌ”レベルにする。このとき、強誘電体型キャパシターの分極状態は図１３のＡに示す状態である。この後、ビット線をプリチャージして“Ｌ”レベルにすると、強誘電体型キャパシターにかかる電位は０Ｖになるが分極は残留し、図１３のＢに示す状態になる。
【０００５】
このメモリーセルに“Ｌ”データを書き込むときは、ワード線を“Ｈ”レベルにしてＭＯＳトランジスターをＯＮ状態にし、ビット線を“Ｌ”レベルにして、プレート線を“Ｈ”レベルにする。このとき、強誘電体型キャパシターの分局状態は図１３のＤに示す状態である。この後、プレート線を“Ｌ”レベルにすると、強誘電体型キャパシターにかかる電圧は０Ｖになるが反転した分極が残留し、図１３のＥに示す状態になる。
【０００６】
情報の読み出すときには、ワード線を“Ｈ”レベルにしてＭＯＳトランジスターをＯＮ状態にし、ビット線を“Ｌ”レベルにプリチャージして、プレート線に“Ｌ”→“Ｈ”→“Ｌ”のパルスを与える。このとき、“Ｈ”データが書き込まれている強誘電体型キャパシターはＢ→Ｃ→Ｄ→Ｅと変化し、分極状態が反転する。一方、“Ｌ”データが書き込まれている強誘電体型キャパシターはＥ→Ｄ→Ｅと変化し、分極状態が変化しない。
【０００７】
このように、強誘電体型キャパシターでは、読み出し動作によりメモリーセル情報の変化を伴う破壊読み出しが行われる。この分極状態の変化によって、強誘電体型キャパシターから出力される電荷量が変化し、この差はビット線に微少電位差として現れる。この微少電位差を図示しないセンスアンプによって増幅して、データとして読み出す。
【０００８】
ところで、強誘電体メモリーには大きく分けて、１つのトランジスタと１つの強誘電体型キャパシターからなる強誘電体メモリー（以下１Ｔ１Ｃ型強誘電体メモリーと称する）、および１つのメモリーセルが２つのトランジスタと２つの強誘電体キャパシターからなる強誘電体メモリー（以下２Ｔ２Ｃ型強誘電体メモリーと称する）と呼ばれる２種類のタイプがある。
【０００９】
図７に１Ｔ１Ｃ型強誘電体メモリーの従来例について、その回路構成の一例を示す。ここでは、メモリーセルＭＣとして図１４に示したメモリーセルが設けられ、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＩＴ０、ＢＩＴ１に接続されている。また、メモリーセルＭＣに書き込まれたデータが“Ｈ”であるか“Ｌ”であるかを判定する基準となるリファレンス電位を発生するメモリーセルであるｒｅｆ＿ＭＣが設けられ、リファレンスワード線Ｒｅｆ−ＷＬ、リファレンスプレート線Ｒｅｆ−ＰＬおよびビット線ＢＩＴ０、ＢＩＴ１と対になるビット線ＢＩＴ０＃、ＢＩＴ１＃に接続されている。このｒｅｆ＿ＭＣは、例えば“Ｈ”データの書かれているメモリーセルＭＣからの出力と“Ｌ”データの書かれているメモリーセルＭＣからの出力を短絡させる等の方法によって、ＭＣから出力される“Ｈ”データと“Ｌ”データの中間レベルが出力されるようになっている。
【００１０】
図８にこの１Ｔ１Ｃ型強誘電体メモリーのタイミングチャートを示す。まず、Ｒｏｗ制御回路およびＲｅｆ−Ｃｅｌｌ制御回路によって、ワード線ＷＬおよびリファレンスワード線Ｒｅｆ−ＷＬを“Ｈ”レベルにし、プレート線ＰＬおよびリファレンスプレート線Ｒｅｆ−ＰＬにパルス（読み出しパルス）を与える。ここで、プレート線ＰＬとリファレンスプレート線Ｒｅｆ−ＰＬには同電位のパルスを与える。これによってＢＩＴ０、ＢＩＴ１にメモリーセルＭＣから“Ｈ”データまたは“Ｌ”データが出力され、ＢＩＴ０＃、ＢＩＴ１＃にリファレンスメモリーセルＲｅｆ＿ＭＣからリファレンスレベルが出力される。その後、ＳＡＥ（Ｓｅｎｓｅ Ａｍｐ．イネーブル）を“Ｈ”レベルにしてセンスアンプＳｅｎｓｅ Ａｍｐ．を動作させ、両ビット線の電位差をセンスアンプにて増幅する。
【００１１】
そして、リード（情報読み出し）時にはこのデータを読み出し、破壊読み出しから記憶装置情報を回避させるために再書き込みパルスによってメモリーセルＭＣに再書き込みを行う。また、ライト（情報書き込み）時には、センス後、上記再書き込みパルスが入る前にビット線にライトデータ（書き込み用データ）を転送し、再書き込みパルスによってメモリーセルＭＣにデータを書き込む。このとき、プレート線に与えられるパルスの“Ｌ”レベルは０Ｖであり、“Ｈ”レベルはＶＣＣであるのが一般的である。また、この再書き込みパルスによって再書き込みが行われている間、Ｒｅｆ−ＷＬを“Ｌ”レベルにしてリファレンスセルＲｅｆ＿ＭＣをビット線から切り離し、リファレンスレベルを発生させるための初期データを書き込んでおく。例えば、“Ｈ”データが書き込まれているメモリーセルと“Ｌ”データが書かれているメモリーセルを短絡させて中間レベルを作成することによりリファレンスレベルを作成するタイプのリファレンスセルでは、各々のメモリーセルに“Ｈ”データおよび“Ｌ”データを書き込んでおく。
【００１２】
図９に、１Ｔ１Ｃ型強誘電体メモリーのもう１つの従来例について、その回路構成を示す。この従来例では、リファレンス電圧を発生するためにｒｅｆ＿ＭＣの代わりにＲｅｆ−Ｌｅｖｅｌ発生回路を用いる。このＲｅｆ−Ｌｅｖｅｌ発生回路は、例えばＶＣＣおよびＧＮＤ間を抵抗分割する等の方法によって、“Ｈ”データと“Ｌ”データの中間レベルが出力されるようになっている。
【００１３】
図１０にこの１Ｔ１Ｃ型強誘電体メモリーのタイミングチャートを示す。まず、Ｒｏｗ制御回路によってワード線ＷＬをＨにし、プレート線ＰＬにパルス（読み出しパルス）を与える。これによって、ＢＩＴ０、ＢＩＴ１に“Ｈ”データまたは“Ｌ”データが出力される。また、ＲＧＥ（Ｒｅｆ−Ｌｅｖｅｌ発生回路イネーブル）をＨにしてＲｅｆ−Ｌｅｖｅｌ発生回路をイネーブルにし、ＢＩＴ０＃、ＢＩＴ１＃にリファレンスレベルを出力させる。その後、ＳＡＥを“Ｈ”レベルにしてセンスアンプＳｅｎｓｅ Ａｍｐ．を動作させ、両ビット線の電位差をセンスアンプにて増幅する。
【００１４】
そして、リード時にはこのデータを読み出し、再書き込みパルスによってメモリーセルＭＣに再書き込みを行う。また、ライト時には、センス後、上記再書き込みパルスが入る前にビット線にライトデータを転送し、再書き込みパルスによってメモリーセルＭＣにデータを書き込む。この従来例でも、プレート線に与えられるパルスの“Ｌ”レベルは０Ｖであり、“Ｈ”レベルはＶＣＣであるのが一般的である。
【００１５】
図１１に、２Ｔ２Ｃ型強誘電体メモリーの従来例について、その回路構成を示す。ここでは、ＭＣとして図１４に示したメモリーセルが設けられ、ワード線ＷＬ０、Ｗ１およびプレート線ＰＬ０、ＰＬ１に接続されている。２Ｔ２Ｃ型強誘電体メモリーでは２つのＭＣにより１つのメモリーセルが構成され、１つのＭＣはビット線ＢＩＴ０、ＢＩＴ１に接続され、もう１つのＭＣはビット線ＢＩＴ０、ＢＩＴ１と対になるビット線ＢＩＴ０＃、ＢＩＴ１＃に接続されている。
【００１６】
図１２にこの２Ｔ２Ｃ型強誘電体メモリーのタイミングチャートを示す。まず、Ｒｏｗ制御回路によってワード線ＷＬ０（またはＷＬ１）をＨにし、プレート線ＰＬ０（またはＰＬ１）にパルス（読み出し）を与える。これによって、ビット線ＢＩＴ０、ＢＩＴ１に１つのＭＣから“Ｈ”データまたは“Ｌ”データが出力され、ビット線ＢＩＴ０＃、ＢＩＴ１＃にはもう１つのＭＣからその逆データが出力される。その後、ＳＡＥを“Ｈ”レベルにしてセンスアンプＳｅｎｓｅ Ａｍｐ．を動作させ、両ビット線の電位差をセンスアンプにて増幅する。
【００１７】
そして、リード時にはこのデータを読み出し、再書き込みパルスによってメモリーセルに再書き込みを行う。また、ライト時には、センス後、上記再書き込みパルスが入る前にビット線にライトデータを転送し、再書き込みパルスによってメモリーセルにデータを書き込む。２Ｔ２Ｃ型強誘電体メモリーにおいても、プレート線に与えられるパルスの“Ｌ”レベルは０Ｖであり、“Ｈ”レベルはＶＣＣであるのが一般的である。
【００１８】
上述した１Ｔ１Ｃ型および２Ｔ２Ｃ型のいずれの強誘電体メモリーにおいても、強誘電体型キャパシターの特性が問題となる。強誘電体型キャパシターは、製造プロセス的にバラツキが大きく、また、ＤＲＡＭやＳＲＡＭ等、その他のメモリーに比べて特性が非常に不安定である。そのため、市場において強誘電体メモリーに対してその他のメモリーと同等の信頼性および動作安定性を保証するためには、他のメモリーよりも厳しいテストを行う必要がある。
【００１９】
そこで、例えば特開平１１−１４９７９６号公報に開示されているような方法が考案されている。この方法では、センスアンプにオフセットを持たせて、オフセット以下の電位しか出力できないメモリーセルを検出する。これによって、読み出しマージンの少ないメモリーセルを有する強誘電体型記憶装置を予め検出してリジェクトすることができる。図１５に一般的に用いられるセンスアンプの構成を示し、図１６に上記公報の方法で用いられるセンスアンプの構成を示す。この図において、ＢＩＴおよびＢＩＴ＃は一対のビット線を示し、ＳＡＰはセンスアンプを示す。また、ｎはｎ型トランジスタを示し、ｐはｐ型トランジスタを示す。
【００２０】
【発明が解決しようとする課題】
しかしながら、上記公報で用いられるセンスアンプは図１６に示すように８素子で構成され、図１５に示した４素子で構成される一般的なセンスアンプと比較して、素子数が多くなって占有面積が大きくなる。センスアンプはビット線対に１つづつ存在するので、上記公報の方法により高い信頼性および動作安定性を保証することができる強誘電体メモリーを得ようとすると、センスアンプによるエリアペナルティーが非常に大きくなるという問題があった。
【００２１】
本発明は上記従来技術の課題を解決するためになされたものであり、少ないエリアペナルティで読み出しマージンの少ないメモリーセルを検出することが可能な強誘電体型記憶装置およびそのテスト方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の強誘電体型記憶装置は、ワード線に与えられる信号によってオンされる１つのスイッチングトランジスターにより第１のビット線の電位が１つの強誘電体型キャパシターの一端に印加されるように構成され、該強誘電体型キャパシターの分極状態により「Ｈ」レベルまたは「Ｌ」レベルのデータを記憶し、該データの読み出しの際に、該強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線に出力するメモリーセルと、リファレンスプレート線に一端が接続されたリファレンス用強誘電体型キャパシターを有し、リファレンスワード線に与えられる信号によって第２のビット線の電位が該リファレンス用強誘電体型キャパシターの他端に印加され、該リファレンス用強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量をリファレンスレベルとして前記第２のビット線に出力するリファレンスセルと、第１の電位発生回路によって生成される所定電位の信号が、前記強誘電体型キャパシターの他端に接続されたプレート線に与えられるように制御する第１の制御回路と、第２の電位発生回路によって生成される所定電位の信号が前記リファレンスプレート線に与えられるように制御する第２の制御回路と、前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、を備えた強誘電体型記憶装置において、前記第１の制御回路および前記第２の制御回路は、前記メモリーセルのテスト時において、前記「Ｈ」レベルおよび前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量と前記リファレンス用強誘電体型キャパシターから出力される電荷量との差が、該テスト時以外の通常のデータの読み出し時よりも小さくなる方向に変化するように、前記第１の電位発生回路および前記第２の電位発生回路によって、前記プレート線および前記リファレンスプレート線に与えられる電位がそれぞれ変更されることを特徴とする。
【００２３】
本発明の強誘電体型記憶装置は、ワード線に与えられる信号によってオンされる１つのスイッチングトランジスターにより第１のビット線の電位が１つの強誘電体型キャパシターの一端に印加されるように構成され、該強誘電体型キャパシターの分極状態により「Ｈ」レベルまたは「Ｌ」レベルのデータを記憶し、該データの読み出しの際に、該強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線に出力するメモリーセルと、第１の電位発生回路によって生成される所定電位の信号が、前記強誘電体型キャパシターの他端に接続されたプレート線に与えられるように制御する第１の制御回路と、前記第１のビット線と対をなす第２のビット線と、第２の電位発生回路から発生される所定電位の信号が該第２のビット線に与えられるように制御する第２の制御回路と、前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、を備えた強誘電体型記憶装置において、前記第１の制御回路および前記第２の制御回路は、前記メモリーセルのテスト時に、前記「Ｈ」レベルおよび前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量が、該テスト時以外の通常のデータ読み出し時よりも小さくなる方向に変化するように、前記プレート線および前記第２のビット線に与えられる電位が、前記第１の電位発生回路および前記第２の電位発生回路によってそれぞれ変更されることを特徴とする。
【００２４】
本発明の強誘電体型記憶装置は、ワード線に与えられる信号によってオンされる第１のスイッチングトランジスターにより第１のビット線の電位が第１の強誘電体型キャパシターの一端に印加されるように構成されるとともに、前記ワード線に与えられる信号によってオンされる第２のスイッチングトランジスターによって、第２のビット線の電位が第２の強誘電体型キャパシターの一端に印加されるように構成され、前記第１および第２の強誘電体型キャパシターは、それぞれの分極状態により逆極性のデータをそれぞれ記憶し、該データそれぞれの読み出しの際に、前記第１および第２の強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線および第２のビット線にそれぞれ出力するメモリーセルと、電位発生回路によって生成される所定電位の信号が、前記第１および第２の強誘電体型キャパシターの他端に接続された１本のプレート線に与えられるようにそれぞれ制御する制御回路と、前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、を備えた強誘電体型記憶装置において、前記制御回路は、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成することを特徴とする。
【００２５】
本発明の強誘電体型記憶装置は、ワード線に与えられる信号によってオンされる第１のスイッチングトランジスターにより、第１のビット線の電位が第１の強誘電体型キャパシターの一端に印加されるように構成されるとともに、前記ワード線に与えられる信号によってオンされる第２のスイッチングトランジスターによって、第２のビット線の電位が第２の強誘電体型キャパシターの一端に印加されるように構成され、前記第１および第２の強誘電体型キャパシターの分極状態により逆極性のデータをそれぞれ記憶し、該データの読み出しの際に、前記第１および第２の強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線および第２のビット線にそれぞれ出力するメモリーセルと、第１の電位発生回路および第２の電位発生回路によってそれぞれ生成される所定電位の信号が、前記第１の強誘電体型キャパシターの他端に接続された第１のプレート線と前記第１の強誘電体型キャパシターの他端に接続された第２のプレート線とにそれぞれ与えられるように制御する制御回路と、前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、を備えた強誘電体型記憶装置において、前記制御回路は、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記第１および第２の電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成することを特徴とする。
【００２６】
また、本発明は、請求項１に記載の強誘電体型記憶装置のテスト方法であって、前記メモリーセルのテスト時に、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量と前記リファレンス用強誘電体型キャパシターから出力される電荷量との差が、該テスト時以外の通常のデータ読み出し時よりも小さくなる方向に変化するように、前記第１の電位発生回路および前記第２の電位発生回路によって、前記プレート線および前記リファレンスプレート線に与えられる電位をそれぞれ変更する工程と、変更された電位の信号を前記第１の制御回路および前記第２の制御回路によって前記プレート線および前記リファレンスプレート線にそれぞれ与えて、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータの書き込まれたメモリーセルのデータをそれぞれ読み出す工程と、を包含することを特徴とする。
【００２７】
また、本発明は、請求項２に記載の強誘電体型記憶装置のテスト方法であって、前記メモリーセルのテスト時に、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量が、該テスト時以外の通常のデータ読み出し時よりも小さくなる方向に変化するように、前記第１および第２の電位発生回路によって、前記プレート線および前記第２のビット線に与えられる電位をそれぞれ変更する工程と、変更された電位の信号を前記第１の制御回路および前記第２の制御回路によって前記プレート線および前記第２のビット線にそれぞれ与えて、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータの書き込まれたメモリーセルのデータをそれぞれ読み出す工程と、を包含することを特徴とする。
【００２８】
前記メモリーセルに書き込まれた前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータは、前記メモリーセルの強誘電体型キャパシターから出力される電荷量と前記リファレンス用強誘電体型キャパシターから出力される電荷量との差が、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータのそれぞれの書き込み時よりも小さくなる方向に変化するように、前記第１の電位発生回路および前記第２の電位発生回路によってそれぞれ生成された電位の信号を、前記プレート線および前記リファレンスプレート線に与えることによって書き込まれていてもよい。
【００２９】
また、本発明は、請求項３に記載の強誘電体型記憶装置のテスト方法であって、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成する工程と、該生成された電位を前記制御部によって前記プレート線に印加して前記メモリーセルのデータを前記増幅器にて読み出す工程と、を包含することを特徴とする。
【００３０】
また、本発明は、請求項４に記載の強誘電体型記憶装置のテスト方法であって、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記第１および第２の電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成する工程と、生成された電位の信号を前記制御部によって前記第１のプレート線と前記第２のプレート線とに印加して前記メモリーセルのデータを前記増幅器にて読み出す工程と、を包含することを特徴とする。
【００３７】
以下、本発明の作用について説明する。
【００３８】
特開平１１−１４９７９６号公報の方法ではセンスアンプにてオフセットをもたせたが、本発明では、強誘電体型キャパシターからビット線に出力される電荷量自体を調整する。
【００３９】
１Ｔ１Ｃ型強誘電体メモリーでは、リファレンスセルまたはリファレンスレベル発生回路の出力レベル（リファレンスレベル）を、テスト回路（電位発生回路）または入力ピン（テストピン）もしくは入力パッド（テストパッド）等を用いて外部から調整可能にすることにより、テスト時にメモリーセルの読み出しマージンを意図的に少なくすることが可能である。または、リファレンスレベルを固定して、テスト回路または入力ピンもしくは入力パッド等を用いてプレート線に与えるパルスの電位を外部から調整可能にし、テスト時にメモリーセルからの読み出し電荷量を小さくすることによっても、メモリーセルの読み出しマージンを意図的に少なくすることが可能である。または、書き込み時にビット線に与えるレベルを調整することによっても、メモリーセルの読み出しマージンを意図的に少なくすることが可能である。
【００４０】
２Ｔ２Ｃ型強誘電体メモリーでは、リファレンスセルを用いないため、テスト回路または入力ピンもしくは入力パッド等を用いてプレート線に与えるパルスの電位を外部から調整可能にし、テスト時にメモリーセルからの読み出し電荷量を小さくすることにより、一対のビット線に出力されるレベル差を小さくして、メモリーセルの読み出しマージンを意図的に少なくすることが可能である。または、書き込み時にビット線に与えるレベルを調整することによっても、メモリーセルの読み出しマージンを意図的に少なくすることが可能である。
【００４１】
本発明によれば、周辺回路の簡単なテスト回路（電位発生回路）を設けたり、外部から任意の電圧を入力可能なテストピンやテストパッドを設けるだけで良く、図１５に示したような一般的なセンスアップを用いることが可能である。テスト回路やテストピン、テストパッド等によるエリアペナルティーは、センスアンプによるエリアペナルティーと比較すると非常に小さいため、従来技術のようにセンスアンプによるエリアペナルティーを生じさせずに、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能である。
【００４２】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００４３】
（実施形態１）
本実施形態では、本発明を１ＴｌＣ型強誘電体メモリーに適用した場合の一例について説明する。
【００４４】
図１は本実施形態の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図であり、図２はそのタイミングチャートを示す。本実施形態の１Ｔ１Ｃ型強誘電体メモリーは、図７および図８に示した従来例を改良したものであり、従来例と比較して異なる電位を発生させる２つの電位発生回路１、２を有している。この電位発生回路１、２は、公知の簡単な回路構成により実現可能である。例えば、複数の抵抗を電源とＧＮＤとの間に直列接続し、各抵抗の接続点から電位を取り出すことにより抵抗分割された任意の電位を生成することができる。
【００４５】
この２つの電位発生回路１、２により、リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣを駆動するプレート線ＰＬおよびＲｅｆ−ＰＬに与えられるパルス（読み出しパルスおよび再書き込みパルス）の”Ｈ”レベルを調整する。なお、本実施形態ではＲＯＷ制御回路およびＲｅｆ−Ｃｅｌｌ制御回路からワード線ＷＬおよびＲｅｆ−ＷＬに与える信号を生成しているが、通常のリード時およびライト時においても、また、テストモードにおいても、同一の信号が出力されているものとする。本実施形態では、２つの異なる電位発生回路１、２を設けることによって、リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣに対して異なるパルスを与えることができる。
【００４６】
この２つの電位発生回路１、２は、同一電位を発生させて、リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣを駆動するプレート線ＰＬおよびＲｅｆ−ＰＬに同一のパルスを与えることもできる。通常のリード時およびライト時には、リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣを駆動するプレート線ＰＬおよびＲｅｆ−ＰＬに同一パルスを与える。これによって、メモリーセルからは“Ｈ”データまたは“Ｌ”データが出力され、リファレンスセルからはリファレンスレベル（“Ｈ”データと“Ｌ”データの中間レベル）が出力される。リード時にはこれをセンスアンプにて増幅する。ライト時には外部からビット線を経由してメモリーセルにデータを書き込む。２つの電位発生回路１、２により同一電位（一般的にはＶＣＣレベル）を発生させることで、従来と全く同じリード動作およびライト動作が可能である。
【００４７】
テスト時には、テストピンまたはテストパッド（図示せず）にテスト信号ＴＥＳＴを与えること等によって、テストモードに入る。そして、テストモードでは、電位発生回路１および電位発生回路２に異なる電位を発生させる。この異なる電位が、図２に示した各々リファレンスセルｒｅｆ＿ＭＣおよびメモリーセルＭＣを駆動するプレート線ＰＬおよびＲｅｆ−ＰＬに与えられるパルスの”Ｈ”レベルになる。これにより、リード時およびライト時にリファレンスセルを構成する強誘電体キャパシターとメモリーセルを構成する強誘電体キャパシターに各々異なる電位を与えることができる。ここで、強誘電体キャパシターに高い電位を与える程、強誘電体キャパシターから出力される電荷量も多くなる。
【００４８】
例えば、メモリーセルを構成する強誘電体キャパシターに与える電位を固定（通常のリード時およびライト時に与えられる電位と同一電位に）して、リファレンスセルを構成する強誘電体キャパシターに通常のリード時およびライト時に与えられる電位より低い電位を与えると、メモリーセルから出力される“Ｈ”データおよび“Ｌ”データは通常のリード時およびライト時と同じレベルが出力され、リファレンスセルから出力されるリファレンスレベルのみ低くなる。このため、“Ｌ”データに対して読み出しマージンが少なくなる。また、リファレンスセルを構成する強誘電体キャパシターに通常のリード時およびライト時に与えられる電位よりも高い電位を与えると、メモリーセルから出力される“Ｈ”データおよび“Ｌ”データは通常のリード時およびライト時と同じレベルが出力され、リファレンスセルから出力されるリファレンスレベルのみ高くなる。このため、“Ｈ”データに対して読み出しマージンが少なくなる。
【００４９】
または、リファレンスセルを構成する強誘電体キャパシターに与える電位を固定（通常のリード時およびライト時に与えられる電位と同一電位に）して、メモリーセルを構成する強誘電体キャパシターに通常のリード時およびライト時に与えられる電位より低い電位を与えると、リファレンスレベルはそのままでメモリーセルから出力される電荷量が少なくなる。このため、“Ｈ”データに対して読み出しマージンが少なくなる。また、メモリーセルを構成する強誘電体キャパシターに通常のリード時およびライト時に与えられる電位より高い電位を与えると、メモリーセルから出力される電荷量が多くなる。このため、“Ｌ”データに対して読み出しマージンが少なくなる。
【００５０】
例えば、リード（情報読み出し）時にプレート線の電位を変更させることにより、図１７に示すように、通常のリード時およびライト時に強誘電体キャパシターに与えられる電位±ＶNに対して、マージンテストのリード時に与えられる電位をＶT0およびＶT1とする。このとき、通常のリード時に強誘電体キャパシターから出力される電荷はＱN（０）（”Ｌ”データ）およびＱN（１）（”Ｈ”データ）となり、マージンテストのリード時にプレート線の電位が変更された強誘電体キャパシター（メモリセルまたはリファレンスセルのいずれか一方）から出力される電荷はＱT0（”Ｌ”データ）およびＱT1（”Ｈデータ”）となる。
【００５１】
または、ライト（情報書き込み）時にプレート線またはビット線の電位を変更させることにより、図１８に示すように、通常のリード時およびライト時に強誘電体キャパシターに与えられる電位±ＶNに対して、マージンテストのライト時に与えられる電位を±ＶTとする。このとき、通常のリード時に強誘電体キャパシターから出力される電荷はＱN（０）（”Ｌ”データ）およびＱN（１）（”Ｈ”データ）となり、マージンテストのリード時にプレート線の電位が変更された強誘電体キャパシター（メモリセルまたはリファレンスセルのいずれか一方）から出力される電荷はＱT0（”ＬT”データ）およびＱT1（”ＨTデータ”）となる。
【００５２】
よって、図１９（ａ）に示すように、通常リード時の読み出しマージンに比べて、マージンテストのリード時では読み出しマージンが小さくなる。なお、図１９（ａ）において、リファレンスレベルよりも上側の矢印が”Ｈ”データに対する読み出しマージンであり、下側の矢印が”Ｌ”データに対する読み出しマージンである。
【００５３】
この状態で、本実施形態の強誘電体型記憶装置に対して読み出しテストを行うことにより、より厳しい条件でのマージンテストが可能となり、マージンの少ないメモリーセルを検出することができる。よって、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となる。
【００５４】
本実施形態において、リファレンスセルを構成する強誘電体キャパシターは、１つまたは２つ以上であってもよい。２つの場合には、各強誘電体キャパシターから各々”Ｈ”データおよび”Ｌ”データを出力させ、それらをショートさせて中間レベル（リファレンスレベル）を作成することができる。また、４つの強誘電体キャパシターを用いて、２つから”Ｈ”データを、他の２つから”Ｌ”データを出力させ、それらをショートさせることにより、リファレンスレベルのバラツキを抑えることもできる。これを８つの強誘電体キャパシター、１６の強誘電体キャパシター、・・・、と増やしていくこともできる。なお、１つの強誘電体キャパシターでリファレンスレベルを構成する場合には、容量を小さくして”Ｈ”データと”Ｌ”データの中間レベルが出力されるようにする。
【００５５】
（実施形態２）
本実施形態では、本発明を１ＴｌＣ型強誘電体メモリーに適用した場合の他の例について説明する。
【００５６】
図３は本実施形態の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図であり、図４はそのタイミングチャートを示す。本実施形態の１Ｔ１Ｃ型強誘電体メモリーは、図９および図１０に示した従来例を改良したものであり、従来例と比較して異なる電位を発生させる２つの電位発生回路１、２を有している。この電位発生回路１、２は、実施形態１と同様に、公知の回路構成により実現可能である。
【００５７】
この２つの電位発生回路１、２により、メモリーセルＭＣを駆動するプレート線ＰＬに与えられるパルス（読み出しパルスおよび再書き込みパルス）のＨレベル、およびＲｅｆ−Ｌｅｖｅｌ発生回路が発生するリファレンスレベルを調整する。なお、本実施形態ではＲＯＷ制御回路からワード線ＷＬに与える信号を生成しているが、通常のリード時およびライト時においても、また、テストモードにおいても、同一の信号が出力されているものとする。
【００５８】
通常のリード時およびライト時には、メモリーセルＭＣを駆動するプレート線ＰＬに通常のパルスを与える。これによって、メモリーセルからビット線ＢＩＴ０およびＢＩＴ１に“Ｈ”データまたは“Ｌ”データが出力される。また、もう一方のビット線ＢＩＴ０＃およびＢＩＴ１＃には、Ｒｅｆ−Ｌｅｖｅｌ発生回路から“Ｈ”データと“Ｌ”データの中間レベルであるリファレンスレベルが出力される。リード時にはこれをセンスアンプにて増幅する。ライト時には外部からビット線を経由してメモリーセルにデータを書き込む。２つの電位発生回路１、２により同一電位（一般的にはＶＣＣレベル）を発生させることで、従来と全く同じリード動作およびライト動作が可能である。
【００５９】
テスト時には、テストピンまたはテストパッド（図示せず）にテスト信号ＴＥＳＴを与えること等によって、テストモードに入る。そして、テストモードでは、電位発生回路２によってメモリーセルに接続されたプレート線ＰＬに与えるパルス電位を通常リード時およびライト時と同じにして、メモリーセルから出力される電位を通常リード時およびライト時と同一にする。また、電位発生回路１によってＲｅｆ−Ｌｅｖｅ１発生回路で発生するリファレンスレベルの電位（通常リード時およびライト時は“Ｈ”データと“Ｌ”データとの中間レベル）を調整する。
【００６０】
例えば、リファレンスレベルを、通常リード時およびライト時より高くすることにより、”Ｈ”データに対してメモリーセルの読み出しマージンが少なくなる。一方、リファレンスレベルを通常リード時およびライト時より低くすることにより、”Ｌ”データに対してメモリーセルの読み出しマージンが少なくなる。
【００６１】
または、リファレンスレベルを固定（通常のリード時およびライト時と同じレベルに）して、メモリーセルに接続されたプレート線ＰＬに与えるパルスの”Ｈ”レベルを変化させることによって、強誘電体型キャパシターの両端にかかる電圧が変化させることができる。ここで、強誘電体キャパシターの両端にかかる電圧が高い程、強誘電体キャパシターから出力される電荷量も多くなる。
【００６２】
例えば、メモリーセルに接続されたプレート線ＰＬに与えるパルス電位を高くすると、メモリーセルから出力される電荷量も多くなる。このとき、リファレンスレベルは変化しないため、“Ｌ”データに対してメモリーセルの読み出しマージンが低下する。また、メモリーセルに接続されたプレート線に与えるパルス電位を低くすると、メモリーセルから出力される電荷量も少なくなる。このとき、リファレンスレベルは変化しないため、“Ｈ”データに対してメモリーセルの読み出しマージンが低下する。
【００６３】
これにより、実施形態１において図１７〜図１９（ａ）に示したのと同様に、通常リード時の読み出しマージンに比べて、マージンテストのリード時では読み出しマージンが小さくなる。
【００６４】
この状態で、本実施形態の強誘電体型記憶装置に対して読み出しテストを行うことにより、より厳しい条件でのマージンテストが可能となり、マージンの少ないメモリーセルを検出することができる。よって、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となる。
【００６５】
（実施形態３）
本実施形態では、本発明を２Ｔ２Ｃ型強誘電体メモリーに適用した場合の一例について説明する。
【００６６】
図５（ａ）は本実施形態の２Ｔ２Ｃ型強誘電体メモリーの回路構成を示す図であり、図６はそのタイミングチャートを示す。本実施形態の２Ｔ２Ｃ型強誘電体メモリーは、図１１および図１２に示した従来例を改良したものであり、従来例と比較して異なる電位を発生させる電位発生回路を有している。この電位発生回路は、実施形態１と同様に、公知の簡単な回路構成により実現可能である。
【００６７】
この電位発生回路により、プレート線ＰＬ０およびＰＬ１に与えられるパルス（読み出しパルスおよび再書き込みパルス）の”Ｈ”レベルの電位を調整する。
【００６８】
通常のリード時およびライト時には、電位発生回路にＶＣＣレベルを発生させて、プレート線の”Ｈ”レベルをＶＣＣとする。２Ｔ２Ｃ型では、メモリーセルが２つの強誘電体型キャパシターから構成され、各々強誘電体型キャパシターからＢＩＴ０およびＢＩＴ１、ＢＩＴ０＃およびＢＩＴ１＃に電荷が誘起され、そのレベル差を読む。このため２Ｔ２Ｃ型ではリファレンスセルは用いない。
【００６９】
テスト時には、テストピンまたはテストパッドにテスト信号を与えること等によって、テストモードに入る。そして、テストモードでは、上記レベル差が通常リード時およびライト時よりも小さくなるように、電位発生回路によってＶＣＣよりも低い電位を発生させる。これによって、“Ｈ”データおよび“Ｌ”データ共に出力されるレベルが低くなり、“Ｈ”データと“Ｌ”データのレベル差は小さくなる。２Ｔ２Ｃ型では“Ｈ”データと“Ｌ”データのレベル差をセンスアンプによって増幅するため、“Ｈ”データおよび“Ｌ”データの両方に対して、読み出しマージンが少なくなる。
【００７０】
これにより、実施形態１において図１７および図１８に示したのと同様に、通常のリード時に強誘電体キャパシターから出力される電荷はＱN（０）（”Ｌ”データ）およびＱN（１）（”Ｈ”データ）となり、マージンテストのリード時にプレート線の電位が変更された強誘電体キャパシターから出力される電荷はＱT0（”Ｌ”データ）およびＱT1（”Ｈデータ”）となる。
【００７１】
よって、図１９（ｂ）に示すように、通常リード時の読み出しマージンに比べて、マージンテストのリード時では読み出しマージンが小さくなる。
【００７２】
この状態で、本実施形態の強誘電体型記憶装置に対して読み出しテストを行うことにより、より厳しい条件でのマージンテストが可能となり、マージンの少ないメモリーセルを検出することができる。よって、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となる。
【００７３】
（実施形態４）
本実施形態では、本発明を２Ｔ２Ｃ型強誘電体メモリーに適用した場合の他の例について説明する。
【００７４】
図５（ｂ）は本実施形態の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図である。
【００７５】
本実施形態の２Ｔ２Ｃ型強誘電体メモリーにおいて、図５（ａ）に示した実施形態３と異なる点は、１ワード線に付き２つのプレート線ＰＬ０ＡおよびＰＬ０Ｂ、ＰＬ１ＡおよびＰＬ１Ｂを有していることであり、異なる２つの電位発生回路１、２から異なるパルス電位を与えることが可能である。
【００７６】
２Ｔ２Ｃ型では２つの強誘電体キャパシターから一対のビット線（例えばＢＩＴ０とＢＩＴ０＃、ＢＩＴ１とＢＩＴ１＃）に各々反対のデータを出力する。一方のビット線ＢＩＴ０、ＢＩＴ１に接続された強誘電体キャパシターから“Ｈ”データが出力されると、他方のビット線ＢＩＴ０＃、ＢＩＴ１＃に接続された強誘電体キャパシターからは“Ｌ”データが出力される。
【００７７】
通常リード時およびライト時には、ビット線ＢＩＴ０、ＢＩＴ１に接続された強誘電体キャパシターおよびビット線ＢＩＴ０＃、ＢＩＴ１＃に接続された強誘電体キャパシターの両方に同じパルスを与える。
【００７８】
また、テスト時には、“Ｈ”データが書き込まれている強誘電体キャパシターには低い電位のパルスを与え、“Ｌ”データが書き込まれている強誘電体キャパシターには高い電位のパルスを与える。これによって、通常リード時およびライト時と比較して、“Ｈ”データのビット線への出力がより低く、“Ｌ”データのビット線への出力がより高くなる。２Ｔ２Ｃ型では、“Ｈ”データと“Ｌ”データの電位差をセンスアンプによって増幅する。上記テストモードでは、この“Ｈ”データと“Ｌ”データの差が少なくなるため、“Ｈ”データおよび“Ｌ”データの両方に対して、読み出しマージンが少なくなる。
【００７９】
これにより、実施形態１において図１７および図１８に示したのと同様に、通常のリード時に強誘電体キャパシターから出力される電荷はＱN（０）（”Ｌ”データ）およびＱN（１）（”Ｈ”データ）となり、マージンテストのリード時にプレート線の電位が変更された強誘電体キャパシターから出力される電荷はＱT0（”Ｌ”データ）およびＱT1（”Ｈデータ”）となる。よって、実施形態３ににおいて図１９（ｂ）に示したのと同様に、通常リード時の読み出しマージンに比べて、マージンテストのリード時では読み出しマージンが小さくなる。
【００８０】
この状態で、本実施形態の強誘電体型記憶装置に対して読み出しテストを行うことにより、より厳しい条件でのマージンテストが可能となり、マージンの少ないメモリーセルを検出することができる。よって、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となる。
【００８１】
なお、上記実施形態１〜実施形態４で説明した以外にも、同様な考え方でテストモード時に意図的に読み出しマージンを少なくする方法が考えられる。
【００８２】
例えば、実施形態１〜実施形態４においては、プレート線に与えるパルスの“Ｌ”レベルをＧＮＤとし、“Ｈ”レべルを電位発生回路で発生させた電位としたが、強誘電体キャパシターの両端にかかる電位を変化させればよく、そのためにはプレート線に与えるパルスの“Ｌ”レベルと“Ｈ”レベルの差を変化させればよい。よって、プレート線に与えるパルスの“Ｌ”レベルを電位発生回路で発生させた電位とし、ＨレベルをＶＣＣとしても同様のマージンテストを行うことが可能である。また、プレート線に与えるパルスの“Ｌ”レベルおよび“Ｈ”レベルの両方共を電位発生回路にて発生させても、同様のマージンテストを行うことが可能である。
【００８３】
上記実施形態１〜実施形態４におけるプレート線の電位調整、および実施形態２におけるリファレンスレベル発生回路が発生するレベル調整のために、電位発生回路により目標とする電位を発生させたが、テストパッドやテストピンから直接電位を供給しても、同様の効果を得ることができる。
【００８４】
上記実施形態１〜実施形態４におけるプレート線の電位調整は、リード時およびライト時の両方の場合に行ったが、リード時のみまたはライト時のみに行うことによっても、上記同様のマージンテストを行うことが可能である。
【００８５】
さらに、上記実施形態では、プレート線に与えるパルスのレベル調整により、ビット線に出力される電荷量を少なくして、マージンの少ないメモリーセルのリジェクトを行ったが、ライト時に、ビット線の電位を調整することによっても同様のマージンテストを行うことが可能である。例えば、“Ｈ”データ書き込み時には、通常であればビット線がＶＣＣレベルであるが、このレベルをＶＣＣより低くする。または、“Ｌ”データ書き込み時には、通常であればビット線がＧＮＤレベルであるが、このレベルをＧＮＤより高くする。これによって、ライト時のみ、プレート線に与えるパルスのレベルを調整した場合と同様の効果が得られる。このビット線の電位調整は、プレート線の電位調整と同様に、電位発生回路またはテストパッドによって例えば図１８に示したように行うことができる。
【００８６】
なお、本発明は上記に示されたものに限定されるものでなく、あらゆる方法によって、強誘電体型キャパシターから出力される電荷量を調整することによって、マージンの少ないメモリーセルを検出することが可能であり、そのようなマージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能である。
【００８７】
【発明の効果】
以上詳述したように、本発明によれば、非常に小さいエリアペナルティによって、より厳しいマージンテストが可能となり、強誘電体型記憶装置の読み出しテストを行うことでマージンの少ないメモリーセルを検出することができる。従って、マージンの少ないメモリーセルを有する強誘電体型記憶装置をリジェクトすることが可能となり、高い信頼性および動作安定性を保障することが可能となる。本発明は、１Ｔ１Ｃ型および２Ｔ２Ｃ型の両方の強誘体型記憶装置に対して有効である。
【図面の簡単な説明】
【図１】実施形態１の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図である。
【図２】実施形態１の１Ｔ１Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図３】実施形態２の１Ｔ１Ｃ型強誘電体メモリーの回路構成を示す図である。
【図４】実施形態２の１Ｔ１Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図５】（ａ）は実施形態３の２Ｔ２Ｃ型強誘電体メモリーの回路構成を示す図であり、（ｂ）は実施形態４の２Ｔ２Ｃ型強誘電体メモリーの回路構成を示す図である。
【図６】実施形態３の２Ｔ２Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図７】従来の１Ｔ１Ｃ型強誘電体メモリーの回路構成例を示す図である。
【図８】従来の１Ｔ１Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図９】従来の他の１Ｔ１Ｃ型強誘電体メモリーの回路構成例を示す図である。
【図１０】従来の他の１Ｔ１Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図１１】従来の２Ｔ２Ｃ型強誘電体メモリーの回路構成例を示す図である。
【図１２】従来の２Ｔ２Ｃ型強誘電体メモリーの動作を説明するためのタイミングチャートである。
【図１３】強誘電体キャパシターの特性を示すヒステリシスループである。
【図１４】強誘電体型記憶装置のメモリーセル構成を示す図である。
【図１５】一般的なラッチ型センスアンプの構成を示す図である。
【図１６】特開平１１−１４９７９６号公報に用いられるラッチ型センスアンプの構成を示す図である。
【図１７】本発明において、リード時にプレート線の電位を変更させた場合について、強誘電体キャパシターの特性を説明するための図である。
【図１８】本発明において、ライト時にプレート線またはビット線の電位を変更させた場合について、強誘電体キャパシターの特性を説明するための図である。
【図１９】本発明において、通常リード時の読み出しマージンとマージンテストのリード時の読み出しマージンとの関係を説明するための図であり、（ａ）は１Ｔ１Ｃ型強誘電体メモリーについて示し、（ｂ）は２Ｔ２Ｃ型強誘電体メモリーについて示す。
【符号の説明】
ＭＣ メモリーセル
ＷＬ ワード線
ＰＬ プレート線
Ｒｅｆ−ＷＬ リファレンスワード線
Ｒｅｆ−ＰＬ リファレンスプレート線
ＲＧＥ Ｒｅｆ−Ｌｅｖｅｌ発生回路イネーブル
ＳＡＥ Ｓｅｎｓｅ−Ａｍｐ．イネーブル
ＴＥＳＴ テストモード
Claims (9)
- ワード線に与えられる信号によってオンされる１つのスイッチングトランジスターにより第１のビット線の電位が１つの強誘電体型キャパシターの一端に印加されるように構成され、該強誘電体型キャパシターの分極状態により「Ｈ」レベルまたは「Ｌ」レベルのデータを記憶し、該データの読み出しの際に、該強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線に出力するメモリーセルと、
リファレンスプレート線に一端が接続されたリファレンス用強誘電体型キャパシターを有し、リファレンスワード線に与えられる信号によって第２のビット線の電位が該リファレンス用強誘電体型キャパシターの他端に印加され、該リファレンス用強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量をリファレンスレベルとして前記第２のビット線に出力するリファレンスセルと、
第１の電位発生回路によって生成される所定電位の信号が、前記強誘電体型キャパシターの他端に接続されたプレート線に与えられるように制御する第１の制御回路と、
第２の電位発生回路によって生成される所定電位の信号が前記リファレンスプレート線に与えられるように制御する第２の制御回路と、
前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、
を備えた強誘電体型記憶装置において、
前記第１の制御回路および前記第２の制御回路は、前記メモリーセルのテスト時において、前記「Ｈ」レベルおよび前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量と前記リファレンス用強誘電体型キャパシターから出力される電荷量との差が、該テスト時以外の通常のデータの読み出し時よりも小さくなる方向に変化するように、前記第１の電位発生回路および前記第２の電位発生回路によって、前記プレート線および前記リファレンスプレート線に与えられる電位がそれぞれ変更されることを特徴とする強誘電体型記憶装置。 - ワード線に与えられる信号によってオンされる１つのスイッチングトランジスターにより第１のビット線の電位が１つの強誘電体型キャパシターの一端に印加されるように構成され、該強誘電体型キャパシターの分極状態により「Ｈ」レベルまたは「Ｌ」レベルのデータを記憶し、該データの読み出しの際に、該強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線に出力するメモリーセルと、
第１の電位発生回路によって生成される所定電位の信号が、前記強誘電体型キャパシターの他端に接続されたプレート線に与えられるように制御する第１の制御回路と、
前記第１のビット線と対をなす第２のビット線と、
第２の電位発生回路から発生される所定電位の信号が該第２のビット線に与えられるように制御する第２の制御回路と、
前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、
を備えた強誘電体型記憶装置において、
前記第１の制御回路および前記第２の制御回路は、前記メモリーセルのテスト時に、前記「Ｈ」レベルおよび前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量が、該テスト時以外の通常のデータ読み出し時よりも小さくなる方向に変化するように、前記プレート線および前記第２のビット線に与えられる電位が、前記第１の電位発生回路および前記第２の電位発生回路によってそれぞれ変更されることを特徴とする強誘電体型記憶装置。 - ワード線に与えられる信号によってオンされる第１のスイッチングトランジスターにより第１のビット線の電位が第１の強誘電体型キャパシターの一端に印加されるように構成されるとともに、前記ワード線に与えられる信号によってオンされる第２のスイッチングトランジスターによって、第２のビット線の電位が第２の強誘電体型キャパシターの一端に印加されるように構成され、前記第１および第２の強誘電体型キャパシターは、それぞれの分極状態により逆極性のデータをそれぞれ記憶し、該データそれぞれの読み出しの際に、前記第１および第２の強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線および第２のビット線にそれぞれ出力するメモリーセルと、
電位発生回路によって生成される所定電位の信号が、前記第１および第２の強誘電体型キャパシターの他端に接続された１本のプレート線に与えられるようにそれぞれ制御する制御回路と、
前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、
を備えた強誘電体型記憶装置において、
前記制御回路は、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成することを特徴とする強誘電体型記憶装置。 - ワード線に与えられる信号によってオンされる第１のスイッチングトランジスターにより、第１のビット線の電位が第１の強誘電体型キャパシターの一端に印加されるように構成されるとともに、前記ワード線に与えられる信号によってオンされる第２のスイッチングトランジスターによって、第２のビット線の電位が第２の強誘電体型キャパシターの一端に印加されるように構成され、前記第１および第２の強誘電体型キャパシターの分極状態により逆極性のデータをそれぞれ記憶し、該データの読み出しの際に、前記第１および第２の強誘電体型キャパシターの分極状態の変化によって生じる微少電荷量を前記第１のビット線および第２のビット線にそれぞれ出力するメモリーセルと、
第１の電位発生回路および第２の電位発生回路によってそれぞれ生成される所定電位の信号が、前記第１の強誘電体型キャパシターの他端に接続された第１のプレート線と前記第１の強誘電体型キャパシターの他端に接続された第２のプレート線とにそれぞれ与えられるように制御する制御回路と、
前記第１のビット線と前記第２のビット線との電位を比較してデータを読み出す増幅器と、
を備えた強誘電体型記憶装置において、
前記制御回路は、前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記第１および第２の電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成することを特徴とする強誘電体型記憶装置。 - 請求項１に記載の強誘電体型記憶装置のテスト方法であって、
前記メモリーセルのテスト時に、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量と前記リファレンス用強誘電体型キャパシターから出力される電荷量との差が、該テスト時以外の通常のデータ読み出し時よりも小さくなる方向に変化するように、前記第１の電位発生回路および前記第２の電位発生回路によって、前記プレート線および前記リファレンスプレート線に与えられる電位をそれぞれ変更する工程と、
変更された電位の信号を前記第１の制御回路および前記第２の制御回路によって前記プレート線および前記リファレンスプレート線にそれぞれ与えて、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータの書き込まれたメモリーセルのデータをそれぞれ読み出す工程と、
を包含することを特徴とする強誘電体型記憶装置のテスト方法。 - 請求項２に記載の強誘電体型記憶装置のテスト方法であって、
前記メモリーセルのテスト時に、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータのそれぞれの読み出す際の前記メモリーセルの強誘電体型キャパシターから出力される電荷量が、該テスト時以外の通常のデータ読み出し時よりも小さくなる方向に変化するように 、前記第１および第２の電位発生回路によって、前記プレート線および前記第２のビット線に与えられる電位をそれぞれ変更する工程と、
変更された電位の信号を前記第１の制御回路および前記第２の制御回路によって前記プレート線および前記第２のビット線にそれぞれ与えて、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータの書き込まれたメモリーセルのデータをそれぞれ読み出す工程と、
を包含することを特徴とする強誘電体型記憶装置のテスト方法。 - 前記メモリーセルに書き込まれた前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータは、前記メモリーセルの強誘電体型キャパシターから出力される電荷量と前記リファレンス用強誘電体型キャパシターから出力される電荷量との差が、前記「Ｈ」レベルまたは前記「Ｌ」レベルのデータのそれぞれの書き込み時よりも小さくなる方向に変化するように、前記第１の電位発生回路および前記第２の電位発生回路によってそれぞれ生成された電位の信号を、前記プレート線および前記リファレンスプレート線に与えることによって書き込まれている、請求項５または６に記載の強誘電体型記憶装置のテスト方法。
- 請求項３に記載の強誘電体型記憶装置のテスト方法であって、
前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成する工程と、
該生成された電位を前記制御部によって前記プレート線に印加して前記メモリーセルのデータを前記増幅器にて読み出す工程と、
を包含することを特徴とする強誘電体型記憶装置のテスト方法。 - 請求項４に記載の強誘電体型記憶装置のテスト方法であって、
前記メモリーセルのテスト時に、前記第１のビット線と前記第２のビット線との電位のレベル差が、前記増幅器による前記データの読み出し時よりも小さくなるように、前記第１および第２の電位発生回路によって、前記読み出し時よりも低いレベルの電位を生成する工程と、
生成された電位の信号を前記制御部によって前記第１のプレート線と前記第２のプレート線とに印加して前記メモリーセルのデータを前記増幅器にて読み出す工程と、
を包含することを特徴とする強誘電体型記憶装置のテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155486A JP3775716B2 (ja) | 2000-05-25 | 2000-05-25 | 強誘電体型記憶装置およびそのテスト方法 |
| US09/864,651 US6512686B2 (en) | 2000-05-25 | 2001-05-23 | Ferroelectric storage device and test method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155486A JP3775716B2 (ja) | 2000-05-25 | 2000-05-25 | 強誘電体型記憶装置およびそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001338499A JP2001338499A (ja) | 2001-12-07 |
| JP3775716B2 true JP3775716B2 (ja) | 2006-05-17 |
Family
ID=18660423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000155486A Expired - Fee Related JP3775716B2 (ja) | 2000-05-25 | 2000-05-25 | 強誘電体型記憶装置およびそのテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6512686B2 (ja) |
| JP (1) | JP3775716B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190521A (ja) | 2000-10-12 | 2002-07-05 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6584007B2 (en) * | 2000-12-29 | 2003-06-24 | Stmicroelectronics, Inc. | Circuit and method for testing a ferroelectric memory device |
| DE10102432B4 (de) * | 2001-01-19 | 2005-09-22 | Infineon Technologies Ag | Testschaltung zur analogen Messung von Bitleitungssignalen ferroelektrischer Speicherzellen |
| KR100400773B1 (ko) * | 2001-06-29 | 2003-10-08 | 주식회사 하이닉스반도체 | 강유전체 랜덤 억세스 메모리의 강유전 캐패시터 테스트회로 |
| CN100345075C (zh) * | 2001-12-20 | 2007-10-24 | 松下电器产业株式会社 | 电位发生电路、电位发生装置和用它的半导体装置和其驱动方法 |
| US6754094B2 (en) * | 2002-01-31 | 2004-06-22 | Stmicroelectronics, Inc. | Circuit and method for testing a ferroelectric memory device |
| US6587367B1 (en) * | 2002-03-19 | 2003-07-01 | Texas Instruments Incorporated | Dummy cell structure for 1T1C FeRAM cell array |
| JP3650077B2 (ja) | 2002-03-29 | 2005-05-18 | 沖電気工業株式会社 | 半導体記憶装置 |
| US6590799B1 (en) * | 2002-05-29 | 2003-07-08 | Agilent Technologies, Inc. | On-chip charge distribution measurement circuit |
| US6952623B2 (en) * | 2002-07-02 | 2005-10-04 | Texas Instruments, Inc. | Permanent chip ID using FeRAM |
| JP3878566B2 (ja) * | 2003-03-14 | 2007-02-07 | 株式会社東芝 | 強誘電体メモリ及びそのテスト方法 |
| JP2006338747A (ja) * | 2005-05-31 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 強誘電体記憶装置 |
| US8048448B2 (en) * | 2006-06-15 | 2011-11-01 | Abbott Cardiovascular Systems Inc. | Nanoshells for drug delivery |
| JP2010218630A (ja) * | 2009-03-17 | 2010-09-30 | Toshiba Corp | 半導体記憶装置およびその試験方法 |
| US8767428B2 (en) * | 2011-06-29 | 2014-07-01 | STMicroelectronics International N. V. | Canary based SRAM adaptive voltage scaling (AVS) architecture and canary cells for the same |
| US11114149B2 (en) * | 2019-11-13 | 2021-09-07 | Wuxi Petabyte Technologies Co, Ltd. | Operation methods of ferroelectric memory |
| US11914451B2 (en) * | 2022-06-02 | 2024-02-27 | Micron Technology, Inc. | Apparatuses and methods for providing internal power voltages |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3218844B2 (ja) * | 1994-03-22 | 2001-10-15 | 松下電器産業株式会社 | 半導体メモリ装置 |
| US5572459A (en) * | 1994-09-16 | 1996-11-05 | Ramtron International Corporation | Voltage reference for a ferroelectric 1T/1C based memory |
| JP3727157B2 (ja) | 1997-11-19 | 2005-12-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及びその試験方法 |
| US6125051A (en) * | 1997-12-12 | 2000-09-26 | Hyundai Electronics Industries Co., Ltd. | Circuit for driving nonvolatile ferroelectric memory |
| KR100268875B1 (ko) * | 1998-05-13 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리소자의 구동회로 |
| JP3662163B2 (ja) * | 2000-03-06 | 2005-06-22 | シャープ株式会社 | 強誘電体メモリ及びその駆動方法 |
-
2000
- 2000-05-25 JP JP2000155486A patent/JP3775716B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-23 US US09/864,651 patent/US6512686B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6512686B2 (en) | 2003-01-28 |
| US20020031004A1 (en) | 2002-03-14 |
| JP2001338499A (ja) | 2001-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3775716B2 (ja) | 強誘電体型記憶装置およびそのテスト方法 | |
| US6657883B2 (en) | Semiconductor memory device | |
| JP2892887B2 (ja) | 強誘電体コンデンサの非破壊的読取 | |
| KR100290436B1 (ko) | 강유전체메모리 | |
| JP3650077B2 (ja) | 半導体記憶装置 | |
| JPH10125078A (ja) | 半導体メモリ装置及びそのアクセス方法 | |
| JP2005182978A (ja) | 強誘電体メモリ装置及びその駆動方法 | |
| KR100621766B1 (ko) | 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법 | |
| EP0986066B1 (en) | Ferroelectric memory and method of testing the same | |
| JP3636991B2 (ja) | 集積メモリおよび該集積メモリの参照ビット線上に参照電圧を発生させる方法 | |
| US7692948B2 (en) | Semiconductor memory device | |
| US5940316A (en) | Ferroelectric memory device using a ferroelectric material and method of reading data from the ferroelectric memory device | |
| JP4083173B2 (ja) | 半導体メモリ | |
| JP3604576B2 (ja) | 強誘電体メモリ装置 | |
| JP4503128B2 (ja) | 強誘電体ランダムアクセスメモリ | |
| KR100579749B1 (ko) | 2-트랜지스터/2-커패시터 타입의 메모리 셀로 구성된 집적메모리 | |
| US20020008986A1 (en) | Data reading method and semiconductor memory device | |
| JP3868660B2 (ja) | 半導体記憶装置及びその駆動方法 | |
| US6885597B2 (en) | Sensing test circuit | |
| JP3568876B2 (ja) | 集積メモリおよびメモリに対する作動方法 | |
| JP3896257B2 (ja) | 強誘電体キャパシタを備えたメモリセルを読み出すための回路 | |
| JP3887241B2 (ja) | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 | |
| JP3585374B2 (ja) | 半導体記憶装置 | |
| JP4585667B2 (ja) | 強誘電体メモリのデータ読み出し方法および強誘電体メモリ | |
| JP2004178734A (ja) | メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050715 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060217 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |