CN1171236C - 铁电随机存取存储器及测试短寿命单元的方法 - Google Patents

铁电随机存取存储器及测试短寿命单元的方法 Download PDF

Info

Publication number
CN1171236C
CN1171236C CNB981248519A CN98124851A CN1171236C CN 1171236 C CN1171236 C CN 1171236C CN B981248519 A CNB981248519 A CN B981248519A CN 98124851 A CN98124851 A CN 98124851A CN 1171236 C CN1171236 C CN 1171236C
Authority
CN
China
Prior art keywords
bit line
group
ferroelectric
transistor
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB981248519A
Other languages
English (en)
Other versions
CN1218260A (zh
Inventor
�����ִ�
三轮达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1218260A publication Critical patent/CN1218260A/zh
Application granted granted Critical
Publication of CN1171236C publication Critical patent/CN1171236C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种铁电随机存取存储器装置在一对铁电电容(CP1/CP2)中以沿一个磁滞回线变化的剩磁的方式存储一个数据位，一个读出放大器(OSA0到OSAm；SA10到SA1m)将在一个位线对(BLT0/BLN0到BLTm/BLNm)上由于剩磁而产生的一个电势差的幅值增大，其中为筛除掉短寿命铁电电容而进行的寿命测试中故意将读出放大器的不可读出的电压范围增大。

Description

铁电随机存取存储器及测试短寿命单元的方法
本发明涉及一种铁电随机存取存储器装置，更具体地说，其涉及一种具有一个用于铁电电容的内置型寿命测试器的铁电随机存取存储器装置及一种用于测试存储器单元的方法。
铁电随机存取存储器装置以剩磁的形式将数据位存储在铁电存储器单元中。一个典型的铁电存储器单元具有一对铁电电容和两个存取晶体管。该对铁电电容被极化为相反的极性，剩磁的方向代表了所存储数据位的逻辑电平。
在日本专利出版物未审查申请No.63-201998中公开了一种典型的铁电随机存取存储器装置。图1所示为现有技术的铁电随机存取存储器装置。多个铁电存储器单元MC00到MC01，MC10到MC11，…及MCn0到MCn1一起形成了一个存储器单元阵列1，存储器单元阵列1与位线对BLT0/BLN0到BLT1/BLN1和字线WL0到WLn相关。位线对BLT0/BLN0到BLT1/BLN1被分别连到铁电存储器单元的列MC00-MCn0到MC01-MCn1上，字线WL0到WLn被分别连到铁电存储器单元的行MC00到MC01，MC10到MC11和MCn0到MCn1上。
每个铁电存储器单元具有一对铁电电容CP1/CP2及两个连在铁电电容CP1/CP2与相关位线BLT0/BLN0到BLT1/BLN1之间的n沟道增强型存取晶体管T1/T2。n沟道增强型存取晶体管T1/T2的栅电极被连到相关字线WL0，WL1…或WLn上。一条阳极线PL被连到所有铁电电容CP1/CP2的逆电极上。
现有技术的铁电随机存取存储器装置另外还包括一个放电电路2，多个n沟道增强型放电晶体管T3合在一起构成了放电电路2。n沟道增强型放电晶体管T3被连在位线BLT0/BLN0到BLT1/BLN1与地线之间，一条控制信号线PBL被连到n沟道增强型放电晶体管T3的栅电极上。当控制信号线PBL变为有效高电平Vcc时，n沟道增强型放电晶体管T3同时导通，而所有位线BLT0/BLN0到BLT1/BLN1均变为地电平。在放电之后，字线WL0，WL1或WLn变为有效高电平，从而使得相关铁电存储器单元的n沟道增强型存取晶体管T1/T2导通。随后，相关铁电存储器单元的铁电电容对CP1/CP2在位线对BLT0/BLN0到BLT1/BLN1上分别产生小电势差。
现有技术的铁电随机存取存储器装置另外还包括读出放大器SA0到SA1，其中读出放大器SA0到SA1为锁存类型。控制信号线SAP使得读出放大器SA0到SA1将这些小电势差的幅值增大。每对位线中的某一条上升为高电压电平Vcc，而另一条则下降为地电平。
读出放大器SA0到SA1的电路结构相似，图2所示为读出放大器SA0。读出放大器SA0包括并联到控制信号线SAP上的p沟道增强型场效应晶体管T4/T5和连在p沟道增强型场效应晶体管T4/T5与地线之间的n沟道增强型场效应晶体管T6/T7。读出放大器在p沟道增强型场效应晶体管T4/T5和n沟道增强型场效应晶体管T6/T7之间的公共漏节点处具有感测节点N1/N2。感测节点N1被连到p沟道增强型场效应晶体管T5的和n沟道增强型场效应晶体管T7的栅电极上。另一个感测节点N2被连到p沟道增强型场效应晶体管T4的和n沟道增强型场效应晶体管T6的栅电极上。当控制信号线SAP变为高电压电平Vcc时，p沟道增强型场效应晶体管T4/T5和n沟道增强型场效应晶体管T6/T7根据感测节点N1/N2上的电势电平互补地导通及截止，从而增大了测节点N1与N2之间的电势差。
现有技术的铁电随机存取存储器装置另外包括一个连到位线对BLT0/BLN0到BLT1/BLN1上的列选择器YSW，分别连到数据线对DLT0/DLN0和DLT1/DLN1上的数据放大器DA0/DA1及同样分别连到数据线对DLT0/DLN0和DLT1/DLN1上的写入缓冲器WB0/WB1。列选择器YSW响应控制信号线YSWE上的选择信号，将位线对BLT0/BLN0到BLT1/BLN1选择性地连到数据线对DLT0/DLN0和DLT1/DLN1上。当选择信号处于高电压电平Vcc时，电势差从所选择的位线对直接地传送到相关的数据线对。通过一条控制信号线WE将一个写-使能信号供给到写入缓冲器WB0/WB1，具有有效高电压电平Vcc的写-使能信号使写入缓冲器WB0/WB1能够工作，从而产生代表了相关数据线对DLT0/DLN0和DLT1/DLN1上的写入数据位DI0/DI1的电势差。代表了写入数据位DI0/DI1的电势差通过列选择器YSW被传送到所选的位线对，写入数据位被存储进所选的铁电存储器单元中。数据放大器DA0/DA1敏感于数据线对DLT0/DLN0和DLT1/DLN1上的电势差并产生代表了读出数据位的输出数据信号DO0/DO1。
当存储器单元MCn0和MCn1被存取时，控制信号线PBL首先变为高电压电平，而所有的位线BLT0/BLN0到BLT1/BLN1通过n沟道增强型放电晶体管T3放电至地线。控制信号线PBL恢复为低电压电平，位线BLT0/BLN0到BLT1/BLN1便进入浮动状态。
接着，字线WLn变为有效高电平，所选的字线WLn上的有效高电平将使铁电存储器单元MCn0到MCn1的n沟道增强型存取晶体管T1/T2导通。因而铁电电容CP1和铁电电容CP2被连到位线BLT0到BLT1和位线BLN0到BLN1上。
接着，阳极线PL被变为高电压电平Vcc，高电压电平Vcc使得铁电电容CP1/CP2分别将充电电荷供给到相关位线BLT0/BLN0到BLT1/BLN1。阳极线PL上的高电压电平Vcc使每个存储器单元的铁电电容CP1/CP2的极性反向，大量的充电电荷被供给到相关位线。然而由于其它的铁电电容CP1/CP2没有反向，于是没有电荷被提供给与其相关的位线。其结果是，在位线对BLT0/BLN0到BLT1/BLN1上分别产生了小电势差。
这些小电势差分别通过位线对BLT0/BLN0到BLT1/BLN1传播到读出放大器SA0到SA1处。控制信号线SAP被变为高电压电平Vcc，于是读出放大器SA0到SA1将小电势差增大。读出放大器SA0/SA1的每一个均将与其相关的位线对中的一条的电势降低为地电平，而将另一条升高为高电压电平Vcc。因而在位线对BLT0/BLN0到BLT1/BLN1上分别产生了大电势差。
在感测放大之后，选择信号YSWE使列选择器YSW选择性地将位线对BLT0/BLN0到BLT1/BLN1连到数据线对DLT0/DLN0和DLT1/DLN1上。因此，大电势差便分别从所选的位线对BLT0/BLN0到BLT1/BLN1传送到数据线对DLT0/DLN0和DLT1/DLN1上。数据放大器从数据线对DLT0/DLN0和DLT1/DLN1上的大电势差中产生输出数据信号DO0/DO1。
阳极线PL上的高电压电平Vcc破坏了存储在铁电存储器单元MCn0到MCn1中的数据位，因此需要对铁电存储器单元MCn0到MCn1进行一次回写操作。回写操作的过程如下：
当阳极线PL处于高电压电平Vcc时，每个存储器单元的铁电电容CP1/CP2中的一个保持原有的极性。读出放大器将与其相关的位线变为地电平，而在相关位线和阳极线PL之间适当地加载了电势差(Vcc-地电平)。
另一方面，铁电电容CP1/CP2的另一个已被迫将极性反向，从而需要再次将极性反向。阳极线PL在读出放大器SA0到SA1的激励过程中被变为地电平，电势差(Vcc-地电平)迫使另一个铁电电容将极性反向。因而另一个铁电电容被恢复为原有的极性。控制信号线PBL被变为地电平，而控制信号线上PBL的地电平使得读出放大器SA0到SA1停止工作。接着，控制信号线PBL被变为高电平，位线BLT0/BLN0到BLT1/BLN1被放电至地线。最后，所选的字线被变为地电平，铁电存储器单元MCn0到MCn1分别与相关位线对BLT0/BLN0到BLT1/BLN1分别断开。
接下来存储在铁电存储器单元MCn0和MCn1中的数据位被新的写入数据位代替。为了防止存储在与字线WLn相连的未选铁电存储器单元(未示出)中的数据位被破坏，将对铁电存储器单元MCn0到MCn1的行执行上述的读出操作程序。读出放大器SA0到SA1分离出相关位线对BLT0/BLN0到BLT1/BLN1上高电压电平Vcc与地电平之间的电势差。
写入数据位DI0/DI1被分别供给到写入缓冲器WB0/WB1中，写入缓冲器WB0/WB1将产生代表了数据线对DLT0/DLN0和DLT1/DLN1上的写入数据位DI0/DI1的电势差。
在感测放大之后，选择信号YSWE被供给到列选择器YSW，列选择器YSW将数据线对DLT0/DLN0和DLT1/DLN1分别连到所选的位线对BLT0/BLN0到BLT1/BLN1上。代表了写入数据位D0/D1的电势差分别由数据线对DLT0/DLN0和DLT1/DLN1传送到所选的位线对BLT0/BLN0到BLT1/BLN1上，并由读出放大器SA0到SA1锁存。
最后，现有技术的铁电随机存取存储器装置执行回写操作，即将阳极线PL变为地电平并将位线接地放电。存储器单元MCn0/MCn1的铁电电容CP1/CP2在回写过程中，如果有必要，选择性地将极性反向，写入数据位被分别存储在铁电存储器单元MCn0和MCn1中。
当现有技术的铁电随机存取存储器装置重复极性的反向时，铁电电容CP1/CP2将使剩磁降低。此现象被称作“疲劳”。位线对上的小电势差与铁电电容CP1/CP2的剩磁成正比，是剩磁对耦合到位线上的寄生电容的比例的十分之几。因此，当剩磁降低时，小电势差也随之降低，并一直降低到读出放大器SA0到SA1灵敏度的极限。换句话说，当小电势差达到灵敏度的局限时，铁电存储器单元便完成了其生命的历程。
如果现有技术的铁电随机存取存储器装置包含一个短寿命的铁电存储器单元，则现有技术的铁电随机存取存储器装置将变得有缺陷，因为短寿命的铁电存储器单元确定了铁电随机存取存储器装置的寿命。为此，其需要检测铁电存储器单元以查明极性磁滞是否显示剩磁大于某一个值，因为短寿命的产品应该在出厂之前便被筛出去。
因此，本发明的一个重要目的是提供一种铁电随机存取存储器装置，其可以在产品出厂之前很容易地发现短寿命的铁电存储器单元。
本发明者所关注的是现有技术的铁电随机存取存储器装置中的固有问题。如上所述，剩磁的幅值影响着位线对上的电势差的幅值。如果从位线对上得到的是小电势差，则制造商将对铁电存储器单元进行诊断。然而，小电势差在从铁电随机存取存储器装置中输出之前被放大。为此，为了进行诊断需要一些内置电路。由于位线对上的电势差极小，因此需要用高精度的模拟电路进行诊断。然而，这样的一个附加模拟电路十分昂贵，从而使得半导体芯片的成本大幅度地升高。
根据本发明的第一个方面，提供了一种铁电随机存取存储器装置，其包括一组每个均具有一个用于以沿磁滞回线可变的剩磁的形式存储一个数据位的铁电容性装置的可寻址存储器单元，一组被选择性地连到该组可寻址存储器单元上并将由于从该组可寻址存储器单元中所选出的可寻址存储器单元的铁电容性装置的剩磁而产生的电势差传出及传入的位线，一组选择性地连到该组位线以增加电势差的幅值的读出放大器，一个选择性地连到该组位线以产生一个代表了在可寻址存储器单元中至少存在一个短寿命单元的诊断信号的数据接口，其中所述读出放大器的每一个均包括连在一条高电压线和一条低电压线之间的一个第一晶体管及与所述第一晶体管的沟道传导类型相反的一个第二晶体管的一个第一串联组合，及连在所述高电压线和所述低电压线之间的一个第三晶体管及与所述第三晶体管的沟道传导类型相反的一个第四晶体管的一个第二串联组合，及提供于所述第一晶体管和所述第二晶体管之间并连在所述第一位线和所述第三和第四晶体管的栅电极之间的一个第一节点和提供于所述第三晶体管和所述第四晶体管之间并连在所述第二位线和所述第一和第二晶体管的栅电极之间的一个第二节点，以及一条连在所述第一节点和所述低电压线之间的第一电流通路，一条连在所述第二节点和所述低电压线之间的第二电流通路，和用于选择性地激励所述电压电流通路和所述第二电流通路的控制信号线，它们构成一个短寿命单元检测装置，使所述读出放大器在所述可寻址存储器单元中的至少一个沿所述一个小磁滞回线改变所述剩磁时产生所述诊断信号。
根据本发明的第二个方面，提供了一种铁电随机存取存储器装置，包括一组每个均具有一个用于以沿磁滞回线可变的剩磁的形式存储一个数据位的铁电容性装置的可寻址存储器单元，一组被选择性地连到该组可寻址存储器单元上并将由于从该组可寻址存储器单元中所选出的可寻址存储器单元的铁电容性装置的剩磁而产生的电势差传出及传入的位线，一组选择性地连到该组位线以增加电势差的幅值的读出放大器，一个选择性地连到该组位线以产生一个代表了在可寻址存储器单元中至少存在一个短寿命单元的诊断信号的数据接口，其中所述读出放大器的每一个均包括连在一条高电压线和一条低电压线之间的一个第一晶体管及与所述第一晶体管的沟道传导类型相反的一个第二晶体管的一个第一串联组合，及连在所述高电压线和所述低电压线之间的一个第三晶体管及与所述第三晶体管的沟道传导类型相反的一个第四晶体管的一个第二串联组合，及提供于所述第一晶体管和所述第二晶体管之间并连在所述第一位线和所述第三和第四晶体管的栅电极之间的一个第一节点和提供于所述第三晶体管和所述第四晶体管之间并连在所述第二位线和所述第一和第二晶体管的栅电极之间的一个第二节点，其特征在于还包括：选择性地连到所述第一位线和所述第二位线上的虚位线，它们构成一个短寿命单元检测装置，使所述读出放大器在所述可寻址存储器单元中的至少一个沿所述一个小磁滞回线改变所述剩磁时产生所述诊断信号。
根据本发明的第三个方面，其提供了一种在本发明的上述第一个方面或第二个方面所述的铁电随机存取存储器装置中检测短寿命存储器单元的方法，包括如下步骤：在存储器单元中写入一个测试位，使连到一组位线对上的一组读出放大器的不可读出电压范围与代表了从所选的存储器单元中读出的测试器的电势差相比相对较宽，激励该组读出放大器以产生代表了测试位的诊断信号，及检测诊断信号以查明电势差是否大于不可读出的电压范围。
从接下来结合附图的说明中将会清楚地理解根据本发明的铁电随机存取存储器装置的特色及优点，其中：
图1所示为现有技术的铁电随机存取存储器装置的电路图；
图2所示为装在现有技术的铁电随机存取存储器装置中的读出放大器的电路结构的电路图；
图3所示为根据本发明的铁电随机存取存储器装置的电路图；
图4所示为装在根据本发明的铁电随机存取存储器装置中的一个可补偿读出放大器的电路结构的电路图；
图5所示为根据本发明的另一铁电随机存取存储器装置的电路图。
第一实施例
参照图3，一个实施本发明的铁电随机存取存储器装置被装配在一个半导体芯片21上。该铁电随机存取存储器装置包括一个用于以剩磁形式存储数据位的存储器单元阵列22，位线对BLT0/BLN0到BLTm/BLNm，字线WL0到WLn及一条阳极线PL。铁电存储器单元MC00到MC0m，MC10到MC1m，…及MCn0到MCnm以行和列方式排列，形成了存储器单元阵列22。位线对BLT0/BLN0到BLTm/BLNm被分别连到铁电存储器单元的列MC00-MCn0到MC0m-MCnm上，字线WL0到WLn被分别连到铁电存储器单元的行MC00到MC0m，MC10到MC1m，…及MCn0到MCnm上。尽管未在图3中示出，一个行地址解码器/字线驱动器被连到字线WL0到WLn上，并响应于一个外部行地址信号以选择性地将字线WL0到WLn变为有效电压电平。位线对BLT0/BLN0到BLTm/BLNm以电气方法连到一行连到所选字线上的铁电电容上，并将代表了读出数据位的小电势差和代表了写入数据位的大电势差传播到所选行的铁电存储器单元。对于技术熟练者来说行地址解码器/字线驱动器是众所周知的，因此在此不再附加对其的说明。阳极线PL在地电平和高电压电平Vcc之间变化，从而使得每个存储器单元的铁电电容CP1/CP2中的一个的极性反向。当极性反向时，铁电电容产生充电电荷，而充电电荷将会在相关位线对BLT0/BLN0…或BLTm/BLNm上引起小电势差。
铁电存储器单元MC00到MCnm的电路结构相似。每个铁电存储器单元均具有一对铁电电容CP1/CP2和连在铁电电容CP1/CP2的电极与相关位线BLT0/BLN0…或BLTm/BLNm之间的两个n沟道增强型存取晶体管T1/T2。铁电电容CP1/CP2具有一个夹在电极之间的铁电层，该铁电层具有一个极化磁滞。n沟道增强型存取晶体管T1/T2的栅电极被连到相关字线WL0，WL1…或WLn上。阳极线PL被连到所有的铁电电容CP1/CP2的逆电极上，而一个控制器(未示出)使阳极线PL在高电压电平Vcc和地电平之间变化。
本发明的铁电随机存取存储器装置还包括一个放电电路22，一个读出放大器单元23及一个测试控制电路24。n沟道增强型放电晶体管T3构成了放电电路22，n沟道增强型放电晶体管T3被连在位线BLT0/BLN0到BLTm到BLNm与地线GND之间。一条控制信号线PBL被连到n沟道增强型放电晶体管T3的栅电极上。当控制信号线PBL变为有效高电压电平Vcc时，n沟道增强型放电晶体管T3将同时导通，使得位线BLT0/BLN0到BLTm/BLNm变为地电平。
读出放大器单元23包括一组可补偿读出放大器OSA0到OSAm，该组可补偿读出放大器OSA0到OSAm的电路结构相似。可补偿读出放大器OSA0到OSAm将各自的输入节点连到相关位线对BLT0/BLN0到BLTm/BLNm上，各自的控制节点被连到一条控制信号线SAP上，而各自的控制节点对被连到其它的控制信号线OST/OSN上。当控制信号线SAP变为高电压电平Vcc时，读出放大器OSA0到OSAm被同时激励从而使得相关位线对BLT0/BLN0到BLTm/BLNm上的小电势差升高。如果将位线BLT0到BLTm与位线BLN0到BLNm之间的电势差被定义为(位线BLT0到BLTm上的电势电平)-(位线BLN0到BLNm上的电势电平)，则控制信号线OST上的高电压电平Vcc将加载一个补偿电压+Vo到补偿读出放大器OSA0到OSAm上，而控制信号线OSN的高电压电平Vcc将加载一个补偿电压-Vo到补偿读出放大器OSA0到OSAm上，接下来将对其进行详细地说明。
测试控制电路24响应一个代表了测试的外部指令信号，选择性地在测试程序中的适当时刻改变控制信号线OST/OSN的电势。接下来将对该测试程序进行详细地说明。
参照图4，可补偿读出放大器OSA0包括两个与控制信号线SAP并联的p沟道增强型场效应晶体管T11/T12和两个连在p沟道增强型场效应晶体管T11/T12与地线之间的n沟道增强型场效应晶体管T13/T14。p沟道增强型场效应晶体管T11/T12和n沟道增强型场效应晶体管T13/T14之间的公共漏被分别用作感测节点N11/N12。感测节点N11被连到p沟道增强型场效应晶体管T12的栅电极和n沟道增强型场效应晶体管T14的栅电极上，而另一个感测节点N12被连到p沟道增强型场效应晶体管T11的栅电极和n沟道增强型场效应晶体管T13的栅电极上。因此，p沟道增强型场效应晶体管T11和n沟道增强型场效应晶体管T13根据感测节点N12上的电势电平互补地导通及截止，而p沟道增强型场效应晶体管T12和n沟道增强型场效应晶体管T14则根据感测节点N11上的电势电平互补地导通及截止。该特性类似于现有技术的铁电随机存取存储器装置中的读出放大器SA0。
可补偿读出放大器OSA0另外包括一个与感测节点N11和地线之间的n沟道增强型场效应晶体管T13并联的n沟道增强型场效应晶体管T15/T16的串联组合及另一个与感测节点N12和地线之间的n沟道增强型场效应晶体管T14并联的n沟道增强型场效应晶体管T17/T18的串联组合。n沟道增强型场效应晶体管T15的栅电极被连到感测节点N12上，而控制信号线OST被连到n沟道增强型场效应晶体管的T16的栅电极上。n沟道增强型场效应晶体管T17的栅电极被连到感测节点N11上，而另一条控制信号线OSN被连到n沟道增强型场效应晶体管T18的栅电极上。控制信号线OST上的高电压电平Vcc激励了n沟道增强型场效应晶体管T15/T16的串联组合，n沟道增强型场效应晶体管T15/T16与n沟道增强型场效应晶体管T13一起用于将电流从感测节点N11释放出去。换句话说，当控制信号线OST变为高电压电平Vcc时，n沟道增强型场效应晶体管T15/T16的串联组合将增加从感测节点N11到地线的电流驱动能力。其结果是，n沟道增强型场效应晶体管T15/T16的串联组合将加载补偿电压+Vo到用于位线BLT0的可补偿读出放大器OSA0上去。
类似地，控制信号线OSN上的高电压电平Vcc将激励n沟道增强型场效应晶体管T17/T18的串联组合，而n沟道增强型场效应晶体管T17/T18与n沟道增强型场效应晶体管T14一起用于将电流从感测节点N12释放出去。换句话说，当控制信号线OSN变为高电压电平Vcc时，n沟道增强型场效应晶体管T17/T18的串联组合将增加从感测节点N12到地线的电流驱动能力。其结果是，n沟道增强型场效应晶体管T17/T18的串联组合将加载补偿电压-Vo到用于位线BLN0的可补偿读出放大器OSA0上去。
在对位线BLT0上的小电势差进行感测放大的过程中，n沟道增强型场效应晶体管T15/T16的串联组合将补偿电压+Vo加载到可补偿读出放大器OSA0上，而在对位线BLN0上的小电势差进行感测放大的过程中，n沟道增强型场效应晶体管T17/T18的串联组合将补偿电压-Vo加载到可补偿读出放大器OSA0上。当两个控制信号线OST/OSN均处于地电平时，假设可补偿读出放大器OSA0可以感测出位线BLT0和BLN0之间的最小电势差dVmin。任一控制信号线OST或OSN的正电压电平Vcc均会使n沟道增强型场效应晶体管T15/T16或T17/T18将最小电势差增大到(dVmin+|Vo|)。补偿电压|Vo|可以变化。为了增大补偿电压|Vo|可以将n沟道增强型场效应晶体管T1 到T17扩大。当制造商降低补偿电压|Vo|时，则可以减小n沟道增强型场效应晶体管T15到T17的尺寸。
参照图3，本发明的铁电随机存取存储器装置另外包括一个连到位线对BLT0/BLN0到BLTm/BLNm上的列选择器25，连到列选择器25上的数据线对DLT0/DLN0和DLT1/DLN1，分别连到数据线对DLT0/DLN0和DLT1/DLN1上的数据放大器DA0/DA1及同样也分别连到数据线对DLT0/DLN0和DLT1/DLN1上的写入缓冲器WB0/WB1。尽管在图3中未示出，一个列地址解码器被连到列选择器25上，其通过控制信号线YSWE将选择信号提供给列选择器25。列选择器25响应该选择信号以选择性地将位线对BLT0/BLN0到BLTm/BLNm连到数据线对DLT0/DLN0和DLT1/DLN1上。当指示了位线对BLT0/BLN0到BLTm/BLNm的选择信号处于高电压电平Vcc时，电势差直接地从位线对BLT0/BLN0到BLTm/BLNm分别传送到数据线对DLT0/DLN0和DLT1/DLN1。
一个写使能信号通过一条控制信号线WE提供给写入缓冲器WB0/WB1，写入缓冲器WB0/WB1由具有有效高电压电平Vcc的写-使能信号选通，从而在相关数据线对DLT0/DLN0和DLT1/DLN1上产生代表了写入数据位DI0/DI1的电势差。代表了写入数据位DI0/DI1的电势差通过列选择器25被传送到所选的位线对，从而将写入数据位存储在铁电存储器单元中。
数据放大器DA0/DA1响应位线对DLT0/DLN0和DLT1/DLN1上的电势差并产生代表了读出数据位的示出数据信号DO0/DO1。
当在电子系统中将本发明的铁电随机存取存储器装置用作数据存储器时，控制信号线OST/OSN的电势被固定为地电平，并以类似于现有技术铁电随机存取存储器装置的方式从所选的铁电存储器单元中读出数据位或将数据位写入所选的铁电存储器单元中。为此，在此出于简洁的目的省略了对数据读出及数据写入的说明。
制造商以如下的步骤检测铁电随机存取存储器装置的产品以查明铁电存储器单元是否具有较大的极化磁滞回线。首先，一个测试器(未示出)将代表了一次寿命测试的指令信号TEST供给到测试控制电路24，测试控制电路24将控制信号线OST的电势变为高电压电平Vcc，补偿电压Vo被加载到用于位线BLT0到BLTm的读出放大器OSA0到OSAm。测试器将一个具有逻辑“1”电平的测试位写进所有的铁电存储器单元MC00到MCnm中，此后，顺序地从存储器单元MC00到MCnm中读出这些测试位。如果所有存储器单元MC00到MCnm的铁电电容CP1均具有较大的极化磁滞回线，则对于所有铁电存储器单元MC00到MCnm，输出数据信号DO0/DO1均表示出逻辑“1”的电平。
接着，测试控制电路24将控制信号线OST的电势恢复为地电平，而将另一条控制信号线OSN的电势变为高电压电平Vcc。随后，补偿电压|Vo|被加载到用于其它位线BLN0到BLNm的可补偿读出放大器OSA0到OSAm上。测试器将一个具有逻辑“0”电平的测试位写进所有的铁电存储器单元MC00到MCnm中，并顺序地从铁电存储器单元MC00到MCnm中读出这些测试位。如果所有存储器单元MC00到MCnm的铁电电容CP2均具有较大的极化磁滞回线，则对于所有铁电存储器单元MC00到MCnm，输出数据信号DO0/DO1均表示出逻辑“0”的电平。
现在假设铁电存储器单元具有一个小的极化磁滞回线，其将使制造商认为产品为不合格产品，输出数据信号DO0或DO1表示出相反的逻辑电平，测试器指明分配给短寿命铁电存储器单元的地址。制造商舍弃该短寿命产品或利用冗余技术用一个长寿命的铁电存储器单元替换该短寿命的铁电存储器单元。以此种方式，制造商检查产品以查明存储器单元阵列22是否包含一个短寿命的铁电存储器单元，其将使制造商在将其移交给用户之前认为该产品为不合格产品，因此测试提高了产品的可靠性。
正如将从上述的说明中所理解的，控制信号线OST/OSN将补偿电压|Vo|加载到用于位线BLT0到BLTm和其它位线BLN0到BLNm上的电势电平的可补偿读出放大器OSA0到OSAm上，测试器能够检测出铁电存储器单元是否为短寿命。可补偿读出放大器OSA0到OSAm的每一个均只需要四个场效应晶体管，而这些附加的晶体管不会占用很大的面积。
在第一实施例中，n沟道增强型场效应晶体管T15/T16的串联组合，n沟道增强型场效应晶体管T17/T18的另一串联组合和控制信号线OST/OSN作为一个整体构成了一个短寿命单元检测装置，而列选择器25，数据线对DLT0/DLN0和DLT1/DLN1，数据放大器DA0/DA1和写入缓冲器WB0/WB1作为一个整体构成了一个数据接口。
第二实施例
图5所示为实施本发明的另一个铁电随机存取存储器装置，其被制造于一个半导体芯片31上。该铁电随机存取存储器装置除了读出放大器SA10到SA1m和位线对BLTx/BLNx到BLTy/BLNy之外与第一实施例类似。为此，将第二实施例的其它电路元件标注了与第一实施例中的相应电路元件相同的参考符号，并出于简洁的的省略了对其的说明。
读出放大器SA10到SA1m为不可补偿型，其电路结构与图2所示的类似。位线对BLTx/BLNx到BLTy/BLNy与位线对BLT0/BLN0到BLTm/BLNm分别相关，n沟道增强型场效应晶体管T30/T31被连在位线BLT0到BLTm与虚位线BLTx到BLTy之间及位线BLN0到BLNm与虚位线BLNx到BLNy之间。n沟道增强型场效应晶体管T30由控制信号线OST选通，而n沟道增强型场效应晶体管T31由控制信号线OSN选通。
在测试程序中，测试控制电路24选择性地将控制信号线OST/OSN的电势变为高电压电平Vcc以将虚位线BLTx到BLTy或虚位线BLNx到BLNy连到位线BLT0到BLTm或位线BLN0到BLNm上。位线对BLT0/BLN0到BLTm/BLNm上的电势差正比于铁电电容CP1的剩磁与位线的寄生电容比值。虚位线BLTx到BLTy和虚位线BLNx到BLNy将寄生电容加到位线BLT0到BLTm或BLTm到BLNm上，使得位线对BLT0/BLN0到BLTm/BLNm上的电势差比通常要小一些。为此，如果铁电电容CP1/CP2具有一个小的极化磁滞回线，则相关读出放大器将不能放大该电势差，测试器将会从输出数据信号DO0或DO1中注意到短寿命铁电存储器单元的存在。
正如可从上述说明中所能理解的，虚位线将使测试器能够发现短寿命的铁电存储器单元。
在第二实施例中，虚位线对BLTx/BLNx到BLTy/BLNy，n沟道增强型场效应晶体管T30/T31和控制信号线OST/OSN作为一个整体构成了一个短寿命单元检测装置。
尽管对本发明的特殊实施例进行了说明，但对于那些技术熟练者来说，在不背离本发明的精神和范围的情况下可以对其进行各种各样的改变及修正。
例如，通过增加或减小n沟道增强型场效应晶体管T15到T17的串联组合可以改变补偿电压|Vo|。
本发明可应用于一种半导体动态随机存取存储器，其存储器单元由两个存取晶体管和两个具有夹在电极之间用于以充电电荷形式存储一个数据位类型的存储电容实现。
每对位线之间可以共享一条虚位线，而一个虚电容可以被选择性地连到每个读出放大器的感测节点上。
一个铁电存储器单元也可以只有一个铁电电容。

Claims (11)

1.一种铁电随机存取存储器装置，其包括：
一组可寻址存储器单元(MC00到MCnm)，其每个均具有一个用于以沿一个磁滞回线可变的剩磁形式存储一个数据位的铁电容性装置(CP1/CP2)；
一组位线(BLT0/BLN0到BLTm/BLNm)，其选择性地连到所述一组可寻址存储器单元，并将由于从所述一组可寻址存储器单元中选出的可寻址存储器单元的所述铁电容性装置的所述剩磁而产生的电势差传出或传入；
一组读出放大器(OSA0到OSAm)，选择性地连到所述一组位线以增加所述电势差的幅值；以及
一个数据接口(25/DLT0/DLN0和DLT1/DLN1；DA0/DA1；WB0/WB1)，选择性地连到所述一组位线以产生一个表示在所述可寻址存储器单元中至少存在一个短寿命单元的诊断信号；其中
所述读出放大器的每一个均包括连在一条高电压线(SAP)和一条低电压线之间的一个第一晶体管(T11)及与所述第一晶体管的沟道传导类型相反的一个第二晶体管(T13)的一个第一串联组合，及连在所述高电压线和所述低电压线之间的一个第三晶体管(T12)及与所述第三晶体管的沟道传导类型相反的一个第四晶体管(T14)的一个第二串联组合，及提供于所述第一晶体管和所述第二晶体管之间并连在所述第一位线和所述第三和第四晶体管的栅电极之间的一个第一节点(N11)和提供于所述第三晶体管和所述第四晶体管之间并连在所述第二位线和所述第一和第二晶体管的栅电极之间的一个第二节点(N12)，以及
一条连在所述第一节点(N11)和所述低电压线之间的第一电流通路(T15/T16)，一条连在所述第二节点(N12)和所述低电压线之间的第二电流通路(T17/T18)，以及用于选择性地激励所述电压电流通路和所述第二电流通路的控制信号线(OST/OSN)，它们构成一个短寿命单元检测装置，使所述读出放大器在所述可寻址存储器单元中的至少一个沿所述一个小磁滞回线改变所述剩磁时产生所述诊断信号。
2.如权利要求1所述铁电随机存取存储器装置，其特征在于所述一组位线包括第一位线(BLT0到BLTm)和与所述第一位线配对以形成一组位线对的第二位线(BLN0到BLNm)，所述铁电容性装置包括一个具有沿所述磁滞回线的第一磁滞子回线变化的所述剩磁的第一子剩磁并可连到所述一组位线对中的相关一条的第一位线上的第一铁电电容(CP1)，及一个具有沿所述磁滞回线的第二磁滞子回线变化的所述剩磁的第二子剩磁并可连到所述一组位线对中的相关一条的第二位线上的第二铁电电容(CP2)。
3.如权利要求2所述的铁电随机存取存储器装置，其特征在于另外包括一组选择性地连到所述一组可寻址存储器单元(MC00到MCnm)上以将所述可寻址存储器单元的每一个的所述第一铁电电容(CP1)和所述第二铁电电容(CP2)电气地连到所述一组位线对的相关一条上的字线(WL0到WLn)，及一条连到所述一组可寻址存储器单元的第一铁电电容和所述第二铁电电容以选择性地将其极性反向的阳极线(PL)。
4.如权利要求3所述的铁电随机存取存储器装置，其特征在于所述短寿命单元检测装置将所述一组读出放大器(OSA0到OSAm)所能感测的最小电势差增大。
5.如权利要求1所述的铁电随机存取存储器装置，其特征在于所述第一电流通路和所述第二电流通路分别具有一个连在所述第一节点和所述低电压线之间的第五晶体管(T15)和第六晶体管(T16)的第三串联组合和一个连在所述第二节点和所述低电压线之间的第七晶体管(T17)和第八晶体管(T18)的第四串联组合，所述第一节点(N11)，所述第二节点(N12)，所述控制信号线中的一条(OST)及所述控制信号线的另一条(OSN)被分别连到所述第八晶体管的栅电极，所述第六晶体管的一个栅电极，所述第五晶体管的栅电极和所述第七晶体管的栅电极上。
6.一种铁电随机存取存储器装置，其包括：
一组可寻址存储器单元(MC00到MCnm)，其每个均具有一个用于以沿一个磁滞回线可变的剩磁形式存储一个数据位的铁电容性装置(CP1/CP2)；
一组位线(BLT0/BLN0到BLTm/BLNm)，其选择性地连到所述一组可寻址存储器单元，并将由于从所述一组可寻址存储器单元中选出的可寻址存储器单元的所述铁电容性装置的所述剩磁而产生的电势差传出或传入；
一组读出放大器(SA10到SA1m)，选择性地连到所述一组位线以增加所述电势差的幅值；以及
一个数据接口(25/DLT0/DLN0和DLT1/DLN1；DA0/DA1；WB0/WB1)，选择性地连到所述一组位线以产生一个表示在所述可寻址存储器单元中至少存在一个短寿命单元的诊断信号；其中
所述读出放大器的每一个均包括连在一条高电压线(SAP)和一条低电压线之间的一个第一晶体管(T4)及与所述第一晶体管的沟道传导类型相反的一个第二晶体管(T6)的一个第一串联组合，及连在所述高电压线和所述低电压线之间的一个第三晶体管(T5)及与所述第三晶体管的沟道传导类型相反的一个第四晶体管(T7)的一个第二串联组合，及提供于所述第一晶体管和所述第二晶体管之间并连在所述第一位线和所述第三和第四晶体管的栅电极之间的一个第一节点(N1)和提供于所述第三晶体管和所述第四晶体管之间并连在所述第二位线和所述第一和第二晶体管的栅电极之间的一个第二节点(N2)；
其特征在于还包括：
选择性地连到所述第一位线和所述第二位线上的虚位线(BLTx/BLNx到BLTy/BLNy)，它们构成一个短寿命单元检测装置，使所述读出放大器在所述可寻址存储器单元中的至少一个沿所述一个小磁滞回线改变所述剩磁时产生所述诊断信号。
7.如权利要求6所述铁电随机存取存储器装置，其特征在于所述一组位线包括第一位线(BLT0到BLTm)和与所述第一位线配对以形成一组位线对的第二位线(BLN0到BLNm)，所述铁电容性装置包括一个具有沿所述磁滞回线的第一磁滞子回线变化的所述剩磁的第一子剩磁并可连到所述一组位线对中的相关一条的第一位线上的第一铁电电容(CP1)，及一个具有沿所述磁滞回线的第二磁滞子回线变化的所述剩磁的第二子剩磁并可连到所述一组位线对中的相关一条的第二位线上的第二铁电电容(CP2)。
8.如权利要求7所述的铁电随机存取存储器装置，其特征在于另外包括一组选择性地连到所述一组可寻址存储器单元(MC00到MCnm)上以将所述可寻址存储器单元的每一个的所述第一铁电电容(CP1)和所述第二铁电电容(CP2)电气地连到所述一组位线对的相关一条上的字线(WL0到WLn)，及一条连到所述一组可寻址存储器单元的第一铁电电容和所述第二铁电电容以选择性地将其极性反向的阳极线(PL)。
9.如权利要求8所述的铁电随机存取存储器装置，其特征在于虚位线(BLTx/BLNx到BLTy/BLNy)将由于所述剩磁而在所述一组位线对中的相关一条上产生的所述电势差的每一个均降低。
10.一种在权利要求1或6所述的铁电随机存取存储器装置中检测短寿命存储器单元的方法，其特征在于包括如下步骤：
a)在存储器单元(MC00到MCnm)中写入一个测试位；
b)使连到一组位线对(BLT0/BLN0到BLTm/BLNm)上的一组读出放大器(OSA0到OSAm；SA10到SA1m)的不可读出电压范围与代表了从所选的存储器单元中读出的测试器的电势差相比相对较宽；
c)激励所述一组读出放大器以产生代表了所述测试位的诊断信号(D00/DO1)；以及
d)检测所述诊断信号以查明电势差是否大于所述不可读出电压范围。
11.如权利要求10所述的方法，其特征在于所述存储器单元分别具有一个可连到相关位线对的位线中的一条上的第一铁电电容(CP1)和一个可连到相关位线对的位线中的另一条上的第二铁电电容(CP2)，而对于所述第一铁电电容和所述第二铁电电容重复所述步骤a)，b)，c)和d)。
CNB981248519A 1997-11-19 1998-11-19 铁电随机存取存储器及测试短寿命单元的方法 Expired - Fee Related CN1171236C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP31863697A JP3727157B2 (ja) 1997-11-19 1997-11-19 半導体記憶装置及びその試験方法
JP318636/97 1997-11-19
JP318636/1997 1997-11-19

Publications (2)

Publication Number Publication Date
CN1218260A CN1218260A (zh) 1999-06-02
CN1171236C true CN1171236C (zh) 2004-10-13

Family

ID=18101358

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981248519A Expired - Fee Related CN1171236C (zh) 1997-11-19 1998-11-19 铁电随机存取存储器及测试短寿命单元的方法

Country Status (7)

Country Link
US (1) US5991189A (zh)
EP (1) EP0920032B1 (zh)
JP (1) JP3727157B2 (zh)
KR (1) KR100281215B1 (zh)
CN (1) CN1171236C (zh)
DE (1) DE69823618T2 (zh)
TW (1) TW418391B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535421B1 (en) * 1999-02-10 2003-03-18 Rohm Co., Ltd. Nonvolatile semiconductor memory having a voltage selection circuit
JP2000268581A (ja) * 1999-03-17 2000-09-29 Fujitsu Ltd Ｒｏｍデータを保持する強誘電体メモリ装置
JP3551858B2 (ja) 1999-09-14 2004-08-11 日本電気株式会社 半導体メモリ装置
US6658608B1 (en) * 1999-09-21 2003-12-02 David A. Kamp Apparatus and method for testing ferroelectric memories
JP2001319472A (ja) * 2000-05-10 2001-11-16 Toshiba Corp 半導体記憶装置
JP3775716B2 (ja) 2000-05-25 2006-05-17 シャープ株式会社 強誘電体型記憶装置およびそのテスト方法
US6584007B2 (en) * 2000-12-29 2003-06-24 Stmicroelectronics, Inc. Circuit and method for testing a ferroelectric memory device
JP2002216498A (ja) * 2001-01-18 2002-08-02 Rohm Co Ltd 強誘電体記憶装置
KR100400773B1 (ko) 2001-06-29 2003-10-08 주식회사 하이닉스반도체 강유전체 랜덤 억세스 메모리의 강유전 캐패시터 테스트회로
US6754094B2 (en) * 2002-01-31 2004-06-22 Stmicroelectronics, Inc. Circuit and method for testing a ferroelectric memory device
US6590799B1 (en) * 2002-05-29 2003-07-08 Agilent Technologies, Inc. On-chip charge distribution measurement circuit
US6928376B2 (en) * 2002-10-03 2005-08-09 Texas Instruments Incorporated Apparatus and methods for ferroelectric ram fatigue testing
US6731554B1 (en) * 2002-11-20 2004-05-04 Infineon Technologies Ag 2T2C signal margin test mode using resistive element
US6826099B2 (en) 2002-11-20 2004-11-30 Infineon Technologies Ag 2T2C signal margin test mode using a defined charge and discharge of BL and /BL
US6876590B2 (en) 2002-11-20 2005-04-05 Infineon Technologies, Ag 2T2C signal margin test mode using a defined charge exchange between BL and/BL
JP3878566B2 (ja) * 2003-03-14 2007-02-07 株式会社東芝 強誘電体メモリ及びそのテスト方法
US20050063213A1 (en) * 2003-09-18 2005-03-24 Michael Jacob Signal margin test mode for FeRAM with ferroelectric reference capacitor
KR100602188B1 (ko) 2004-07-27 2006-07-19 주식회사 하이닉스반도체 비트라인 센스앰프 및 이를 구비하는 반도체 메모리 소자
KR100627515B1 (ko) * 2004-10-04 2006-09-21 주식회사 하이닉스반도체 메모리 장치 및 그의 테스트 방법
KR100641704B1 (ko) 2004-10-30 2006-11-03 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 비트라인 센스앰프 옵셋전압측정방법
US20080129253A1 (en) * 2006-11-03 2008-06-05 Advanced Desalination Inc. Battery energy reclamation apparatus and method thereby
KR100838639B1 (ko) * 2006-11-07 2008-06-16 후지쯔 가부시끼가이샤 반도체 기억장치의 검사 방법
JP2009223935A (ja) * 2008-03-14 2009-10-01 Toshiba Corp 強誘電体メモリ及びそのテスト方法
CN111292782B (zh) * 2019-10-21 2021-11-02 北京潼荔科技有限公司 非易失性随机存取存储器及存取方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
US5297077A (en) * 1990-03-30 1994-03-22 Kabushiki Kaisha Toshiba Memory having ferroelectric capacitors polarized in nonvolatile mode
US5254482A (en) * 1990-04-16 1993-10-19 National Semiconductor Corporation Ferroelectric capacitor test structure for chip die
US5086412A (en) * 1990-11-21 1992-02-04 National Semiconductor Corporation Sense amplifier and method for ferroelectric memory
US5680344A (en) * 1995-09-11 1997-10-21 Micron Technology, Inc. Circuit and method of operating a ferrolectric memory in a DRAM mode
US5677865A (en) * 1995-09-11 1997-10-14 Micron Technology, Inc. Ferroelectric memory using reference charge circuit

Also Published As

Publication number Publication date
US5991189A (en) 1999-11-23
DE69823618T2 (de) 2005-04-21
JP3727157B2 (ja) 2005-12-14
EP0920032A3 (en) 2003-04-02
EP0920032A2 (en) 1999-06-02
EP0920032B1 (en) 2004-05-06
CN1218260A (zh) 1999-06-02
JPH11149796A (ja) 1999-06-02
TW418391B (en) 2001-01-11
KR19990045425A (ko) 1999-06-25
DE69823618D1 (de) 2004-06-09
KR100281215B1 (ko) 2001-03-02

Similar Documents

Publication Publication Date Title
CN1171236C (zh) 铁电随机存取存储器及测试短寿命单元的方法
US5218566A (en) Dynamic adjusting reference voltage for ferroelectric circuits
US6275434B1 (en) Semiconductor memory
US6154387A (en) Semiconductor memory device utilizing a polarization state of a ferroelectric film
JP2005530283A (ja) 強誘電性メモリ
CN1681042A (zh) 使用铁电存储器作数据存储的方法、电路及生产方法
TW200305025A (en) Inspection method and apparatus for el array substrate
CN1113348A (zh) 带应力电路的半导体集成电路及其应力电压的供给方法
US6512686B2 (en) Ferroelectric storage device and test method thereof
US5742549A (en) Sense amplifier circuit for detecting degradation of digit lines and method thereof
CN1662997A (zh) 存储器中软故障检测的方法和装置
CN1249519A (zh) 非易失性存储器件及其检测方法
KR20040079915A (ko) 메모리의 커패시터 구조들의 임프린팅을 방지하는 시스템및 방법
US20020141261A1 (en) Semiconductor device having test mode
CN1157736C (zh) 用于生成参考电压来读出铁电存储器的电路装置
CN1121693C (zh) 半导体存储装置及其测试方法
CN1227669C (zh) 存储设备
CN1161788C (zh) 具有双晶体管/双电容型存储单元的集成存储器
CN1518005A (zh) 降低老化试验时的功耗的半导体存储器
CN1150558C (zh) 具有存储单元和参考单元的集成存储器及其相应的运行方法
US6314018B1 (en) Integrated memory with at least two plate segments
US6885597B2 (en) Sensing test circuit
CN1259742A (zh) 改进的驱动器电路
US6574134B1 (en) Non-volatile ferroelectric capacitor memory circuit having nondestructive read capability
CN1154115C (zh) 具有串联存储器单元的铁电写/读存储器(cfram)

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030410

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030410

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee