CN1259742A - 改进的驱动器电路 - Google Patents

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Abstract

本发明是一种高频驱动器电路。为了减少充电时间,在驱动器的输出端产生增大的电流,从而实现高频工作。增大电流是通过用一个起动控制信号来提高供给一个驱动器晶体管的过载电压的幅值而实现的。

Description

改进的驱动器电路
本发明涉及到半导体器件，特别是涉及到一种可以高频工作的驱动电路。
随着半导体集成电路(IC)的工作频率越来越高，IC设计人员面临着更小或是更密的工作窗口。例如在动态随机存取存储器(DRAM)这样的存储器IC中越来越难以在芯片的一个循环周期内执行诸如读、写或是预先充电。限制存储器IC工作速度的一个因素是总线的充电。例如，需要在一个时钟周期内使总线充电到适当的电平。IC的工作时钟是一个非常确实的概念。更高的工作频率会明显地增加在给定的时钟周期内用驱动电路对总线充电的难度。
如果充电电路不能在给定时间内对总线充电，就可能需要修改芯片的操作规范。例如对DRAM来说，在一次写操作之后，可能需要在执行一次读操作之前有一个等待周期。然而，这种解决方式由于会影响性能而不够理想。
用来改善驱动器性能的一种惯用技术是增大驱动器对负载充电的电压。这样会增大逻辑高和逻辑低电压电平之间的电压差或是电压摆动。在高低电平之间较大的电压摆动需要更长的时间来完成对总线的充电和放电，从而造成性能劣化。另外，增大电压会增加功率消耗，这是人们所不希望的，特别是对于诸如折叠计算机那样的便携式装置。
在上述的情况下就需要有一种改进的驱动电路，它可以提高充电速度，加快IC的工作速度。
本发明涉及到一种可以高频工作的驱动电路。通过使驱动电路工作在增大的过载模式，导致驱动器输出端流出的电流增大，从而实现高频工作。用一个驱动器控制信号来起动和停用驱动器电路。在一个实施例中，用来起动驱动器电路的控制信号相对于地是负值，使驱动器工作在增大的过载模式。在一个实施例中，起动控制信号大约等于存储器集成电路中的负字线电压。
图1表示按照本发明一个实施例的存储器IC框图；
图2表示按照本发明的一个驱动器电路框图；
图3表示按照本发明一个实施例的驱动器电路图；
图4表示用来控制驱动器分支电路操作的控制分支电路另一个实施例；
图5a-b表示控制分支电路的另一个实施例；
图6表示用于本发明一个实施例的驱动器电路的时序图；
图7表示一种普通驱动器电路的时序图；
图8表示用于本发明一个实施例的驱动器电路的时序图；以及
图9表示一种普通驱动器电路的时序图。
本发明涉及到半导体器件，特别是涉及到半导体器件所使用的驱动器电路。所说的半导体器件例如可以是存储器电路，诸如随机存储器(RAM)，动态RAM(DRAM)，同步DRAM(SDRAM)，诸如SLDRAM或是RambusDRAM那样的高速DRAM，非易失性铁电RAM(FRAM)，或者是静态RAM(SRAM)等等。半导体器件也可以是逻辑器件，例如有可编程逻辑阵列(PLA)，专用集成电路(ASTC)，合并的DRAM-逻辑IC(嵌入式DRAM)，或者是任何其它电路器件。这种半导体器件可以用于各种消费性电子产品，诸如计算机系统，包括复印机，打印机在内的办公设备，蜂窝电话，个人数字助理(PDA)和其它电子产品。
按照本发明，用驱动器电路产生增大的电流，以便加快充电速度。在本发明的一个实施例中，用这种驱动器电路对干线数据总线提供快速充电。例如可以允许在高频存储器IC中紧接在一个写周期之后执行一个读周期。本发明的其它用途例如还有提高总线的充电速度，这其中包括地址线，指令线，控制线，读/写控制线(例如是内部RAS，内部CAS或是内部读指令)，读/写数据线，或者是其它类型的总线。
参见图1，在图中表示了一个存储器电路10的框图。也可以使用其它类型的存储器结构。如图所示，存储器芯片中包括多个第一读出放大器14，用一个MUX16将它们多路复用地连接到干线数据总线MDQ和bMDQ上面的一个第二读出放大器24。第一读出放大器14检测来自存储器阵列12中的一个存储器阵列单元的电荷，并且用第二读出放大器24将这一电荷转换成准备经由芯片外的驱动器28从芯片中排出的一个高电平(DOUT)。充电电路22与干线数据总线MDQ及BMDQ相连。
在一个实施例中，充电电路中所包括的一个驱动器电路能够提高对干线数据总线充电的速度。这种充电电路特别适合用于高频工作，因为它能够在一个时钟周期内将数据总线预先充电到需要的电平。
图2表示按照本发明一个实施例的驱动器电路22的框图。图示的充电电路22包括一个驱动器分支电路270和一个控制分支电路210。
驱动器分支电路包括做为上拉部分的驱动器晶体管，用于将耦合到一个输出278上的负载充电到高电源干线271的电平。在一个实施例中，驱动器晶体管是由一个p-型场效应晶体管(p-FET)构成的。驱动器晶体管包括第一，第二端和栅极端。第一端连接到高电源干线271，第二端连接到驱动器输出278，栅极连接到一个驱动器输入273。还可以提供一个低电源干线272。高电源干线是一个用来对负载充电的电压电平(Vblh)。低电源干线等于地(GND)。
起动驱动器分支电路的上拉部分会使驱动器晶体管导通，将高电源干线耦合到输出。这就会使电流流向输出，将负载充电到高电源干线的电平。停用驱动器电路的上拉部分会使驱动器晶体管关断或者是进入非导通状态，从高电源干线上断开驱动器输出。
为了起动上拉部分，在驱动器输入273上提供一个驱动器起动信号。在驱动器输入上提供一个驱动器停用信号就停用驱动器电路的上拉部分。在一个实施例中，驱动器停用信号是逻辑高信号；驱动器起动信号是逻辑低信号。
在一个实施例中，输入273被耦合到控制分支电路210的一个输出218。控制分支电路在其输入端接收一或多个输入信号。图示的控制分支电路包括一个输入213。控制分支电路响应其输入端的输入信号在其输出端产生一个起动或是停用控制输出信号。起动或是停用控制输出信号大致等于低电源干线206或是高电源干线207的电压。典型的高电源干线电压大致等于核心电路的高电压(VDD)。在一个实施例中将起动或是停用输出控制信号分别做为驱动器起动或是停用输入信号。
按照本发明，控制分支电路的低电源干线206使控制分支电路产生一个用来增大驱动器分支电路过载的起动输出控制信号。按照本发明，增大驱动器分支电路的过载是通过增大驱动器晶体管的栅极过载电压的幅值来实现的，从而增强输出端278提高充电速度的性能。这一过载电压是驱动器晶体管的栅极电源电压与门限电压之间的差。性能增强的量取决于过载电压的幅值或是过载电压增大的幅值。
控制电路的电源干线增大起动控制信号的幅值，从而增大驱动器晶体管的过载电压。在一个实施例中，电源干线将驱动器起动信号的幅值增大0.2-1.5V，最好是0.2-1.0V。电源干线也可以采用其它电源电平来增大起动控制信号的幅值，这取决于性能增强的需要或是设计参数。
驱动器晶体管或是驱动器分支电路的性能增强是通过增大过载电压而实现的。这种技术可以在不需要增大负载的高、低逻辑电平之间的电压差的情况下增强性能。与此相反，惯用的技术是通过增大高、低逻辑电平之间的电压差来改善驱动器性能的。
按照本发明的一个实施例，构成低电源干线的电压电平相对于GND是负值，这样才能使控制分支电路产生一个负起动控制信号。低电源干线的电压电平是-0.2到-1.5V，最好是-0.2到-1.0V。低电源干线也可以采用其它负电压电平，这取决于设计要求和设计参数。
在一个实施例中，构成低电源干线的电压大致等于负字线低电压。另一种情况是用存储器IC的负阵列反向偏置电压(VBB)构成低电源干线。使用负字线电压或是VBB的优点在于不需要额外的电源就能提供一个负电位。这种负字线电压或是VBB例如可以是-0.5V。
采用相对于GND为负值的低电源干线(负电源干线)与惯用的驱动器电路是相反的。惯用的驱动器电路包括一个等于GND的低电源干线。使用负值低电源干线的优点在于不需要增大高、低逻辑电平之间的电压差就能提高驱动器分支电路的性能。性能的增强体现在能够更快地对存储器IC的干线数据总线充电。
在图3中表示了本发明的一个实施例。驱动器电路270包括第一晶体管382。第一晶体管是驱动器分支电路中做为上拉部分的驱动晶体管。图示的驱动晶体管是一个p-FET。晶体管包括第一，第二端和栅极端384，385和383。第一端耦合到高电源271(Vblh)。Vblh可以小于VDD，例如是等于位线的高电压电平。Vblh的典型值可以是大约2/3VDD。也可以使用其它的值，例如3/4VDD或是VDD。第二电极耦合到驱动器输出278。栅极耦合到驱动器输入273。
将第二晶体管392做为下拉部分，图示的第二晶体管是一个n-型FET(n-FET)。它包括第一，第二端和栅极端394，395和393。第一端耦合到输出和第一晶体管的第二端。第二端耦合到一个等于GND的第二电源272。
晶体管382和392可以按照推挽电路的结构工作。在一个晶体管导通的同时另一个晶体管关断。另外，两个晶体管382和392也可以同时断开将输出切换到第三态。为了起动驱动器分支电路的上拉部分，向输入端273提供一个起动信号(逻辑0)，并且向输入端391提供一个停用信号(逻辑0)。这样就能使晶体管382导通，晶体管392不导通，从而使输出大致等于Vblh。为了起动驱动器分支电路的下拉部分，向输入端273提供一个停用信号(逻辑1)，并且向输入端391提供一个起动信号(逻辑1)。这样就能使晶体管392导通，晶体管382不导通，从而使输出大致等于GND。为了使驱动器分支电路进入第三态，向输入端273提供一个停用信号(逻辑1)，并且向输入端391提供一个停用信号(逻辑0)。停用驱动器电路的上拉部分可以从输出端断开高电源干线。停用驱动器电路的下拉部分可以从输出端断开低电源干线272。
控制分支电路210接收一或多个输入并且产生一或多个输出信号。输出信号被用来控制或得到信号以控制驱动器分支电路的操作。在一个实施例中，用控制分支电路接收关于存储器IC的干线数据总线充电状态的输入。
图示的控制分支电路接收的输入信号被用来控制干线数据总线MDQ的充、放电。在一个实施例中用控制电路接收输入信号DIN，bWGT和DQRST。前缀b表示信号是一个起动低信号。为了控制互补干线数据总线bMDQ的充、放电，可以使用输入信号bDIN，bWGT和DQRST。DIN信号代表信号中的数据对应着需要写入存储器的数据。bWGT和DQRST信号被用来确定是否需要执行写入，读出或是预先充电操作。在真值表1中表示了对应着bWGT和DQRST信号的操作。
            真值表1
    DQRST     BWGT     操作
    0     0     非法
    0     1     读出
    1     0     写入
    1     1     预先充电
DIN信号在写入操作期间的值决定了它是一个写入“1”还是写入“0”的操作。DIN的值对其它操作没有影响(无关)。对存储器写入一个1还是写入一个0是由DIN信号决定的。在一个实施例中，在写入操作期间，如果DIN等于逻辑1，就执行写入“1”，在写入操作期间，如果DIN等于逻辑0，就执行写入“0”。干线数据总线MDQ在写入“1”期间被预先充电，并且在写入“0”的操作期间放电。另一方面，互补的干线数据总线bMDQ在写入“0”期间被预先充电，而在写入“1”操作期间放电。MDQ和bMDQ都是在预先充电操作期间被预先充电到Vblh。在读出或是非法操作期间，总线从驱动器分支电路上被断开。在表2中表示了对应着干线数据总线MDQ上的不同操作的控制分支电路的输出WGN和WGP。
             表2
    WGN     WGP
    读出     0     1
    预先充电     0     0
    写入0     1     1
    写入1     0     0
起动WGP信号(逻辑0)根据具体的操作对MDQ充电。按照本发明的一个实施例，起动WGP信号相对于GND是负值，以便增大过载分支电路的过载电压。在一个实施例中，WGP起动信号大致等于负字线低电压或是VBB。
在一个实施例中，用来控制MDQ的控制分支电路响应输入信号DIN，bWGT和DQRST采用非时序逻辑来产生输出信号WGP和WGN。采用非时序逻辑的互补式控制分支电路可以通过保留一或多个延迟级而改善性能。也可以使用输入信号bDIN，bWGT和DQRST来产生控制bMDQ的输出信号。
图示的晶体管305，310和315是串联的结构。晶体管305是一个p-FET，晶体管310和315是n-FET。高电源VDD干线207被耦合到晶体管305的第一端301。在一个实施例中，VDD大约是2V。也可以使用其它电压电平。
晶体管315的第二端被耦合到一个低电源干线或是低电源206，它相对于GND是负值。在一个实施例中，构成低电源干线的电压电平是-0.2到-1.5V，最好是-0.2到-1.0V。低电源干线也可以采用其它负电压电平，这取决于设计要求和设计参数。在一个实施例中，低电源干线是由负字线电压或是VBB构成的。这一负字线电压或是VBB例如是大约-0.5V。
用来提供WGP信号的输出218被耦合到晶体管310的第一端307和晶体管305的第二端302。提供WGN信号的输出319被耦合到晶体管315的第一端311和晶体管310的第二端308。输出319同时还耦合到一个晶体管320的第一端317。晶体管320例如是一个n-FET。第二端318耦合到低电源干线206。在栅极319上提供用来控制晶体管320的DIN信号。当一个n-FET被连接到低电源干线上时，芯片体(body)也就连接到低电源干线上了。
控制分支电路也包括晶体管325，330和335。晶体管325，330和335例如都是p-FET。图示的晶体管325与晶体管330和335串联耦合，晶体管330和335并联耦合。晶体管325的第一端321耦合到VDD，而第二端322耦合到晶体管330和335的第一端327和331。晶体管330的第二端228耦合到输出218，晶体管335的第二端332耦合到输出319。在栅极323上提供控制晶体管325的DIN信号。用bWGT信号来控制晶体管330和335。
这种控制电路所产生的结果如表1和表2所示。控制电路也可以响应按照其它真值表的输入而产生输出。例如，也可以用p-FET替代n-FET来变换起动信号的逻辑，反之亦然。
如上所述，在响应输入信号而产生一个WGP起动信号时，输出218被耦合到低电源干线206。将输出耦合到低电源干线会产生一个相对于GND是负值的起动WGP信号。提供负值的起动WGP信号增大了晶体管382的栅极过载电压的幅值。这样就会使晶体管382进一步导通，从而增大从Vblh流向输出278的用来驱动输出负载的电流。
图4表示控制分支电路210的另一个实施例。控制分支电路控制MDQ的操作。图示的控制分支电路包括分别用于接收DIN，bWGT和DQRST的输入341，342和343。控制分支电路响应这些输入信号在输出218和319上产生输出信号WGP和WGN。输入信号bDIN，bWGT和DQRST信号可以被用来产生控制bMDQ操作的输出信号。
图示的控制分支电路包括第一和第二逻辑框540和541。第一逻辑框接收输入信号DIN和bWGT并且产生一个输出信号P_WGN。在一个实施例中，输出信号P_WGN是在第一和第二路径531a和531b上提供的。用这些输入信号来决定需要的操作，诸如读出，预先充电，写入“0”或是写入“1”。在表3中表示了对应着不同操作的输出信号P_WGN。
表3
    P_WGN
    读出     无关
    预先充电     0
    写入0     1
    写入1     0
第二逻辑框接收DQRST和P_WGN信号。P_WGN从第一和第二路径531a-b提供给第二逻辑框。响应一个起动DQRST信号(逻辑1)通过第一和第二路径发送P_WGN信号，将其作为输出218和319上的WGP或是WGN输出信号。用一个停用DQRST信号(逻辑0)使P_WGN信号与输出隔离。或者是改成将高电源干线582和低电源干线580耦合到输出218和319上产生输出信号WGP和WGN。输入DQRST，DIN和bWGT按照表1和表2来产生输出WGP和WGN。
在一个实施例中，第一逻辑框包括晶体管510，515，520和525。图示的晶体管510和515是p-FET，而晶体管520和525是n-FET。晶体管510和520串联耦合。例如是VDD的第一电源或是高电源干线207耦合到晶体管510的第一端507。按照本发明的各种实施例，晶体管520的第二端518耦合到负值的低电源干线206。用来接收bWGT信号的输入342被耦合到晶体管515和520的栅极513和519。输入341(DIN信号)被耦合到晶体管510和525的栅极509和523。
晶体管525的第一端521耦合到输出路径531a-b上用来提供P_WGN信号，而晶体管525的第二端522被耦合到负值的低电源干线206上。输入信号DIN控制晶体管525，在信号路径531a-b上连接或是断开低电源干线206。信号路径531a-b(P_WGN信号)还要耦合到晶体管520的第一端517和晶体管515的第二端512。
第二逻辑框541包括晶体管550，555，560，570和一个反相器581。图示的晶体管555和560是p-FET，而晶体管550和570是n-FET。晶体管550的第一端547被耦合到来自第一逻辑框540的输出信号路径531a上，而晶体管550的第二端548耦合到输出218上。晶体管560的第二端558耦合到输出218上。晶体管560的第一端557耦合到高电源干线582上，例如是VDD。输入343被耦合到晶体管550和560的栅极549和559。
晶体管555的第一端551被耦合到来自第一逻辑框540的输出信号路径531b，而晶体管555的第二端552耦合到输出319。晶体管570的第一端567耦合到输出319。晶体管570的第二端568耦合到低电源干线580(GND)。反相器581将来自输入343的DQRST信号反相。反相的DQRST信号被提供给栅极553和569用于控制晶体管555和570。一个起动DQRST信号令控制分支电路产生一个起动/停用WGP信号和一个停用/起动WGN信号，分别用来起动驱动器分支电路的上拉部分/下拉部分。使用与此相反的一个停用DQRST信号来禁止控制分支电路并且产生一个停用WGP信号和一个停用WGN信号，使驱动器分支电路进入第三态。在一个实施例中，起动DQRST信号是一个逻辑1信号。
控制分支电路也可以响应按照其他真值表的输入而产生输出。例如，也可以用p-FET替代n-FET来变换起动信号的逻辑，反之亦然。
图5a表示控制分支电路的另一个实施例。控制分支电路210包括分别用于接收DIN，bWGT和DQRST信号的输入341，342和343。控制分支电路响应这些输入信号在输出218和319上产生输出信号WGP和WGN。输入信号bDIN，bWGT和DQRST信号可以被用来产生控制bMDQ操作的输出信号。
控制分支电路包括第一和第二逻辑框640和641。第一逻辑框接收输入信号DIN和bWGT并且在第一和第二信号路径631a-b上产生一个输出信号P_WGN。用这些输入信号来决定需要的操作，诸如读出，预先充电，写入“0”或是写入“1”。在表3中表示了对应着不同操作的信号P_WGN。
第二逻辑框类似于图4的第二逻辑框541。第二逻辑框从第一和第二信号路径631a-b上接收输入信号DQRST和P_WGN信号。响应一个起动DQRST信号(逻辑1)将信号路径631a和631b上的P_WGN信号发送给输出218和319。用一个停用DQRST信号将信号路径631a和631b上的P_WGN信号与输出319和218隔离，并且将高电源干线682(VDD)连接到输出218(WGP)，将低电源干线680连接到输出319(WGN)，使驱动器分支电路进入第三态。输入DQRST，DIN和bWGT按照表1和表2来产生输出WGP和WGN。
图示的第一逻辑框包括晶体管610，615和620。晶体管610和620是n-FET，而晶体管615是p-FET。晶体管610和615的第一端607和611共同耦合到一个反相器635上，将输入341上的输入信号DIN反相。按照本发明的各种实施例，反相器635耦合到负值的低电源干线206。在图5b中表示了反相器635。晶体管610的第二端608耦合到第一逻辑框的输出631a。晶体管615的第二端612耦合到输出631b。
晶体管620的第一端617同时耦合到输出631a和631b以及晶体管610和615的第二端。按照本发明的各种实施例，晶体管620的第二端618被耦合到负值的低电源干线206。输入342(bWGT)被耦合到晶体管615和620的栅极613和619。用一个反相器634将来自输入342的输入信号反相。来自输入342的反相的输入信号被耦合到用来控制晶体管610的栅极609上。来自第一逻辑框的输出信号P_WGN被提供给第二逻辑框的输入。
如上所述，控制电路产生如表1和表2所示的输出。控制分支电路也可以响应按照其他真值表的输入而产生输出。例如，也可以用p-FET替代n-FET来变换起动信号的逻辑，反之亦然。
图6表示图3所示的驱动器电路的时序图。这一时序图表示在写入周期之后的读出。在写入“1”操作期间，MDQ-线的驱动器分支电路的上拉部分的栅极电压信号WGP低于地；而bMDQ-线的驱动器分支电路的上拉部分的栅极电压信号WGP是高电平(大约2V)。在写入“1”操作之后开始一个预先充电操作502，将MDQ和bMDQ线充电到Vblh(此处大约是1.5V)。bMDQ线在从214ns到216ns的一个2毫微秒(ns)时间窗口内快速上升到高电平。之所以能这样快是因为bMDQ-线的驱动器分支电路的上拉部分的对应的栅极电压信号WGP快速下降到零以下的大约-0.5V。在预先充电操作502之后执行读出操作504。用SSAE(二次读出放大器启动)信号变成正值来指示读出操作。二次读出放大器读出MDQ和bMDQ之间的负差动信号，这相当于读出一个“0”。结果就可以用对应的数据输出信号(DOUT)下降来指示已经成功地执行了一次读出“0”操作。
图7表示一种没有负值低电源干线的普通驱动器电路的时序图。这一时序图显示出普通的驱动器电路不能在一次写入操作之后执行读出操作604。预先充电操作602是在写入和读出操作之间执行的。MDQ和bMDQ在开始读出操作之前基本上具有相同的电压。如果不是这样，就可能造成读出错误，因为差动读出电压太小了(往往只有200mV左右)。提供给驱动器分支电路的用于干线数据总线bMDQ的栅极电压信号WGP被降为低(0伏)。图示的bMDQ朝着其高电平电压上升。然而，在没有负值低电源干线的情况下，过载电压很小，干线数据总线不能在开始读出操作604之前得到补偿。由于补偿不够充分会读出错误的数据，并且DOUT仍然保持在高，指示已经读出了“1”。其结果是，这种电路不能象本发明的电路那样在高频状态下工作。
图8表示本发明的驱动器电路在执行完一次写入“0”操作之后执行写入“1”操作的时序图。栅极电压WGP(未示出)被降低到GND以下，而MDQ在前面的写入“0”操作之后在从时间119ns到121ns的2ns时间窗口内上升到其高电平，这样就能在下一周期内执行第二次写入操作。
图9表示一种普通驱动器电路在执行写入之后再次写入的时序图。从这一时序图中可见，普通驱动器电路的写入性能很差；与本发明的情况相比，为MDQ充电所需要的时间大约增加了两倍。与图8的MDQ和bMDQ曲线相比，图9的MDQ和bMDQ曲线的充电速度更慢。
本发明驱动器电路进一步的优点还包括降低功率消耗。按照本发明，总线能够以更高的速度在各种状态之间摆动，不需要升高工作电压。这是因为增大了驱动器分支电路的驱动器晶体管的过载电压。这是在没有消耗额外功率的情况下实现的，与现有技术相比降低了功率消耗。根据具体的设计参数，大约可以减少33％的功率。由于提高了充电速度，并且降低了功率消耗，本发明提供了一种适用于高额半导体IC的驱动器电路。
尽管图中所示的晶体管和信号都是用一定的类型和信号状态来表示的，本发明应该被认为是包括了相反类型和状态的电路和信号。例如可以将n-FET改成p-FET，即将信号的逻辑高改成逻辑低，同样也可以获得上文所述的本发明的结果。
尽管本发明是参照各种实施例来具体描述的，本领域的技术人员显然还可以在不脱离本发明的实质和范围的条件下对其进行修改和变更。因此，本发明的范围不应该仅限于说明书，而是由附加的权利要求书及其等效物的范围来确定的。

Claims (16)

1.一种驱动器电路包括：
具有一个上拉部分的驱动器分支电路，这一上拉部分包括一个驱动器晶体管，其中的驱动器晶体管包括第一，第二端和栅极端，第一端被耦合到一个高电源，第二端耦合到驱动器分支电路的一个输出，而栅极端耦合到驱动器分支电路的一个输入；以及
一个控制分支电路，它的控制输出耦合到驱动器分支电路的输入和一个负值的低电源干线；该负值的电源干线使控制分支电路产生驱动器晶体管的有效控制输出过载电压。
2.按照权利要求1的驱动器电路，其特征是有效驱动器控制信号大致等于负值电源干线的电压。
3.按照权利要求2的驱动器电路，其特征是负值低电源干线的电压大约是-0.2到-1.5V。
4.按照权利要求2的驱动器电路，其特征是负值低电源干线的电压大约等于负值的字线低电压。
5.按照权利要求2的驱动器电路，其特征是负值低电源干线的电压大致等于一个存储器IC的阵列反向偏置电压。
6.按照权利要求1的驱动器电路，其特征是驱动器分支电路的输出被耦合到一条总线上。
7.按照权利要求6的驱动器电路，其特征在于上述总线构成一个IC的干线数据总线。
8.按照权利要求6的驱动器电路，其特征在于上述总线构成一个IC的指令总线。
9.按照权利要求6的驱动器电路，其特征在于上述总线构成一个IC的地址线。
10.按照权利要求6的驱动器电路，其特征在于上述总线构成一个IC的控制线。
11.按照权利要求6的驱动器电路，其特征在于上述总线构成一个IC的读-写数据线。
12.按照权利要求11的驱动器电路，其特征是IC包括一个存储器IC。
13.按照权利要求10的驱动器电路，其特征是IC包括一个存储器IC。
14.按照权利要求9的驱动器电路，其特征是IC包括一个存储器IC。
15.按照权利要求8的驱动器电路，其特征是IC包括一个存储器IC。
16.按照权利要求7的驱动器电路，其特征是IC包括一个存储器IC。
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