DE60028099T2 - Verbesserte Treiberschaltung - Google Patents

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Description

  • Gebiet der Erfindung
  • Diese Offenbarung bezieht sich auf Halbleitereinrichtungen. Genauer bezieht sich die Offenbarung auf eine Treiberschaltung, die einen Hochfrequenzbetrieb ermöglicht.
  • Hintergrund der Erfindung
  • Wegen höheren Frequenzen, in denen integrierte Halbleiterschaltungen (ICs) arbeiten, sind IC-Designer mit kleineren oder dichteren Betriebsfenstern konfrontiert. Z.B. wird es in Speicher-Ics, wie etwa dynamischen Speichern mit wahlfreiem Zugriff (DRAMs), zunehmend schwieriger, gewisse Operationen, wie etwa Lesevorgänge, Schreibvorgänge oder Vorladungen, innerhalb einer Zykluszeit des Chips durchzuführen. Ein Aspekt, der die Geschwindigkeit von Operationen in Speicher-ICs begrenzt, ist die Ladung von Busleitungen. Z.B. gibt es Busse, die innerhalb eines Taktzyklus auf einen geeigneten Pegel geladen werden müssen. Taktgebung des Betriebs von ICs ist ein gut bekanntes Konzept. Höhere Betriebsfrequenzen machen es für eine Treiberschaltung zunehmend schwierig, Busse innerhalb des gegebenen Taktzyklus zu laden.
  • Das Unvermögen der Ladungsschaltungstechnik, die Busse innerhalb der gegebenen Zeit zu laden, kann eine Modifikation in der Betriebsspezifikation des Chips erfordern. Z.B. kann ein DRAM einen Wartezyklus nach einer Schreiboperation erfordern, bevor eine Leseoperation durchgeführt werden kann. Eine der artige Lösung ist jedoch unerwünscht, da sie das Leistungsverhalten beeinträchtigt.
  • Eine konventionelle Technik zum Verbessern des Leistungsverhaltens besteht darin, die Spannung zu erhöhen, zu der der Treiber die Last lädt. Dies erzeugt eine Erhöhung in dem differenziellen oder Spannungshub zwischen den logischen hohen und logischen tiefen Spannungspegeln. Der größere Spannungshub zwischen den hohen und tiefen Pegeln erfordert eine größere Zeitdauer für Ladung und Entladung z.B. der Busse, was eine Verschlechterung im Leistungsverhalten verursacht. Außerdem erhöht eine Erhöhung der Spannung den Leistungsverbrauch, was unerwünscht ist, insbesondere bei tragbaren Systemen, wie etwa Laptop-Computern.
  • US 4984202 offenbart eine integrierte Halbleiterschaltung von großem Maßstab, umfassend eine Pegelkonverterschaltung, um ein großes Amplitudensignal zu generieren, und eine Worttreiberschaltung, um eine Last anzusteuern, um die große Amplitude aufrechtzuerhalten. Die Pegelkonverterchaltung und die Worttreiberschaltung haben eine untere Spannungsversorgung in der Region von –4,5V.
  • EP 0821362 offenbart die Verwendung eines Spannungsreglers in den Steueranschlüssen einer Treiberschaltung, um die Spannung zu vergrößern, die an die Steueranschlüsse angelegt wird.
  • Wie die obige Erörterung beweist, ist es wünschenswert, eine verbesserte Treiberschaltung mit einer Erhöhung in der Ladungsrate vorzusehen, die eine schnellere Operation von ICs erlaubt.
  • Zusammenfassung der Erfindung
  • Die Erfindung bezieht sich auf eine Treiberschaltung, die Hochfrequenzbetrieb ermöglicht. Dies wird gemäß einem Aspekt der vorliegenden Erfindung durch eine Treiberschaltung erreicht, wie durch Anspruch 1 definiert.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt ein Blockdiagramm eines Speicher-IC in Übereinstimmung mit einer Ausführungsform der Erfindung;
  • 2 zeigt ein Blockdiagramm einer Treiberschaltung in Übereinstimmung mit der Erfindung;
  • 3 zeigt ein Diagramm einer Treiberschaltung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung;
  • 4 zeigt alternative Ausführungsformen der Steuerteilschaltung (Steuerunterschaltung), um den Betrieb einer Treiberteilschaltung (Treiberunterschaltung) zu steuern;
  • 5a-b zeigen eine andere Ausführungsform der Steuerteilschaltung;
  • 6 zeigt ein Zeitsteuerungsdiagramm für eine Treiberschaltung in Übereinstimmung mit einer Ausführungsform der Erfindung;
  • 7 zeigt ein Zeitsteuerungsdiagramm für eine konventionelle Treiberschaltung;
  • 8 zeigt ein Zeitsteuerungsdiagramm für eine Treiberschaltung in Übereinstimmung mit einer Ausführungsform der Erfindung; und
  • 9 zeigt ein Zeitsteuerungsdiagramm für eine konventionelle Treiberschaltung.
  • Beschreibung der Erfindung
  • Die Erfindung bezieht sich auf Halbleitereinrichtungen, und genauer auf eine Treiberschaltung zur Verwendung mit Halbleitereinrichtungen. Die Halbleitereinrichtungen können z.B. Speicherschaltungen sein, wie etwa Speicher mit wahlfreiem Zugriff (RAMs), dynamische RAMs (DRAMs), synchrone DRAMs (SDRAMs), DRAMs hoher Geschwindigkeit, wie etwa SLDRAMs oder Rambus-DRAMs, nicht-flüchtige ferroelektrische RAMs (FRAMs) oder statische RAMs (SRAMs). Die Halbleiteresinrichtungen können auch logische Einrichtungen sein, wie etwa programmierbare logische Bausteine (PLAs, programmable logic arrays), anwendungsspezifische integrierte Schaltungen (ASICs, application specific integrated circuits), verflochtene (merged) DRAM-Logik-ICs (eingebettete DRAMs) oder beliebige andere Schaltungseinrichtungen. Die Halbleitereinrichtungen werden z.B. in Produkten der Unterhaltungselektronik, wie etwa Computersystemen, Büroausrüstung einschließlich Kopierern und Druckern, zellularen Telefonen, persönlichen digitalen Assistenten (PDAs, personal digital assistants), und anderen elektronischen Produkten verwendet.
  • In Übereinstimmung mit der Erfindung erzeugt die Treiberschaltung einen erhöhten Stromfluss, um zu einer schnelleren Ladungsrate zu führen. In einer Ausführungsform der Erfindung wird die Treiberschaltung verwendet, um eine schnelle Ladung von globalen Datenbussen vorzusehen. Dies ermöglicht z.B. einen Schreibzyklus, gefolgt unverzüglich durch einen Lesezyklus, was in einem Hochfrequenz-Speicher-IC durchzuführen ist. Andere Anwendungen der Erfindung enthalten z.B. eine Erhöhung der Ladungsrate von Adressleitungen, Befehlsleitungen, Steuerleitungen, Lese-/Schreibsteuerleitungen (z.B. internes RAS, internes CAS oder interner Leserbefehl), Lese-/Schreibdatenleitungen oder anderen Typen von Bussen.
  • Bezug nehmend auf 1 wird ein Blockdiagramm einer veranschaulichenden Speicherschaltung 10 gezeigt. Andere Typen von Speicherarchitekturen sind auch von Nutzen. Wie gezeigt, umfasst der Speicherchip eine Vielzahl von ersten Leseverstärkern 14, die durch einen MUX 16 mit einem zweiten Leseverstärker 24 über globale Datenbusse MDQ und bMDQ multiplext sind. Die ersten Leseverstärker 14 erfassen eine Ladung von einer Speicherfeldzelle in einem Speicherfeld 12, und ein zweiter Leseverstärker 24 übersetzt diese Ladung zu einem höheren Pegel (DOUT), der durch einen Off-Chip-Treiber 28 aus dem Chip heraus anzusteuern ist. Ladeschaltungen 22 sind mit globalen Bussen MDQ und bMDQ verbunden.
  • In einer Ausführungsform enthält die Ladeschaltung eine Treiberschaltung, die zum Laden der globalen Datenbusse in einer erhöhten Rate fähig ist. Die Ladeschaltung ist besonders in Hochfrequenzanwendungen von Nutzen, da sie eine Vorladung der Datenbusse zu dem gewünschten Pegel innerhalb eines Taktzyklus ermöglicht.
  • 2 zeigt ein Blockdiagramm einer Ladeschaltung 22 in Übereinstimmung mit einer Ausführungsform der Erfindung. Veranschaulichend umfasst die Ladeschaltung 22 eine Treiberteilschaltung 270 und eine Steuerteilschaltung 210.
  • Die Treiberteilschaltung umfasst einen Treibertransistor, der den Pull-Up-Abschnitt (Heraufziehabschnitt) darstellt, zum Laden einer Last, die mit einem Ausgang 278 gekoppelt ist, auf den Pegel einer oberen Leistungsschiene 271. In einer Ausführungsform umfasst der Treibertransistor einen Feldeffekttransistor vom p-Typ (p-FET). Der Treibertransistor enthält erste, zweite und Gate-Anschlüsse. Der erste Anschluss ist mit der oberen Leistungsschiene 271 gekoppelt, der zweite Anschluss ist mit dem Treiberausgang 278 gekoppelt, und das Gate ist mit einem Treibereingang 273 gekoppelt. Es kann auch eine untere Leistungsquelle oder Schiene 272 vorgesehen sein. Die obere Leistungsschiene umfasst einen Spannungspegel, auf dem die Last geladen ist (Vb1h) Die untere Leistungsschiene ist gleich Masse (GND).
  • Eine Aktivierung des Pull-Up-Abschnitts der Treiberteilschaltung veranlasst den Treibertransistor, eingeschaltet oder leitend zu sein, wobei die obere Leistungsschiene mit dem Ausgang gekoppelt wird. Dies veranlasst, dass ein Strom in dem Ausgang fließt, wobei dadurch die Last auf den Pegel der oberen Leistungsschiene geladen wird. Eine Deaktivierung des Pull-Up-Abschnitts der Treiberschaltung schaltet den Treibertransistor aus oder macht ihn nicht-leitend, wobei der Treiberausgang von der oberen Leistungsschiene entkoppelt wird.
  • Um den Pull-Up-Abschnitt zu aktivieren, wird ein aktives Treibersignal in dem Treibereingang 273 bereitgestellt. Eine Bereitstellung eines inaktiven Treibersignals in dem Treibereingang deaktiviert den Pull-Up-Abschnitt. In einer Ausführungsform ist das inaktive Treibersignal ein logisches hohes Signal; das aktive Treibersignal ist ein logisches tiefes Signal.
  • In einer Ausführungsform ist Eingang 273 mit einem Ausgang 218 der Steuerteilschaltung 210 gekoppelt. Die Steuerteilschaltung empfängt ein oder mehr Eingangssignale in ihren Eingängen. Wie gezeigt, umfasst die Steuerteilschaltung einen Eingang 213. Die Steuerteilschaltung generiert ein aktives oder inaktives Steuerausgangssignal in ihrem Ausgang als Reaktion auf ein Eingangssignal in ihrem Eingang. Das aktive oder inaktive Steuerausgangssignal ist gleich ungefähr einer unteren Leistungsschiene 206 oder einer oberen Leistungsschiene 207. Typischerweise ist die obere Leistungsschiene gleich ungefähr der oberen Spannung der Kernschaltungen (VDD). In einer Ausführungsform dient das aktive oder inaktive Ausgangssteuersignal jeweils als das aktive oder inaktive Treibereingangssignal.
  • In Übereinstimmung mit der Erfindung veranlasst die untere Leistungsschiene 206 der Steuerteilschaltung die Steuerteilschaltung, ein aktives Ausgangssteuersignal zu generieren, was die Übersteuerung (overdrive) der Treiberteilschaltung erhöht. Eine Erhöhung der Übersteuerung der Treiberteilschaltung, die in Übereinstimmung mit der Erfindung durch eine Erhöhung der Größe der Gate-Übersteuerungsspannung des Treibertransistors erreicht wird, sieht eine Vergrößerung im Leistungsverhalten vor, um die Ladungsrate in dem Ausgang 278 zu erhöhen. Die Übersteuerungsspannung ist die Differenz zwischen einer Gate-Source-Spannung und der Schwellenspannung des Treibertransistors. Der Umfang der Vergrößerung des Leistungsverhaltens hängt von der Größe der Übersteuerungsspannung oder der Größe, um die die Übersteuerungsspannung erhöht wird, ab.
  • Die Leistungsschiene der Steuerschaltung erhöht die Größe des aktiven Steuersignals, um die Übersteuerungsspannung des Treibertransistors zu erhöhen. In einer Ausführungsform erhöht die Leistungsschiene die Größe des aktiven Treibersignals um ungefähr 0,2–1,5V, vorzugsweise ungefähr 0,2 –1,0V. Eine Bereitstellung einer Leistungsschiene, die die Größe des aktiven Steuersignals um andere Spannungspegel erhöht, ist auch von Nutzen, abhängig von der benötigten Vergrößerung des Leistungsverhaltens oder Gestaltungsparametern.
  • Die Vergrößerung des Leistungsverhaltens in dem Treibertransistor oder der Treiberteilschaltung wird durch Erhöhung der Übersteuerungsspannung erreicht. Eine derartige Technik vergrößert das Leistungsverhalten ohne Notwendigkeit, das Spannungsdifferenzial zwischen den hohen und tiefen logischen Pegeln der Last zu erhöhen. Dies steht im Gegensatz zu konventionellen Techniken, die Treiberleistungsverhalten durch eine Erhöhung des Spannungsdifferenzials zwischen den hohen und tiefen logischen Pegeln verbessern.
  • In Übereinstimmung mit einer Ausführungsform der Erfindung umfasst die untere Leistungsschiene einen Spannungspegel, der mit Bezug auf GND negativ ist, um die Steuerteilschaltung zu veranlassen, ein negatives aktives Steuersignal zu generie ren. Die untere Leistungsschiene umfasst einen Spannungspegel von ungefähr –0,2 bis –1,5V, vorzugsweise ungefähr –0,2 bis –1,0V. Es sind auch andere negative Spannungspegel von Nutzen, um als die untere Leistungsschiene zu dienen, abhängig von Gestaltungsanforderungen und Gestaltungsparametern.
  • In einer Ausführungsform umfasst die untere Leistungsschiene eine Spannung, die ungefähr gleich der negativen Wortleitungstiefspannung ist. Alternativ umfasst die untere Leistungsschiene die negative Feldrückvorspannungsspannung (VBB, array back bias voltage) eines Speicher-IC. Die Verwendung der negativen Wortleitungsspannung oder VBB ist von Vorteil, da ein negatives Potenzial bereitgestellt wird, ohne eine zusätzliche Leistungsquelle zu erfordern. Die negative Wortleitungsspannung oder VBB ist z.B. ungefähr –0,5V.
  • Die Verwendung einer unteren Leistungsschiene, die mit Bezug auf GND negativ ist (negative Leistungsschiene), steht im Gegensatz zu konventionellen Treiberschaltungen. Konventionelle Treiberschaltungen umfassen eine untere Leistungsschiene, die gleich GND ist. Eine Bereitstellung einer negativen unteren Leistungsschiene ermöglicht vorteilhafter weise eine Vergrößerung des Leistungsverhaltens in der Treiberteilschaltung ohne eine Notwendigkeit, das Spannungsdifferenzial zwischen den hohen und tiefen logischen Pegeln zu erhöhen. Die Vergrößerung des Leistungsverhaltens sieht z.B. eine schnellere Ladung der globalen Datenbusse eines Speicher-IC vor.
  • Bezug nehmend auf 3 wird eine Ausführungsform der Erfindung gezeigt. Die Treiberteilschaltung 270 umfasst einen ersten Transistor 382. Der erste Transistor ist ein Treibertransistor der Treiberteilschaltung, der den Pull-Up-Abschnitt darstellt. Wie gezeigt, ist der Treibertransistor ein p-FET. Der Transistor enthält erste, zweite und Gate-Anschlüsse 384, 385 und 383. Der erste Anschluss 384 ist mit einer oberen Leistungsquelle 271 (Vb1h) gekoppelt. Vb1h, die z.B. gleich dem oberen Spannungspegel der Bitleitungen ist, kann kleiner als VDD sein. Ein typischer Wert für Vb1h kann ungefähr 2/3 VDD sein. Andere Werte, wie etwa 3/4 VDD oder VDD, sind auch von Nutzen. Der zweite Anschluss 385 ist mit dem Treiberausgang 278 gekoppelt. Das Gate ist mit dem Treibereingang 273 gekoppelt.
  • Es ist ein zweiter Transistor 392 vorgesehen, der den Pull-Down-Abschnitt (Herunterziehabschnitt) darstellt. Der zweite Transistor, der veranschaulichend ein FET vom n-Typ (n-FET) ist, umfasst erste, zweite und Gate-Anschlüsse 394, 395 und 393. Der erste Anschluss 394 ist mit dem Treiberausgang 278 und dem zweiten Anschluss 385 des ersten Transistors 382 gekoppelt. Der zweite Anschluss 395 ist mit einer zweiten Leistungsquelle 372 gekoppelt, die gleich GND ist. Der Gate-Anschluss 393 ist mit einem zweiten Ansteuereingang 391 gekoppelt.
  • Die Transistoren 382 und 392 können in einer Gegentaktkonfiguration arbeiten. Das heißt ein Transistor ist ein, während der andere aus ist. Auch können beide Transistoren 382 und 392 aus sein, um den Ausgang in drei Zustände zu bringen. Um den Pull-Up-Abschnitt der Treiberteilschaltung zu aktivieren, wird ein aktives Signal (logische 0) in Eingang 273 bereitgestellt, und ein inaktives Signal (logische 0) wird in Eingang 391 bereitgestellt. Dies macht Transistor 382 leitend und Transistor 392 nicht-leitend, wodurch der Ausgang veranlasst wird, ungefähr gleich Vb1h zu sein. Um den Pull-Down-Abschnitt der Treiberteilschaltung zu aktivieren, wird ein inaktives Signal (logische 1) in Eingang 273 bereitgestellt, und ein aktives Signal (logische 1) wird in Eingang 391 bereitgestellt. Dies macht Transistor 392 leitend und Transistor 382 nicht-leitend, wobei dadurch der Ausgang veranlasst wird, ungefähr gleich GND zu sein. Um die Treiberteilschaltung in drei Zustände zu bringen, wird ein inaktives Signal (logische 1) in Eingang 273 bereitgestellt, und ein inaktives Signal (logische 0) wird in Eingang 391 bereitgestellt. Eine Deaktivierung des Pull-Up-Abschnitts der Treiberschaltung entkoppelt die obere Leistungsschiene von dem Ausgang. Eine Deaktivierung des Pull-Down-Abschnitts der Treiberschaltung entkoppelt den Ausgang von der unteren Leistungsschiene 372.
  • Die Steuerteilschaltung 210 empfängt eine oder mehr Eingaben und generiert ein oder mehr Ausgangssignale. Die Ausgangssignale werden verwendet, um Signale zu steuern oder abzuleiten, um den Betrieb der Treiberteilschaltung zu steuern. In einer Ausführungsform empfängt die Steuerteilschaltung Eingaben bezogen auf die Ladung der globalen Datenbusse eines Speicher-IC.
  • Veranschaulichend empfängt die Steuerteilschaltung Eingangssignale, um die Ladung und Entladung des globalen Datenbusses MDQ zu steuern. In einer Ausführungsform empfängt die Steuerschaltung Eingangssignale DIN, bWGT und DQRST. Der Präfix b zeigt an, dass das Signal ein aktives tiefes Signal ist. Um die Ladung und Entladung des komplementären Datenbusses bMDQ zu steuern, können Eingangssignale bDIN, bWGT und DQRST verwendet werden. Das DIN-Signal repräsentiert die Daten in einem Signal entsprechend den Daten, die zu einem Speicher zu schreiben sind. Die Signale bWGT und DQRST werden verwendet um zu bestimmen, ob eine Schreib-, Lese- oder Vorladungsoperation durchzuführen ist. Die Operationen entsprechend den Signalen bwGT und DQRST sind in der Wahrheitstabelle 1 beschrieben. Wahrheitstabelle 1
    Figure 00100001
  • Der Wert des DIN-Signals während einer Schreiboperation bestimmt, ob es eine Schreib- "1" oder Schreib- "0" Operation ist. Für andere Operationen hat der Wert von DIN keine Wirkung (ist egal). Schreiben einer 1 oder einer 0 zum Speicher hängt vom DIN-Signal ab. In einer Ausführungsform wird ein Schreiben von "1" durchgeführt, falls DIN gleich einer logischen 1 während einer Schreiboperation ist, und ein Schreiben von "0" wird durchgeführt, falls DIN gleich einer logischen 0 während einer Schreiboperation ist. Der globale Datenbus MDQ wird während eines Schreibens von "1" vorgeladen, und wird während einer Operation zum Schreiben einer "0" entladen. Der komplementäre globale Datenbus bMDQ wird andererseits während eines Schreibens von "0" vorgeladen, und wird während einer Operation zum Schreiben einer "1" entladen. Sowohl MDQ als auch bMDQ werden auf Vb1h während einer Vorladungsoperation vorgeladen. Während einer Lese- oder einer illegalen Operation werden die Busse von der Treiberteilschaltung getrennt. Die Ausgaben WGN und WGP der Steuerteilschaltung entsprechend den unterschiedlichen Operationen in dem globalen Datenbus MDQ sind in Tabelle 2 beschrieben. Tabelle 2
    Figure 00110001
  • Abhängig von der Operation lädt ein aktives WGP-Signal (logische 0) den MDQ. In Übereinstimmung mit einer Ausführungsform der Erfindung ist das aktive WGP-Signal mit Bezug auf GND negativ, um die Übersteuerung der Übersteuerungsteilschaltung zu erhöhen. In einer Ausführungsform ist das aktive WGP-Signal gleich ungefähr der negativen Wortleitungstiefspannung oder VBB.
  • In einer Ausführungsform setzt die Steuerteilschaltung zum Steuern von MDQ nicht-sequenzielle Logik ein, um die Aus gangssignale WGP und WGN als Reaktion auf die Eingangssignale DIN, bWGT und DQRST zu generieren. Eine Implementierung der Steuerteilschaltung mit nicht-sequenzieller Logik verbessert das Leistungsverhalten durch Einsparung von einer oder mehr Verzögerungsstufen. Die Verwendung von Eingangssignalen bDIN, bWGT und DQRST, um Ausgangssignale zu generieren, um bMDQ zu steuern, ist auch von Nutzen.
  • Wie gezeigt, sind Transistoren 305, 310 und 315 in Reihe konfiguriert. Transistor 305 ist ein p-FET, und Transistoren 310 und 315 sind n-FETs. Eine obere Schiene 207, wie etwa VDD, ist mit einem ersten Anschluss 301 von Transistor 305 gekoppelt. In einer Ausführungsform ist VDD ungefähr 2V. Andere Spannungspegel sind auch von Nutzen.
  • Ein zweiter Anschluss 312 von Transistor 315 ist mit einer unteren Leistungsschiene oder unteren Leistungsquelle 206 gekoppelt, die mit Bezug auf GND negativ ist. In einer Ausführungsform umfasst die untere Leistungsschiene einen Spannungspegel von ungefähr –0,2 bis –1,5V, vorzugsweise ungefähr –0,2 bis –1,0V. Es sind auch andere negative Spannungspegel von Nutzen, um als die untere Leistungsschiene zu dienen, abhängig von Gestaltungsanforderungen und Gestaltungsparametern. In einer Ausführungsform umfasst die untere Leistungsschiene die negative Wortleitungsspannung oder VBB. Die negative Wortleitungsspannung oder VBB ist z.B. ungefähr –0,5V.
  • Ausgang 218, der das WGP-Signal bereitstellt, ist mit einem ersten Anschluss 307 von Transistor 310 und einem zweiten Anschluss 302 von Transistor 305 gekoppelt. Ausgang 219, der das WGN-Signal bereitstellt, ist mit einem ersten Anschluss 311 von Transistor 315 und einem zweiten Anschluss 308 von Transistor 310 gekoppelt. Mit Ausgang 219 ist auch ein erster Anschluss 317 von einem Transistor 320 gekoppelt. Transistor 320 ist z.B. ein n-FET. Ein zweiter Anschluss 318 ist mit der unteren Leistungsschiene 206 gekoppelt. Das DIN-Signal wird in einem Gate 319 zum Steuern von Transistor 320 bereitge stellt. Wann immer ein n-FET mit der unteren Leistungsschiene verbunden ist, ist der Aufbau mit der unteren Leistungsschiene verbunden.
  • Die Steuerteilschaltung enthält auch Transistoren 325,330 und 335. Die Transistoren 325, 330 und 335 sind z.B. p-FETs. Wie gezeigt, ist Transistor 325 in Reihe mit Transistoren 330 und 335 gekoppelt. Transistoren 330 und 335 sind parallel gekoppelt. Ein erster Anschluss 321 von Transistor 325 ist mit VDD gekoppelt, und der zweite Anschluss 322 ist mit ersten Anschlüssen 327 und 331 von Transistoren 330 und 335 gekoppelt. Ein zweiter Anschluss 328 von Transistor 330 ist mit Ausgang 218 gekoppelt, und ein zweiter Anschluss 332 von Transistor 335 ist mit Ausgang 219 gekoppelt. Das DIN-Signal wird in einem Gate 323 bereitgestellt, um Transistor 325 zu steuern. Transistoren 330 und 335 werden durch das bWGT-Signal gesteuert.
  • Eine derartige Steuerschaltung erzeugt die Ergebnisse, wie in Tabellen 1 und 2 beschrieben wird. Eine Steuerschaltung, die Ausgaben als Reaktion auf Eingaben in Übereinstimmung mit anderen Wahrheitstabellen generiert, kann auch von Nutzen sein. Die Logik des aktiven Signals oder Signalen kann durch z.B. eine Verwendung von p-FETs an Stelle von n-FETs und umgekehrt umgeschaltet werden.
  • Wie beschrieben, ist Ausgang 218 mit der unteren Leistungsschiene 206 gekoppelt, wenn ein aktives wGP-Signal als Reaktion auf die Eingaben erzeugt wird. Eine Kopplung der unteren Leistungsschiene mit dem Ausgang erzeugt ein aktives WGP-Signal, das mit Bezug auf GND negativ ist. Eine Bereitstellung eines negativen aktiven WGP-Signals erhöht die Größe der Gate-Übersteuerungsspannung in Transistor 382. Dies veranlasst Transistor 382, leitender zu sein, wobei die Stromflussrate von Vb1h zu dem Ausgang 278 zum Ansteuern der Ausgangslast erhöht wird.
  • 4 zeigt eine alternative Ausführungsform einer Steuerteilschaltung 210. Die Steuerteilschaltung steuert die Operation von MDQ. Wie gezeigt, umfasst die Steuerteilschaltung Eingänge 341, 342 und 343 zum Empfangen von Signalen DIN, bWGT bzw. DQRST. Als Reaktion auf die Eingangssignale generiert die Steuerteilschaltung Ausgangssignale WGP und WGN in Ausgängen 218 und 219. Eingangssignale bDIN, bWGT und DQRST können verwendet werden, um Ausgangssignale zu generieren, um den Betrieb von bMDQ zu steuern.
  • Wie gezeigt, umfasst die Steuerteilschaltung erste und zweite logische Blöcke 540 und 541. Der erste logische Block empfängt Eingangssignale DIN und bWGT und generiert ein Ausgangssignal P_WGN. In einer Ausführungsform wird das Ausgangssignal P_WGN in ersten und zweiten Pfaden 531a und 531b bereitgestellt. Die Eingangssignale bestimmen die gewünschte Operation, wie etwa Lesen, Vorladen, Schreiben "0" oder Schreiben "1". Die Ausgabe P_WGN entsprechend den unterschiedlichen Operationen ist in Tabelle 3 beschrieben. Tabelle 3
    Figure 00140001
  • Der zweite logische Block empfängt Signale DQRST und P_WGN. Das P_WGN wird zu dem zweiten logischen Block in ersten und zweiten Pfaden 531a-b bereitgestellt. Als Reaktion auf ein aktives DQRST-Signal (logische 1) wird das P_WGN-Signal von den ersten und zweiten logischen Pfaden hindurch übertragen, um als das WGP- oder WGN-Ausgangssignal in Ausgängen 218 und 219 zu dienen. Ein inaktives DQRST-Signal (logische 0) veranlasst das P_WGN-Signal, von den Ausgängen isoliert zu sein. Stattdessen sind eine obere Leistungsschiene 582 und eine un tere Leistungsschiene 580 mit Ausgängen 218 und 219 gekoppelt, um die Ausgangssignale WGP und WGN zu generieren. Die Eingaben DQRST, DIN und bWGT generieren Ausgaben WGP und WGN in Übereinstimmung mit Tabellen 1 und 2.
  • In einer Ausführungsform umfasst der erste logische Block Transistoren 510, 515, 520 und 525. Wie gezeigt, sind Transistoren 510 und 515 p-FETs, und Transistoren 520 und 525 sind n-FETs. Transistoren 510, 515 und 520 sind in Reihe gekoppelt. Eine erste Leistungsquelle oder obere Schiene 207, wie etwa VDD, ist mit dem ersten Anschluss 507 von Transistor 510 gekoppelt. Ein zweiter Anschluss 518 von Transistor 520 ist mit einer negativen unteren Leistungsschiene 206 in Übereinstimmung mit verschiedenen Ausführungsformen der Erfindung gekoppelt. Eingang 342, der das bWGT-Signal empfängt, ist mit Gates 513 und 519 von Transistoren 515 und 520 gekoppelt. Eingang 341 (DIN-Signal) ist mit Gates 509 und 523 von Transistoren 510 und 525 gekoppelt.
  • Der erste Anschluss 521 von Transistor 525 ist mit den Ausgangspfaden 531a-b gekoppelt, um das P_WGN-Signal bereitzustellen, und der zweite Anschluss 522 von Transistor 525 ist mit der negativen unteren Leistungsschiene 206 gekoppelt. Eingangssignal DIN steuert den Transistor 525, wobei die untere Leistungsschiene 206 mit/von Signalpfaden 531a-b verbunden oder getrennt wird. Signalpfade 531a-b (P_WGN-Signal) sind auch mit dem ersten Anschluss 517 von Transistor 520 und dem zweiten Anschluss 512 von Transistor 515 gekoppelt.
  • Der zweite logische Block 541 umfasst Transistoren 550, 555, 560, 570 und einen Inverter 581. Wie gezeigt, sind Transistoren 555 und 560 p-FETs, und Transistoren 550 und 570 sind n-FETs. Ein erster Anschluss 547 von Transistor 550 ist mit dem Ausgangssignalpfad 531a von dem ersten logischen Block 540 gekoppelt, und ein zweiter Anschluss 548 von Transistor 550 ist mit Ausgang 218 gekoppelt. Ein zweiter Anschluss 558 von Transistor 560 ist mit dem Ausgang 218 gekoppelt. Mit einem ersten Anschluss 557 von Transistor 560 ist eine obere Leistungsschiene 582, wie etwa VDD, gekoppelt. Eingang 343 ist mit beiden Gates 549 und 559 von Transistoren 550 und 560 gekoppelt.
  • Ein erster Anschluss 551 von Transistor 555 ist mit dem Ausgangssignalpfad 531b von dem ersten logischen Block 540 gekoppelt, und ein zweiter Anschluss 552 von Transistor 555 ist mit dem Ausgang 219 gekoppelt. Ein erster Anschluss 567 von Transistor 570 ist mit dem Ausgang 219 gekoppelt. Mit einem zweiten Anschluss 568 von Transistor 570 ist eine untere Leistungsschiene 580 (GND) gekoppelt. Der Inverter 581 invertiert das DQRST-Signal von Eingang 343. Das invertierte DQRST-Signal wird Gates 553 und 569 zum Steuern von Transistoren 555 und 570 bereitgestellt. Ein aktives DQRST-Signal ermöglicht der Steuerteilschaltung, ein aktives/inaktives WGP-Signal und ein inaktives/aktives WGN-Signal zu generieren, wobei der Pull-Up-/Pull-Down-Abschnitt der Treiberteilschaltung aktiviert wird. Umgekehrt deaktiviert ein inaktives DQRST-Signal die Steuerteilschaltung und generiert ein inaktives WGP-Signal und ein inaktives WGN-Signal, wobei die Treiberteilschaltung in drei Zustände gebracht wird. In einer Ausführungsform ist das aktive DQRST-Signal ein Signal von logisch 1.
  • Eine Steuerteilschaltung, die Ausgaben als Reaktion auf Eingaben in Übereinstimmung mit anderen Wahrheitstabellen generiert, ist auch von Nutzen. Die Logik des aktiven Signals oder Signalen kann durch z.B. Verwenden von p-FETS an Stelle von n-FETs und umgekehrt umgeschaltet werden.
  • 5a zeigt eine andere Ausführungsform einer Steuerteilschaltung. Die Steuerteilschaltung 210 umfasst Eingänge 341, 342 und 343 zum Empfangen von Signalen DIN, bWGT bzw. DQRST. Als Reaktion auf die Eingangssignale generiert die Steuerteilschaltung Ausgangssignale WGP und WGN in Ausgängen 218 und 219. Eingangssignale bDIN, bWGT und DQRST können verwen det werden, um Ausgangssignale zu generieren, um z.B. den Betrieb von bMDQ zu steuern.
  • Die Steuerteilschaltung umfasst erste und zweite logische Blöcke 640 und 641. Der erste logische Block empfängt Eingangssignale DIN und bWGT und generiert ein Ausgangssignal P_WGN in ersten und zweiten Signalpfaden 631a-b. Die Eingangssignale bestimmen die gewünschte Operation, wie etwa Lesen, Vorladen, Schreiben "0" oder Schreiben "1". Das Signal P_WGN entsprechend den unterschiedlichen Operationen wird in Tabelle 3 beschrieben.
  • Der zweite logische Block ist dem zweiten logischen Block 541 von 4 ähnlich. Der zweite logische Block empfängt das Eingangssignal DQRST und das P_WGN-Signal von den ersten und zweiten Signalpfaden 631a-b. Als Reaktion auf ein aktives DQRST-Signal (logische 1) wird das Signal P_WGN in Signalpfaden 631a und 631b hindurch zu dem Ausgang 218 und 219 übertragen. Ein inaktives DQRST-Signal isoliert das P_WGN-Signal in Signalpfaden 631a und 631b von Ausgängen 219 und 218 und verbindet die obere Leistungsschiene 682 (VDD) mit Ausgang 218 (WGP) und die untere Schiene 680 mit Ausgang 219 (WGN), was zu einer Bildung von drei Zuständen der Treiberteilschaltung führt. Die Eingaben DQRST, DIN und bWGT generieren Ausgaben WGP und WGN in Übereinstimmung mit Tabellen 1 und 2.
  • Veranschaulichend umfasst der erste logische Block Transistoren 610, 615 und 620. Transistoren 610 und 620 sind n-FETs, und Transistor 615 ist ein p-FET. Die ersten Anschlüsse 607 und 611 von Transistoren 610 und 615 sind gemeinsam mit einem Inverter 635 gekoppelt, der das Eingangssignal DIN in Eingang 341 invertiert. Der Inverter 635 umfasst eine negative untere Leistungsschiene 206 in Übereinstimmung mit verschiedenen Ausführungsformen der Erfindung. Der Inverter 635 wird in 5b gezeigt. Ein zweiter Anschluss 608 von Transistor 610 ist mit Ausgang 631a des ersten logischen Blocks gekoppelt.
  • Mit Ausgang 631b ist ein zweiter Anschluss 612 von Transistor 615 gekoppelt.
  • Ein erster Anschluss 617 von Transistor 620 ist mit beiden Ausgängen 631a und 631b ebenso wie zweiten Anschlüssen von Transistoren 610 und 615 gekoppelt. Ein zweiter Anschluss 618 von Transistor 620 ist mit einer negativen unteren Leistungsschiene 206 in Übereinstimmung mit verschiedenen Ausführungsformen der Erfindung gekoppelt. Eingang 342 (bWGT) ist mit Gates 613 und 619 von Transistoren 615 und 620 gekoppelt. Ein Inverter 634 ist vorgesehen, um ein Eingangssignal von Eingang 342 zu invertieren. Das invertierte Eingangssignal von Eingang 342 ist mit einem Gate 609 gekoppelt, um Transistor 610 zu steuern. Das Ausgangssignal P_WGN von dem ersten logischen Block wird in Eingängen des zweiten logischen Blocks bereitgestellt.
  • Wie beschrieben, generiert die Steuerschaltung Ausgaben, wie in Tabellen 1 und 2 beschrieben. Eine Steuerteilschaltung, die Ausgaben als Reaktion auf Eingaben in Übereinstimmung mit anderen Wahrheitstabellen generiert, ist auch von Nutzen. Die Logik des aktiven Signals oder Signalen kann durch z.B. Verwenden von p-FETs an Stelle von n-FETs und umgekehrt umgeschaltet werden.
  • 6 zeigt ein Zeitsteuerungsdiagramm der Treiberschaltung, wie in 3 beschrieben. Das Zeitsteuerungsdiagramm stellt ein Lesen nach einem Schreibzyklus dar. Während einer Operation zum Schreiben von "1" ist das Gate-Spannungssignal WGP des Pull-Up-Abschnitts der Treiberteilschaltung der MDQ-Leitung unter Masse; das Gate-Spannungssignal WGP des Pull-Up-Abschnitts der Treiberteilschaltung der bMDQ-Leitung ist hoch (ungefähr 2V). Nach der Operation zum Schreiben von "1" startet eine Vorladungsoperation 502, um die MDQ- und die bMDQ-Leitung zu Vb1h aufzuladen (die hier ungefähr 1,5V ist). Die bMDQ-Leitung steigt rasch zu dem oberen Pegel in einem Zeitfenster von 2 Nanosekunden (ns) von ungefähr 214 ns bis 216 ns an. Dies ist möglich, da das entsprechende Gate-Spannungssignal WGP des Pull-Up-Abschnitts der Treiberteilschaltung der bMDQ-Leitung rasch unter Null auf ungefähr –0,5V abfällt. Der Vorladungsoperation 502 folgt eine Leseoperation 504. Die Leseoperation wird durch das SSAE- (sekundäre Leseverstärkerfreigabe, secondary sense amplifier enable) Signal angezeigt, das positiv wird. Der sekundäre Leseverstärker tastet ein negatives Differenzialsignal zwischen MDQ und bMDQ ab, was Lesen einer "0" entspricht. Als ein Ergebnis fällt das entsprechende Datenaussignal (DOUT, data out signal) um anzuzeigen, dass eine Operation zum Lesen von "0" erfolgreich durchgeführt wurde.
  • Bezug nehmend nun auf 7 wird ein Zeitsteuerungsdiagramm einer konventionellen Treiberschaltung ohne eine negative untere Leistungsschiene gezeigt. Das Zeitsteuerungsdiagramm zeigt an, dass die konventionelle Treiberschaltung nicht in der Lage ist, eine Leseoperation 604 nach einer Schreiboperation durchzuführen. Es wird eine Vorladungsoperation 602 zwischen den Schreib- und Leseoperationen durchgeführt. Es ist wesentlich, dass die MDQ und bMDQ die gleiche Spannung haben, bevor die Leseoperation beginnt. Falls nicht, kann falsches Lesen auftreten, da die Differenziallesespannung ziemlich klein ist (typischerweise ungefähr 200mV). Das Gate-Spannungssignal WGP zu der Treiberteilschaltung für den globalen Datenbus bMDQ wird tief angesteuert (0 Volt). Wie gezeigt, steigt bMDQ zu seiner oberen Pegelspannung an. Die Übersteuerung ist jedoch ohne die negative untere Leistungsschiene kleiner, und globale Datenbusse gleichen sich vor dem Start der Leseoperation 604 nicht aus. wegen diesem unvollständigen Ausgleich werden falsche Daten gelesen und DOUT bleibt hoch, was anzeigt, dass ein Lesen von "1" aufgetreten ist. Als ein Ergebnis ist eine derartige Schaltung nicht fähig, bei Frequenzen zu arbeiten, die so hoch wie Schaltungen der vorliegenden Erfindung sind.
  • 8 zeigt ein Zeitsteuerungsdiagramm eines Schreibens von "1", nachdem ein Schreiben von "0" durch die Treiberschaltung der vorliegenden Erfindung durchgeführt ist. Die Gate-Spannung WGP (nicht gezeigt) wird unter GND angesteuert, und MDQ steigt zu seinem oberen Pegel in einem Zeitfenster von 2 ns von Zeitpunkt von 119 ns bis 121 ns nach der vorherigen Schreiboperation von "0" an, wobei somit die zweite Schreiboperation in dem nächsten Zyklus ermöglicht wird.
  • Bezug nehmend nun auf 9 wird ein Zeitsteuerungsdiagramm eines Schreibens gezeigt, nachdem Schreiben durch eine konventionelle Treiberschaltung durchgeführt ist. Wie durch das Zeitsteuerungsdiagramm gezeigt wird, ist das Schreibleistungsverhalten der konventionellen Treiberschaltung schlechter; die Zeit, die notwendig ist um MDQ aufzuladen, erhöht sich ungefähr um einen Faktor von zwei im Vergleich zu der vorliegenden Erfindung. MDQ- und bMDQ-Kurven von 9 werden im Vergleich zu MDQ- und bMDQ-Kurven von 8 langsamer geladen.
  • Weitere Vorteile der Treiberschaltung enthalten reduzierte Leistungsdissipation (Verlustleistung). In Übereinstimmung mit der vorliegenden Erfindung können Busse zwischen Zuständen mit erhöhten Geschwindigkeiten schwingen, ohne dass höhere Betriebsspannungen erforderlich sind. Dies wird durch Erhöhen der Übersteuerung des Treibertransistors der Treiberteilschaltung ermöglicht. Dies wird ohne Ableiten zusätzlicher Leistung erreicht, was zu reduzierter Leistungsdissipation im Vergleich zu der konventionellen Technik führt. Abhängig von den Gestaltungsparametern kann eine Leistungsreduzierung von ungefähr 33% erreicht werden. Wegen der erhöhten Ladungsrate und Verringerung in der Leistungsdissipation sieht die vorliegende Erfindung eine Treiberschaltung zur Verwendung in Hochfrequenz-Halbleiter-ICs vor.
  • Obwohl die Transistoren und Signale in den Figuren als ein gewisser Typ und Signalzustand gezeigt werden, soll die Er findung ausgelegt werden, Schaltungen und Signale des entgegengesetzten Typs und Zustands einzubeziehen. Z.B. können n-FETs zu p-FETs geändert werden, und Signale, d.h. logisches hoch, können zu logischem tief geändert werden, um die Ergebnisse in Übereinstimmung mit der hierin beschriebenen vorliegenden Erfindung zu erreichen.
  • Während die Erfindung mit Bezug auf verschiedene Ausführungsformen besonders gezeigt und beschrieben wurde, wird durch einen Fachmann erkannt, dass Modifikationen und Änderungen an der vorliegenden Erfindung durchgeführt werden können, ohne von ihrem Bereich abzuweichen. Der Bereich der Erfindung sollte deshalb nicht mit Bezug auf die obige Beschreibung, sondern mit Bezug auf die angefügten Ansprüche bestimmt werden.

Claims (12)

  1. Eine Treiberschaltung, umfassend: eine Treiberteilschaltung (270) mit einem Pull-Up-Abschnitt, der Pull-Up-Abschnitt umfassend einen ersten Treibertransistor (382), wobei der erste Treibertransistor (382) erste, zweite und Gate-Anschlüsse (384, 385, 383) umfasst, wobei der erste Anschluss (384) mit einer oberen Leistungsquelle (271) gekoppelt ist, der zweite Anschluss (385) mit einem Ausgang (278) der Treiberteilschaltung (270) gekoppelt ist, und der Gate-Anschluss (383) mit einem Eingang (273) der Treiberteilschaltung (270) gekoppelt ist; und die Treiberteilschaltung einen Pull-Down-Abschnitt hat, der Pull-Down-Abschnitt umfassend einen zweiten Treibertransistor (392), wobei der Drain mit dem Ausgang (278) verbunden ist eine Steuerteilschaltung (210), umfassend einen Steuerausgang (218, 219), der mit dem Eingang (273, 391) der Treiberteilschaltung (270) gekoppelt ist, und eine negative untere Leistungsschiene (206), umfassend einen Spannungspegel, der mit Bezug auf den tiefen logischen Pegel (372) negativ ist; gekennzeichnet dadurch, dass die negative Leistungsschiene (206) die Steuerteilschaltung (210) veranlasst, eine aktive Steuerausgangs- (218) Übersteuerungsspannung des Treibertransistors (382) zu generieren, und dadurch, dass die Source des zweiten Treibertransistors (392) mit dem tiefen logischen Pegel (372) verbunden ist.
  2. Eine Treiberschaltung nach Anspruch 1, wobei das aktive Treibersteuersignal gleich einer Spannung in ungefähr der negativen Leistungsschiene (206) ist.
  3. Eine Treiberschaltung nach Anspruch 2, wobei die negative Leistungsschiene (206) eine Spannung von ungefähr –0,2 bis –1,5V umfasst.
  4. Eine Treiberschaltung nach Anspruch 2, wobei die negative untere Leistungsschiene (206) eine Spannung gleich ungefähr der negativen Wortleitungstiefspannung umfasst.
  5. Eine Halbleitereinrichtung, umfassend eine Treiberschaltung nach Anspruch 2, wobei die negative untere Leistungsschiene (206) eine Spannung gleich ungefähr der Feldrückvorspannungsspannung eines Speicher-IC umfasst.
  6. Eine Halbleitereinrichtung, umfassend eine Treiberschaltung nach einem beliebigen der vorangehenden Ansprüche; und einen Bus, der mit einem Ausgang der Treiberteilschaltung der Treiberschaltung gekoppelt ist.
  7. Eine Halbleitereinrichtung nach Anspruch 6, wobei der Bus einen globalen Datenbus eines IC umfasst.
  8. Eine Halbleitereinrichtung nach Anspruch 6, wobei der Bus einen Befehlsbus eines IC umfasst.
  9. Eine Halbleitereinrichtung nach Anspruch 6, wobei der Bus eine Adressleitung eines IC umfasst.
  10. Eine Halbleitereinrichtung nach Anspruch 6, wobei der Bus eine Steuerleitung eines IC umfasst.
  11. Eine Halbleitereinrichtung nach Anspruch 6, wobei der Bus Lese-Schreib-Datenleitungen eines IC umfasst.
  12. Eine Halbleitereinrichtung nach einem beliebigen von Ansprüchen 7 bis 11, wobei der IC einen Speicher-IC umfasst.
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