DE10235425A1

DE10235425A1 - Ausgangsschaltung

Info

Publication number: DE10235425A1
Application number: DE10235425A
Authority: DE
Inventors: Takeo Okamoto; Tadaaki Yamauchi; Junko Matsumoto; Kozo Ishida; Hideki Yonetani; Tsutomu Nagasawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-10-26
Filing date: 2002-08-02
Publication date: 2003-05-22
Also published as: JP2003133938A; TW565855B; KR20030035853A; US20030080780A1; CN1414561A

Abstract

Eine Ausgangsschaltung (4) weist einen Ausgangstransistor (PQ, NQ) auf, der in der Treiberfähigkeit einzustellen ist, indem eine negative Spannung benutzt wird oder eine Transistorgröße geändert wird, gemäß dem Pegel einer Ausgangsstromversorgungsspannung (VDDQ). DOLLAR A Insbesondere kann durch Vergrößern der Treiberfähigkeit eines P-Kanal-MOS-Transistors (PQ) zum Hochziehen eines Ausgangsknotens (15b) ein Ausgangssignal mit hoher Geschwindigkeit erzeugt werden, während die Verringerung der Treiberfähigkeit des P-Kanal-MOS-Transistors unterdrückt wird selbst bei einer Bedingung niedriger Ausgangsstromversorgungsspannung. Eine Ausgangsschaltung, die einen Ausgangsknoten mit einer optimalen Treiberfähigkeit treiben kann, selbst wenn die Ausgangsstromversorgungsspannung geändert wird, ist realisiert.

Description

Die vorliegende Erfindung bezieht sich auf eine Ausgangsschaltung und insbesondere auf eine Konfiguration einer Ausgangsschaltung zum Ausgeben eines Signales mit hoher Geschwindigkeit selbst bei einer niedrigen Stromversorgungsspannung.
Fig. 24 zeigt ein Beispiel einer Konfiguration einer letzten Ausgangsstufe einer herkömmlichen Ausgangsschaltung. Wie in Fig. 24 gezeigt ist, enthält die Ausgangsschaltung einen P- Kanal-MOS-Transistor (Feldeffekttransistor mit isoliertem Gate) PQ, der zwischen einem Stromversorgungsknoten und einem Ausgangsknoten ON geschaltet ist, und dessen Gate ein internes Signal INP empfängt, und einen N-Kanal-MOS-Transistor NQ, der zwischen den Ausgangsknoten ON und einem Masseknoten geschaltet ist, und dessen Gate ein internes Signal INN empfängt.
Die internen Signale INP und INN weisen den gleichen Logikpegel in einem normalen Betriebsmodus auf und werden durch eine nicht gezeigte Ausgangstreibersteuerschaltung erzeugt.
Wenn die internen Signale INP und INN auf dem H-Pegel sind (logischer hoher Pegel), ist der MOS-Transistor NQ eingeschaltet, der MOS-Transistor PQ ist ausgeschaltet, und der Ausgangsknoten ON ist auf den Massespannungspegel entladen.
Wenn die internen Signale INP und INN auf dem L-Pegel sind (logischer niedriger Pegel), ist der MOS-Transistor PQ eingeschaltet und der MOS-Transistor NQ ist ausgeschaltet. In diesem Zustand ist der Ausgangsknoten ON auf einen Pegel einer Ausgangsstromversorgungsspannung VDDQ durch den MOS-Transistor PQ aufgeladen, und ein Ausgangssignal DQ nimmt einen H-Pegel an.
Wenn das interne Signale INP auf dem H-Pegel ist und das interne Signal INN auf dem L-Pegel ist, sind beide MOS- Transistoren PQ und NQ ausgeschaltet, und der Ausgangsknoten ON geht in einen Zustand hoher Impedanz über.
In der Ausgangsschaltung stellen der P-Kanal-MOS-Transistor PQ und der N-Kanal-MOS-Transistor NQ jeweils mit einer hohen Treiberfähigkeit eine Ausgangstreiberstufe zum Treiben des Ausgangsknotens ON dar. Diese MOS-Transistoren PQ und NQ treiben die schwere Last des Ausgangsknotens ON, mit dem eine externe Einrichtung oder ähnliches verbunden ist, mit hoher Geschwindigkeit zum Senden des Ausgangssignales DQ mit hoher Geschwindigkeit.
Der H-Pegel des internen Signales INP ist der gleiche wie der Spannungspegel der Ausgangsstromversorgungsspannung VDDQ, und der L-Pegel ist der gleiche wie der Massespannungspegel. Die Stromtreiberfähigkeit des P-Kanal-MOS-Transistors PQ wird durch eine Gate-Source-Spannung Vgs des Transistors PQ bestimmt. Wenn folglich die Ausgangsstromversorgungsspannung VDDQ relativ hoch ist, z. B. 2,5 V, nimmt die Gate-Source- Spannung Vgs des P-Kanal-MOS-Transistors PQ ungefähr 2,5 V an, und es wird möglich, den Ausgangsknoten ON mit hoher Geschwindigkeit zu laden.
Wenn die Ausgangsstromversorgungsspannung VDDQ zum Beispiel auf 1,8 V abgesenkt wird zum Verringern des Leistungsverbrauches des Gesamtsystems und zum Übertragen eines Signals mit hoher Geschwindigkeit, wird jedoch die Gate-Source-Spannung Vgs 1,8 V nach dem Leiten des P-Kanal-MOS-Transistors PQ, und die Stromtreiberfähigkeit des MOS-Transistors PQ wird abgesenkt im Vergleich mit dem Fall, in dem die Stromversorgungsspannung VDDQ gleich 2,5 V ist. Insbesondere wird ein erlaubter Wert für die Ausgangsstromversorgungsspannung VDDQ auf einen Spezifikationswert bestimmt, und der erlaubte Bereich dieser Ausgangsstromversorgungsspannung VDDQ beträgt z. B. 1,95 V bis 1,65 V. Wenn folglich die Ausgangsstromversorgungsspannung VDDQ auf die untere Grenze des erlaubten Wertes von 1,65 V in diesem Bereich gesenkt wird, wird die Stromtreiberfähigkeit des P- Kanal-MOS-Transistors PQ nachteilhafterweise weiter verringert wodurch es unmöglich gemacht wird, den Ausgangsknoten ON mit hoher Geschwindigkeit zum Senden des Ausgangssignales DQ mit hoher Geschwindigkeit zu treiben.
Selbst wenn die Ausgangsstromversorgungsspannung VDDQ abgesenkt ist, kann solch eine Gegenmaßnahme betrachtet werden, daß die Größe des P-Kanal-MOS-Transistors PQ (das Verhältnis der Kanalbreite W zu der Kanallänge L) vergrößert wird zum Erhöhen der Stromtreiberfähigkeit des P-Kanal-MOS-Transistors PQ. Die Stromversorgungsspannung des Systemes, in dem die Halbleiterspeichervorrichtung verwendet wird, ist in einigen Fällen jedoch relativ hoch aufgrund der Verträglichkeit des Systemes mit einem System vorheriger Generation, der Differenz der Systeme an der Schnittstelle und anderen. Wenn eine Halbleiterspeichervorrichtung mit einem Ausgangstransistor, dessen Größe vergrößert ist, auf dieses System angewendet wird, wird die Fähigkeit des Treibens des Ausgangsknotens übermäßig hoch mit dem Resultat, daß Überschwingen oder ähnliches auftreten kann und Daten nicht mit hoher Geschwindigkeit ausgegeben werden können.
Weiterhin kann bedacht werden, den Absolutwert der Schwellenspannung dieses P-Kanal-MOS-Transistors PQ abzusenken. Wenn jedoch der Absolutwert der Schwellenspannung abgesenkt wird, wird der Leckstrom (Unterschwellenstrom) in dem ausgeschalteten Zustand des MOS-Transistors PQ vergrößert, und der Stromverbrauch nimmt nachteilhafterweise in einem Ruhezustand zu.
Entsprechend wird die Gate-Source-Spannung Vgs des N-Kanal- MOS-Transistors NQ nach dem Leiten des MOS-Transistors NQ verringert. Wenn folglich der H-Pegel des internen Signales INN, das an das Gate des N-Kanal-MOS-Transistors NQ angelegt wird, das gleiche ist wie der Pegel der Ausgangsstromversorgungsspannung VDDQ, wird auch die Stromtreiberfähigkeit des N- Kanal-MOS-Transistors NQ gesenkt, und der Ausgangsknoten kann nicht mit hoher Geschwindigkeit entladen werden.
Das Absenken der Ausgangsstromversorgungsspannung, wie es oben beschrieben wurde, ist insbesondere bei einer Halbleiterspeichervorrichtung wesentlich. Wenn die Betriebsgeschwindigkeit der Ausgangsschaltung unter einer niedrigen Stromversorgungsspannung verringert wird, ist die Betriebsgeschwindigkeit der Halbleiterspeichervorrichtung durch die Betriebsgeschwindigkeit der Ausgangsschaltung begrenzt, und die Halbleiterspeichervorrichtung kann nicht mit hoher Geschwindigkeit betrieben werden, so daß ein Verarbeitungssystem, das eine Hochgeschwindigkeitsverarbeitung mit einer niedrigen Stromversorgungsspannung durchführt, nicht gebaut werden kann.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Ausgangsschaltung vorzusehen, die ein Signal mit hoher Geschwindigkeit ausgeben kann selbst unter einer niedrigen Stromversorgungsspannung, eine Datenausgangsschaltung vorzusehen, die für eine Halbleiterspeichervorrichtung geeignet ist, die mit einer hohen Geschwindigkeit selbst unter einer niedrigen Stromversorgungsspannung betrieben werden kann.

Gemäß einem ersten Aspekt der vorliegenden Erfindung wird diese Aufgabe gelöst durch eine Ausgangsschaltung nach Anspruch 1.

Die Ausgangsschaltung enthält: Einen ersten Ausgangstransistor eines ersten Leitungstypes, der zwischen einen Ausgangsknoten und einen Stromversorgungsknoten geschaltet ist, der eine Ausgangsstromversorgung liefert. Der erste Ausgangstransistor wird selektiv gemäß einem internen Signal leitend gemacht. Die Ausgangsschaltung enthält einen zweiten Transistor eines zweiten Leitungstypes, der zwischen den Stromversorgungsknoten und den Ausgangsknoten geschaltet ist. Der zweite Transistor wird leitend in einer gemeinsamen Phase mit dem ersten Transistor gemäß dem internen Signal leitend gemacht.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird die Aufgabe auch gelöst durch eine Ausgangsschaltung nach Anspruch 5.

Die Ausgangsschaltung enthält einen ersten Transistor eines ersten Leitungstypes, der zwischen einen Ausgangsstromversorgungsknoten und einen Ausgangsknoten geschaltet ist. Sie enthält einen zweiten Transistor des ersten Leitungstypes, der zwischen den Ausgangsstromversorgungsknoten und den Ausgangsknoten geschaltet ist. Sie enthält eine erste Treiberschaltung, die selektiv den ersten Transistor in einen leitenden Zustand gemäß einem internen Signal treibt. Sie enthält eine zweite Treiberschaltung, die selektiv gemäß einem Betriebsmodusbefehlssignal aktiviert wird und selektiv den zweiten Transistor in den leitenden Zustand gemäß dem internen Signal treibt, wenn es aktiviert wird. Die zweite Treiberschaltung enthält eine erste Gatterschaltung, die ein erstes Steuersignal auf einem Spannungspegel des Ausgangsstromversorgungsknotens gemäß dem Betriebsmodusbefehlssignal erzeugt. Sie enthält eine zweite Gatterschaltung, die ein zweites Steuersignal auf einem Pegel einer externen Stromversorgungsspannung erzeugt gemäß dem Betriebsmodusbefehlssignal. Sie enthält einen dritten Transistor, der eine Gateelektrode des zweiten Transistors auf den Spannungspegel des Ausgangsstromversorgungsknotens gemäß dem internen Signal treibt. Sie enthält einen vierten Transistor, der selektiv leitend gemäß dem ersten Steuersignal gemacht wird und die Gateelektrode des zweiten Transistors auf einen Ausgangsstromversorgungsspannungspegel des Ausgangsstromversorgungsknotens treibt, wenn er leitend gemacht wird. Sie enthält einen fünften und einen sechsten Transistor, die in Reihe zwischen der Gateelektrode des zweiten Transistors und einem Referenzknoten geschaltet sind, der eine Referenzspannung unterschiedlich in der Polarität zu der Ausgangsstromversorgungsspannung liefert. Ein Gate des fünften Transistors empfängt das zweite Steuersignal, und eine Gateelektrode des sechsten Transistors empfängt das interne Signal.

Gemäß einem dritten Aspekt der vorliegenden Erfindung wird die Aufgabe auch gelöst durch eine Ausgangsschaltung nach Anspruch 8.

Die Ausgangsschaltung enthält eine erste Ausgangsstufe mit einer Treiberfähigkeit, die fest gemäß einem Betriebsmodus veränderbar ist, der einen Pegel einer Stromversorgungsspannung bestimmt. Sie treibt einen Ausgangsknoten auf einen Spannungspegel eines Ausgangsstromversorgungsknotens gemäß einem internen Signal mit der eingestellten Treiberfähigkeit.

Gemäß einem vierten Aspekt der vorliegenden Erfindung wird die Aufgabe auch gelöst durch eine Ausgangsschaltung nach Anspruch 16.

Die Ausgangsschaltung enthält eine Ausgangstreiberschaltung, die ein Signal erzeugt, das sich zwischen einer negativen Spannung und einer Ausgangsstromversorgungsspannung gemäß einem internen Signal ändert. Sie enthält einen ersten Transistor, der einen Ausgangsknoten auf einen Pegel der Ausgangsstromversorgungsspannung treibt gemäß einem Ausgangssignal von der Ausgangstreiberschaltung.

Gemäß einem fünften Aspekt der vorliegenden Erfindung wird die Aufgabe auch gelöst durch eine Ausgangsschaltung nach Anspruch 25.

Die Ausgangsschaltung ist so aufgebaut, daß sie eine Bitbreite von Ausgangsdaten ändern kann. Der Stromversorgungsknoten einer Datenausgangsschaltung, die nicht benutzt wird, wird mit einer Stromversorgungsleitung verbunden, die eine Spannung überträgt, die sich von der Spannung einer Ausgangsstromversorgungsleitung unterscheidet, die eine Ausgangsstromversorgungsspannung überträgt.

Transistoren verschiedener Leitungstypen sind parallel in einem Abschnitt des Treibens des Ausgangsknotens angeordnet. Somit im Vergleich mit einem Fall, in dem Transistoren des gleichen Leitungstypes parallel angeordnet sind, kann eine Treiberfähigkeit eines Transistors höher gemacht werden als die Treiberfähigkeit eines anderen Transistors mit der gleichen Belegungsfläche, so daß die Ausgangsknotentreiberfähigkeit vergrößert wird, während die Zunahme der Schaltungsfläche unterdrückt wird.

Indem ein Ausgangstransistor in einem Wannenbereich gebildet wird, ist es insbesondere möglich, Transistoren verschiedener Leitungstypen parallel anzuordnen. Zusätzlich ist es möglich durch Vorspannen des Substratbereiches dieses Ausgangstransistors auf den Pegel der Ausgangsstromversorgungsspannung, einen parasitären Bipolartransistor zu benutzen, wenn der Ausgangsknoten getrieben wird, und somit kann der Ausgangsknoten mit einer höheren Geschwindigkeit getrieben werden.

Weiterhin ist es durch Anordnen der Ausgangstransistoren in paralleler Weise und durch selektives Aktivieren eines Transistors gemäß dem Betriebsmodusbefehlssignal möglich, die Ausgangsknotentreiberfähigkeit gemäß einem Betriebsmodus einzustellen. In diesem Fall ist es möglich, durch Ändern des Spannungspegel des Betriebsmodusbefehlssignals auf den externen Stromversorgungsspannungspegel und Anlegen des geänderten Spannungspegels an einen der Transistoren, die in Reihe geschaltet sind, zum Treiben des Ausgangstransistors, den Ausgangstransistor mit hoher Geschwindigkeit zu treiben.

Zusätzlich können die in Reihe geschalteten Transistoren das elektrische Drainfeld eines Transistors schwächen, der den Ausgangstransistor treibt, so daß die Erzeugung heißer Träger verhindert wird.

Weiterhin ist es durch Einstellen der Treiberfähigkeit einer ersten Ausgangsstufe, die den Ausgangsknoten auf den Pegel der Stromversorgungsspannung gemäß dem Pegel der Stromversorgungsspannung treibt, möglich, die Treibergeschwindigkeit des Ausgangsknotens in Abhängigkeit von der Stromversorgungsspannung einzustellen, und somit kann der Ausgangsknoten mit einer hohen Geschwindigkeit selbst unter einer niedrigen Stromversorgungsspannung getrieben werden.

Weiterhin wird es durch Vergrößern der Amplitude des Signales, das diese Ausgangstransistoren treibt, möglich, die Gate- Source-Spannung nach Leitung selbst unter niedriger Stromversorgungsspannung zu vergrößern. Folglich ist es möglich, die Treiberfähigkeit zum Treiben des Ausgangsknotens mit hoher Geschwindigkeit zu verbessern.

Weiterhin ist es möglich mit der Konfiguration, bei der die Bitbreite der Ausgangsdaten geändert werden kann, indem das Potential des Stromversorgungsknotens der Datenausgangsschaltung, die nicht benutzt wird, auf eine Spannung unterschiedlich von der Datenausgangsstromversorgungsspannung fixiert wird, die Spannung des Stromversorgungsknotens der unbenutzten Datenausgangsschaltung zu stabilisieren und das Stromversorgungsrauschen der unbenutzten Datenausgangsschaltung daran zu hindern, daß sie nachteilig den Betrieb des anderen Schaltungskomplexes beeinflußt.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein schematisches Blockschaltbild, das eine Gesamtkonfiguration einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Fig. 2 ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 3 ein schematisches Schaltbild, das eine Konfiguration einer in Fig. 2 gezeigten Pull-up-Pegelwandlerschaltung (Hochziehpegelwandlerschaltung) zeigt;
Fig. 4 ein Beispiel einer Konfiguration einer in Fig. 2 gezeigten Pull-down-Pegelwandlerschaltung (Herabziehpegelwandlerschaltung);
Fig. 5 ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 6 ein Signalwellenformbild, das einen Betrieb der in Fig. 5 gezeigten Ausgangsschaltung darstellt;
Fig. 7 ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 8 ein Signalwellenformbild, das einen Betrieb der in Fig. 7 gezeigten Ausgangsschaltung darstellt;
Fig. 9 ein schematisches Schaltbild, das eine Modifikation einer dritten Ausführungsform zeigt;
Fig. 10 ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 11A ein Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt, und Fig. 11B ein Signalwellenformbild, das einen Betrieb der in Fig. 11A gezeigten Ausgangsschaltung darstellt;
Fig. 12 ein schematisches Schaltbild, das eine Konfiguration einer Ausgangssteuerschaltung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 13 ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer siebten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 14 ein Schaltbild, das eine Modifikation der siebten Ausführungsform zeigt;
Fig. 15 ein Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer achten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 16 ein schematisches Schaltbild, das eine Querschnittsstruktur eines in Fig. 15 gezeigten Pull-up-N-Kanal- MOS-Transistor zeigt;
Fig. 17 ein Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer neunten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 18 ein Schaltbild, das eine Konfiguration eines Hauptabschnittes einer Ausgangsschaltung gemäß einer zehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 19 ein Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer elften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 20 ein Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer zwölften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 21 ein schematisches Schaltbild, das eine Anordnung von Stromversorgungen und Ausgangspufferschaltungen einer Halbleiterspeichervorrichtung gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 22 insbesondere eine Stromversorgungsanordnung einer Ausgangsschaltung gemäß der dreizehnten Ausführungsform der vorliegenden Erfindung;
Fig. 23 ein schematisches Schaltbild, das eine Konfiguration eines Hauptabschnittes einer Ausgangsschaltung gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung zeigt; und
Fig. 24 ein Beispiel einer Konfiguration einer Ausgangspufferschaltung.

Gesamtkonfiguration

Fig. 1 zeigt eine Gesamtkonfiguration einer Halbleiterspeichervorrichtung, die eine Ausgangsschaltung gemäß der vorliegenden Erfindung enthält. Wie in Fig. 1 gezeigt ist, enthält eine Halbleiterspeichervorrichtung 1 eine interne Stromversorgungsschaltung 2, die verschiedene interne Spannungen, die eine interne Stromversorgungsspannung gemäß externer Stromversorgungsspannungen EXVDD und VSS enthält, erzeugt, eine Speicherschaltung 3, die die verschiedenen Spannungen (interne Stromversorgungsspannung und interne Spannungen) von der internen Stromversorgungsschaltung 2 empfängt, Auswahl einer Speicherzelle durchführt und Schreiben und Lesen von Daten durchführt, und eine Ausgangsschaltung 4, die aus der Speicherschaltung 3 gelesene Ausgangsdaten extern ausgibt.
Die Speicherschaltung 3 enthält eine Mehrzahl von Speicherzellen zum Speichern von Informationen, eine Speicherauswahlschaltung zum Auswählen einer Speicherzelle, eine interne Schreib/Leseschaltung zum Schreiben und Lesen von Daten in eine ausgewählte Speicherzelle und aus ihr und eine Peripheriesteuerschaltung zum Steuern dieser Tätigkeiten.
Die Ausgangsschaltung 4 gibt Daten DQ<n:0> aus, wenn sie aktiv ist. Die Ausgangsstromversorgungsspannungen VDDQ und VSSQ, die von den externen Stromversorgungsspannungen EXVDD und VSS getrennt sind, werden an die Ausgangsschaltung 4 geliefert. Die Ausgangsschaltung 4 enthält eine Schaltung, die die internen Spannungen von der internen Stromversorgungsschaltung benutzt, zum Bearbeiten der aus der Speicherschaltung 3 gelesenen Daten. Wenn die zugeordneten Ausgangsstromversorgungsspannungen VDDQ und VSSQ an die Ausgangsschaltung 4 geliefert werden, kann die Ausgangsschaltung 4 stabil mit einer Stromversorgungsspannung beliefert werden, während Daten ausgegeben werden, und die Fluktuation der Stromversorgungsspannung kann daran gehindert werden, negativ den Betrieb der internen Spannung zu beeinflussen, wenn Daten ausgegeben werden.
Gemäß der vorliegenden Erfindung wird die Treiberfähigkeit der Ausgangsschaltung 4 vergrößert unter Benutzung einer Konfiguration, die später beschrieben wird, so daß eine negative Spannung und/oder die Änderung der Transistorgröße benutzt werden, zum Erzeugen von Ausgangsdaten DQ<n:0> mit hoher Geschwindigkeit, selbst wenn die Ausgangsstromversorgungsspannung gesenkt ist.

Erste Ausführungsform

Fig. 2 ist ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung 4 gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 2 gezeigt ist, enthält die Ausgangsschaltung 4 eine NAND-Schaltung 10, die interne Lesedaten RD, die aus einer Speicherschaltung 3 gelesen sind, und ein Ausgangsfreigabesignal OEM von einer Ausgangssteuerschaltung, die in der Speicherschaltung 3 enthalten ist, empfängt, eine Gatterschaltung 11, die die internen Lesedaten RD und das Ausgangsfreigabesignal OEM empfängt, eine Pegelwandlerschaltung 12, die das Ausgangssignal der NAND-Schaltung 10 in ein Signal wandelt, das sich zwischen einer Ausgangsstromversorgungsspannung VDDQ und einer negativen Spannung VBB0 ändert, eine Pegelwandlerschaltung 13, die das Ausgangssignal der Gatterschaltung 11 in ein Signal wandelt, das sich zwischen einer externen Stromversorgungsspannung EXVDD und einer Massespannung VSS ändert, einen Inverter 14, der das Ausgangssignal der Pegelwandlerschaltung 13 empfängt, und eine Pufferschaltung 15, die Ausgangsdaten DQ in Abhängigkeit von den Ausgangssignalen der Pegelwandlerschaltung 12 und des Inverters 14 erzeugt.
Fig. 2 zeigt die Konfiguration des Abschnittes der Ausgangsschaltung 4, die Ein-Bit-Daten DQ ausgibt. Die in Fig. 2 gezeigte Konfiguration ist entsprechend einem jeden jeweiligen Ausgangsdatenbit angeordnet.
Die NAND-Schaltung 10 empfängt eine periphere Stromversorgungsspannung VDDP von der in Fig. 1 gezeigten internen Stromversorgungsschaltung 2 als eine Betriebsstromversorgungsspannung und gibt ein L-Pegelsignal aus, wenn sowohl die internen Lesedaten RD als auch das Ausgangsfreigabesignal OEM auf einem H-Pegel sind. Diese NAND-Schaltung 10 gibt ein H-Pegelsignal auf einem Pegel einer peripheren Stromversorgungsspannung VDDP aus, wenn eines von den internen Lesedaten RD und dem Ausgangsfreigabesignal OEM auf dem H-Pegel ist.
Die Gatterschaltung 11 empfängt die periphere Stormversorgungsspannung VDDP als eine Betriebsstromversorgungsspannung und gibt das L-Pegelsignal aus, wenn die internen Lesedaten RD auf dem L-Pegel sind und das Ausgangsfreigabesignal OEM auf dem H-Pegel ist. Die Gatterschaltung 11 gibt das H-Pegelsignal auf dem Pegel der peripheren Stromversorgungsspannung VDDP aus, wenn das Ausgangsfreigabesignal OEM auf dem L-Pegel ist oder die internen Lesedaten auf dem H-Pegel sind.
Die Pegelwandlerschaltung 12 empfängt die periphere Stromversorgungsspannung VDDP, die Massespannung VSS, gibt die Ausgangsstromversorgungsspannung VDDQ und die negative Spannung VBB0 als Betriebsstromversorgungsspannungen aus und wandelt ein Signal mit einer Amplitude von VDDP von der NAND-Schaltung 10 in ein Signal mit einer Amplitude von VDDQ - |VBB0|.
Die Pegelwandlerschaltung 13 empfängt die externe Stromversorgungsspannung EXVDD und die Massespannung VSS und wandelt ein Signal mit einer Amplitude des VDDP-Pegels von der Gatterschaltung 11 in ein Signal mit einer Amplitude von EXVDD.
Der Inverter 13 empfängt die externe Stromversorgungsspannung EXVDD und die Massespannung VSS als Betriebsversorgungsspannungen und invertiert das Ausgangssignal der Pegelwandlerschaltung 13.
Die Ausgangspufferschaltung 15 enthält einen P-Kanal-MOS-Transistor PQ, der leitend wird, wenn das Ausgangssignal der Pegelwandlerschaltung 12 auf dem L-Pegel ist, zum Übertragen der Ausgangsstromversorgungsspannung VDDQ auf einem Ausgangsstromversorgungsknoten 15a an einen Ausgangsknoten 15b, und einen N-Kanal-MOS-Transistor NQ, der leiten wird, wenn das Ausgangssignal des Inverters 14 auf dem H-Pegel, zum Treiben des Ausgangsknotens 15b auf einen Pegel der Ausgangsmassespannung VSSQ. Die Pegelwandlerschaltung 12 erzeugt ein L-Pegelsignal eines Pegels einer negativen Spannung VBB0 auf dem Gate des P- Kanal-MOS-Transistors PQ, der in der Ausgangspufferschaltung 15 enthalten ist. Eine Gate-Source-Spannung Vgs des P-Kanal- MOS-Transistors PQ kann nach der Leitung davon auf VBB0 - VDDQ gesetzt werden und um soviel wie die negative Spannung VBB0 im Vergleich mit einem herkömmlichen Fall des Anlegens des L-Pegelsignals einer Massespannung erhöht werden. Somit wird die Stromtreiberfähigkeit des P-Kanal-MOS-Transistors PQ verstärkt. Selbst wenn daher der Spezifikationswert der Ausgangsstromversorgungsspannung VDDQ zum Beispiel 1,8 V beträgt und daher die Ausgangsstromversorgungsspannung VDDQ auf eine untere Grenze des erlaubten Wertes von 1,65 V gesenkt wird, kann der P-Kanal-MOS-Transistor PQ einen Strom mit einer ausreichend hohen Treiberfähigkeit an den Ausgangsknoten 15b liefern.
Wenn der P-Kanal-MOS-Transistor PQ mit einer ausreichenden Stromtreiberfähigkeit unter der Bedingung der Ausgangsstromversorgungsspannung VDDQ von z. B. 2,5 V versehen ist, kann der Spannungspegel der negativen Spannung VBB0 auf einen Spannungspegel gesetzt werden, bei dem der Betrag des Spannungsabfalls von 0,7 V (2,5 - 1,8 V) ausgeglichen wird im Hinblick auf die Stromtreiberleistung, wenn die Ausgangsstromversorgungsspannung VDDQ auf 1,8 V gesenkt ist. Dieser Spannungspegel kann erhalten werden auf der Grundlage der Quadrateigenschaft in einem gesättigten Bereich des Drainstromes eines MOS-Transistors.
Der N-Kanal-MOS-Transistor NQ empfängt die externe Stromversorgungsspannung EXVDD an dem Gate davon, wenn er leitet. Diese externe Stromversorgungsspannung EXVDD ist höher als die Ausgangsstromversorgungsspannung VDDQ, wenn die Spannung VDDQ zum Beispiel 1,8 V beträgt. Somit ist es möglich, die Gate- Source-Spannung nach dem Leiten des N-Kanal-MOS-Transistors NQ zu erhöhen und den Ausgangsknoten 15b mit hoher Geschwindigkeit zu entladen.
Wie in Fig. 2 gezeigt ist, kann daher, wenn die Pegelwandlerschaltung 12 ein Signal auf dem Pegel der negativen Spannung VBB0 als ein L-Pegelsignal in der Ausgangspufferschaltung 15 erzeugt, die Stromtreiberfähigkeit des P-Kanal-MOS-Transistors PQ zum Hochziehen des Ausgangsknotens 15b die Stromtreiberleistung vergrößert werden und der Ausgangsknoten 15b mit hoher Geschwindigkeit getrieben werden, selbst wenn die Ausgangsstromversorgungsspannung VDDQ abgesenkt ist.
Fig. 3 zeigt ein Beispiel einer Konfiguration der in Fig. 2 gezeigten Pegelwandlerschaltung 12. Wie in Fig. 2 gezeigt ist, enthält die Pegelwandlerschaltung 12 einen ersten Pegelwandler 20, der ein Ausgangssignal SINA der in Fig. 2 gezeigten NAND- Schaltung 10 in ein Signal mit einer Amplitude des Pegels der Ausgangsstromversorgungsspannung VDDQ wandelt, und einen zweiten Pegelwandler 21, der das Ausgangssignal des ersten Pegelwandlers 20 in ein Signal mit einer Amplitude von VDDQ - VBB0 wandelt.
Der erste Pegelwandler 20 enthält über Kreuz verbundene P- Kanal-MOS-Transistoren 20a und 20b, einen N-Kanal-MOS-Transistor 20c, der mit einem internen Knoten 20f und einem Masseknoten verbunden ist und dessen Gate das Ausgangssignal SINA empfängt, und eine NAND-Schaltung 20d, die zwischen einen internen Knoten 20g und den Masseknoten geschaltet ist und deren Gate das Signal SINA durch einen Inverter 20e empfängt. Die Betriebsstromversorgungsspannung des Inverters 20e ist die periphere Stromversorgungsspannung VDDP.
Der P-Kanal-MOS-Transistor 20a ist zwischen einen Ausgangsstromversorgungsknoten und den internen Knoten 20f geschaltet, und sein Gate ist mit dem internen Knoten 20g verbunden. Der P-Kanal-MOS-Transistor 20b ist zwischen den Ausgangsstromversorgungsknoten und den internen Knoten 20e geschaltet, und sein Gate ist mit dem internen Knoten 20f verbunden.
Wenn in dem ersten Pegelwandler 20 das Signal SINA auf dem H- Pegel ist, ist der MOS-Transistor 20c eingeschaltet, und der MOS-Transistor 20b ist ausgeschaltet. In diesem Zustand wird der interne Knoten 20f auf den Massespannungspegel durch den MOS-Transistor 20c getrieben, der MOS-Transistor 20b ist eingeschaltet, und der Spannungspegel des internen Knotens 20g nimmt den Pegel der Ausgangsstromversorgungsspannung VDDQ an. Wenn der interne Knoten 20g den H-Pegel annimmt, wird der MOS- Transistor 20a ausgeschaltet, der interne Knoten 20f nimmt schließlich den Pegel der Massespannung VSS an, und der interne Knoten 20g nimmt schließlich den Pegel der Ausgangsstromversorgungsspannung VDDQ an.
Wenn dagegen das Signal SINA auf dem L-Pegel ist, wird der MOS-Transistor 20c ausgeschaltet, und der MOS-Transistor 20b wird eingeschaltet. In diesem Zustand wird der interne Knoten 20g auf den Pegel der Massespannung VSS durch den MOS-Transistor 20d getrieben, und der interne Knoten 20f wird durch den MOS-Transistor 20a auf den Pegel der Ausgangsstromversorgungsspannung VDDQ getrieben. Wenn der interne Knoten 20f den Pegel der Ausgangsstromversorgungsspannung VDDQ annimmt, ist der MOS-Transistor 20b voll eingeschaltet.
Folglich wandelt der erste Pegelwandler 20 das Signal SINA auf dem Pegel der peripheren Stromversorgungsspannung VDDP in ein Signal auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ. Der erste Pegelwandler 20 wandelt einfach die Signalamplitude und invertiert nicht den Logikpegel eines Eingangssignales.
Der zweite Pegelwandler 21 enthält über Kreuz geschaltete N- Kanal-MOS-Transistoren 21a und 21b, einen P-Kanal-MOS-Transistor 21c, der zwischen den Ausgangsstromversorgungsknoten und den internen Knoten 20f geschaltet ist und dessen Gate mit dem internen Knoten 20g des ersten Pegelwandlers 20 verbunden ist, einen P-Kanal-MOS-Transistor 21d, der zwischen den Stromversorgungsknoten und einen internen Knoten 21g geschaltet ist und dessen Gate mit dem internen Knoten 20f des ersten Pegelwandlers 20 verbunden ist.
Der MOS-Transistor 21a ist zwischen den internen Knoten 21f und einen negativen Spannungsknoten 21h geschaltet und sein Gate ist mit dem internen Knoten 21g verbunden. Der MOS- Transistor 21b ist zwischen den internen Knoten 21g und dem negativen Spannungsknoten 21h geschaltet und sein Gate ist mit dem internen Knoten 21f verbunden. Die negative Spannung VBB0 wird an den negativen Spannungsknoten 21h angelegt.
Es sei angenommen, daß die internen Knoten 20f und 20g des ersten Pegelwandlers 20 auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ bzw. dem Pegel der Massespannung VSS sind. In diesem Zustand ist der MOS-Transistor 21c eingeschaltet, der MOS-Transistor 21d ist ausgeschaltet, und der interne Knoten 21f wird durch den MOS-Transistor 21c auf den Pegel der Ausgangsstromversorgungsspannung VDDQ in dem zweiten Pegelwandler 21 geladen. Der MOS-Transistor 21b wird gemäß der Spannungszunahme des internen Knotens 21f leitend geschaltet, und der interne Knoten 21g wird auf den Pegel der negativen Spannung VBB0 getrieben. Wenn der interne Knoten 21g auf den Pegel der negativen Spannung VBB0 getrieben wird, wird der MOS-Transistor 21a ausgeschaltet. In diesem Zustand wird daher ein Signal auf dem Pegel der negativen Spannung VBB0 von dem internen Knoten 21g ausgegeben und an das Gate des P-Kanal- MOS-Transistors PQ der Ausgangspufferschaltung 15 angelegt.
Als nächstes wird angenommen, daß der interne Knoten 20f auf dem Pegel der Massespannung VSS liegt und der interne Knoten 20e auf dem Pegel einer Ausgangsstromversorgungsspannung VDDQ in dem ersten Pegelwandler 20 liegt. In diesem Zustand ist der MOS-Transistor 21c ausgeschaltet, der MOS-Transistor 21d ist eingeschaltet, und der interne Knoten 21g wird auf den Pegel der Ausgangsstromversorgungsspannung VDDQ durch den MOS- Transistor 21d aufgeladen. Der MOS-Transistor 21a wird gemäß der Spannungszunahme des internen Knotens 21g leitend geschaltet, und der interne Knoten 21f wird auf den Pegel der negativen Spannung VBB0 getrieben. Wenn der interne Knoten 21f den Pegel der negativen Spannung VBB0 erreicht, wird der MOS- Transistor 21b ausgeschaltet. Folglich wird ein Signal auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ von dem internen Knoten 21g des zweiten Pegelwandlers 21 ausgegeben. Dieser Pegelwandler 21 wandelt einfach die Amplitude des Ausgangssignales des ersten Pegelwandlers 20 und ändert nicht den Logikpegel des Eingangssignales.
Daher wird mit der Konfiguration der in Fig. 3 gezeigten Pegelwandlerschaltung 12, wenn das Ausgangssignal SINA der in Fig. 2 gezeigten NAND-Schaltung 10 auf dem Pegel der Massespannung VSS ist, ein Signal des Pegels der negative Spannung VBB0 erzeugt und an das Gate des MOS-Transistors PQ der Ausgangspufferschaltung 15 angelegt. Wenn das Ausgangssignal SINA der NAND-Schaltung 10 auf dem Pegel der peripheren Stromversorgungsspannung VDDP ist, nimmt der interne Knoten 20g den Pegel der Ausgangsstromversorgungsspannung VDDQ an, und der Spannungspegel des internen Knotens 20g des zweiten Pegelwandlers 21 nimmt den Pegel der Ausgangsstromversorgungsspannung VDDQ an. Daher wandelt die Pegelwandlerschaltung 12 den L- Pegel des Ausgangssignales SINA von der NAND-Schaltung 10 von dem Massespannungspegel zu dem negativen Spannungspegel, und den H-Pegel davon in den Pegel der Ausgangsstromversorgungsspannung VDDQ, während der Logikpegel des Ausgangssignals SINA der NAND-Schaltung 10 aufrecht erhalten bleibt.
Fig. 4 zeigt ein Beispiel der Konfiguration der in Fig. 2 gezeigten Pegelwandlerschaltung 13. Wie in Fig. 4 gezeigt ist enthält die Pegelwandlerschaltung 13 über Kreuz verbundene P- Kanal-MOS-Transistoren 13a und 13b, einen N-Kanal-MOS-Transistor 13c, der zwischen einen internen Knoten 13f und den Masseknoten geschaltet ist und dessen Gate ein Ausgangssignal SINB der in Fig. 2 gezeigten Gatterschaltung 11 empfängt, einen N-Kanal-MOS-Transistor 13d, der zwischen einen internen Knoten 13g und den Masseknoten geschaltet ist und dessen Gate das Signal SINB durch einen Inverter 13e empfängt. Der Inverter 13e empfängt die periphere Stromversorgungsspannung VDDP als eine Betriebsstromversorgungsspannung.
Der MOS-Transistor 13a ist zwischen einen externen Stromversorgungsknoten und den internen Knoten 13f geschaltet und sein Gate ist mit dem internen Knoten 13g verbunden. Der MOS-Transistor 13b ist zwischen den externen Stromversorgungsknoten und den internen Knoten 13g geschaltet und sein Gate ist mit dem internen Knoten 13f verbunden. Das Ausgangssignal des internen Knotens 13g wird durch den Inverter 14 an das Gate des N-Kanal-MOS-Transistors NQ der Ausgangspufferschaltung 15 angelegt.
Die Pegelwandlertätigkeit der Pegelwandlerschaltung 13 ist die gleiche wie die des in Fig. 3 gezeigten ersten Pegelwandlers 20. Das heißt, wenn das Ausgangssignal SINB der in Fig. 2 gezeigten Gatterschaltung 11 auf dem Pegel der peripheren Stromversorgungsspannung VDDP ist, wird der MOS-Transistor 13c eingeschaltet, der MOS-Transistor 13d wird ausgeschaltet, und der interne Knoten 13g wird durch den MOS-Transistor 13b auf den Pegel der externen Stromversorgungsspannung EXVDD aufgeladen. Andererseits, wenn das Signal SINB auf dem Pegel der Massespannung VSS ist, wird der MOS-Transistor 13c ausgeschaltet, der MOS-Transistor 13d wird eingeschaltet, und der interne Knoten 13g wird durch den MOS-Transistor 13d auf den Pegel der Massespannung VSS entladen. Das Signal an dem internen Knoten 13g wird durch den Inverter 14 invertiert und an das Gate des N-Kanal-MOS-Transistors NQ angelegt, der in der Ausgangspufferschaltung 15 enthalten ist.
Die in Fig. 4 gezeigte Pegelwandlerschaltung 13 wandelt das Signal SINB mit einer Amplitude des Pegels der peripheren Stromversorgungsspannung VDDP in ein Signal mit einer Amplitude des Pegels der externen Stromversorgungsspannung EXVDD, während der Logikpegel des Signales SINB erhalten bleibt. Durch Treiben des N-Kanal-MOS-Transistors NQ mit der externen Stromversorgungsspannung EXVDD kann der Ausgangsknoten auf den Massespannungspegel mit hoher Geschwindigkeit getrieben werden, wenn die externe Stromversorgungsspannung EXVDD auch z. B. 2,5 V ist, was höher als die Ausgangsstromversorgungsspannung VDDQ ist. Diese externe Stromversorgungsspannung EXVDD kann gleich im Spannungspegel wie die Ausgangsstromversorgungsspannung VDDQ sein. Indem die externe Stromversorgungsspannung EXVDD zum Herabziehen des Ausgangsknoten benutzt wird und die Ausgangsstromversorgungsspannung VDDQ zum Heraufziehen des Ausgangsknotens benutzt wird, kann ein Signalbit, das auf dem H-Pegel zu treiben ist, selbst wenn die Ausgangsschaltung für jedes entsprechende Bit der Ausgangsdaten vorgesehen ist und eine große Zahl von Ausgangsknoten geladen und entladen werden, stabil auf den H-Pegel mit hoher Geschwindigkeit und zuverlässig getrieben werden, während die Fluktuation der Ausgangsstromversorgungsspannung VDDQ unterdrückt wird.
Die negative Spannung VBB0 wird von einer Negativspannungserzeugerschaltung erzeugt, die in dem in Fig. 1 gezeigten internen Stromversorgungsknoten 2 enthalten ist. Eine Pumpschaltung, die die Ladungspumpentätigkeit eines Kondensators benutzt zum Erzeugen der negativen Spannung VBB0 aus der externen Stromversorgungsspannung EXVDD, kann für die Negativspannungserzeugerschaltung benutzt werden. Der Spannungspegel der negativen Spannung VBB0 wird auf einen geeigneten Pegel in Abhängigkeit der Treiberfähigkeit gesetzt, die für den P-Kanal- MOS-Transistor PQ zum Hochziehen des Ausgangsknotens verlangt wird.
Wie oben beschrieben wurde, wird gemäß der ersten Ausführungsform das Signal auf dem negativen Spannungspegel anstelle des Signales auf dem Massespannungspegel an das Gate des Ausgangsknoten-Pull-up-MOS-Transistors in der Ausgangsschaltung angelegt. Selbst wenn die Ausgangsstromversorgungsspannung VDDQ abgesenkt wird, ist es möglich, die Gate-Source-Spannung nach der Leitung des Ausgangs-Pull-up-P-Kanal-MOS-Transistors der Ausgangspufferschaltung ausreichend hoch zu setzen. Somit kann der Ausgangsknoten mit hoher Geschwindigkeit unter einer niedrigen Stromversorgungsspannung getrieben werden. In der Halbleiterspeichervorrichtung kann insbesondere die Ausgangsschaltung, die Daten mit hoher Geschwindigkeit ausgibt, erzielt werden selbst unter einer niedrigen Stromversorgungsspannung.

Zweite Ausführungsform

Fig. 5 ist ein schematisches Schaltbild einer Ausgangsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 5 gezeigt ist, ist eine Schaltung zum Treiben eines Pull-down-N-Kanal-MOS-Transistors NQ einer Ausgangspufferschaltung 15 die gleiche in der Konfiguration wie die in Fig. 2 gezeigte. Daher werden die entsprechenden Komponenten durch die gleichen Bezugszeichen wie jene in Fig. 2 bezeichnet, und die detaillierte Beschreibung davon wird nicht wiederholt.
In einer in Fig. 5 gezeigten Ausgangsschaltung 4 wird eine Ladungspumpentätigkeit (kapazitive Kopplung) eines Kondensators zum Treiben des Gates eines Pull-up-P-Kanal-MOS-Transistors PQ, der in einer Ausgangspufferschaltung 15 enthalten ist, auf einen negativen Spannungspegel benutzt.
Genauer, wie in Fig. 5 gezeigt ist, enthält die Ausgangsschaltung 4 eine Pegelwandlerschaltung 30, die eine Amplitude eines Ausgangssignals einer NAND-Schaltung 10 auf einen Pegel der Ausgangsstromversorgungsspannung VDDQ wandelt, einen Inverter 31, der ein Ausgangssignal der Pegelwandlerschaltung 30 invertiert, und einen P-Kanal-MOS-Transistor 32, der leitend gemacht wird, wenn das Ausgangssignal des Inverters 31 auf dem L-Pegel ist, und der einen internen Knoten NA auf dem Pegel der Stromversorgungsspannung VDDQ trägt, wenn er leitend ist.
Die Pegelwandlerschaltung 30 weist die gleiche Konfiguration wie die des in Fig. 3 gezeigten ersten Pegelwandlers 20 auf.
Die Ausgangsschaltung 4 enthält auch eine Verzögerungsschaltung 33, die das Ausgangssignal der NAND-Schaltung 10 um eine vorbestimmte Zeitdauer verzögert, ein kapazitives Element 34, das die Ladungen des internen Knotens NA als Reaktion auf das Ansteigen des Ausgangssignales der Verzögerungsschaltung 33 herauszieht, eine Gatterschaltung 35, die das Ausgangssignal der Verzögerungsschaltung 33 und das Ausgangssignal der NAND- Schaltung 10 empfängt, und einen P-Kanal-MOS-Transistor 36, der leitend wird, wenn das Ausgangssignal der Gatterschaltung 35 auf dem L-Pegel ist, und den internen Knoten NA auf den Massespannungspegel entlädt, wenn er leitend gemacht ist. Die Betriebsstromversorgungsspannungen der Verzögerungsschaltung 33 und der Gatterschaltung 35 können der periphere Stromversorgungsspannungspegel, die externe Stromversorgungsspannung EXVDD oder die Ausgangsstromversorgungsspannung VDDQ sein.
Die Gatterschaltung 35 gibt ein H-Pegelsignal aus, wenn das Ausgangssignal der Verzögerungsschaltung 33 auf dem L-Pegel ist, oder das Ausgangssignal der NAND-Schaltung 10 auf dem H- Pegel ist.
Fig. 6 ist ein Signalwellenformbild, das einen Betrieb der in Fig. 5 gezeigten Ausgangsschaltung 4 in einem Fall darstellt, in dem Ausgangsdaten DQ hochgezogen werden. Der Betrieb der Ausgangsschaltung 4 in einem Fall, in dem der Ausgangsknoten der in Fig. 5 gezeigten Ausgangsschaltung 4 hochgezogen wird, wird unter Bezugnahme auf Fig. 6 beschrieben.
In einem Ruhezustand ist das Ausgangsfreigabesignal OEM auf dem L-Pegel, das Ausgangssignal der NAND-Schaltung 10 ist auf dem H-Pegel oder dem Pegel der peripheren Stromversorgungsspannung VDDP, und die Gatterschaltung 35 gibt ein Signal auf dem H-Pegel oder auf dem Betriebsstromversorgungspegel aus. Der MOS-Transistor 36 wird daher in einem nichtleitendem Zustand gehalten.
Wenn andererseits die Pegelwandlerschaltung 30 ein Signal des H-Pegels oder des Pegels der Ausgangsstromversorgungsspannung VDDQ ausgibt und der Inverter 31 folglich ein L-Pegelsignal ausgibt, wird der P-Kanal-MOS-Transistor 32 eingeschaltet, der Knoten NA wird mit dem Ausgangsstromversorgungsknoten verbunden und auf den Pegel der Ausgangsstromversorgungsspannung VDDQ vorgeladen.
Wenn das Ausgangsfreigabesignal OEM den H-Pegel zum Datenlesen annimmt und die internen Lesedaten RD, die aus der Speicherschaltung 3 gelesen sind, auf dem H-Pegel steigen, nimmt das Ausgangssignal der NAND-Schaltung 10 den L-Pegel an. Da das Ausgangssignal der Verzögerungsschaltung 33 auf dem H-Pegel zu diesem Moment ist, nimmt das Ausgangssignal der Gatterschaltung 35 den L-Pegel an, der MOS-Transistor 36 wird eingeschaltet, und der Knoten NA wird auf den Massespannungspegel entladen. Der Spannungspegel des Knotens NA wird auf den Spannungspegel von |Vthp| als niedrigstes abgesenkt. Hier bezeichnet Vthp die Schwellenspannung des MOS-Transistors 36.
Andererseits befindet sich das Ausgangssignal der Pegelwandlerschaltung 30 auf dem L-Pegel, das Ausgangssignal des Inverters 31 ist auf dem H-Pegel oder dem Pegel der Ausgangsstromversorgungsspannung VDDQ, und der MOS-Transistor 32 ist ausgeschaltet. Daher wird gemäß dem Abfall der Spannung des Knotens NA der Pull-up-P-Kanal-MOS-Transistor PQ der Ausgangspufferschaltung 15 zum Anheben des Spannungspegels des Ausgangsknotens 15b angehoben. In diesem Zustand ist jedoch der Spannungspegel des Knotens NA der |Vthp|-Pegel, die Gate-Source- Spannung des MOS-Transistors PQ ist der |Vthp| - VDDQ-Pegel. Daher ist der MOS-Transistor PQ in einem relativ schwachen Ein-Zustand, und der MOS-Transistor PQ lädt den Ausgangsknoten 15b mit einer relativ niedrigen Stromtreiberleistung.
Wenn die durch die Verzögerungsschaltung 33 vorgesehene Verzögerungszeit abgelaufen ist, nimmt das Ausgangssignal der Verzögerungsschaltung 33 den L-Pegel an, das Ausgangssignal der Gatterschaltung 35 nimmt den H-Pegel an, und der MOS-Transistor 36 wird ausgeschaltet. Zu dieser Zeit ist, da die beiden MOS-Transistoren 32 und 36 ausgeschaltet sind, der Knoten NA in einem elektrisch schwebenden Zustand, und das kapazitive Element 34 extrahiert Ladungen von dem Knoten NA gemäß dem Absenken des Spannungspegels des Ausgangssignals von der Verzögerungsschaltung 33 und senkt den Spannungspegel des Knotens NA auf den Pegel der negativen Spannung VBB. Wenn der Knoten NA auf den Pegel der negativen Spannung VBB getrieben ist, nimmt die Stromtreiberfähigkeit des Pull-up-P-Kanal-MOS-Transistors PQ in der Ausgangsschaltung 15 zu zum Treiben des Ausgangsknotens 15b mit hoher Geschwindigkeit zum Anheben der Ausgangsdaten DQ auf den H-Pegel mit hoher Geschwindigkeit. Selbst wenn der Knoten NA auf dem Pegel der negativen Spannung VBB gesenkt ist, ist die Gatespannung des MOS-Transistors 36 auf einen H-Pegel ausreichend höher als der Spannungspegel des Knotens NA, und der MOS-Transistor 36 wird zuverlässig in dem nichtleitenden Zustand gehalten.
Wenn die Datenlesetätigkeit beendet ist, fällt das Ausgangsfreigabesignal OEM auf den L-Pegel, das Ausgangssignal der NAND-Schaltung 10 nimmt den H-Pegel an, und das Ausgangssignal des Inverters 31 nimmt den L-Pegel an. Folglich wird der MOS- Transistor 32 eingeschaltet zum Treiben des Knotens NA auf den Ausgangsstromversorgungsspannungspegel. Zu dieser Zeit nimmt, wenn das Ausgangssignal der NAND-Schaltung 10 auf den H-Pegel ansteigt, das Ausgangssignal der Gatterschaltung 35 den H- Pegel an unabhängig von dem Logikpegel des Ausgangssignales der Verzögerungsschaltung 33, wodurch der MOS-Transistor 36 nicht leitend gehalten wird.
Wenn das Ausgangssignal der Verzögerungsschaltung 33 auf den H-Pegel steigt, ist der interne Knoten NA bereits auf den Pegel der Ausgangsstromversorgungsspannung VDDQ durch den MOS- Transistor 32 vorgeladen. Selbst wenn daher das kapazitive Element 34 eine Ladungspumpentätigkeit durchführt, wird der interne Knoten NA auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ gehalten.
Wie in Fig. 5 gezeigt ist, nachdem der interne Knoten NA auf den Massespannungspegel getrieben ist (um genau zu sein, den Spannungspegel des Absolutwertes der Schwellenspannung des MOS-Transistors 36), werden die Ladungen des internen Knotens NA durch das kapazitive Element 34 gemäß dem Ausgangssignal der Verzögerungsschaltung 33 extrahiert, während die Ladungspumpentätigkeit (kapazitive Kopplung) des kapazitiven Elementes 34 benutzt wird. Somit kann der interne Knoten NA auf den negativen Spannungspegel mit hoher Geschwindigkeit getrieben werden.
Der Spannungspegel der negativen Spannung VBB wird durch das Verhältnis des Kapazitätswertes des kapazitiven Elementes 34 zu dem der parasitären Kapazität des internen Knotens NA und der Amplitude des Ausgangssignales der Verzögerungsschaltung 33 bestimmt.
Gemäß der Konfiguration der in Fig. 5 gezeigten Ausgangsschaltung wird die Gatespannung des Pull-up-P-Kanal-MOS-Transistors PQ in zwei Schritten getrieben. Somit wird ein großer Ladestrom daran gehindert, schnell in den Ausgangsknoten getrieben zu werden, wodurch Überschießen verursacht wird, und die Ausgangsdaten DQ können auf den Pegel der Ausgangsstromversorgungsspannung VDDQ mit einer hohen Geschwindigkeit stabil getrieben werden.
Zusätzlich wird gemäß der in Fig. 5 gezeigten Konfiguration keine Negativspannungserzeugerschaltung benutzt, sondern nur die Ladungspumpentätigkeit des kapazitiven Elementes 34 wird benutzt. Somit kann eine Negativspannungserzeugerschaltung weggelassen werden, wodurch eine Fläche verringert wird, die durch die Schaltung belegt wird, und folglich kann der Stromverbrauch verringert werden.
Es sei angemerkt, daß, wenn der Ausgangsknoten dieser Ausgangsschaltung auf den L-Pegel getrieben wird, das Ausgangssignal der NAND-Schaltung C auf dem H-Pegel ist, der der gleiche wie der Pegel in dem Ruhezustand ist, und der interne Knoten NA wird auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ gehalten.
Wie oben beschrieben wurde, wird gemäß der zweiten Ausführungsform der vorliegenden Erfindung das Gate des Ausgangsknoten-Pull-up-P-Kanal-MOS-Transistors auf einen negativen Spannungspegel getrieben, wobei die Ladungspumpentätigkeit des kapazitiven Elementes benutzt wird. Somit kann eine Negativspannungserzeugerschaltung weggelassen werden, wodurch Stromverbrauch und eine Fläche gespart werden, die durch die Negativspannungserzeugerschaltung belegt wird.
Gemäß der Konfiguration der in Fig. 5 gezeigten Ausgangsschaltung wird das kapazitive Element 34 nur zum Durchführen einer Ladungsextrahierungstätigkeit benötigt, nachdem der MOS-Transistor 36 ausgeschaltet ist. Daher kann die Ausgangsschaltung so aufgebaut sein, daß das kapazitive Element 34 die Ladungsextrahierungstätigkeit gemäß dem invertierten Signal des Ausgangssignales der Gatterschaltung 35 durchführt.

Dritte Ausführungsform

Fig. 7 ist ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung einer dritten Ausführungsform gemäß der vorliegenden Erfindung zeigt. In einer in Fig. 7 gezeigten Ausgangsschaltung 4 ist die Konfiguration des Abschnittes zum Treiben eines N-Kanal-MOS-Transistors NQ, der in einer Ausgangspufferschaltung 15 enthalten ist, die gleiche wie die der in Fig. 2 gezeigten Ausgangsschaltung. Daher werden entsprechende Komponenten mit den gleichen Bezugszeichen wie jene in Fig. 2 bezeichnet, und eine detaillierte Beschreibung davon wird nicht wiederholt.
In der in Fig. 7 gezeigten Ausgangsschaltung 4 ist ein kapazitives Element 41 zwischen dem Gate eines Pull-up-P-Kanal-MOS- Transistors PQ in der Ausgangspufferschaltung 5 und einem Ausgang einer NAND-Schaltung 10 vorgesehen. Zum Erzielen der Ladungspumpentätigkeit des kapazitiven Elementes 41 enthält die Ausgangsschaltung 4 eine Pegelwandlerschaltung 40, die die Amplitude des Ausgangssignales der NAND-Schaltung 10 in eine Amplitude des Pegels der Ausgangsstromversorgungsspannung VDDQ wandelt, einen Inverter 42, der das Ausgangssignal der Pegelwandlerschaltung 40 empfängt, und einen P-Kanal-MOS-Transistor 43, der leitend geschaltet wird, wenn das Ausgangssignal des Inverters 42 auf dem L-Pegel ist, und der einen Knoten NB auf den Pegel der Ausgangsstromversorgungsspannung VDDQ lädt, wenn er leitend ist.
In der Ausgangspufferschaltung 15 ist ein P-Kanal-MOS-Transistor PT zum Halten einer Spannung parallel zu dem Pull-up-P- Kanal-MOS-Transitor PQ vorgesehen. Das Ausgangssignal der Pegelwandlerschaltung 40 wird in das Gate des P-Kanal-MOS- Transistors PT angelegt.
Die Pegelwandlerschaltung 4 weist die gleiche Konfiguration wie die des in Fig. 3 gezeigten ersten Pegelwandlers 20 auf. Die Pegelwandlerschaltung 40 hält den Logikpegel eines Ausgangssignales der NAND-Schaltung 10, aber sie treibt den H- Pegel des Ausgangssignales der NAND-Schaltung 10 von einem Pegel der peripheren Stromversorgungsspannung VDDP auf einen Pegel der Ausgangsstromversorgungsspannung VDDQ.
Fig. 8 ist ein Wellenformbild, das eine Tätigkeit der in Fig. 7 gezeigten Ausgangsschaltung 4 in einem Fall darstellt, in dem der Ausgangsknoten der Ausgangsschaltung 4 hochgezogen wird. Der Betrieb der in Fig. 7 gezeigten Ausgangsschaltung 4 wird nun unter Bezugnahme auf Fig. 8 beschrieben.
In einem Ruhezustand ist das Ausgangsfreigabesignal OEM auf dem H-Pegel, das Ausgangssignal der NAND-Schaltung 10 ist auf dem H-Pegel, und folglich ist das Ausgangssignal des Inverters 42 auf dem L-Pegel. Daher ist ein interner Knoten NB auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ durch den MOS- Transistor 43 vorgeladen und wird da gehalten. Der MOS-Transistor PQ wird folglich ausgeschaltet gehalten. Zusätzlich ist das Ausgangssignal der Pegelwandlerschaltung 40 auf den Pegel der Ausgangsstromversorgungsspannung VDDQ, und der P-Kanal- MOS-Transistor PT der Ausgangspufferschaltung 15 wird ebenfalls ausgeschaltet gehalten.
Das Ausgangssignal der NAND-Schaltung 10 ist auf dem H-Pegel, das Ausgangssignal des Inverters 14 ist auf dem L-Pegel, und daher wird der MOS-Transistor NQ ebenfalls in dem Auszustand gehalten. Bei der folgenden Beschreibung wird der Betrieb der Ausgangsschaltung 4 zum Hochziehen des Datenausgangsknotens beschrieben, und der Betrieb des Pull-down-MOS-Transistors NQ wird nicht beschrieben.
Wenn Daten ausgegeben werden, nimmt das Ausgabefreigabesignal OEM den H-Pegel an, und dann nehmen die internen Lesedaten RD von der Speicherschaltung 3 den H-Pegel oder den Pegel der peripheren Stromversorgungsspannung VDDP an. Wenn die internen Lesedaten RD auf den H-Pegel ansteigen (Pegel der peripheren Stromversorgungsspannung VDDP), nimmt das Ausgangssignal der NAND-Schaltung 10 den L-Pegel an, und das Ausgangssignal der Pegelwandlerschaltung 40 nimmt folglich einen Massespannungspegel an. Das Ausgangssignal des Inverters 42 steigt auf den Pegel der Ausgangsstromversorgungsspannung VDDQ, der P- Kanal-MOS-Transistor 43 wird zum Anhalten der Vorladetätigkeit zum Vorladen des internen Knotens NB ausgeschaltet. Wenn zusätzlich der interne Knoten NB in einen schwebenden Zustand zu dieser Zeit geht, führt das kapazitive Element 41 eine Ladungsextrahierungstätigkeit gemäß dem Abfall des Ausgangssignales der Pegelwandlerschaltung 40 zum Absinken des Spannungspegels des internen Knotens NB auf einen Pegel einer negativen Spannung VBB durch. Der Grad der Abnahme des Spannungspegels des internen Knotens NB wird durch Kapazitätswert des kapazitiven Elementes 41, den Kapazitätswert der parasitären Kapazität des internen Knotens NB und den Spannungspegel der Ausgangsstromversorgungsspannung VDDQ bestimmt. Wenn der Kapazitätswert des kapazitiven Elementes 41 ausreichend größer als der Kapazitätswert der parasitären Kapazität des internen Knotens NB ist, kann der interne Knoten NB zuverlässig auf den Pegel der negativen Spannung VBB getrieben werden, selbst wenn der interne Knoten NB auf den Pegel der Ausgangsstromversorgungsspannung VDDQ vorgeladen ist. Zusätzlich sind die Gate- und Sourcespannung des MOS-Transistors 43 auf dem gleichen Spannungspegel. Selbst wenn daher der Knoten NB auf den negativen Spannungspegel getrieben wird, kann der MOS-Transistor 43 sicher im ausgeschalteten Zustand gehalten werden.
Wenn der interne Knoten NB auf den Pegel der negativen Spannung VBB getrieben ist, treibt der P-Kanal-MOS-Transistor PQ in der Ausgangspufferschaltung 15 den Ausgangsknoten 15b mit hoher Geschwindigkeit mit einer großen Treiberleistung. Andererseits empfängt das Gate des P-Kanal-MOS-Transistors PT ein Signal auf dem Massespannungspegel von der Pegelwandlerschaltung 40, und die Ausgangsstromversorgungsspannung VDDQ ist relativ niedrig. Somit liefert der P-Kanal-MOS-Transistor PT einen Strom an den Ausgangsknoten 15b mit einer relativ kleinen Treiberleistung.
Der MOS-Transistor PT ist, obwohl er relativ klein in der Treiberleistung ist, aus dem folgenden Grund vorgesehen. Da der MOS-Transistor 43 ausgeschaltet ist, ist der interne Knoten NB in einem elektrisch schwebenden Zustand. Selbst wenn daher der Spannungspegel des internen Knotens NB durch die Ladungsextrahierungstätigkeit des kapazitiven Elementes 41 abgesenkt wird, kann solch ein Fall möglicherweise betrachtet werden, daß der Spannungspegel des internen Knotens NB aufgrund von Rauschen oder Leckstrom angehoben wird zum Verringern der Treiberleistung des P-Kanal-MOS-Transistors PQ, wodurch versagt wird, daß Datenbit DQ von dem Ausgangsknoten 15b auf dem Pegel der Ausgangsstromversorgungsschaltung VDDQ zu halten. Daher wird in diesem Zustand der MOS-Transistor PT leitend gehalten zum Halten des Ausgangsknotens 15b auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ. Der MOS-Transistor PT ist daher zum Halten des Spannungspegels des Ausgangsknotens 15b vorgesehen, und er braucht keine große Treiberfähigkeit zu haben, so daß ein Signal auf einem Massespannungspegel an das Gate des MOS-Transistors PT angelegt wird.
Wenn die Datenauslesetätigkeit beendet ist, fällt das Ausgangsfreigabesignal OEM auf den L-Pegel, das Ausgangssignal der NAND-Schaltung 10 nimmt den H-Pegel an, und das Ausgangssignal der Pegelwandlerschaltung 40 nimmt den Pegel der Ausgangsstromversorgungsspannung VDDQ an. Folglich wird der MOS- Transistor 43 als Reaktion auf das L-Pegelsignal von dem Inverter 24 eingeschaltet, und der interne Knoten NB wird wieder auf den Pegel der Ausgangsstromversorgungsspannung VDDQ vorgeladen. Selbst wenn das kapazitive Element 41 die Ladungspumpentätigkeit als Reaktion auf den Anstieg des Ausgangssignales der Pegelwandlerschaltung 40 durchführte, ist der Knoten NB mit dem Ausgangsstromversorgungsknoten über den MOS-Transistor 43 verbunden, und der Spannungspegel des Knotens NB befindet sich auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ.
Bei der Konfiguration der in Fig. 7 gezeigten Ausgangsschaltung kann eine Verzögerungsschaltung an einer vorhergehenden Stufe des kapazitiven Elementes 41 angeordnet sein, so daß die Ladungsextraktionstätigkeit des kapazitiven Elementes 41 starten kann, nachdem der MOS-Transistor 43 ausgeschaltet ist.
Zusätzlich wird gemäß der Konfiguration der in Fig. 7 gezeigten Ausgangsschaltung das Ausgangssignal der Pegelwandlerschaltung 40 an das kapazitive Element 41 angelegt, und das kapazitive Element 41 führt die Ladungspumpentätigkeit durch. Wenn alternativ der Kapazitätswert des kapazitiven Elementes 41 ausreichend höher als der Kapazitätswert der parasitären Kapazität des internen Knotens NB mit einer kleineren Belegungsfläche mittels z. B. eines MOS-Transistors eingestellt wird, kann das Ausgangssignal der NAND-Schaltung 10 an das kapazitive Element 41 angelegt werden zum Bewirken der Ladungsextraktionstätigkeit auf den internen Knoten NB gemäß dem Ausgangssignal der NAND-Schaltung.

Modifikation

Fig. 9 ist ein Blockschaltbild einer Modifikation der dritten Ausführungsform der vorliegenden Erfindung. Die Konfiguration der in Fig. 9 gezeigten Ausgangsschaltung unterscheidet sich von der in Fig. 5 gezeigten Ausgangsschaltung in den folgenden Punkten. Bei der in Fig. 9 gezeigten Ausgangspufferschaltung 15 ist der P-Kanal-MOS-Transistor PT, der an seinem Gate das Ausgangssignal der Pegelwandlerschaltung 30 empfängt, parallel zu dem P-Kanal-MOS-Transistor PQ vorgesehen.
Die Amplitude des an das Gate des P-Kanal-MOS-Transistors PT angelegten Signales ist auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ. Wenn der MOS-Transistor PT leitend ist, wird ein Signal auf dem Massespannungspegel an das Gate des Transistors PT angelegt. Daher kann wie in dem Fall der in Fig. 7 gezeigten Ausgangsschaltung, selbst wenn sich der interne Knoten NA in einem schwebenden Zustand auf einem negativen Spannungspegel befindet und einen unstabilen Spannungspegel aufweist, einen Ausgangsknoten 15b zuverlässig auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ gehalten werden.
Als Resultat kann, selbst wenn die Ausgangsstromversorgungsspannung VDDQ eine niedrige Spannung ist, der Ausgangsknoten 15b mit einer hohen Geschwindigkeit durch den MOS-Transistor PQ getrieben werden, dessen Gatespannung auf einen negativen Spannungspegel gesetzt ist, und das Hochziehen des Datenbits DQ kann zuverlässig auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ durch den MOS-Transistor PT gehalten werden.
Wie oben beschrieben wurde, sind gemäß der dritten Ausführungsform der vorliegenden Erfindung der erste Pull-up- Transistor, dessen Gatespannung auf einen negativen Spannungspegel getrieben wird, und der zweite Pull-up-Transistor, dessen Gate auf den Massespannungspegel getrieben wird, als die Transistoren zum Hochziehen der Ausgangspufferschaltung vorgesehen. Daher kann der erste Pull-up-Transistor den Ausgangsknoten mit hoher Geschwindigkeit hochziehen, und der zweite getrennt von dem ersten Pull-up-Transistor vorgesehene Transistor kann das Aufrechterhalten des hochgezogenen Ausgangsknotens auf dem Ausgangsstromversorgungsspannungspegel sicherstellen. Somit kann ein Ausgangsdatenbit mit hoher Geschwindigkeit erzeugt werden.

Vierte Ausführungsform

Fig. 10 ist ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung einer vierten Ausführungsform gemäß der vorliegenden Erfindung zeigt. In Fig. 10 sind in einer Ausgangspufferschaltung 15 P-Kanal-MOS-Transistoren PQ und PT zum Hochziehen eines Ausgangsknotens parallel zueinander zwischen einem Ausgangsstromversorgungsknoten und einem Ausgangsknoten 15b geschaltet.
Die in der Ausgangspufferschaltung 15 enthaltenen MOS-Transistoren PQ und NQ werden durch eine Ausgangstreiberschaltung 50 getrieben. Diese Ausgangstreiberschaltung 50 treibt die MOS- Transistoren PQ und NQ gemäß internen Lesedaten RD und einem Ausgangsfreigabesignal OEM. Die Konfiguration der Ausgangstreiberschaltung 50 ist die gleiche wie der Treiberabschnitt der in einer der ersten bis dritten Ausführungsform gezeigten Ausgangsschaltung. Der L-Pegel eines an das Gate des MOS-Transistors PQ angelegten Signales wird auf einen negativen Spannungswert getrieben, und der H-Pegel davon wird auf den Pegel einer Ausgangsstromversorgungsspannung VDDQ getrieben.
Der H-Pegel eines an das Gate des N-Kanal-MOS-Transistors NQ angelegten Signales wird auf den Pegel der externen Stromversorgungsspannung EXVDD getrieben, und der L-Pegel davon wird auf den Massespannungspegel getrieben.
Eine Haltetransistortreiberschaltung 52 ist für den Spannungshalte-MOS-Transistor PT vorgesehen. Die Haltetransistortreiberschaltung 52 enthält eine NAND-Schaltung 52a, die das Ausgangsfreigabesignal OEM und die internen Lesedaten RD empfängt, eine Oszillationsschaltung 52b, die aktiviert wird, wenn das Ausgabesignal der NAND-Schaltung 52a auf dem L-Pegel ist und die einen Oszillationsbetrieb mit einem vorbestimmten Zyklus durchführt, wenn sie aktiviert ist, eine Pegelwandlerschaltung 52d, die die Amplitude des Ausgangssignales der NAND-Schaltung 52a auf den Pegel der Ausgangsstromversorgungsspannung VDDQ wandelt, einen Inverter 52e, der das Ausgangssignal der Pegelwandlerschaltung 52d invertiert, einen P- Kanal-MOS-Transistor 52f, der leitend wird, wenn sich das Ausgangssignal des Inverters 52e auf dem L-Pegel befindet und das Gate des MOS-Transistors PT auf den Pegel der Ausgangsstromversorgungsspannung VDDQ lädt, wenn er leitend gemacht ist, ein kapazitives Element 52c, das eine Ladungspumpentätigkeit gemäß dem Ausgangssignal der Oszillationsschaltung 52b durchführt zum Treiben des Gatepotentiales des MOS-Transistors PT auf einen negativen Spannungspegel, und einen Klemm-P-Kanal- MOS-Transistor 52g, der leitend geschaltet wird, wenn das Ausgangssignal der Pegelwandlerschaltung 52d auf dem L-Pegel ist, zum Entladen des Gates des MOS-Transistors PT.
Die NAND-Schaltung 52a empfängt die periphere Stromversorgungsspannung VDDP als eine Betriebsstromversorgungsspannung. Die Peglerwandlerschaltung 52d wandelt das H-Pegelsignal der NAND-Schaltung 52a in ein Signal auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ. Der Inverter 52e empfängt die Ausgangsstromversorgungsspannung VDDQ als eine Betriebsstromversorgungsspannung.
Die Betriebsstromversorgungsspannung der Oszillationsschaltung 52b kann die periphere Stromversorgungsspannung VDDP, die externe Stromversorgungsspannung EXVDD oder die Ausgangsstromversorgungsspannung VDDQ sein. Der Betrieb der in Fig. 10 gezeigten Ausgangsschaltung wird nun beschrieben.
Der Betrieb der Ausgangstreiberschaltung 50 ist der gleiche wie der Betrieb der in der ersten bis dritten Ausführungsform gezeigten Ausgangsschaltung, und das Gate des MOS-Transistors PQ wird auf den negativen Spannungspegel getrieben, wenn er leitend gemacht wird.
In einem Ruhezustand ist das Ausgangssignal der NAND-Schaltung 52a auf dem H-Pegel, und die Oszillationsschaltung 52b stoppt den Oszillationsbetrieb. Für die Konfiguration der Oszillationsschaltung 52b, die den Oszillationsbetrieb stoppt, wenn das Ausgangssignal der NAND-Schaltung 52a auf dem H-Pegel ist, kann die folgende Konfiguration benutzt werden. Eine NOR- Schaltung, die an einem ersten Eingang das Ausgangssignal der NAND-Schaltung 52a empfängt, und Inverter einer geraden Zahl von Stufen sind in einer Ringform verbunden.
In dem Ruhezustand gibt daher die Pegelwandlerschaltung 52d ein H-Pegelsignal aus, der MOS-Transistor 52g ist ausgeschaltet, der MOS-Transistor 52f ist eingeschaltet, das Gate des MOS-Transistors PT wird auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ gehalten, und der MOS-Transistor PT wird in dem ausgeschalteten Zustand gehalten.
Wenn die Datenlesetätigkeit startet und das Ausgangssignal der NAND-Schaltung 52a den L-Pegel annimmt, nimmt das Ausgangssignal der Pegelwandlerschaltung 52d den L-Pegel an, und das Gate des MOS-Transistors 52g wird auf den Massespannungspegel getrieben. Zusätzlich nimmt das Ausgangssignal des Inverters 52e den Pegel der Ausgangsstromversorgungsspannung VDDQ an, und der MOS-Transistor 52f ist ausgeschaltet. Als Resultat wird das Gate des MOS-Transistors PT auf den Pegel einer Spannung Vthp durch den MOS-Transistor 52g entladen. Hier bezeichnet die Spannung Vthp den Absolutwert der Schwellenspannung des MOS-Transistors 52g. Danach führt die Oszillationsschaltung 52b einen Oszillationsbetrieb durch, und der Spannungspegel des Gate des MOS-Transistors PT wird durch das kapazitive Element 52c abgesenkt. Wenn die Gatespannung des MOS-Transistors PT auf den negativen Spannungspegel abgesenkt ist, nehmen die Gate- und Sourcespannung des MOS-Transistors 52g den Massespannungspegel an, und der MOS-Transistor 52g wird in dem ausgeschalteten Zustand gehalten.
Wenn andererseits das Ausgangssignal der Oszillationsschaltung 52b auf den H-Pegel steigt, steigt der Spannungspegel des Gates des MOS-Transistors PT durch die Ladungsinjektionstätigkeit des kapazitiven Elementes 52c. Wenn die Gatespannung des MOS-Transistors PT steigt, wird der MOS-Transistor 52g leitend geschaltet, und der Spannungspegel des Gates des MOS-Transistors PT wird auf der Spannung Vthp geklemmt. Das Ausgangssignal der Gatespannung des MOS-Transistors PT ändert sich daher zwischen der Spannung Vthp und einer Spannung Vthp - VDD, falls die Betriebsstromversorgungsspannung der Oszillationsschaltung 52b gleich VDD ist und die Amplitude des Ausgangssignales davon gleich VDD ist.
Als Resultat ist es in der Ausgangstreiberschaltung 50 möglich, selbst wenn der Knoten, der eine negative Spannung an das Gate des MOS-Transistors PQ liefert, in einem elektrisch schwebenden Zustand ist und dessen Spannungspegel unstabil ist, den Spannungspegel des Ausgangsknotens 15b auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ zu halten, indem das Gatepotential des MOS-Transistors PT auf den negativen Spannungspegel während einer vorbestimmten Dauer getrieben wird, zum Sicherstellen des Einschaltens des MOS-Transistors PT.
Da weiter die Gatespannung des Spannungshalte-MOS-Transistors PT unterbrochen auf den negativen Spannungspegel mit der Oszillationsperiode der Oszillationsschaltung 52b getrieben wird, kann der Transistor PT den MOS-Transistor PQ bei der Herabziehtätigkeit unterstützen, und der Ausgangsknoten 52b kann mit hoher Geschwindigkeit herabgezogen werden. Da weiterhin der MOS-Transistor PT einfach unterbrochen bei der Hochziehtätigkeit unterstützt, ist es möglich zu verhindern, daß der Ausgangsknoten 52b mit unnötig hoher Geschwindigkeit getrieben wird, wodurch das Auftreten eines Überschwingens an dem Ausgangsknoten 52b verhindert wird. Da von der Oszillationsschaltung 52b einfach verlangt wird, daß sie die Gatespannung des MOS-Transistors PT auf den negativen Spannungspegel treibt, ist es möglich, ausreichend eine von dem kapazitiven Element 52c und der Oszillationsschaltung 52b belegten Fläche zu verringern und auch den Stromverbrauch zu verringern.
Da weiterhin der MOS-Transistor 52f einfach das Gate des MOS- Transistors PT auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ halten muß, wenn er leitend ist, ist es möglich, die Größe des Transistors 52f ausreichend klein zu halten.
Alternativ kann die Ausgangsschaltung in dieser Ausführungsform so aufgebaut sein, daß das Ausgangssignal der NAND- Schaltung 52a durch die Verzögerungsschaltung zum Erzeugen eines Oszillationsbetriebsaktivierungssignales durchgetragen wird zum Verursachen, daß die Oszillationsschaltung 52b den Oszillationsbetrieb durchführt, damit sichergestellt wird, daß der Oszillationsbetrieb durchgeführt wird, nachdem das Gate des Spannungshalte-MOS-Transistors PT in einen schwebenden Zustand geschaltet wird.
Wie oben beschrieben wurde, wird gemäß der vierten Ausführungsform der vorliegenden Erfindung das Gate des Transistors zum Halten der Spannung des Ausgangsknotens auf dem negativen Spannungspegel durch die Ladungspumpenschaltung gehalten, wodurch ein unterbrochener Spannungshaltebetrieb des Ausgangsknotens ermöglicht wird. Selbst wenn der Gateknoten des MOS- Transistors in einen schwebenden Zustand geschaltet wird, ist es möglich, zuverlässig den Ausgangsknoten auf den Ausgangsstromversorgungsspannungspegel hochzuziehen und dort zu halten. Selbst wenn zusätzlich diese Ausgangstreiberschaltung das Gate des Ausgangs-Pull-up-MOS-Transistors PQ auf einen negativen Spannungspegel treibt, ist es möglich, den Ausgangsknoten auf den Pegel der Ausgangsstromversorgungsspannung hochzuziehen, ohne ein Überschwingen an dem Ausgangsknoten zu erzeugen, indem der Spannungshalte-MOS-Transistor PT unterbrochen in einen leitenden Zustand getrieben wird.

Fünfte Ausführungsform

Fig. 11A ist ein Schaltbild, das einen Aufbau eines Hauptabschnittes einer Ausgangsschaltung einer fünften Ausführungsform gemäß der vorliegenden Erfindung zeigt. In Fig. 11A ist die Konfiguration des Abschnittes vom Treiben des Pull-up-P- Kanal-MOS-Transistors PQ, der in der Ausgangspufferschaltung 15 enthalten ist, gezeigt. Der Abschnitt zum Treiben des Pull- down-N-Kanal-MOS-Transistors, der in der Ausgangspufferschaltung 15 enthalten ist, ist aus der Gatterschaltung 11, der Pegelwandlerschaltung 13 und dem Inverter 15 zusammengesetzt, wie es der Fall in jeder der vorhergehenden ersten bis vierten Ausführungsform der Fall ist.
Wie in Fig. 11A gezeigt ist, enthält die Ausgangsschaltung eine AND-Schaltung 54, die die internen Lesedaten RD und das Ausgangsfreigabesignal OEM empfängt, eine Pegelwandlerschaltung 55, die ein Signal mit einer Amplitude von VDDP von der AND-Schaltung 54 in ein Signal mit einer Amplitude von VDDQ wandelt, eine Verzögerungsschaltung 56, die das Ausgangssignal der Pegelwandlerschaltung 55 um eine vorbestimmte Zeit T verzögert, eine NAND-Schaltung 57, die das Ausgangssignal der Verzögerungsschaltung 56 und das Ausgangssignal der Pegelwandlerschaltung 57 empfängt, einen P-Kanal-MOS-Transistor 58, der leitend geschaltet wird, wenn das Ausgangssignal der Pegelwandlerschaltung 55 auf dem L-Pegel ist und einen internen Knoten NC auf den Pegel der Ausgangsstromversorgungsschaltung VDDQ lädt, wenn er leitend ist, und N-Kanal-MOS-Transistoren 59 und 60, die in Reihe zwischen dem internen Knoten NC und einem Masseknoten geschaltet sind.
Das Ausgangssignal der NAND-Schaltung 57 wird an das Gate des MOS-Transistors 59 angelegt. Das Ausgangssignal der Pegelwandlerschaltung 55 wird an das Gate des MOS-Transistors 60 angelegt. Der MOS-Transistor 59 ist vorgesehen zum Abschwächen des elektrischen Drainfeldes des MOS-Transistors 60 zum Verhindern, daß die Elementeigenschaften durch die Erzeugung heißer Träger verschlechtert werden im Vergleich mit einem Fall, in dem nur der MOS-Transistor 60 vorgesehen ist. Wenn jedoch der Spannungspegel der Ausgangsstromversorgungsspannung VDDQ abgesenkt wird und es eine geringe Wahrscheinlichkeit gibt, daß ein hohes elektrisches Drainfeld in dem MOS-Transistor 60 erzeugt wird, kann der MOS-Transistor 49 weggelassen werden.
Die Ausgangsschaltung enthält auch eine Pegelwandlerschaltung 61, die den L-Pegel des Ausgangssignales der NAND-Schaltung 57 auf den Pegel der negativen Spannung VBB0 wandelt, einen Inverter 62, der das Ausgangssignal der Pegelwandlerschaltung 61 empfängt, und einen N-Kanal-MOS-Transistor 63, der leitend gemacht wird, wenn das Ausgangssignal des Inverters 62 auf dem H-Pegel ist, und der den internen Knoten NC auf den Pegel der negativen Spannung VBB0 treibt, wenn er leitend gemacht ist. Der interne Knoten NC ist mit dem Gate des Pull-up-P-Kanal- MOS-Transistors PQ verbunden, der in der Ausgangspufferschaltung 15 enthalten ist. Die Pegelwandlerschaltung 61 und der Inverter 62 empfangen jeweils die Ausgangsstromversorgungsspannung VDDQ als eine Betriebsstromversorgungsspannung. Die Konfiguration der Pegelwandlerschaltung 61 ist die gleiche wie die Konfiguration der in Fig. 3 gezeigten zweiten Pegelwandlerschaltung 21.
Fig. 11B ist ein Signalwellenformbild, das einen Betrieb der in Fig. 11A gezeigten Ausgangsschaltung für den Fall darstellt, in dem Daten auf dem H-Pegel ausgegeben werden. Der Betrieb der in Fig. 11A gezeigten Ausführungsschaltung für den Fall, daß H-Pegeldaten ausgegeben werden, wird nun unter Bezugnahme auf Fig. 11B beschrieben.
In einem Ruhezustand ist das Ausgangssignal der AND-Schaltung 54 auf dem L-Pegel, da das Ausgangsfreigabesignal OEM auf dem L-Pegel ist, und folglich ist das Ausgangssignal der Pegelwandlerschaltung 55 auf dem L-Pegel. In diesem Zustand ist der MOS-Transistor 60 nicht leitend, der MOS-Transistor 58 ist leitend, der interne Knoten NC ist auf den Pegel der Ausgangsstromversorgungsspannung VDDQ geladen, und der Pull-up-P-Kanal-MOS-Transistor PQ in der Ausgangspufferschaltung 15 ist in dem ausgeschalteten Zustand gehalten.
Zusätzlich ist das Ausgangssignal der NAND-Schaltung 57 auf dem H-Pegel, das Ausgangssignal des Inverters 62 ist auf dem L-Pegel des Pegels der negativen Spannung VBB0, und der MOS- Transistor 63 wird ausgeschaltet gehalten.
Wenn sowohl das Ausgangsfreigabesignal OEM als auch die internen Lesedaten RD den H-Pegel annehmen, nimmt das Ausgangssignal der AND-Schaltung 54 den H-Pegel oder den Pegel der peripheren Stromversorgungsspannung VDDP an, und das Ausgangssignal der Pegelwandlerschaltung 55 nimmt den Pegel der Ausgangsstromversorgungsspannung VDDQ folglich an. Der P-Kanal- MOS-Transistor 58 wird als Reaktion ausgeschaltet. Andererseits wird der N-Kanal-MOS-Transistor 60 eingeschaltet. In dem Ruhezustand ist das Ausgangssignal der Pegelwandlerschaltung 55 auf dem L-Pegel. Wenn somit das Ausgangssignal der Pegelwandlerschaltung 55 auf den Pegel der Ausgangsstromversorgungsspannung VDDQ steigt, steigt das Ausgangssignal der Verzögerungsschaltung 56 auf den Pegel der Ausgangsstromversorgungsspannung VDDQ, nachdem die Zeit T vergangen ist. Während der von der Verzögerungsschaltung 56 vorgesehenen Verzögerungszeit T ist daher das Ausgangssignal der NAND-Schaltung 57 auf dem H-Pegel, und der MOS-Transistor 49 wird folglich leitend gehalten.
Nachdem die von der Verzögerungsschaltung 56 vorgesehene Verzögerungszeit T vergangen ist, nimmt das Ausgangssignal der NAND-Schaltung 57 den L-Pegel an, und der MOS-Transistor 49wird ausgeschaltet. Während der von der Verzögerungsschaltung 56 vorgesehenen Verzögerungszeit T wird daher der interne Knoten NC auf den Pegel der Massespannung VSS (VSSQ) durch die MOS-Transistoren 59 und 60 getrieben. Wenn der Spannungspegel des internen Knotens NC abgesenkt wird, wird der MOS-Transistor PQ in der Ausgangspufferschaltung 15 eingeschaltet, und der Ausgangsknoten 15b wird hochgezogen.
Während sich das Ausgangssignal der NAND-Schaltung 57 auf dem H-Pegel befindet, ist das Ausgangssignal der Pegelwandlerschaltung 61 ebenfalls auf dem H-Pegel, und der MOS-Transistor 63 wird durch den Inverter 62 in dem ausgeschalteten Zustand gehalten.
Wenn das Ausgangssignal der NAND-Schaltung 57 den L-Pegel annimmt, nimmt das Ausgangssignal der Pegelwandlerschaltung 61 folglich den L-Pegel an, der MOS-Transistor 63 wird durch den Inverter 62 eingeschaltet, und der interne Knoten NC wird auf den Pegel der negativen Spannung VBB0 getrieben.
Als Resultat wird der in der Ausgangspufferschaltung 15 enthaltene Pull-up-P-Kanal-MOS-Transistor PQ auf einen tiefen EIN-(leitender)Zustand gesetzt zum Liefern eines größeren Betrages von Strom an den Ausgangsknoten 15b zum Hochziehen des Ausgangsknotens 15b auf den Pegel der Ausgangsstromversorgungsspannung VDDQ mit hoher Geschwindigkeit.
Wenn das Ausgangsfreigabesignal OEM den L-Pegel annimmt, nimmt das Ausgangssignal der AND-Schaltung 54 den L-Pegel an, und das Ausgangssignal der Pegelwandlerschaltung 55 nimmt wieder den L-Pegel an. Selbst wenn der MOS-Transistor 59 eingeschaltet ist, ist der MOS-Transistor 60 gemäß dem Ausgangssignal der Pegelwandlerschaltung 55 ausgeschaltet. Zusätzlich ist das Ausgangssignal des Inverters 62 auf dem L-Pegel, und der MOS- Transistor 63 ist ausgeschaltet. Als Resultat wird der interne Knoten NC wieder auf den Pegel der Ausgangsstromversorgungsspannung VDDQ durch den MOS-Transistor 58 aufgeladen.
Wie in Fig. 11A gezeigt ist, ist es möglich durch Aufbauen der Ausgangsschaltung derart, daß der interne Knoten NC zuerst auf den Massespannungspegel getrieben wird und dann auf einen negativen Spannungspegel getrieben wird, die Menge der Ladungen zu verringern, die von der Negativspannungserzeugerschaltung absorbiert werden, so daß der verbrauchte Strom in der Negativspannungserzeugerschaltung verringert wird im Vergleich mit einem Fall des Treibens des internen Knotens NC von dem Pegel der Ausgangsstromversorgungsspannung VDDQ auf den Pegel der negativen Spannung VBB0 in einem Schritt.
Weiterhin wird der Pull-up-P-Kanal-MOS-Transistor PQ in zwei Schritten getrieben. Während er leitend ist, lädt der P-Kanal- MOS-Transistor PQ zuerst den Ausgangsknoten 15b auf, wenn die Gate-Source-Spannung davon auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ ist, dann wird die Gate-Source-Spannung Vgs davon auf VDDQ - VBB0 gesetzt, und der Ausgangsknoten 15b wird mit hoher Geschwindigkeit mit einer großen Stromtreiberleistung geladen. Folglich ist es möglich, den Ausgangsknoten 15b auf den Pegel der Ausgangsstromversorgungsspannung VDDQ mit hoher Geschwindigkeit ohne Erzeugen eines Überschwingens an dem Ausgangsknoten 15b zu treiben.
Wie oben beschrieben wurde, wird gemäß der fünften Ausführungsform der vorliegenden Erfindung das Gatepotential des Pull-up-Transistors in der Ausgangspufferschaltung zuerst auf den Massespannungspegel und dann auf den negativen Spannungspegel getrieben, indem die negative Spannung von der Negativspannungserzeugerschaltung benutzt wird, wenn sie leitend gemacht ist. Daher braucht die Negativspannungserzeugerschaltung einfach nur den Knoten auf dem Massespannungspegel auf den negativen Spannungspegel zu treiben. Es ist daher möglich, den Stromverbrauch der Negativspannungserzeugerschaltung zu verringern.

Sechste Ausführungsform

Verschiedene Schnittstellen werden manchmal auf Halbleiterspeichervorrichtungen in einigen Fällen angewendet. Zum Beispiel gibt es Fälle, in denen als die Ausgangsstromversorgungsspannung VDDQ eine 1,8 V-Systemschnittstelle verwendet wird, und eine LVTTL-Schnittstelle verwendet wird. Wenn die LVTTL-Schnittstelle verwendet wird, ist die Ausgangsstromversorgungsspannung VDDQ nicht weniger als 2,5 V (2,5-3,3 V), was höher ist als die 1,8 V-Systemschnittstelle. In diesem Fall gibt es keine Notwendigkeit, das Gate eines Pull-up-P-Kanal- MOS-Transistors in eine Ausgangspufferschaltung auf einen negativen Spannungspegel zu treiben. Daher wird gemäß dem Spannungspegel dieser Ausgangsstromversorgungsspannung VDDQ der L- Pegel der Gatespannung des Pull-up-Transistors in der Ausgangspufferschaltung entweder auf einen negativen Spannungspegel oder einen Massespannungspegel gesetzt.
Fig. 12 ist ein schematisches Schaltbild, das eine Konfiguration eines Negativspannungserzeugerabschnittes der sechsten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 12 gezeigt ist, enthält ein Negativspannungserzeugerabschnitt einen Kontaktfleck 70 mit einem Spannungspegel, der selektiv gemäß dem Spannungspegel der Ausgangsstromversorgungsspannung VDDQ eingestellt wird, die zu verwenden ist, ein Verbindungselement 71, das zwischen dem Kontaktfleck 70 und einem Masseknoten geschaltet ist, einen Inverter 72, der die Spannung von dem Kontaktfleck 70 als ein Eingangssignal empfängt, einen P- Kanal-MOS-Transistor 73, der leitend gemacht wird, wenn das Ausgangssignal des Inverters 72 auf dem L-Pegel ist, zum Halten des Eingangs des Inverters 72 auf dem Pegel der externen Stromversorgungsspannung EXVDD, einen Inverter 74, der das Ausgangssignal des Inverters 72 empfängt, eine Pegelwandlerschaltung 75, die den Pegel des Ausgangssignales des Inverters 74 wandelt, einen N-Kanal-MOS-Transistor 76, der selektiv eine Negativspannungsübertragungsleitung 77 mit dem Masseknoten gemäß dem Ausgangssignal MLV der Pegelwandlerschaltung 75 verbindet, eine Negativspannungserzeugerschaltung 78, die selektiv gemäß dem Ausgangssignal der Pegelwandlerschaltung 75 aktiviert wird und eine Negativspannung VBB0 auf der Negativspannungsübertragungsleitung 77 erzeugt, wenn sie aktiviert ist, und einen P-Kanal-MOS-Transistor 79, der selektiv leitend gemäß einem Rücksetzsignal ZRST gemacht wird und den Eingang des Inverters 72 auf den Pegel der externen Stromversorgungsspannung EXVDD lädt, wenn er leitend ist. Die Negativspannung VBB0 auf der Negativspannungsübertragungsleitung 77 ist mit dem Negativspannungsknoten der Ausgangsschaltung gekoppelt, die in der vorhergehenden ersten bis fünften Ausführungsform gezeigt ist.
Die Pegelwandlerschaltung 75 empfängt die Spannung des Ausgangsknotens der Negativspannungserzeugerschaltung als eine Betriebsstromversorgungsspannung niedrigen Pegels davon.
Das Verbindungselement 71 ist zum Beispiel ein Sicherungselement/Schmelzelement, das unter Benutzung eines energiereichen Strahles wie ein Laser schmelzbar ist. Das Verbindungselement 71 wird selektiv durchtrennt/durchgeblasen in Abhängigkeit davon, ob die Schnittstelle dieser Halbleiterspeichervorrichtung die 1,8 V-Systemschnittstelle oder die LVTTL-Schnittstelle ist, die die Ausgangsstromversorgungsspannung VDDQ benutzt, die auf nicht weniger als 2,5 V gesetzt ist.
Wenn das System eingeschaltet oder zurückgesetzt wird, wird das Rücksetzsignal ZRST auf den L-Pegel während einer vorbestimmten Dauer gesetzt, und der Kontaktfleck 70 wird auf den Pegel der externen Stromversorgungsspannung EXVDD durch den Transistor 79 vorgeladen. Wenn das Verbindungselement 71 nicht durchtrennt ist, wird die Ladespannung des MOS-Transistors 79 durch das Verbindungselement 71 entladen, das Eingangssignal des Inverters 72 nimmt den L-Pegel an, der Inverter 72 gibt ein H-Pegelsignal aus, der P-Kanal-MOS-Transistor 73 wird ausgeschaltet, und die Spannung des Kontaktfleckes 70 wird auf dem Massespannungspegel durch das Verbindungselement 71 gehalten. In diesem Zustand ist das Ausgangssignal des Inverters 74 auf dem L-Pegel, das Ausgangssignal MLV der Negativspannungserzeugerschaltung 78 nimmt den L-Pegel an, und der MOS-Transistor 75 ist ausgeschaltet. Folglich ist die Negativspannungsübertragungsleitung 77 von dem Masseknoten getrennt.
Wenn das Ausgangssignal MLV der Pegelwandlerschaltung 75 auf dem L-Pegel ist, wird die Negativspannungserzeugerschaltung 78 aktiviert, sie erzeugt die Negativspannung VBB0 auf einem vorbestimmten Spannungspegel durch zum Beispiel die Ladungspumpentätigkeit und überträgt die Negativspannung VBB0, die so erzeugt ist, auf die Negativspannungsübertragungsleitung 77. Die durch die Negativspannungserzeugerschaltung 78 erzeugte Negativspannung VBB0 wird als die Betriebsstromversorgungsspannung niedrigen Pegels der Pegelwandlerschaltung 75 benutzt. Ein von der Pegelwandlerschaltung 75 ausgegebenes L- Pegelsignal ist ein Signal auf dem Pegel der Negativspannung VBB0 zum Sicherstellen, daß der MOS-Transistor 76ausgeschaltet bleibt und die von der Negativspannungserzeugerschaltung 78 erzeugte Negativspannung VBB0 wird zuverlässig zu der Ausgangsschaltung 4 übertragen.
Andererseits in dem Fall, in dem das Verbindungselement 71 durchtrennt ist, selbst wenn der Kontaktflecken 70 auf dem Pegel der externen Stromversorgungsspannung EXVDD während einer vorbestimmten Zeit gemäß dem Rücksetzsignal ZRST vorgeladen ist, nimmt das Ausgangssignal des Inverters 72 den L-Pegel an, der MOS-Transistor 73 wird eingeschaltet, das Eingangssignal des Inverters 72 nimmt den L-Pegel an, das Ausgangssignal des Inverters 72 nimmt den H-Pegel an, und der MOS-Transistor 73 wird ausgeschaltet gehalten. Das Ausgangssignal des Inverters 74 nimmt den H-Pegel an, das Ausgangssignal MLV der Pegelwandlerschaltung 75 nimmt den H-Pegel oder den Pegel der externen Stromversorgungsspannung EXVDD an, der MOS-Transistor 76 wird eingeschaltet, und die Negativspannungsübertragungsleitung 77 wird mit dem Masseknoten verbunden.
Wenn das Ausgangssignal der Pegelwandlerschaltung 75 auf dem H-Pegel ist, wird die Negativspannungserzeugertätigkeit der Negativspannungserzeugerschaltung 78 gestoppt. Die Betriebsstromversorgungsspannung der L-Pegelseite der Pegelwandlerschaltung 75 ist auf dem Pegel der Spannung auf der Negativspannungsübertragungsleitung 77, d. h. die Massepotentialpegel. Selbst wenn die Negativspannungserzeugertätigkeit der Negativspannungserzeugerschaltung 78 gestoppt ist, wird sichergestellt, daß die Stromversorgungsspannung der L-Pegelseite der Pegelwandlerschaltung 75 auf dem Massespannungspegel gehalten wird, und die Pegelwandlerschaltung 75 führt stabil eine Pegelwandlertätigkeit durch.
Als eine Konfiguration, bei der die Negativspannungerzeugungstätigkeit gestoppt wird, wenn das Ausgangssignal MLV der Pegelwandlerschaltung 75 auf dem H-Pegel ist, kann solch eine Konfiguration derart verwendet werden, daß für eine Oszillationsschaltung, die eine Ladungspumpentätigkeit aktiviert, oder eine NOR-Schaltung, die an einem ersten Eingang das Ausgangssignal MLV der Pegelwandlerschaltung 75 empfängt, Inverter einer geraden Zahl von Stufen in einer Ringform verbunden sind. Das Ausgangssignal des Inverters in der letzten Stufe wird an den zweiten Eingang der NOR-Schaltung angelegt.
Wenn zusätzlich die Negativspannungserzeugertätigkeit der Negativspannungserzeugerschaltung 78 gestoppt ist, wird der Ausgangsknoten der Negativspannungserzeugerschaltung 78 auf die Massespannung gemäß der Massespannung der Negativspannungsübertragungsleitung 77 gesetzt. In diesem Fall wird, wenn die Negativspannungserzeugertätigkeit gestoppt ist, die Negativspannungserzeugerschaltung 78 in einen Zustand hoher Ausgangsimpedanz gesetzt. Mit anderen Worten, ein Übertragungsgatter an der Ausgangsstufe kann fest in einen AUS-Zustand versetzt werden.
Wenn folglich das Verbindungselement 71 in einem durchtrennten Zustand ist, wird die Negativspannungserzeugertätigkeit der Negativspannungserzeugerschaltung 78 gestoppt, und Ausgangsdaten werden mit einer Treiberleistung hochgezogen, die für die LVTTL-Schnittstelle geeignet ist. Wenn andererseits das Verbindungselement 71 nicht durchtrennt ist, ist das Ausgangssignal MLV der Pegelwandlerschaltung 75 auf dem L-Pegel. Die Negativspannungserzeugerschaltung 78 ist tätig, und die Spannung der Negativspannungsübertragungsleitung 77 nimmt den Pegel der Negativspannung VBB0 an. Somit ist es möglich, selbst wenn die Ausgangsstromversorgungsspannung VDDQ in der 1,8 V- Systemschnittstelle niedrig ist, Ausgangsdaten mit hoher Geschwindigkeit zu erzeugen.
Die Beziehung zwischen dem durchtrennten/nichtdurchtrennten Verbindungselement und der Schnittstelle kann entgegengesetzt zu der sein, die oben beschrieben wurde. Zusätzlich kann die Negativspannungserzeugertätigkeit der Negativspannungserzeugerschaltung selektiv gemäß dem Vorhandensein/der Abwesenheit der Verbindung mit einem Kontaktfleck aktiviert werden.
Weiterhin kann eine Konfiguration, bei der die Negativspannungserzeugerschaltung 78 die Massespannung auf die Negativspannungsübertragungsleitung 77 überträgt, wenn sie inaktiviert ist, benutzt werden.
Wie oben beschrieben wurde, wird gemäß der sechsten Ausführungsform der Spannungspegel des Gates des Pull-up-Transistors in der Ausgangspufferschaltung gemäß dem Ausgangsstromversorgungsspannungspegel der zu benutzenden Schnittstelle eingestellt. Somit kann der Ausgangsknoten mit einer optimalen Treiberleistung gemäß einer zu benutzenden Betriebsumgebung zum stabilen Erzeugen von Ausgangsdaten mit hoher Geschwindigkeit getrieben werden.

Siebte Ausführungsform

Fig. 13 ist ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung einer siebten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Die in Fig. 13 gezeigte Ausgangsschaltung unterscheidet sich von der in Fig. 5 gezeigten Ausgangsschaltung in den folgenden Punkten. Bei der in Fig. 13 gezeigten Ausgangsschaltung ist eine Gatterschaltung 80, die ein Modusauswahlsignal MLV von der in Fig. 12 gezeigten Pegelwandlerschaltung 75 und das Ausgangssignal der NAND- Schaltung 10 empfängt, in einer Frontstufe der Verzögerungsschaltung 33 vorgesehen. Zusätzlich sind eine Gatterschaltung 81, die das Ausgangssignal der Verzögerungsschaltung 33 und das Ausgangssignal der NAND-Schaltung 10 empfängt, und ein N- Kanal-MOS-Transistor 82, der einen internen Knoten NA auf den Massespannungspegel gemäß dem Ausgangssignal der Gatterschaltung 81 treibt, anstelle der Gatterschaltung 35 und des P- Kanal-MOS-Transistors 36, die in Fig. 5 gezeigt sind, angeordnet. Die Gatterschaltung 81 gibt ein L-Pegelsignal aus, wenn das Ausgangssignal der Verzögerungsschaltung 33 auf dem L- Pegel ist oder das Ausgangssignal der NAND-Schaltung 10 auf dem H-Pegel ist.
Der Source- und Draindotierbereich des MOS-Transistors 82 sind asymmetrisch zueinander gebildet, die Source ist mit dem Masseknoten verbunden, und der Drain ist mit dem Knoten NA verbunden.
Die andere Konfiguration der in Fig. 13 gezeigten Ausgangsschaltung ist die gleiche wie jene der in Fig. 5 gezeigten Ausgangsschaltung. Entsprechende Komponenten sind mit den gleichen Bezugszeichen wie in Fig. 5 bezeichnet und werden nicht im einzelnen beschrieben.
Die Gatterschaltung 80 ist eine OR-Schaltung. Wenn das Modusauswahlsignal MLV auf dem H-Pegel ist, ist das Ausgangssignal der Gatterschaltung 80 auf dem H-Pegel fixiert, und das Ausgangssignal der Verzögerungsschaltung 33 ist folglich auf dem H-Pegel fixiert. Wenn das kapazitive Element 34 aus einem MOS- Kondensator aufgebaut ist, sind sowohl das Gate als auch die Source des kapazitiven Elementes 34 auf dem H-Pegel, kein Kanalbereich ist gebildet und keine MOS-Kapazität ist gebildet.
Da zusätzlich das Ausgangssignal der Verzögerungsschaltung 33 auf dem H-Pegel fixiert ist, führt das kapazitive Element 34 keinen Betrieb zum Extrahieren von Ladungen von dem Knoten NA durch.
Andererseits ist die Gatterschaltung 81 als Inverter tätig, und das Ausgangssignal der NAND-Schaltung 10 ist auf dem L- Pegel, die Gatterschaltung 81 gibt ein H-Pegelsignal zum Halten des MOS-Transistors 82 in dem leitenden Zustand zum Treiben des internen Knotens NA auf dem Massespannungspegel aus. Da in diesem Zustand das Ausgangssignal der Pegelwandlerschaltung 30 auf dem L-Pegel ist und das Ausgangssignal des Inverters 31 auf dem H-Pegel ist, ist der MOS-Transistor 32 ausgeschaltet. Da der Spannungspegel des Knotens NA gesenkt ist, ist der Pull-up-P-Kanal-MOS-Transistor PQ eingeschaltet. Wenn dieses Modusauswahlsignal MLV auf dem H-Pegel ist, ist ein LVTTL-Modus eingestellt, und die Ausgangsstromversorgungsspannung VDDQ ist auf einem Spannungspegel von nicht weniger als 2,5 V. Selbst wenn die Gatespannung des MOS-Transistors PQ auf dem Massespannungspegel ist, ist es möglich, den Ausgangsknoten mit einer ausreichend hohen Treiberleistung zu treiben.
Wenn andererseits das Modusauswahlsignal MLV auf dem L-Pegel ist, ist die Gatterschaltung 80 als Pufferschaltung tätig. Wie in Fig. 5 gezeigt ist, wenn das Ausgangssignal der NAND-Schaltung 10 auf dem L-Pegel ist, wird der interne Knoten NA auf den negativen Spannungspegel durch die kapazitive Kopplung (Ladungspumpentätigkeit) des kapazitiven Elementes 34 als Reaktion auf den Abfall des Ausgangssignales der Verzögerungsschaltung 33 getrieben.
Bis der Knoten NA auf den negativen Spannungspegel herabgetrieben ist, ist der MOS-Transistor 82 zum Treiben des Knotens NA auf den Massespannungspegel eingeschaltet. Selbst wenn der Knoten NA auf die negative Spannung getrieben wird und das Ausgangssignal der Gatterschaltung 81 auf dem L-Pegel ist, der der Massespannungspegel ist, ist die Source des MOS-Transistors 82 mit dem Masseknoten verbunden, die Gatespannung und die Sourcespannung des MOS-Transistors 82 sind einander gleich und der MOS-Transistor 82 wird ausgeschaltet gehalten. Als Resultat wird verhindert, daß ein Strom von dem Masseknoten in den Knoten NA zum Anheben des negativen Spannungspegels des Knotens NA fließt.
Daher ist es durch selektives Stoppen der Negativspannungserzeugertätigkeit gemäß dem Stromversorgungsspannungspotential der verwendeten Schnittstelle möglich, zuverlässig selektiv eine Erzeugung der Spannung gemäß dieser Schnittstelle in einer Anordnung zu aktivieren, die die Ladungsinjektionstätigkeit oder die Ladungspumpentätigkeit eines kapazitiven Elementes benutzt. Somit kann eine Treiberleistung gemäß dem Spannungspegel der Ausgangsstromversorgungsspannung für den Pull- up-Transistor der Ausgangsschaltung vorgesehen werden.
Wenn der Absolutwert des Spannungspegels der Negativspannung VBB0 kleiner als die Schwellenspannung des MOS-Transistors 82 ist, ist, selbst wenn eine negative Spannung auf dem Knoten NA erzeugt wird, die Gate-Source-Spannung des MOS-Transistors 82 niedriger als die Schwellenspannung davon, und der MOS-Transistor 82 ist ausgeschaltet. In diesem Fall ist es daher unnötig, fest den Source- und Drainbereich besonders zu bilden.

Modifikation

Fig. 14 ist ein schematisches Schaltbild, das eine Konfiguration einer Modifikation der siebten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Die in Fig. 14 gezeigte Ausgangsschaltung 4 unterscheidet sich in der Konfiguration von der in Fig. 7 gezeigten Ausgangsschaltung in den folgenden Punkten. Bei der in Fig. 14 gezeigten Ausgangsschaltung 4 wird das Ausgangssignal einer OR-Schaltung 83, die das Modusauswahlsignal MLV und das Ausgangssignal von der Pegelwandlerschaltung 40 empfängt, an das kapazitive Element 41 angelegt, und das Ausgangssignal der OR-Schaltung 83 wird ebenfalls an das Gate des Spannungshalte-MOS-Transistors PT angelegt. Weiterhin sind in der in Fig. 14 gezeigten Ausgangsschaltung 4 eine AND-Schaltung 84, die das Modusauswahlsignal MLV und das Ausgangssignal von der Inverterschaltung 42 empfängt, und ein N-Kanal-MOS-Transistor 86, der den internen Knoten NB mit dem Masseknoten gemäß dem Ausgangssignal der AND-Schaltung 84 verbindet, vorgesehen. Der MOS-Transistor 86 weist die Source und den Drain fest gebildet, unabhängig von dem Spannungspegel des Knotens MB auf, und die Source ist mit dem Masseknoten verbunden, und der Drain ist mit dem Knoten NB verbunden.
Die andere Konfiguration der in Fig. 14 gezeigten Ausgangsschaltung ist die gleiche wie jene der in Fig. 7 gezeigten Ausgangsschaltung. Entsprechende Komponenten sind mit den gleichen Bezugszeichen wie jene in Fig. 7 bezeichnet und werden nicht im einzelnen beschrieben.
Gemäß der Konfiguration der in Fig. 14 gezeigten Ausgangsschaltung wird, wenn das Modusauswahlsignal MLV auf dem H- Pegel ist, das Ausgangssignal der OR-Schaltung 83 auf dem H- Pegel fixiert. In einem Fall, in dem das kapazitive Element 41 aus einem MOS-Kondensator aufgebaut ist, wird kein Kanalbereich in dem kapazitiven Element 41 gebildet, und daher wirkt das kapazitive Element 41 nicht als Kapazität. Zusätzlich wird der MOS-Transistor PT ausgeschaltet gehalten. Andererseits ändert sich das Ausgangssignal der AND-Schaltung 84 gemäß dem Ausgangssignal der Inverterschaltung 42, und der MOS-Transistor 86 wird komplementär zu dem MOS-Transistor 43 eingeschaltet. In diesem Fall ändert sich der Spannungspegel des Knotens NB zwischen dem Massespannungspegel und dem Pegel der Ausgangsstromversorgungsspannung VDDQ.
Wenn das Modusauswahlsignal MLV auf dem L-Pegel ist, wirkt die OR-Schaltung 83 als Pufferschaltung und führt eine Ladungs- Pull-up-Tätigkeit (Hochziehtätigkeit) und eine Ausgangsknotenspannungshaltetätigkeit wie in dem Fall der in Fig. 7 gezeigten Ausgangsschaltung durch. Das Ausgangssignal der AND- Schaltung 84 ist auf dem L-Pegel fixiert, und der MOS- Transistor 86 wird in dem ausgeschalteten Zustand gehalten, da die Source des MOS-Transistors 86 mit dem Masseknoten verbunden ist. Indem ein Drainbereich D und ein Sourcebereich S des MOS-Transistors 86 fixiert werden, ist es möglich sicherzustellen, daß der MOS-Transistor 86 ausgeschaltet gehalten wird, selbst wenn der interne Knoten NB auf einen negativen Spannungspegel getrieben wird.
Da das kapazitive Element 41 den Knoten NB von dem Pegel der Ausgangsstromversorgungsspannung VDDQ auf den negativen Spannungspegel treiben muß, wird der Kapazitätswert des kapazitiven Elementes 41 ausreichend groß eingestellt. Indem ein MOS- Kondensator benutzt wird, ist es möglich, ein kapazitives Element mit einer kleinen Fläche und einem großen Kapazitätswert zu realisieren.
Bezüglich des Aufbaus des MOS-Transistors 86 ist zum Beispiel ein Substratbereich mit dem internen Knoten NB verbunden, der Wannenbereich davon ist von einer N-Wanne umgeben, die zum Beispiel auf die Ausgangsstromversorgungsspannung VDDQ vorgespannt ist zum Isolieren des Bereiches, der den MOS-Transistor 86 bildet, von den anderen Elementen. Wenn der Spannungspegel des internen Knotens NB auf den negativen Spannungspegel abgesenkt ist, nimmt dieser Substratbereich ebenfalls den negativen Spannungspegel an, und der Bereich zwischen der Source und dem Substratbereich wandelt sich in einen umgekehrt vorgespannten Zustand zum Verhindern der Erzeugung eines Leckstromes um. Bei dieser Konfiguration wird, selbst wenn das Gatepotential des MOS-Transistors 86 auf dem Massepotentialpegel ist, der Potentialpegel des Substratbereiches auf den negativen Spannungspegel gesenkt, und eine Schwellenspannung wird größer durch einen Substratvorspannungseffekt, wodurch ein tieferer AUS-(nichtleitender)Zustand erzielt wird. Zusätzlich werden durch Fixieren dieses Sourcebereiches der Sourcebereich und der Drainbereich asymmetrisch zueinander gebildet, und die Dotierkonzentration des Sourcebereiches wird zum Beispiel abgesenkt zum Ermöglichen einer Verarmungsschicht, daß sie sich breiter als der Drainbereich verbreitet.
Alternativ kann bei der in Fig. 13 und 14 gezeigten Ausgangsschaltung der Spannungspegel des Knotens, der das Modusauswahlsignal MLV empfängt, auf den H-Pegel oder den L-Pegel fixiert sein gemäß der Schnittstelle mittels einer Metallmaskenverbindungsleitung anstelle der Benutzung des Modusauswahlsignales MLV.
Wie oben beschrieben wurde, wird gemäß der siebten Ausführungsform der vorliegenden Erfindung die Negativspannungserzeugertätigkeit selektiv gemäß dem Stromversorgungsspannungspegel der zu benutzenden Schnittstelle gestoppt. Selbst wenn eine negative Spannung unter Benutzung der Ladungsinjektionstätigkeit des kapazitiven Elementes erzeugt wird, ist es möglich, zuverlässig die Negativspannungserzeugertätigkeit zu stoppen ohne Ausüben eines nachteilhaften Einflusses auf die Konfiguration der Negativspannungserzeugung. Als Resultat ist es möglich, Ausgangsdaten mit einer optimalen Treiberleistung gemäß dem Stromversorgungspegel der Schnittstelle zu erzeugen

Achte Ausführungsform

Fig. 15 ist ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung einer achten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in Fig. 15 gezeigt ist, ist ein N-Kanal-MOS-Transistor 90 parallel zu dem P-Kanal-MOS-Transistor PQ angeordnet zum Hochziehen des Ausgangsknotens 15b in der Ausgangspufferschaltung 15. Bei dem N-Kanal-MOS-Transistor 90 sind der Substratbereich und ein Steuergate auf den gleichen Spannungspegel gesetzt. Durch Setzen der Spannungspegel des Gate und des Substratbereiches des N-Kanal- MOS-Transistors 90 gleich zueinander, ist es möglich, einen Substratvorspannungseffekt zu beseitigen, den MOS-Transistor 90 in einen EIN-Zustand mit hoher Geschwindigkeit zu treiben und die Stromtreiberfähigkeit des N-Kanal-MOS-Transistors 90 zu vergrößern.
Zum Treiben des MOS-Transistors 90 sind eine Pegelwandlerschaltung 92, die die Amplitude des Ausgangssignales der NAND- Schaltung 10 in die Amplitude eines Signales auf dem Pegel des Ausgangsstromversorgungsspannung VDDQ wandelt, und ein Inverter 94, der das Ausgangssignal der Pegelwandlerschaltung 92 invertiert, vorgesehen. Das Ausgangssignal der Pegelwandlerschaltung 92 wird an das Gate des Pull-up-P-Kanal-MOS-Transistors PQ angelegt, und das Ausgangssignal des Inverters 94 wird an das Substrat und das Steuergate des N-Kanal-MOS-Transistors 90 angelegt. Der Inverter 24 empfängt die Ausgangsstromversorgungsspannung VDDQ als eine Betriebsstromversorgungsspannung.
Der Schaltungsabschnitt zum Treiben des Pull-down-N-Kanal-MOS- Transistors NQ in der Ausgangspufferschaltung 15 ist der gleiche in der Konfiguration wie die in Fig. 2 gezeigte. Entsprechende Komponenten sind mit dem gleichen Bezugszeichen wie jene in Fig. 2 bezeichnet und werden nicht im einzelnen beschrieben.
Bei der Hochziehtätigkeit der Ausgangspufferschaltung 15 ist das Ausgangssignal der NAND-Schaltung 10 auf dem L-Pegel, und das Ausgangssignal der Gatterschaltung 11 ist auf dem H-Pegel. Daher nimmt das Ausgangssignal der Pegelwandlerschaltung 92 den L-Pegel an, und das Ausgangssignal der Pegelwandlerschaltung 13 nimmt den H-Pegel an, wodurch der MOS-Transistor PQ eingeschaltet wird und der MOS-Transistor NQ wird durch den Inverter 14 ausgeschaltet. Zu dieser Zeit ist das Ausgangssignal des Inverters 94 auf dem H-Pegel oder dem Pegel der Ausgangsstromversorgungsspannung VDDQ, und der MOS-Transistor 90 ist eingeschaltet. Daher wird der Ausgangsknoten 15b durch die MOS-Transistoren PQ und 90 getrieben. Selbst wenn die Ausgangsstromversorgungsspannung VDDQ auf dem Spannungspegel von z. B. 1,8 V ist, kann der Transistor 90 für eine Stromtreiberleistung kompensieren, und der Ausgangsknoten 15b kann auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ mit hoher Geschwindigkeit getrieben werden.
Es sei angemerkt, daß durch Einstellen der Spannungspegel des Substrates und des Steuergates des MOS-Transistors 90 gleich zueinander die Stromtreiberfähigkeit des MOS-Transistors 90 im Vergleich mit einem Fall des Fixierens des Substrates auf den Massespannungspegel verbessert werden kann, wie unten beschrieben wird.
Fig. 16 ist ein schematisches Bild der Querschnittsstruktur des in Fig. 15 gezeigten N-Kanal-MOS-Transistors 90. Wie in Fig. 16 gezeigt ist, ist der MOS-Transistor 90 in einer P- Wanne 102 gebildet, die an dem oberen Abschnitt einer N-Wanne 101 gebildet ist, die auf die Ausgangsstromversorgungsspannung VDDQ vorgespannt ist. Die N-Wanne 101 ist auf einem P-Substrat (Halbleitersubstrat) 100 gebildet, das auf den Pegel der Massespannung VSS vorgespannt ist.
Der MOS-Transistor 90 enthält N-Dotierbereiche 103 und 104, die auf der Oberfläche der P-Wanne 102 voneinander beabstandet gebildet sind, und eine Gateelektrode 105, die über der P- Wanne 102 zwischen den Dotierbereichen 103 und 104 gebildet ist, wobei ein nicht gezeigter Gateisolationsfilm daruntergelegt ist. Die P-Wanne 102 ist mit einem Knoten 15e durch einen P-Dotierbereich 106 verbunden, und die Gateelektrode 105 ist ebenfalls mit dem Knoten 15e verbunden. Ein Ausgangssignal von dem Inverter 94 wird zu dem Knoten 15e übertragen. Der Dotierbereich 103 empfängt die Ausgangsstromversorgungsspannung VDDQ durch einen Stromversorgungsknoten 15d. Der Dotierbereich 104 ist mit dem Ausgangsknoten 15b verbunden.
Wenn die Spannung des Knotens 15e auf dem Massespannungspegel ist, ist die P-Wanne 102 auf den Massespannungspegel durch den Dotierbereich 106 vorgespannt. In diesem Zustand wird der Ausgangsknoten 15b auf den Massespannungspegel durch den Pull- down-N-Kanal-MOS-Transistor NQ entladen. Obwohl die P-Wanne 102 im Spannungspegel gleich dem Dotierbereich 104 ist, werden der PN-Übergang zwischen der P-Wanne 102 und der Dotierbereich in einem nichtleitenden Zustand aufgrund der eingebauten Spannung dieses PN-Überganges gehalten.
Wenn zusätzlich der Ausgangsknoten 15b in einem Zustand hoher Impedanz in einem Ruhezustand ist, wird der Ausgangsknoten 15b auf einen Busabschlußspannungspegel durch einen Abschlußwiderstand eines externen Busses gesetzt, mit dem der Ausgangsknoten 15b verbunden ist. Diese Abschlußspannung ist höher als eine Massespannung. Selbst in dem Ruhezustand wird der PN-Übergang zwischen dem Dotierbereich 104 und der P-Wanne 102 nichtleitend gehalten.
Wenn das Ausgangssignal des Inverters 94 auf den Pegel der Ausgangsstromversorgungsspannung VDDQ steigt, wird die P-Wanne 102 zu dem Pegel der Ausgangsstromversorgungsspannung VDDQ durch den Dotierbereich 105 aufgeladen. In diesem Zustand steigt die Spannung der Gateelektrode 105 auf den Pegel der Ausgangsstromversorgungsspannung VDDQ, ein Kanal wird zwischen den Dotierbereichen 103 und 104 gebildet, und ein Strom wird zu dem Ausgangsknoten 15b von dem Stromversorgungsknoten 15d durch diesen Kanalbereich geliefert. Zusätzlich wird, da die P-Wanne 102 auf den Pegel der Ausgangsstromversorgungsspannung VDDQ vorgespannt ist, ein parasitärer NPN-Bipolartransistor 110, der durch die N-Wanne 101, die P-Wanne 102 und den Dotierbereich 104 gebildet ist, einschaltet, und ein Strom I wird zu dem Ausgangsknoten 15b von der N-Wanne 101 durch den Dotierbereich 104 geliefert. Folglich kann durch Liefern des Stromes durch den N-Kanal-MOS-Transistor 90 durch den Kanalbereich und Injektion eines Stromes durch den parasitären Bipolartransistor der Spannungspegel des Ausgangsknotens 15b mit hoher Geschwindigkeit angehoben werden.
Da in diesem Fall die P-Wanne 102 auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ vorgespannt ist, wird die P- Wanne 102 schließlich gleich in dem Spannungspegel zu dem Dotierbereich 104, und die Spannungspegel des Substrates und der Source des MOS-Transistors 90 werden zueinander gleich. Es ist daher möglich, eine Schwellenspannung abzusenken zum Vergrößern der Stromtreiberleistung des N-Kanal-MOS-Transistors ohne einen Substrateffekt, wodurch der Spannungspegel des Ausgangsknotens 15b mit hoher Geschwindigkeit angehoben wird.
Die N-Wanne 101 kann speziell für den MOS-Transistor 90 gebildet sein. Zusätzlich kann die N-Wanne 101 für N-Kanal-MOS- Transistoren, die in dem Inverter 94 und der Pegelwandlerschaltung 92 enthalten sind, die in Fig. 15 gezeigt sind, gemeinsam vorgesehen sein. In diesem Fall ist es jedoch notwendig, die P-Wanne 102 für jeden N-Kanal-MOS-Transistor vorzusehen.
Wie oben beschrieben wurde, ist gemäß der achten Ausführungsform der vorliegenden Erfindung der N-Kanal-MOS-Transistor parallel zu dem Pull-up-P-Kanal-MOS-Transistor in der Ausgangspufferschaltung vorgesehen, und das Gate und das Substrat des N-Kanal-MOS-Transistors sind auf dem gleichen Spannungspegel fixiert. Es ist daher möglich, die Schwellenspannung des N-Kanal-MOS-Transistors zu verringern, und selbst wenn die Ausgangsstromversorgungsspannung VDDQ niedrig ist, kann der Ausgangsknoten 15b mit einer großen Stromtreiberleistung mit hoher Geschwindigkeit geladen werden.
Weiter ist der P-Wannenbereich, der das Substrat des unterstützenden N-Kanal-MOS-Transistors bildet, in der N-Wanne gebildet, die auf dem Pegel der Ausgangsstromversorgungsspannung vorgespannt ist. Daher kann, während der Pull-up-N-Kanal-MOS- Transistor leitend ist, der laterale parasitäre Bipolartransistor leitend gehalten werden zum Liefern eines Stromes von der N-Wanne zu dem Ausgangsknoten zum Anheben des Ausgangssignales mit hoher Geschwindigkeit.

Neunte Ausführungsform

Fig. 17 ist ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung einer neunten Ausführungsform gemäß der vorliegenden Erfindung zeigt. In der in Fig. 17 gezeigten Ausgangsschaltung sind eine AND-Schaltung 115, die die internen Lesedaten RD und das Ausgangsfreigabesignal OEM empfängt, die Pegelwandlerschaltung 92, die den Pegel des Ausgangssignales der AND-Schaltung 115 und eine Pull-up-Treiberschaltung 120, die den Pull-up-P-Kanal-MOS-Transistor PQ in der Ausgangspufferschaltung 15 gemäß dem Ausgangssignal der Pegelwandlerschaltung 92 treibt, vorgesehen.
Die AND-Schaltung 115 empfängt die periphere Stromversorgungsspannung VDDP als eine Betriebsstromversorgungsspannung. Die Pegelwandlerschaltung 92 wandelt ein Signal mit einer Amplitude von VDDP von der AND-Schaltung 115 in ein Signal mit einer Amplitude von VDDQ, während der Logikpegel davon aufrechterhalten bleibt.
Die Pull-up-Treiberschaltung 120 enthält einen P-Kanal-MOS- Transistor 120a, der zwischen einen Ausgangsstromversorgungsknoten und einen internen Knoten G geschaltet ist und dessen Gate das Ausgangssignal der Pegelwandlerschaltung 92 empfängt, und N-Kanal-MOS-Transistoren 120b und 120c, die in Reihe zwischen den internen Knoten G und einen Masseknoten geschaltet sind. Der interne Knoten G ist mit dem Gate des Pull-up-P- Kanal-MOS-Transistors PQ in der Ausgangspufferschaltung 115 verbunden.
Das Gate des N-Kanal-MOS-Transistors 120b empfängt die externe Stromversorgungsspannung EXVDD, und das Gate des N-Kanal-MOS- Transistors 120c empfängt das Ausgangssignal der Pegelwandlerschaltung 92.
Die Ausgangsstromversorgungsspannung VDDQ beträgt 1,8 V oder nicht weniger als 2,5 V in Abhängigkeit einer Eingangs/Ausgangsschnittstelle davon. Die externe Stromversorgungsspannung EXVDD ist auf 2,5 V unabhängig von der zu benutzenden Schnittstelle fixiert. Der N-Kanal-MOS-Transistor 120b ist zum Verhindern vorgesehen, daß das elektrische Drainfeld des N-Kanal- MOS-Transistors 120c zunimmt zum Erzeugen von heißen Trägern, wenn der interne Knoten G auf den Pegel der Ausgangsstromversorgungsspannung VDDQ geladen wird. Das heißt, die MOS-Transistoren 120b und 120c teilen die Drain-Source-Spannung der entsprechenden Transistoren gemäß einem Kanalwiderstand zum Verringern des elektrischen Drainfeldes.
Wenn die Ausgangsstromversorgungsspannung VDDQ an das Gate des MOS-Transistors 120b im Falle der 1,8 V-Systemschnittstelle angelegt wird, ist die Gatespannung des N-Kanal-MOS-Transistors 120b niedrig, und die Stromtreiberleistung des MOS-Transistors 120b ist niedrig. Folglich kann der interne Knoten G nicht auf dem Pegel der Massespannung VSSQ mit hoher Geschwindigkeit getrieben werden. Daher wird die externe Stromversorgungsspannung EXVDD an das Gate des MOS-Transistors 120b angelegt zum Erhöhen der Stromtreiberleistung des MOS-Transistors 120b zum Entladen des internen Knotens G auf den Pegel der Massespannung VSSQ mit hoher Geschwindigkeit, zum Treiben des Pull-up- MOS-Transistors PQ in einen leitenden Zustand mit hoher Geschwindigkeit.
Selbst wenn die Ausgangsstromversorgungsspannung VDDQ niedrig ist, wird das Gate des Pull-up-P-Kanal-MOS-Transistors PQ auf den Massespannungspegel mit hoher Geschwindigkeit entladen, der P-Kanal-MOS-Transistor PQ wird mit hoher Geschwindigkeit zum Einschalten getrieben, und folglich wird der Ausgangsknoten 15b mit hoher Geschwindigkeit hochgezogen.
Die Gatespannung des MOS-Transistors 120b kann selektiv auf die externe Stromversorgungsspannung EXVDD oder die Ausgangsstromversorgungsspannung VDDQ gemäß der zu benutzenden Schnittstelle gesetzt werden. Speziell, die Gatespannung des MOS-Transistors 120b kann unter Benutzung des Modusauswahlsignales MLV (siehe die sechste Ausführungsform) eingestellt werden. Weiter kann mittels einer Metallmaskenverbindungsleitung die Gatespannung des MOS-Transistors 120b eingestellt werden.
Durch Benutzung der Pull-up-Treiberschaltung 120 ist es möglich, das Gate des Pull-up-P-Kanal-MOS-Transistors PQ auf den Massespannungspegel mit hoher Geschwindigkeit zu treiben und den Pull-up-P-Kanal-MOS-Transistor PQ in einen leitenden Zustand mit hoher Geschwindigkeit zu treiben, selbst wenn die Ausgangstreiberleistung der Pegelwandlerschaltung 22 niedrig ist.
Wie oben beschrieben wurde, ist gemäß der neunten Ausführungsform der vorliegenden Erfindung die Gatespannung des Feldes, das der MOS-Transistor in der Pull-up-Transistortreiberschaltung abschwächt, auf die externe Stromversorgungsspannung gesetzt. Selbst wenn daher eine Stromversorgungsspannung niedrig ist, ist es möglich, den Pull-up-P-Kanal-MOS-Transistor PQ mit hoher Geschwindigkeit zum Anheben des Ausgangssignales mit hoher Geschwindigkeit einzuschalten.
In der neunten Ausführungsform ist die Konfiguration des Schaltungsabschnittes, die den Pull-down-MOS-Transistor NQ treibt, die gleiche wie die bei der ersten Ausführungsform. Die Konfiguration des Schaltungsabschnittes in einer anderen Ausführungsform kann jedoch benutzt werden.

Zehnte Ausführungsform

Fig. 18 ist ein Blockschaltbild, das eine Konfiguration eines Hauptabschnittes einer Ausgangsschaltung einer zehnten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in Fig. 18 gezeigt ist, sind zwei Pull-up-P-Kanal-MOS-Transistoren PQ1 und PQ2 und zwei Pull-down-N-Kanal-MOS-Transistoren NQ1 und NQ2 in der Ausgangspufferschaltung 15 vorgesehen. Die Ausgangsknotentreiberfähigkeit der Ausgangspufferschaltung 15 wird gemäß eines Betriebsmodusbefehlssignales SLOW eingestellt. Wenn die Betriebsfrequenz hoch ist oder die Ausgangslast hoch ist, werden alle MOS-Transistoren PQ1, PQ2, NQ1 und NQ2 freigegeben. Wenn die Betriebsfrequenz niedrig ist oder die Ausgangslast gering ist und es nicht notwendig ist, den Ausgangsknoten 15b mit hoher Geschwindigkeit zu treiben, werden die MOS-Transistoren PQ1 und NQ1 benutzt.
Zum Einstellen der Stromtreiberfähigkeit der Ausgangspufferschaltung 15 sind Inverter 134 und 136, von denen jedes das Betriebsmodusbefehlssignal SLOW empfängt, das in einem nichtgezeigten Modusregister gespeichert ist, vorgesehen. Der Inverter 134 empfängt die Ausgangsstromversorgungsspannung VDDQ als eine Betriebsstromversorgungsspannung, und der Inverter 136 empfängt die externe Stromversorgungsspannung EXVDD als eine Betriebsstromversorgungsspannung.
Eine Pull-up-Treiberschaltung 130 ist zum Hochziehen der P- Kanal-MOS-Transistoren PQ1 und PQ2 vorgesehen, und eine Pull- down-Treiberschaltung 132 ist zum Herabziehen der N-Kanal-MOS- Transistoren NQ1 und NQ2 vorgesehen. Die Pull-up-Treiberschaltung 130 enthält eine erste Treiberschaltung 130a, die den Pull-up-MOS-Transistor PQ1 gemäß dem Ausgangssignal der in Fig. 18 gezeigten Pegelwandlerschaltung 92 treibt, und eine zweite Treiberschaltung 130b, die selektiv gemäß dem Betriebsmodusbefehlssignal SLOW aktiviert und den Pull-up-MOS-Transistor PQ2 gemäß dem Ausgangssignal der Pegelwandlerschaltung 92 treibt, wenn er aktiviert ist.
Die erste Treiberschaltung 130a enthält einen P-Kanal-MOS- Transistor PT1, der zwischen einen Ausgangsstromversorgungsknoten und einen internen Knoten GP1 geschaltet ist, und dessen Gate ein Ausgangssignal der Pegelwandlerschaltung 92 empfängt, und N-Kanal-MOS-Transistoren NT1 und NT2, die in Reihe zwischen den internen Knoten GP1 und einen Masseknoten (VSSQ- Knoten) geschaltet sind. Die externe Stromversorgungsspannung EXVDD wird an das Gate des N-Kanal-MOS-Transistors NT1 wie in dem Fall des MOS-Transistors 120b in der vorhergehenden neunten Ausführungsform angelegt. Das Ausgangssignal der in Fig. 17 gezeigten Pegelwandlerschaltung 92 wird an das Gate des MOS-Transistors NT2 angelegt. Der MOS-Transistor NT1 ist zum Abschwächen eines elektrischen Drainfeldes vorgesehen.
Die zweite Treiberschaltung 130b enthält einen P-Kanal-MOS- Transistor PT2, der zwischen dem Ausgangsstromversorgungsknoten und einem internen Knoten GP2 geschaltet ist und dessen Gate das Ausgangssignal der Pegelwandlerschaltung 92 empfängt, einen P-Kanal-MOS-Transistor PT3, der zwischen den Ausgangsstromversorgungsknoten und den internen Knoten GP2 geschaltet ist und dessen Gate das Ausgangssignal von einem Inverter 134 empfängt, und N-Kanal-MOS-Transistoren NT3 und NT4, die in Reihe zwischen den internen Knoten GP2 und den Masseknoten (VSSQ-Knoten) geschaltet sind. Das Ausgangssignal des Inverters 136 wird an das Gate des MOS-Transistors NT3 angelegt, und das Ausgangssignal der Pegelwandlerschaltung 92 wird an das Gate des MOS-Transistors NT4 angelegt.
Die Pull-down-Treiberschaltung 132 enthält einen ersten Pull- down-Treiber 132a, der den Pull-down-MOS-Transistor NQ1 gemäß dem Ausgangssignal der in Fig. 17 gezeigten Pegelwandlerschaltung 13 treibt, und einen zweiten Pull-down-Treiber 132b, der selektiv gemäß dem Betriebsmodusbefehlssignal SLOW aktiviert wird und den Pull-down-MOS-Transistor NQ2 gemäß dem Ausgangssignal der Pegelwandlerschaltung 13 treibt, wenn er aktiviert ist.
Der erste Pull-down-Treiber 132a enthält einen P-Kanal-MOS- Transistor PT4, der zwischen einen externen Stromversorgungsknoten und einen internen Knoten GN1 geschaltet ist und dessen Gate das Ausgangssignal der Pegelwandlerschaltung 13 empfängt, und N-Kanal-MOS-Transistoren NT5 und NT6, die in Reihe zwischen den internen Knoten GN1 und den Masseknoten (VSSQ-Knoten) geschaltet sind. Die externe Stromversorgungsspannung EXVDD wird an das Gate des MOS-Transistors NT5 angelegt, und das Ausgangssignal der Pegelwandlerschaltung 13 wird an das Gate des MOS-Transistors NT6 angelegt.
Der zweite Pull-down-Treiber 132b enthält P-Kanal-MOS-Transistoren PT5 und PT6, die in Reihe zwischen den externen Stromversorgungsknoten und einen internen Knoten GN2 geschaltet sind, einen N-Kanal-MOS-Transistor NT7, der zwischen dem internen Knoten GN1 und den Masseknoten geschaltet ist und dessen Gate das Ausgangssignal der Pegelwandlerschaltung 13 empfängt, und einen N-Kanal-MOS-Transistor NT8, der zwischen den internen Knoten GN2 und den Masseknoten geschaltet ist und dessen Gate des Betriebsmodusbefehlssignal SLOW empfängt.
Das Ausgangssignal der Pegelwandlerschaltung 13 wird an das Gate des MOS-Transistors PT5 angelegt, und das Betriebsmodusbefehlssignal SLOW wird an das Gate des MOS-Transistors PT6 angelegt.
Wenn das Betriebsmodusbefehlssignal SLOW auf dem L-Pegel ist, sind die Ausgangssignale von den beiden Invertern 134 und 136 auf dem H-Pegel. In diesem Zustand empfängt der MOS-Transistor PT3 an seinem Gate ein Signal auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ und wird in der zweiten Treiberschaltung 130b ausgeschaltet. Andererseits empfängt der MOS-Transistor NT3 an dem Gate davon ein Signal des Pegels der externen Stromversorgungsspannung EXVDD und wird eingeschaltet. Daher treiben die erste und die zweite Treiberschaltung 30a und 30b die MOS-Transistoren PQ1 und PQ2 gemäß dem Ausgangssignal der Pegelwandlerschaltung 92. Der MOS-Transistor NT3 empfängt an dem Gate davon die externe Stromversorgungsspannung EXVDD und ist ausreichend niedrig in dem EIN-Widerstand wie in dem Fall der vorhergehenden neunten Ausführungsform und kann das Gate des MOS-Transistors PQ2 auf den Massespannungspegel mit hoher Geschwindigkeit treiben.
Zusätzlich wird in der Pull-down-Treiberschaltung 132 der MOS- Transistor PT6 eingeschaltet, und der MOS-Transistor NT8 wird ausgeschaltet. Daher sind der erste und der zweite Pull-down- Treiber 132a und 132b gemäß dem Ausgangssignal der Pegelwandlerschaltung 13, die zum Beispiel in Fig. 13 gezeigt ist, tätig und können den MOS-Transistor NQ1 bzw. NQ2 treiben. Wenn das Betriebsmodusbefehlssignal SLOW auf dem L-Pegel ist, wird der Ausgangsknoten 15b durch die zwei MOS-Transistoren PQ1 und PQ2 hochgezogen oder durch die zwei N-Kanal-MOS-Transistoren NQ1 und NQ2 heruntergezogen, jeweils gemäß den internen Lesedaten.
Wenn andererseits das Betriebsmodusbefehlssignal SLOW auf den H-Pegel gesetzt ist, gehen die Ausgangssignale der Inverter 134 und 136 auf den L-Pegel. In der zweiten Treiberschaltung 130b wird der P-Kanal-MOS-Transistor PT3 eingeschaltet, und der MOS-Transistor NT3 wird ausgeschaltet. Daher ist der interne Knoten GP2 auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ fixiert, und der MOS-Transistor PQ2 der Ausgangspufferschaltung 15 ist in einem AUS-Zustand fixiert. Als Resultat wird der MOS-Transistor PQ1 gemäß dem Ausgangssignal der ersten Treiberschaltung 130a getrieben, und der Ausgangsknoten 15b wird durch den einen MOS-Transistor PQ1 hochgezogen.
In der Pull-down-Treiberschaltung 132 wird der MOS-Transistor PT6 ausgeschaltet, der MOS-Transistor NT8 wird eingeschaltet, und der interne Knoten GN2 wird auf den Massespannungspegel fixiert. Daher ist der MOS-Transistor NQ2 immer ausgeschaltet, und der Ausgangsknoten 15b wird durch den einen MOS-Transistor NQ1 heruntergezogen.
Selbst mit einer Konfiguration, bei der die Treiberfähigkeit der Ausgangspufferschaltung 15 sich gemäß des Betriebsmodusbefehlssignales SLOW ändert, ist es möglich durch Vorsehen des Inverters 134, der die Ausgangsstromversorgungsspannung VDDQ als eine Betriebsstromversorgungsspannung empfängt, und den Inverter 136, der die externe Stromversorgungsspannung EXVDD als eine Betriebsstromversorgungsspannung getrennt empfängt, und durch Anlegen des Betriebsmodusbefehlssignales SLOW auf dem Pegel der externen Stromversorgungsspannung EXVDD an den MOS-Transistor NT3 zum Abschwächen des hohen elektrischen Drainfeldes des MOS-Transistors NT4 in der zweiten Treiberschaltung 130b, die Leitung des feldabschwächenden MOS-Transistors NT3 ausreichend hoch zu setzen und den internen Knoten GP2 auf den Massespannungspegel mit hoher Geschwindigkeit zu treiben, selbst wenn die Ausgangsstromversorgungsspannung VDDQ niedrig ist.
Wenn der Spannungspegel des Betriebsmodusbefehlssignales SLOW, das an die Inverter 134 und 136 angelegt ist, der periphere Stromversorgungsspannungspegel ist, kann die Schwellenspannung der Eingangslogik eines jeden Inverters 134, 136 gemäß dem Pegel der peripheren Stromversorgungsspannung VDD eingestellt werden. Das Einstellen dieser Schwellenspannung der Eingangslogik kann erzielt werden durch Einstellen der Größe der MOS- Transistoren, die jeweils den Inverter darstellen (Einstellen des Größenverhältnisses).
Zusätzlich, wenn das Betriebsmodusbefehlssignal SLOW gemeinsam als das Betriebsmodusbefehlssignal benutzt wird, das an die Pull-down-Treiberschaltung 132 angelegt wird, wird das Betriebsmodusbefehlssignal SLOW in ein Signal auf dem Pegel der externen Stromversorgungsspannung EXVDD gebildet.
Weiterhin kann jeder Inverter 134 und 136 eine Pegelwandlerfunktion aufweisen. In diesem Fall können die Inverter 134 und 136 individuell den Pegel des Betriebsmodusbefehlssignales SLOW wandeln, das eine Amplitude des Pegels der peripheren Stromversorgungsspannung aufweist.
Bei der Pull-down-Treiberschaltung 132 wird der H-Pegel des Betriebsmodusbefehlssignales SLOW, das an das Gate des P-Kanal-MOS-Transistors PT6 angelegt wird, auf den Pegel der externen Stromversorgungsspannung EXVDD gesetzt. Das Betriebsmodusbefehlssignal SLOW, das an den N-Kanal-MOS-Transistor NT8 angelegt wird, kann auf dem Pegel der peripheren Stromversorgungsspannung, dem Pegel der Ausgangsstromversorgungsspannung oder dem Pegel der externen Stromversorgungsspannung sein.
Wie bereits oben beschrieben wurde, wird dieses Betriebsmodusbefehlssignal SLOW in einer nichtgezeigten Registerschaltung gemäß eines Modusregistersetzbefehles gespeichert.
Wie oben beschrieben wurde, selbst wenn die Ausgangsknotentreiberfähigkeit gemäß einem Betriebsmodus geändert wird, sind die Schaltungen getrennt zum Einstellen des H-Pegels dieses Betriebsmodusbefehlssignales auf die Ausgangsstromversorgungsspannung bzw. die externe Stromversorgungsspannung vorgesehen, und die externe Stromversorgungsspannung wird an das Gate des feldabschwächenden MOS-Transistors angelegt zum Treiben des Pull-up-MOS-Transistors. Somit ist es möglich, selbst wenn die Ausgangsstromversorgungsspannung geändert wird, den Pull-up- Transistor auf einer hohen Geschwindigkeit in einer hohen Anstiegsrate zum Hochziehen des Ausgangssignales mit hoher Geschwindigkeit zu schalten.

Elfte Ausführungsform

Fig. 19 ist ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung einer elften Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in Fig. 19 gezeigt ist, sind zwei P-Kanal-MOS-Transistoren PQ3 und PQ4 und ein N- Kanal-MOS-Transistor NQP vorgesehen zum Hochziehen des Ausgangsknotens 15b in der Ausgangspufferschaltung 15. Zusätzlich sind zwei N-Kanal-MOS-Transistoren NQ3 und NQ4 vorgesehen zum Herunterziehen des Ausgangsknotens 15b in der Ausgangspufferschaltung 15. Auf der Pull-up-Seite sind die MOS-Transistoren PQ3, PQ4 und NQP vorgesehen. Wenn die Ausgangsstromversorgungsspannung VDDQ auf 1,8 V gesetzt ist, wird die Hochziehfähigkeit der Pull-up-Seite verringert. Zum Kompensieren der Verringerung der Hochziehfähigkeit wird der N-Kanal-MOS-Transistor NQP benutzt zum Vergrößern der Treiberfähigkeit, wie bereits in der achten Ausführungsform beschrieben wurde. Auf der Pull-down-Seite sind die zwei N-Kanal-MOS-Transistoren NQ3 und NQ4 vorgesehen. Wenn die LVTTL-Schnittstelle benutzt wird und die Ausgangsstromversorgungsspannung VDDQ auf zum Beispiel 2,5 V gesetzt ist, werden die zwei MOS-Transistoren NQ3 und NQ4 zum Entladen der Spannung des Ausgangsknotens 15b mit hoher Geschwindigkeit benutzt.
Wenn jedoch die Ausgangsstromversorgungsspannung VDDQ auf dem LVTTL-Pegel ist und der Ausgangsknoten 15b durch die MOS-Transistoren PQ3 und PQ4 und NQP hochgezogen wird, wird die Treiberfähigkeit der Transistoren übermäßig hoch, so daß Überschwingen auftreten kann. Zusätzlich kann die Laderate und die Entladerate des Ausgangsknotens 15b möglicherweise unterschiedlich zueinander sein. Somit wird die Zahl der MOS-Transistoren, die in der Ausgangspufferschaltung benutzt werden, gemäß der zu benutzenden Schnittstelle eingestellt.
Der P-Kanal-MOS-Transistor PQ3 wird immer gemäß dem Ausgangssignal einer Ausgangstreiberschaltung 140 getrieben. Diese Ausgangstreiberschaltung 140 erzeugt ein Ausgangssteuersignal gemäß den internen Lesedaten RD und dem Ausgangsfreigabesignal OEM. Für das Ausgangssteuersignal wird ein Signal mit einer Amplitude des Pegels der Ausgangsstromversorgungsspannung VDDQ erzeugt zum Steuern der Hochziehtätigkeit, und ein Signal mit einer Amplitude des Pegels der externen Stromversorgungsspannung EXVDD wird zum Steuern der Herunterziehtätigkeit erzeugt (eine Schaltungskonfiguration zum Erzeugen einer negativen Spannung kann in der Ausgangstreiberschaltung 140 benutzt werden). Folglich benutzt die Ausgangstreiberschaltung 140 die Ausgangsstromversorgungsspannung VDDQ zum Hochziehtreiben und benutzt die externe Stromversorgungsspannung EXVDD zum Herunterziehtreiben. Die Konfiguration der Ausgangstreiberschaltung 140 kann jede der vorhergehenden ersten bis zehnten Ausführungsform sein.
Zum Steuern des P-Kanal-MOS-Transistors PQ4 ist eine OR-Schaltung 142 vorgesehen, die das Ausgangssignal der Ausgangstreiberschaltung 140 und das Modusauswahlsignal MLV empfängt. Diese OR-Schaltung 142 empfängt die Ausgangsstromversorgungsspannung VDDQ als eine Betriebsstromversorgungsspannung. Wie in Fig. 12 gezeigt ist, ist der Spannungspegel des Modusauswahlsignales MLV fest gemäß der 1,8 V Systemschnittstelle oder der LVTTL-Schnittstelle gesetzt. Dieses Modusauswahlsignal MLV weist eine Amplitude nicht kleiner als der Pegel der externen Stromversorgungsspannung EXVDD auf. Da die externe Stromversorgungsspannung EXVDD nicht niedriger als die Ausgangsstromversorgungsspannung VDDQ ist, ist es nicht besonders notwendig, den Pegel des Modusauswahlsignales MLV zu wandeln.
Zum Steuern des N-Kanal-MOS-Transistors NQP ist ein Inverter 144, der das Ausgangssteuersignal der Ausgangstreiberschaltung 140 empfängt, und eine Gatterschaltung 146, die das Ausgangssignal des Inverters 144 und das Modusauswahlsignal MLV empfängt, vorgesehen. Das Ausgangssignal der Gatterschaltung 146 wird an den MOS-Transistor NQP angelegt. Wie bei der vorhergehenden achten Ausführungsform unter Bezugnahme auf Fig. 15 beschrieben wurde, kann das Ausgangssignal der Gatterschaltung 146 an das Gate und das Substrat des N-Kanal-MOS-Transistors NQP angelegt werden. Wenn das Modusauswahlsignal MLV auf dem L-Pegel ist, ist die Gatterschaltung 146 als Pufferschaltung tätig. Wenn das Modusauswahlsignal MLV auf dem H-Pegel ist, gibt die Gatterschaltung 146 ein L-Pegelsignal fest aus.
Wenn daher das Modusauswahlsignal MLV auf den H-Pegel gesetzt ist und die LVTTL-Schnittstelle bezeichnet ist, nimmt auf der Pull-up-Seite das Ausgangssignal der OR-Schaltung 142 den H- Pegel an, und das Ausgangssignal der Gatterschaltung 146 nimmt den L-Pegel an, und die MOS-Transistoren PQ4 und NPQ werden ausgeschaltet. Als Resultat wird der Ausgangsknoten 15b durch den P-Kanal-MOS-Transistor PQ3 getrieben. In diesem Fall beträgt die Ausgangsstromversorgungsspannung VDDQ zum Beispiel 2,5 V, und der MOS-Transistor PQ3 kann den Ausgangsknoten 15b mit einer ausreichend großen Treiberleistung treiben.
Wenn andererseits das Modusauswahlsignal MLV auf den L-Pegel gesetzt ist, ist die OR-Schaltung 142 als Pufferschaltung tätig, und auch die Gatterschaltung 146 ist als eine Pufferschaltung tätig. In diesem Fall sind daher die MOS-Transistoren PQ3, PQ4 und NQP gemäß dem Ausgangssignal der Ausgangstreiberschaltung 140 tätig. Wenn das Modusauswahlsignal MLV auf dem L-Pegel ist, beträgt die Ausgangsstromversorgungsspannung VDDQ zum Beispiel 1,8 V. Durch Betreiben der MOS-Transistoren PQ3, PQ4 und NQP parallel kann die Verringerung der Treiberfähigkeit, wenn die Ausgangsstromversorgungsspannung gesenkt wird, kompensiert werden zum Hochziehen des Ausgangsknotens 15b mit hoher Geschwindigkeit.
Auf der Pull-down-Seite ist der N-Kanal-MOS-Transistor NQ3 gemäß dem Ausgangssteuersignal der Ausgangstreiberschaltung 140 tätig. Der MOS-Transistor NQ4 ist gemäß dem Ausgangssignal einer AND-Schaltung tätig, die das Ausgangssteuersignal der Ausgangstreiberschaltung 140 und das Modusauswahlsignal MLV empfängt. Wenn daher dieses Modusauswahlsignal MLV auf dem H- Pegel ist, ist die AND-Schaltung 148 als eine Pufferschaltung tätig, und die MOS-Transistoren NQ3 und NQ4 sind parallel tätig. Wenn der Ausgangsknoten 15b mit einer Amplitude von zum Beispiel 2,5 V in dem LVTTL-Modus betrieben wird, wird die H- Pegelspannung des Ausgangsknoten 15b mit hoher Geschwindigkeit entladen.
Wenn das Modusauswahlsignal MLV auf dem L-Pegel ist, ist das Ausgangssignal der AND-Schaltung 148 auf dem L-Pegel, und der MOS-Transistor NQ4 ist immer ausgeschaltet. In diesem Zustand wird der Ausgangsknoten 15b durch den N-Kanal-MOS-Transistor NQ3 getrieben. Wenn ein H-Pegelsignal an das Gate des MOS- Transistors NQ3 angelegt wird, nimmt die Gatespannung den Pegel der externen Stromversorgungsspannung EXVDD an, und das H- Pegelsignal von 1,8 V an dem Ausgangsknoten 15b kann auf den Massespannungspegel mit hoher Geschwindigkeit durch den einen MOS-Transistor NQ3 getrieben werden.
Wenn folglich das Modusauswahlsignal MLV auf dem H-Pegel ist und der LVTTL-Modus bezeichnet ist und wenn die Ausgangsstromversorgungsspannung zum Beispiel auf 2,5 V gesetzt ist, wird der Ausgangsknoten 15b hochgezogen unter Benutzung des P- Kanal-MOS-Transistors PQ3 auf der Pull-up-Seite. Der Ausgangsknoten 15b wird auch unter Benutzung der N-Kanal-MOS-Transistoren NQ3 und NQ4 auf der Pull-down-Seite in dem LVTTL-Modus heruntergezogen.
Wenn andererseits das Modusauswahlsignal MLV auf den L-Pegel gesetzt ist, wird der Ausgangsknoten 15b hochgezogen unter Benutzung der MOS-Transistoren PQ3, PQ4 und NQP auf der Pull-up- Seite, und der Ausgangsknoten 15b wird heruntergezogen unter Benutzung des MOS-Transistors NQ3 auf der Pull-down-Seite.
Durch Einstellen der Fähigkeiten zum Hochziehen und Herunterziehen des Ausgangsknotens 15b gemäß dem Spezifikationsspannungspegel der Schnittstelle der Ausgangsstromversorgungsspannung VDDQ kann der Ausgangsknoten 15b hochgezogen und heruntergezogen werden mit den gleichen Eigenschaften und mit einer optimalen Treiberfähigkeit gemäß der Ausgangsschnittstelle.
Die Gatespannung und die Größe eines jeden der MOS-Transistoren PQ3, PQ4 und NQP sind so eingestellt, daß der Ausgangsknoten 15b mit einer hohen Geschwindigkeit unter der Bedingung der Ausgangsstromversorgungsspannung VDDQ von 1,8 V getrieben werden kann. Die Größe des MOS-Transistors NQ3 ist so eingestellt, daß die Spannung von 1,8 V des Ausgangsknotens 15b bei einer hohen Geschwindigkeit getrieben werden kann, wenn die externe Stromversorgungsspannung EXVDD als Gatespannung davon angelegt wird. Wenn folglich die LVTTL-Schnittstelle angewendet wird, kann die Pull-down-Seite nicht ein Signal mit einer größeren Amplitude mit hoher Geschwindigkeit treiben und die Treiberfähigkeit der Pull-up-Seite ist übermäßig aus dem folgenden Grund erhöht. Unter einer niedrigen Stromversorgungsspannung wird der Einfluß der niedrigen Stromversorgungsspannung auf die Source-Gate-Spannung größer auf der Pull-up- Seite, und die Pull-up-Seite wird hauptsächlich der Anwendung einer Gegenmaßnahme gegen das Absenken der Stromversorgungsspannung unterworfen.
Weiterhin kann die Konfiguration, bei der die Ausgangsknotentreiberfähigkeit weiter gemäß dem Betriebsmodusbefehlssignal SLOW eingestellt ist, das in Fig. 18 gezeigt ist, in der in Fig. 19 gezeigten Ausgangsschaltung benutzt werden. In diesem Fall ist es möglich, durch Benutzen des Modusauswahlsignales MLV als Betriebsmodusbefehlssignal SLOW, eine Anstiegsrate einzustellen.
Wie oben beschrieben wurde kann gemäß der elften Ausführungsform der vorliegenden Erfindung die Ausgangsknotentreiberfähigkeit gemäß der Schnittstelle eingestellt werden, und der Ausgangsknoten kann genau mit hoher Geschwindigkeit hochgezogen oder heruntergezogen werden.

Zwölfte Ausführungsform

Fig. 20 ist ein schematisches Schaltbild, das eine Konfiguration einer Ausgangsschaltung gemäß einer zwölften Ausführungsform der vorliegenden Erfindung zeigt. Bei der Konfiguration der in Fig. 20 gezeigten Ausgangsschaltung werden die Zustände der MOS-Transistoren PQ4, NQP und NQ4 durch Metallschalter 150, 152 bzw. 154 eingestellt. Das Gate des MOS-Transistors PQ4 ist elektrisch mit einem von einem Ausgangsstromversorgungsknoten und einem Ausgangsknoten 140p der Ausgangstreiberschaltung 140 durch den Metallschalter 150 verbunden. Das Gate des MOS-Transistors NQP ist elektrisch mit einem des Ausganges des Inverters 144 und einem Masseknoten durch den Metallschalter 152 verbunden. Das Gate des MOS-Transistors NQ4 ist elektrisch mit einem eines Ausgangsknotens 140n der Ausgangstreiberschaltung 140 und dem Masseknoten durch den Metallschalter 154 verbunden. Die Verbindungspfade dieser Metallschalter 150, 152 und 154 werden durch Metallmaskenverbindungen in einem Slice-Schritt oder ähnlichem eingestellt. Die Metallschalter 150, 152 und 154 werden anstelle der OR-Schaltung 142, der Gatterschaltung 146 bzw. der AND-Schaltung 148 benutzt, die in Fig. 19 gezeigt sind.
Bei einer Halbleiterspeichervorrichtung beträgt die Bitbreite der Ausgangsdaten DQ zum Beispiel x16 Bit oder x32 Bit, und die Ausgangsdatenbitbreite wird in dem Slice-Schritt gesetzt. Wenn die Ausgangsbitbreite durch solch ein Master/Slice-Schema gesetzt wird, ist es eine Hauptentwicklung, die Ausgangsstromversorgungsspannung VDDQ auf 3,3 V für die Ausgangsdatenbitbreite von x32 Bit und auf 1,8 V für die Ausgangsdatenbitbreite von x16 Bit zu setzen. Ob die zu verwendende Ausgangsschnittstelle die 1,8 V-Schnittstelle oder die LVTTL-Schnittstelle (VDDQ beträgt 2,5 bis 3,3 V) ist, wird eindeutig gemäß der Ausgangsdatenbitbreite bestimmt. Die Ausgangsdatenbitbreite wird geschaltet durch Bestimmen der Ausgangspufferschaltung, die betrieben wird, durch die Maskenverbindung in dem letzten Slice-Schritt. In diesem Slice-Schritt werden ebenfalls die Verbindungspfade der Metallschalter 150, 152 und 154 durch die Metallmaskenverbindung gesetzt, die in Fig. 20 gezeigt sind. In Fig. 20 sind die Verbindungspfade der Metallschalter 150, 152 und 154 für die Ausgangsschnittstelle der 1,8 V-Schnittstelle gezeigt.
Gemäß der in Fig. 20 gezeigten Konfiguration ist es nicht notwendig, ein Modusauswahlsignal und eine Belegungsfläche und ein Stromverbrauch durch den Abschnitt zum Erzeugen des Modusauswahlsignales zu verwenden.
Ähnlich wie für das Einstellen der Verbindungspfade der Metallschalter werden die Verbindungspfade der Metallschalter in dem Slice-Schritt zum Einstellen der Ausgangsdatenbitbreite eingestellt. Daher gibt es keine Notwendigkeit, einen zugehörigen Vorgang für die Pfadeinstellung anzuwenden, und der Ausgangspuffer kann mit der Treiberfähigkeit gemäß dem Ausgangsstromversorgungsspannungspegel ohne Zunahme der Herstellungsschritte versehen werden.

Dreizehnte Ausführungsform

Fig. 21 zeigt ein Beispiel der Anordnung der Stromversorgungen und des Ausgangsschaltkomplexes einer Halbleiterspeichervorrichtung gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 21 gezeigt ist, sind Ausgangspufferschaltungen, die entsprechende Ausgangsdatenbits ausgeben, in der Ausgangsschaltung so angeordnet, daß sie in vier Ausgangspufferschaltungsbänder 170, 172, 174 und 176 unterteilt sind. Das Ausgangspufferschaltungsband 170 enthält Ausgangspufferschaltungen, die Datenbit DQ<7:0> ausgeben, das Ausgangspufferband 172 enthält Ausgangspufferschaltungen, die Datenbit DQ<15:8> ausgeben, das Ausgangspufferband 174 enthält Ausgangspufferschaltungen, die Datenbit DQ<23:16> ausgeben, und das Ausgangspufferband 176 enthält Ausgangspufferschaltungen, die Ausgangsdatenbit DQ<31:24> ausgeben. Die Ausgangspufferbänder 170 und 172 sind auf einer Seite eines Halbleiterchips angeordnet, und die Ausgangspufferbänder 174 und 176 sind auf der gegenüberliegenden anderen Seite des Halbleiterchips 160 angeordnet.
Wenn die Ausgangsdatenbitbreite dieser Halbleiterspeichervorrichtung zwischen der x32-Bitkonfiguration und der x16-Bitkonfiguration in einem Master/Slice-Schritt geschaltet wird, werden die Ausgangspufferschaltungen, die in den Ausgangspufferschaltungsbändern 170 und 172 unabhängig von der Ausgangsdatenbitbreite benutzt. Die Ausgangsdatenpufferschaltungen, die in den Ausgangspufferschaltungsbändern 174 und 176enthalten sind, werden benutzt, wenn die Ausgangsdatenbitbreite 32 Bit ist, aber sie werden nicht benutzt, wenn die Ausgangsdatenbitbreite gleich 16 Bit ist.
Ein Ausgangsstromversorgungskontaktfleck 161 und ein Ausgangsmassekontaktfleck 162 sind in Entsprechung zu den Ausgangspufferschaltungsbändern 170 und 172 angeordnet. Die Ausgangsstromversorgungsspannung VDDQ, die an den Ausgangsstromversorgungskontaktfleck 161 angelegt wird, wird zu den Ausgangspufferschaltungsbändern 170 und 172 durch ein Ausgangsstromversorgungsleitung 182 übertragen. Die Ausgangsmassespannung VSSQ, die an den Ausgangsmassekontaktfleck 162 angelegt wird, wird zu den Ausgangspufferschaltungsbändern 170 und 172 durch eine Ausgangsmasseleitung 183 übertragen. Die Ausgangsstromversorgungsleitung 182 und die Ausgangsmasseleitung 183 sind entsprechend zu den Ausgangspufferschaltungsbändern 170 und 172 angeordnet.
Ein Ausgangsstromversorgungskontakt 163 und ein Ausgangsmassekontaktfleck 164 sind entsprechend zu den Ausgangspufferschaltungsbändern 174 und 176 vorgesehen. Die Ausgangsstromversorgungsspannung VDDQ auf den Ausgangsstromversorgungskontaktfleck 163 wird zu den Ausgangspufferschaltungsbändern 174 und 176 durch eine Ausgangsstromversorgungsleitung 184 übertragen. Die Ausgangsmassespannung VSSQ auf dem Ausgangsmassekontaktfleck 164 wird zu den Ausgangspufferschaltungsbändern 174 und 176 durch eine Ausgangsmasseleitung 185 übertragen. Die Ausgangsstromversorgungsleitung 184 und die Ausgangsmasseleitung 185 sind entsprechend zu den Ausgangspufferschaltungsbändern 174 und 176 vorgesehen. Das heißt, die Ausgangsstromversorgungsleitungen 182 und 184 sind getrennt voneinander angeordnet, und die Ausgangsmasseleitungen 183 und 185 sind getrennt voneinander angeordnet.
Andererseits sind ein Stromversorgungskontaktfleck 165 und ein Massekontaktfleck 166 auf dem Halbleiterchip 160 angeordnet. Die externer Stromversorgungsspannung EXVDD auf dem Stromversorgungskontaktfleck 165 wird über den Halbleiterchip 160 durch ein externe Stromversorgungsleitung 180 übertragen. Die Massespannung VSS auf dem Massekontaktfleck 166 wird ebenfalls über den Halbleiterchip 160 durch eine Masseleitung 181 übertragen. Die Stromversorgungsleitung 180 und die Masseleitung 181 sind über dem gesamten Halbleiterchip 160 entlang der Peripherie davon so angeordnet, daß die externe Stromversorgungsspannung EXVDD und die Massespannung VSS über den gesamten Halbleiterchip 160 übertragen werden. Alternativ können die Stromversorgungsleitung 180 und die Masseleitung 181 jeweils gegenüberliegende Leitungen sein, die durch Verzweigungsleitungen verbunden sind, zum Erhöhen der Leistungsquellen. Mit anderen Worten, die Stromversorgungsleitung 180 und die Masseleitung 181 sind über den gesamten Halbleiterchip 160 angeordnet.
Wenn die x16-Bitkonfiguration in diesem Halbleiterspeicher benutzt wird, ist kein Bonddraht mit den Kontaktflecken 163 und 164 verbunden, die für die x32-Bitkonfiguration angeordnet sind, und die Kontaktflecke 163 und 164 sind in den schwebenden Zustand versetzt. Es gibt eine Möglichkeit, daß jede der Ausgangsstromversorgungsleitung 184 und der Ausgangsmasseleitung 185 in einen schwebenden Zustand geht, die Ausgangspufferschaltungsbänder 174 und 176 können eine Fehlfunktion zeigen aufgrund von Rauschen auf der Ausgangsstromversorgungsleitung 184 und der Ausgangsmasseleitung 185, so daß ein schlechter Einfluß auf eine interne Schaltungstätigkeit ausgeübt wird. In diesem Fall ist es schwierig, da die Ausgangsstromversorgungsleitung 182 und die Ausgangsmasseleitung 183 von der Ausgangsstromversorgungsleitung 184 und der Ausgangsmasseleitung 185 entfernt angeordnet sind, sie miteinander zu verbinden. Folglich wird zum Stabilisieren der Stromversorgungsknoten und der Masseknoten, wenn die Ausgangspufferschaltungsbänder 174 und 176 nicht benutzt werden, die folgende Konfiguration verwendet.
Fig. 22 zeigt die Stromversorgungsanordnung für die Ausgangspufferschaltungsbänder 174 und 176 genauer. In Fig. 22 sind zur Vereinfachung der Zeichnung die Ausgangspufferschaltungsbänder 170 und 172, die für die Datenbit DQ<15:0> vorgesehen sind, durch ein Ausgangspufferschaltungsband 190 dargestellt, und die Ausgangspufferschaltungsbänder 174 und 176, die für die Datenbit DQ<31:16> vorgesehen sind, sind durch ein Ausgangspufferschaltungsband 192 dargestellt.
Das Ausgangspufferschaltungsband 190 ist mit dem Ausgangsstromversorgungskontaktfleck 161 durch die Ausgangsstromversorgungsleitung 182 verbunden und mit dem Ausgangsmassekontaktfleck 162 durch die Ausgangsmasseleitung 183 verbunden. Da das Ausgangspufferschaltungsband 190 für die beiden Ausgangsdatenbreiten von x16-Bitkonfiguration und x32-Bitkonfiguration benutzt wird, ist das Ausgangspufferschaltungsband 190 immer mit den Kontaktflecken 161 und 162 verbunden. Die Kontaktflecke 161 und 162 unterliegen sowohl dem Bonden für die Ausgangsdatenbitbreite der x16-Bitkonfiguration als auch der x32- Bitkonfiguration, und sie sind mit externen Stiftanschlüssen verbunden.
Metallschalter 194 und 196 sind für das Ausgangspufferschaltungsband 192 vorgesehen. Der Verbindungspfad des Metallschalters 194 wird durch Maskenverbindung bestimmt, und der Metallschalter 194 verbindet den Stromversorgungsknoten des Ausgangspufferschaltungsbandes 192 entweder mit dem Ausgangsstromversorgungskontaktfleck 163 oder der Stromversorgungsleitung 180. Entsprechend verbindet der Metallschalter 196 den Masseknoten des Ausgangspufferschaltungsbandes 192 entweder mit dem Ausgangsmassekontaktfleck 164 oder der Masseleitung 181 gemäß der Ausgangsdatenbitbreite. In Fig. 22 sind die Verbindungspfade der Metallschalter 194 und 196 in einem Fall der Ausgangsdatenbitbreite von x16 Bit gezeigt. Wenn die Ausgangsdatenbitbreite x16 Bit ist, werden die Kontaktflecke 163 und 164 nicht dem Bonden unterworfen und einem schwebenden Zustand gehalten. In diesem Zustand verbinden die Metallschalter 194 und 196 die Stromversorgungsleitung 180 und die Masseleitung 181 mit dem Stromversorgungsknoten bzw. dem Masseknoten des Ausgangspufferschaltungsbandes 192. Selbst wenn die Ausgangsstromversorgungsleitung 182 und die Ausgangsmasseleitung 183 für das Ausgangspufferschaltungsband 190 weit entfernt von der Ausgangsstromversorgungsleitung 184 und der Ausgangsmasseleitung 185 für das Ausgangspufferschaltungsband 192 angeordnet sind und es schwierig ist, diese Leitungen zu verbinden, ist es möglich, die Spannung des Stromversorgungsknotens des Ausgangspufferschaltungsbandes 192 zu stabilisieren durch Verbinden des Stromversorgungsknotens und Masseknotens des Ausgangspufferschaltungsbandes 192 mit der Stromversorgungsleitung 180 und der Masseleitung 181, die die externe Stromversorgungsspannung EXVDD bzw. die externe Massespannung VSS übertragen. In einem Fall der x16-Bitkonfiguration als die Datenbitbreite wird die Tätigkeit des Ausgangspufferschaltungsbandes 192 durch einen nicht gezeigten Pfad verhindert. Somit werden die externe Stromversorgungsspannung EXVDD und Massespannung VSS nicht durch das Ausgangspufferschaltungsband 192 verbraucht, und kein schlechter Einfluß wird auf die Schaltung überhaupt ausgeübt.
Es wird angemerkt, daß die Anordnung der Stromversorgungskontaktflecke und der Massekontaktflecke nur zu Zwecken der Darstellung angegeben ist und eine andere Anordnung der Stromversorgungskontaktflecke und der Massekontaktflecke benutzt werden kann. Entsprechend ist die Anordnung der Ausgangspufferschaltungsbänder nur zu Zwecken der Darstellung gegeben, und jede andere Anordnung kann benutzt werden.
Wie oben beschrieben wurde, sind gemäß der dreizehnten Ausführungsform der vorliegenden Erfindung der Stromversorgungsknoten und der Masseknoten eines nichtbenutzten Ausgangspufferschaltungsbandes mit der externen Stromversorgungsleitung bzw. der externen Masseleitung verbunden. Es ist daher möglich zu verhindern, daß der Stromversorgungsknoten und der Masseknoten des nichtbenutzten Ausgangspufferschaltungsbandes in einen schwebenden Zustand geht, zu verhindern, daß das nichtbenutzte Ausgangspufferschaltungsband eine Fehlfunktion aufgrund des Einflusses von Rauschen oder ähnliches zeigt und damit nachteilig die anderen Schaltungen beeinflußt.

Vierzehnte Ausführungsform

Fig. 23 ist ein schematisches Blockschaltbild, das einen Aufbau eines Hauptabschnittes einer Ausgangsschaltung gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 23 ist die Stromversorgungsanordnung für das Ausgangspufferschaltungsband 192, das die Datenbit DQ<31:16> ausgibt, repräsentativ gezeigt. Wie in Fig. 23 gezeigt ist, ist die Ausgangsstromversorgungsleitung 184 elektrisch mit der externen Stromversorgungsleitung 180 durch einen P-Kanal-MOS-Transistor 200 verbunden, der leitend gemacht wird, wenn ein Modusbezeichnungssignal MX32 auf dem L-Pegel ist. Die Ausgangsmasseleitung 185 ist mit der Masseleitung 181 durch einen MOS- Transistor 202 verbunden, der leitend gemacht wird, wenn das Ausgangssignal eines Inverters 201, der das Modusbezeichnungssignal MX32 empfängt, auf dem H-Pegel ist.
Dieses Modusbezeichnungssignal MX32 wird auf den H-Pegel für die x32-Bitkonfiguration gesetzt und auf den L-Pegel für die x16-Bitkonfiguration gesetzt. Wenn daher die Ausgangsdatenbitbreite 16 Bit beträgt, wird der MOS-Transistor 200 eingeschaltet, und die Ausgangsstromversorgungsleitung 84 wird mit dem Stromversorgungskontaktfleck durch die Stromversorgungsleitung 180 verbunden. Zusätzlich wird der MOS-Transistor 202 eingeschaltet, und die Ausgangsmasseleitung 185 wird mit dem Massekontaktfleck durch die Masseleitung 181 verbunden. Es ist daher möglich zu verhindern, daß die Ausgangsstromversorgungsleitung 184 und die Ausgangsmasseleitung 185 in einen schwebenden Zustand gehen.
Für die Ausgangsdatenbitbreite der x32-Bitkonfiguration sind die beiden MOS-Transistoren 200 und 202 ausgeschaltet, die Ausgangsstromversorgungsleitung 184 ist von der Stromversorgungsleitung 180 getrennt, und die Ausgangsmasseleitung 185 ist von der Masseleitung 181 getrennt. In diesem Zustand wird die Ausgangsstromversorgungsspannung VDDQ und die Ausgangsmassespannung VSSQ an den Kontaktfleck 163 bzw. 164 angelegt. Das Modusbezeichnungssignal MX32 wird durch festes Setzen einer speziellen Kontaktfleckspannung erzeugt, wie z. B. in Fig. 12 gezeigt ist. Der Inverter 201 ist tätig unter Benutzung der externen Stromversorgungsspannung EXVDD als eine Betriebsstromversorgungsspannung. Daher können, da die externe Stromversorgungsleitung und Masseleitung 181 sich über den Halbleiterchip erstreckend angeordnet sind, wie in Fig. 21 gezeigt ist, die MOS-Transistoren 200 und 202 mit der externen Stromversorgungsleitung 180 bzw. Masseleitung 181 verbunden werden.
Weiter wird bei der in Fig. 23 gezeigten Konfiguration die Ausgangsdatenbitbreite zwischen x16-Bit und x32-Bit geändert. Die Datenbitbreite kann jedoch zwischen anderen Bitbreiten anstelle der 16 Bit und der 32 Bit geändert werden.
Wie oben beschrieben wurde, werden gemäß der vierzehnten Ausführungsform der vorliegenden Erfindung der Stromversorgungsknoten und der Masseknoten der nichtbenutzten Ausgangspufferschaltung mit dem externen Stromversorgungsknoten und Masseknoten durch die Schalttransistoren verbunden. Es ist daher möglich, die Stromversorgung und die Massespannung der Ausgangspufferschaltung zu stabilisieren, die nicht benutzt wird, mit einer einfachen Schaltungskonfiguration.
Bei der ersten bis vierzehnten Ausführungsform wird die Ausgangsschaltung der Halbleiterspeichervorrichtung beschrieben. Die vorliegende Erfindung ist jedoch auch auf jegliche Ausgangsschaltung anwendbar, bei der der Stromversorgungsspannungspegel gemäß einer Ausgangsschnittstelle geändert wird.
Wie soweit beschrieben wurde ist gemäß der vorliegenden Erfindung die Ausgangsschaltung so aufgebaut, daß sie die Treiberfähigkeit der Ausgangsschaltung gemäß dem Spannungspegel der Ausgangsstromversorgungsspannung einstellt. Es ist daher möglich, den Ausgangsknoten mit einer optimalen Treiberfähigkeit gemäß dem Ausgangsstromversorgungsspannungspegel zu treiben und stabil und zuverlässig ein Ausgangssignal mit hoher Geschwindigkeit zu erzeugen.

Claims

1. Ausgangsschaltung (4) mit:
einem ersten Transistor (PQ) eines ersten Leitungstypes,
der zwischen einen Ausgangsknoten (15b) und einen Stromversorgungsknoten, der eine Ausgangsstromversorgungsspannung (VDDQ) liefert, geschaltet ist, und
gemäß einem internen Signal (OEM, RD) selektiv leitend gemacht wird; und
einem zweiten Transistor (90; NQP) eines zweiten Leitungstypes,
der zwischen den Stromversorgungsknoten und den Ausgangsknoten (15b) geschaltet ist und
in einer gemeinsamen Phase zu dem ersten Transistor (PQ) gemäß dem internen Signal (OEM, RD) leitend gemacht wird.

2. Ausgangsschaltung nach Anspruch 1, bei der der zweite Transistor (90) aufweist:
einen Wannenbereich (102) des ersten Leitungstypes, der in einem Substratbereich (101) des zweiten Leitungstypes gebildet ist, wobei der Substratbereich auf einen Pegel der Ausgangsstromversorgungsspannung (VDDQ) vorgespannt ist;
einen ersten und einen zweiten Dotierbereich (103, 104) des zweiten Leitungstypes, die auf einer Oberfläche des Wannenbereiches in einem Abstand voneinander gebildet sind; und
eine Gateelektrode (105), die oberhalb des Wannenbereiches zwischen dem ersten und dem zweiten Dotierbereich (103, 104) gebildet ist.

3. Ausgangsschaltung nach Anspruch 1 oder 2, mit:
einer Treiberschaltung (92, 120) zum Treiben des ersten Transistors (PQ) gemäß dem internen Signal (OEM, RD),
wobei die Treiberschaltung (92, 120) einen dritten und einen vierten Transistor (120b, 120c) des zweiten Leitungstypes aufweist, die in Reihe zwischen eine Steuerelektrode des ersten Transistors (PQ) und einen Referenzknoten geschaltet sind, der eine Spannung (VSSQ) unterschiedlich in der Polarität von der Ausgangsstromversorgungsspannung (VDDQ) liefert,
wobei der dritte Transistor (120b) eine Steuerelektrode aufweist, die eine extern angelegte externe Stromversorgungsspannung (EXVDD) empfängt, und
der vierte Transistor (120c) zwischen den dritten Transistor und den Referenzknoten geschaltet ist und eine Steuerelektrode aufweist, die ein Signal entsprechend dem internen Signal (OEM, RD) empfängt.

4. Ausgangsschaltung mit:
einem ersten Transistor (PQ1) eines ersten Leitungstypes, der zwischen einen Ausgangsstromversorgungsknoten und einen Ausgangsknoten (15b) geschaltet ist;
einem zweiten Transistor (PQ2) des ersten Leitungstypes, der zwischen den Ausgangsstromversorgungsknoten und den Ausgangsknoten (15b) geschaltet ist;
einer ersten Treiberschaltung (92, 115, 130a) zum selektiven Treiben des ersten Transistors (PQ1) in einen leitenden Zustand gemäß einem internen Signal (RD, OEM); und
einer zweiten Treiberschaltung (92, 115, 130b, 134, 136), die selektiv mit einem Betriebsmodusbefehlssignal (SLOW) aktiviert wird und
selektiv den zweiten Transistor (PQ2) in den leitenden Zustand gemäß dem internen Signal (RD, OEM) treibt, wenn sie aktiviert ist;
wobei die zweite Treiberschaltung aufweist:
eine erste Gatterschaltung (134) zum Erzeugen eines ersten Steuersignales auf einem Spannungspegel des Ausgangsstromversorgungsknotens gemäß dem Betriebsmodusbefehlssignal (SLOW),
eine zweite Gatterschaltung (136) zum Erzeugen eines zweiten Steuersignales auf einem Spannungspegel einer externen Stromversorgungsspannung (EXVDD) gemäß dem Betriebsmodusbefehlssignal (SLOW),
einen dritten Transistor (PT2) zum Treiben einer Gateelektrode des zweiten Transistors (PQ2) auf einen Spannungspegel des Ausgangsstromversorgungsknotens gemäß dem internen Signal (RD, OEM),
einen vierten Transistor (PT3), der selektiv leitend gemäß dem ersten Steuersignal gemacht wird und eine Gateelektrode des zweiten Transistors (PQ2) auf einen Ausgangsstromversorgungsspannungspegel des Ausgangsstromversorgungsknotens treibt, wenn er leitend gemacht ist, und
einen fünften und einen sechsten Transistor (NT3, NT4), die in Reihe zwischen der Gateelektrode des zweiten Transistors (PQ2) und einem Referenzknoten geschaltet sind, der eine Referenzspannung (VDDQ) in der Polarität unterschiedlich zu der Ausgangsstromversorgungsspannung liefert, wobei der fünfte Transistor (NT3) das zweite Steuersignal an einer Gateelektrode davon empfängt und der sechste Transistor (NT4) eine Gateelektrode aufweist, die das interne Signal (RD, OEM) empfängt.

5. Ausgangsschaltung nach Anspruch 4,
bei der die erste Treiberschaltung einen siebten und einen achten Transistor (NT1, NT2) aufweist, die in Reihe zwischen einer Gateelektrode des ersten Transistors (PQ1) und den Referenzknoten geschaltet sind,
wobei der siebte Transistor (NT1) eine Gateelektrode aufweist, die die externe Stromversorgungsspannung (EXVDD) empfängt, und
der achte Transistor (NT2) zwischen den siebten Transistor (NT1) und den Referenzknoten geschaltet ist und eine Gateelektrode aufweist, die das interne Signal (RD, OEM) empfängt.

6. Ausgangsschaltung nach Anspruch 4, mit:
einem siebten Transistor (NQ1), der zwischen den Ausgangsknoten (15b) und den Referenzknoten geschaltet ist;
einem achten Transistor (NQ2), der zwischen den Ausgangsknoten (15b) und den Referenzknoten geschaltet ist;
einer dritten Treiberschaltung (11, 13, 132a) zum selektiven Treiben des siebten Transistors (NQ1) in einen leitenden Zustand gemäß dem internen Signal (RD, OEM), wobei die dritte Treiberschaltung einen neunten und einen zehnten Transistor (NT5, NT6) enthält, die in Reihe zwischen eine Gateelektrode des siebten Transistors (NQ1) und den Referenzknoten geschaltet sind, wobei der neunte Transistor (NT5) eine Gateelektrode aufweist, die die externe Stromversorgungsspannung (EXVDD) empfängt, und der zehnte Transistor (NT6) zwischen den neunten Transistor (NT5) und den Referenzknoten geschaltet ist und eine Gateelektrode aufweist, die ein Signal entsprechend dem internen Signal (RD, OEM) empfängt;
einer vierten Treiberschaltung (132b) zum selektiven Treiben des achten Transistors (NQ2) in einen leitenden Zustand gemäß dem internen Signal (RD, OEM) und dem Betriebsmodusbefehlssignal (SLOW), wobei die vierte Treiberschaltung aufweist
einen elften Transistor (PT6) zum Treiben der Gateelektrode des achten Transistors (NQ2) auf einen Pegel der externen Stromversorgungsspannung (EXVDD) gemäß dem Betriebsmodusbefehlssignal (SLOW), einen zwölften Transistor (NT7) zum Treiben einer Gateelektrode des achten Transistors (NQ2) auf einen Spannungspegel (VSS) des Referenzknotens gemäß dem Signal entsprechend dem internen Signal (RD, OEM), und einen dreizehnten Transistor (NT8), der die Gateelektrode des achten Transistors (NQ2) auf den Spannungspegel (VSS) des Referenzknotens gemäß dem Betriebsmodusbefehlssignal (SLOW) treibt.

7. Ausgangsschaltung mit:
einer ersten Ausgangsstufe (PQ3, PQ4, NQP; PQ4, NQP) mit einer Treiberfähigkeit, die fest und selektiv gemäß einem Betriebsmodussignal (MLV) einstellbar ist, das einen Pegel einer Stromversorgungsspannung (VDDQ) spezifiziert, und
die einen Ausgangsknoten (15b) auf einen Spannungspegel eines Ausgangsstromversorgungsknotens gemäß einem internen Signal (RD, OEM) mit einer festeingestellten Treiberfähigkeit treibt.

8. Ausgangsschaltung nach Anspruch 7, mit:
einer zweiten Ausgangsstufen (NQ3, NQ4) mit einer Treiberfähigkeit, die fest und selektiv gemäß dem Betriebsmodussignal (MLV) einstellbar ist, und
die den Ausgangsknoten 15b auf einen Spannungspegel, der eine Referenzspannung (VSSQ) unterschiedlich in der Polarität von der Stromversorgungsspannung liefert, gemäß dem internen Signal (RD, OEM) mit einer festeingestellten Treiberfähigkeit treibt.

9. Ausgangsschaltung nach Anspruch 7 oder 8, bei der die erste Ausgangsstufe (PQ3, PQ4, NQP) aufweist:
einen ersten Transistor (PQ3) eines ersten Leitungstypes zum Treiben des Ausgangsknotens (15b) auf einen Pegel der Stromversorgungsspannung (VDDQ) gemäß dem internen Signal (RD, OEM);
einen zweiten Transistor (PQ4) des ersten Leitungstypes zum Treiben des Ausgangsknotens (15b) gemäß einem Betriebsmodusbestimmungssignal (MLV), das den Betriebsmodus bezeichnet, und dem internen Signal (RD, OEM); und
einen dritten Transistor (NQP) eines zweiten Leitungstypes zum Treiben des Ausgangsknotens (15b) gemäß dem Betriebsmodusbezeichnungssignal (MLV) und einem invertierten Signal des internen Signales (RD, OEM).

10. Ausgangsschaltung nach Anspruch 7 oder 8, bei der die erste Ausgangsstufe (PQ3, PQ4, NQP) aufweist:
einen ersten Transistor (PQ3) eines ersten Leitungstypes zum Treiben des Ausgangsknotens (15b) auf einen Pegel der Stromversorgungsspannung (VDDQ) als Reaktion auf das interne Signal (OEM, RD);
einen zweiten Transistor (PQ4) des ersten Leitungstypes mit einer Gateelektrode, die fest und selektiv mit einem von dem Stromversorgungsknoten und einem Übertragungsknoten (142) verbunden ist, der das interne Signal gemäß dem Betriebsmodusbestimmungssignal (MLV) überträgt; und
einen dritten Transistor (NQP) eines zweiten Leitungstypes, der in einen eines Betriebszustandes, in dem er auf ein invertiertes Signal des internen Signales (OEM, RD) reagiert, und eines normalerweise nichtleitenden Zustandes gemäß dem Betriebsmodusbestimmungssignal (MLV) gesetzt ist und zwischen den Stromversorgungsknoten und den Ausgangsknoten (15b) gesetzt ist.

11. Ausgangsschaltung mit:
einer Ausgangstreiberschaltung (12) zum Erzeugen eines Signales, das sich zwischen einer Negativspannung (VBB0) und einer Ausgangsstromversorgungsspannung (VDDQ) gemäß einem internen Signal (RD, OEM) ändert; und
einem ersten Transistor (PQ), der einen Ausgangsknoten (15b) auf einen Pegel der Ausgangsstromversorgungsspannung (VDDQ) gemäß einem Ausgangssignal der Ausgangstreiberschaltung (12) treibt.

12. Ausgangsschaltung nach Anspruch 11, bei der die Ausgangstreiberschaltung (12) eine Pegelwandlerschaltung (21) zum Wandeln des internen Signales (RD, OEM) in ein Signal, das sich zwischen der Ausgangsstromversorgungsspannung (VDDQ) und der Negativspannung (VBB0) ändert, aufweist.

13. Ausgangsschaltung nach Anspruch 11 oder 12, bei der die Ausgangstreiberschaltung (12) aufweist:
eine Einpulssignalerzeugerschaltung (33, 35; 56, 57) zum Erzeugen eines Einpulssignales als Reaktion auf das interne Signal (RD, OEM);
einen zweiten Transistor (36) zum Treiben einer Gateelektrode des ersten Transistors (PQ) auf einen Spannungspegel eines Referenzknotens, der eine Referenzspannung (VSSQ) unterschiedlich in der Polarität von der Ausgangsstromversorgungsspannung (VDDQ) liefert, als Reaktion auf das Einpulssignal; und
ein kapazitives Element (34) zum Koppeln eines verzögerten Signales des internen Signales (RD, OEM) auf die Gateelektrode des ersten Transistors (PQ).

14. Ausgangsschaltung nach Anspruch 11 oder 12 mit:
einem zweiten Transistor (PT) zum Treiben des Ausgangsknotens (15b) auf einen Pegel der Ausgangsstromversorgungsspannung (VDDQ) als Reaktion auf das interne Signal (RD, OEM).

15. Ausgangsschaltung nach einem der Ansprüche 11 bis 14, bei der die Ausgangstreiberschaltung (12) ein kapazitives Element (34) aufweist, das eine Spannungsänderung an einer Gateelektrode des ersten Transistors (PQ) durch kapazitive Kopplung als Reaktion auf das interne Signal (RD, OEM) verursacht.

16. Ausgangsschaltung nach Anspruch 11 oder 12, mit:
einer Pumpenschaltung (52b, 52c) zum Erzeugen einer zweiten Negativspannung durch eine Ladungspumpentätigkeit gemäß dem internen Signal (RD, OEM); und
einen zweiten Transistor (PT) zum Halten des Ausgangsknotens (15b) auf einem Pegel der Ausgangsstromversorgungsspannung (VDDQ) gemäß einer Ausgangsspannung der Pumpenschaltung (52b, 52c).

17. Ausgangsschaltung nach einem der Ansprüche 11 bis 16, bei der die Ausgangssteuerschaltung (12) aufweist:
eine Vortreiberschaltung (56-60) zum Treiben einer Gateelektrode des ersten Transistors (PQ) auf einen Spannungspegel eines Referenzknotens, der eine Referenzspannung (VSSQ) unterschiedlich in der Polarität von der Ausgangsstromversorgungsspannung (VDQ) liefert, gemäß dem internen Signal (RD, OEM) während einer vorbestimmten Dauer; und
einen Treiber (61-63) zum Treiben der Gateelektrode des ersten Transistors auf einen Pegel der Negativspannung (VBB0), nachdem die vorbestimmte Dauer vergangen ist.

18. Ausgangsschaltung, die eine Bitbreite von Ausgangsdaten ändern kann, mit:
einer Mehrzahl von Datenausgangsschaltungen (4, 170-174),
die entsprechend einer Maximalzahl von benutzbaren Datenausgangskontaktflecken (DQO - DQ31) angeordnet sind,
von denen jeder eine Ausgangsstromversorgungsspannung (VDDQ; VSSQ) empfängt, die an einen entsprechenden Ausgangsstromversorgungsknoten durch eine Ausgangsstromversorgungsleitung (182, 184; 183, 185) als eine Betriebsstromversorgungsspannung zum Treiben eines entsprechenden Kontaktfleckes gemäß einem entsprechenden internen Signal angelegt ist, wenn sie tätig ist; und
einem Schaltkomplex (196; 194; 201, 202; 200) zum Verbinden der Ausgangsstromversorgungsknoten von nichtbenutzten Datenausgangsschaltungen (192; 194, 196) aus der Mehrzahl von Datenausgangsschaltungen mit einer Stromversorgungsleitung (180; 181) unterschiedlich von der Ausgangsstromversorgungsleitung (182; 183) gemäß der Bitbreite der Ausgangsdaten.

19. Ausgangsschaltung nach Anspruch 18, bei der der Schaltkomplex (196; 194; 201, 202; 200) aufweist:
Auswahlschaltungen (196; 194), die entsprechend den Datenausgangsschaltungen (192; 172, 174) angeordnet sind, jeweils zum festen Verbinden eines Ausgangsstromversorgungsknotens einer entsprechenden Datenausgangsschaltung mit einer der Ausgangsdatenstromversorgungsleitungen (184; 185) und einer externen Stromversorgungsleitung (180; 181) unterschiedlich von der Ausgangsstromversorgungsleitung, und zum Übertragen einer externen Spannung (EXVDD; VSS) unterschiedlich von der Ausgangsstromversorgungsspannung (VDDQ; VSSQ) gemäß der Tatsache, ob die entsprechende Datenausgangsschaltung nicht benutzt ist.

20. Ausgangsschaltung nach Anspruch 18 oder 19,
bei der die Mehrzahl von Datenausgangsschaltungen (4) in Ausgangsschaltungsgruppen (170-174) in einer Einheit einer vorbestimmten Zahl von Datenausgangsschaltungen unterteilt ist;
die Ausgangsstromversorgungsleitung (182, 184; 183, 185) entsprechend einer jeden zugehörigen Ausgangsschaltungsgruppe angeordnet ist; und
der Schaltkomplex (96; 94; 101, 102; 200) einen Schaltkreis (201, 202; 200) zum Verbinden der Ausgangsstromversorgungsleitung (184; 185), die entsprechend einer Ausgangsschaltungsgruppe angeordnet ist, die nicht zu benutzend eingestellt ist, aus den Ausgangsschaltungsgruppen, mit einem Knoten, der eine externe Spannung (EXVDD; VSS) unterschiedlich von der Ausgangsstromversorgungsspannung (VDDQ; VSSQ) überträgt, die von der Ausgangsstromversorgungsleitung übertragen wird.