JP2001126483A - データ出力回路およびそれを備える半導体記憶装置 - Google Patents

データ出力回路およびそれを備える半導体記憶装置

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JP2001126483A JP30660299A JP30660299A JP2001126483A JP 2001126483 A JP2001126483 A JP 2001126483A JP 30660299 A JP30660299 A JP 30660299A JP 30660299 A JP30660299 A JP 30660299A JP 2001126483 A JP2001126483 A JP 2001126483A
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浩司 田中
Jun Nakai
潤 中井
Yasuhiko Tsukikawa
靖彦 月川
Mikio Asakura
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Abstract

(57)【要約】 【課題】 ハイレベルデータを高速に出力できるデータ
出力回路を提供する。 【解決手段】 出力バッファ１８０は、ハイレベルデー
タ出力時にデータ出力端子９０を外部電源電位Ｖｄｄで
充電するためのプルアップＮＭＯＳトランジスタＱＨＮ
と、ローレベルデータ出力時にデータ出力端子９０を接
地電位Ｖｓｓに放電するためのプルダウンＮＭＯＳトラ
ンジスタＱＬＮとを含む。プルアップＮＭＯＳトランジ
スタＱＨＮの基板電位は、ハイレベルデータ出力時にお
いては、通常時よりも高い電位レベルに設定される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、データ出力回路
に関し、より特定的には半導体記憶装置のデータ出力バ
ッファとして用いられるデータ出力回路に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）に代表される半導体記憶装置からのデータ出力は、
記憶情報に応じてメモリセルに蓄積された電荷によって
生じる電位差をセンスアンプ等で増幅して、ビット線，
Ｉ／Ｏ線等のデータ線によって伝達し、最終段でバッフ
ァ処理してデータ端子に出力することが一般的である。
この際に、データ出力回路が扱う過渡電流はかなり大き
なものとなるため、出力段にＰ型ＭＯＳトランジスタを
用いるとラッチアップが生じやすい。したがって、デー
タ端子を充放電するトランジスタは、一般的にＮ型ＭＯ
Ｓトランジスタで構成される。
【０００３】図２１は、半導体記憶装置に用いられる従
来の技術の一例であるデータ出力回路５００の構成を示
すブロック図である。
【０００４】データ出力回路５００は、ハイレベル（以
下、単にＨレベルと称す）／ローレベル（以下、単にＬ
レベルと称す）の２つの状態からなるディジタルデータ
をデータ端子５１０に出力する回路であり、データ端子
５１０の電位レベルを、Ｈレベルデータの出力が指示さ
れた場合には外部電源電位Ｖｄｄに設定し、Ｌレベルデ
ータの出力が指示された場合には接地電位Ｖｓｓに設定
する。
【０００５】データ出力回路５００は、データ端子５１
０に外部電源電位Ｖｄｄもしくは接地電位Ｖｓｓを供給
するための出力バッファ５８０を備える。
【０００６】出力バッファ５８０は、ノードＮｂと結合
されるゲートを有し、外部電源電位Ｖｄｄとデータ端子
５１０との間に電気的に結合される、Ｈレベルデータを
出力するためのプルアップトランジスタＱＮａと、ノー
ドＮｃと結合されるゲートを有し、接地電位Ｖｓｓとデ
ータ端子５１０との間に電気的に結合されるＬレベルデ
ータを出力するためのプルダウントランジスタＱＮｂと
を含む。
【０００７】データ出力回路５００は、さらに、Ｈレベ
ルデータ出力が指示された場合にトランジスタＱＮａを
十分にオンさせることが可能な昇圧電位をノードＮｂへ
出力するＨレベルデータ出力制御回路１１０と、Ｌレベ
ルデータ出力が指示された場合にトランジスタＱＮｂを
オンさせるための電位をノードＮｃへ供給するＬレベル
データ出力制御回路１４０と、Ｈレベルデータ出力時に
ノードＮｂの電位レベルを一定値以上に維持するための
出力電位保持回路１６０とを備える。
【０００８】Ｈレベルデータ出力制御回路１１０は、制
御信号Φ１およびΦ２に応答して、Ｈレベルデータ出力
時にノードＮａに内部電源電位Ｖｃｃよりも高い昇圧電
位を出力する昇圧回路１２０と、制御信号Φ２に応答し
て、ノードＮｂの電位レベルをノードＮａの電位レベル
および接地電位Ｖｓｓのいずれかに設定する電位切換回
路１２５とを含む。
【０００９】Ｌレベルデータ出力制御回路１４０は、制
御信号Φ３のレベル変換を実行するためのレベル変換回
路１５０と、レベル変換回路１５０の出力に応答して、
外部電源電位Ｖｄｄおよび接地電位Ｖｓｓのいずれか一
方をノードＮｃに出力するインバータ１５５とを含む。
【００１０】制御信号Φ２は、Ｈレベルデータの出力が
指示される場合に活性化（Ｌレベル）され、制御信号Φ
３は、Ｌレベルデータの出力が指示される場合に活性化
（Ｌレベル）される。制御信号Φ１は、Ｈレベルデータ
の出力に先立って昇圧回路１２０を活性化するために活
性化（Ｈレベル）される。
【００１１】このような構成とすることにより、Ｈレベ
ルデータの出力時においては、ノードＮｂに昇圧回路１
２０により出力された昇圧電位（＞Ｖｄｄ）が出力さ
れ、ノードＮｃには接地電位Ｖｓｓが出力される。した
がって、プルアップトランジスタＱＮａは十分にオンさ
れ、プルダウントランジスタＱＮｂはオフされる。この
結果、データ端子５１０は、外部電源電位Ｖｄｄに充電
される。
【００１２】一方、Ｌレベルデータの出力時において
は、ノードＮｃの電位レベルは外部電源電位Ｖｄｄに設
定され、ノードＮｂの電位レベルは接地電位Ｖｓｓに設
定される。したがって、この場合においては、プルダウ
ントランジスタＱＮｂがオンされ、トランジスタＱＮａ
がオフされる。よって、データ端子５１０は、トランジ
スタＱＮｂによって放電され、その電位レベルは接地電
位Ｖｓｓとなる。
【００１３】このように、出力バッファ５８０を構成す
るプルアップトランジスタおよびプルダウントランジス
タの２個のＮ型ＭＯＳトランジスタのゲート電位を制御
することにより、Ｈレベル／Ｌレベルデータのいずれか
一方をデータ端子５１０に出力することができる。
【００１４】
【発明が解決しようとする課題】一方、半導体記憶装置
においては、回路の高集積化に伴うトランジスタ耐圧の
確保の観点およびバッテリー駆動等を前提とした低消費
電力化の要求の観点から、低電圧動作化が進んでいる。
動作電圧が低電圧化されると、Ｎ型ＭＯＳトランジスタ
の電流駆動能力は低下するため、低電圧化の要求の高ま
りとともに、データ出力回路の高速化は、ますます重要
な課題となっている。
【００１５】図２２は、従来の技術の出力バッファ５８
０の構造を説明するための断面図である。
【００１６】図２２を参照して、出力バッファ５８０に
含まれるプルアップトランジスタＱＮａおよびプルダウ
ントランジスタＱＮｂは、Ｐ型基板領域５２０上に設け
られるＰ型ウェル５３０に設けられる。Ｐ型ウェル５３
０には、コンタクト５３２を通じて基板電位Ｖｓｕｂが
印加される。ラッチアップの防止等の観点から、基板電
位Ｖｓｕｂは、負電位とされることが一般的である。
【００１７】トランジスタＱＮａおよびＱＮｂは、共通
のＰ型ウェル５３０に設けられる。トランジスタＱＮａ
は、ノードＮｂと接続されるゲート電極５３４ａと、ソ
ース／ドレイン電極に相当する、データ端子５１０と接
続されるｎチャネル領域５３８ａおよび外部電源電位Ｖ
ｄｄと結合されるｎチャネル領域５３６ａとを有する。
同様に、トランジスタＱＮｂは、ノードＮｃと接続され
るゲート電極５３４ｂと、ソース／ドレイン電極に相当
する、接地電位Ｖｓｓと結合されるｎチャネル領域５３
８ｂとデータ端子５１０と接続されるｎチャネル領域５
３６ｂとを有する。
【００１８】このような、図２２に示す従来の構造の下
では、特に、Ｈレベルデータ出力時におけるトランジス
タＱＮａによるデータ端子５１０の充電速度が問題とな
る。
【００１９】Ｎ型ＭＯＳトランジスタにおいては、ソー
ス電位（トランジスタＱＮａにおいてはデータ端子５１
０の電位レベル）と基板電位（トランジスタＱＮａにお
いてはＰ型ウェル５３０の電位レベル）との電位レベル
差に応じて、基板効果が生じ、トランジスタのしきい電
圧Ｖｔｈが大きくなってしまう。したがって、トランジ
スタＱＮａにおいては、Ｈレベルデータ出力時におい
て、データ端子５１０の充電が開始されると、基板効果
の影響によって電流駆動能力が低下し、ソース／ドレイ
ン間電流の減少によってデータ端子５１０の充電を高速
に行なうことができなくなるという問題点が生じる。こ
のような状況の下で電流駆動能力を高めてＨレベルデー
タ出力の高速化を図るためには、サイズの大きなトラン
ジスタをプルアップトランジスタＱＮａとして設ける必
要があり、レイアウト面積の増大を招いてしまう。
【００２０】また、Ｈレベルデータ出力時には、プルア
ップトランジスタＱＮａのゲート電位、すなわちノード
Ｎｂの電位レベルを十分に昇圧する必要があるが、低電
圧動作化の下では、昇圧回路１２０によって十分な昇圧
レベルを得ることが困難となる場合が生じている。昇圧
回路においては、昇圧に用いる電荷を蓄積するための昇
圧用キャパシタが備えられるが、このキャパシタをＭＯ
Ｓ容量で構成した場合に、低電圧化に伴ってしきい電圧
Ｖｔｈの影響が大きくなることから、昇圧用キャパシタ
の容量の使用効率が低下することがその原因である。
【００２１】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、出力
データのＨレベル駆動を高速に実行することが可能な半
導体記憶装置のデータ出力回路を提供することである。
【００２２】
【課題を解決するための手段】請求項１記載のデータ出
力回路は、ハイレベルおよびローレベルの２つの状態を
有するデータ信号をデータ出力ノードに出力するための
データ出力回路であって、第１および第２のノードの電
位レベルに応じて、データ出力ノードの電位レベルを設
定するバッファ回路を備え、バッファ回路は、ハイレベ
ルに対応する第１の電位とデータ出力ノードとの間に電
気的に結合され、第１のノードと結合されるゲートを有
するプルアップＮＭＯＳトランジスタと、ローレベルに
対応する第２の電位とデータ出力ノードとの間に電気的
に結合され、第２のノードと結合されるゲートを有する
プルダウンＮＭＯＳトランジスタとを含み、ハイレベル
のデータ出力時に、第１の電位よりも高い昇圧電位を第
１のノードに出力するハイレベルデータ出力制御回路
と、ローレベルのデータ出力時に、プルダウンＮＭＯＳ
トランジスタをオンさせることが可能な電位を第２のノ
ードに出力するローレベルデータ出力制御回路と、プル
アップＮＭＯＳトランジスタに基板電位を供給する基板
電位切換回路とをさらに備え、基板電位切換回路は、ハ
イレベルのデータ出力時以外には、第１の基板電位を供
給し、ハイレベルのデータ出力時には、第１の基板電位
よりも高い第２の基板電位を供給する。
【００２３】請求項２記載のデータ出力回路は、請求項
１記載のデータ出力回路であって、プルアップＮＭＯＳ
トランジスタは、主基板領域から電気的に分離されたＰ
型ウェル上に設けられ、基板電位切換回路は、Ｐ型ウェ
ルに、ハイレベルのデータ出力時以外には第１の基板電
位を、ハイレベルのデータ出力時には第２の基板電位を
それぞれ供給し、第１の基板電位は、プルアップＮＭＯ
Ｓトランジスタにおいて、Ｐ型ウェルとＮチャネル領域
との間でＰＮ接合がオンしない電位レベルに設定され
る。
【００２４】請求項３記載のデータ出力回路は、請求項
１記載のデータ出力回路であって、プルアップＮＭＯＳ
トランジスタは、主基板領域から電気的に分離されたＰ
型ウェル上に設けられ、基板電位切換回路は、ハイレベ
ルのデータ出力時に活性化される制御信号の信号レベル
に応じて、第１および第２の電位のいずれか一方を内部
ノードに供給するレベル変換回路と、内部ノードの電位
レベルに応じて、第１および第２の電位のいずれか一方
とＰ型ウェルとを電気的に結合する電位供給回路とを含
む。
【００２５】請求項４記載のデータ出力回路は、請求項
１記載のデータ出力回路であって、データ出力回路は、
さらに、第１の電位より低くかつ第２の電位よりも高い
第３の電位を供給する第１の電源と、第２の電位を供給
する第２の電源とを備え、ハイレベルデータ出力制御回
路は、ハイレベルのデータ出力時に活性化される制御信
号の信号レベルに応じて昇圧電位を出力する昇圧電位発
生回路を含み、昇圧電位発生回路は、ハイレベルのデー
タ出力時に活性化される制御信号の信号レベルに応じ
て、第１および第２の内部ノードの電位レベルをそれぞ
れ設定する第１および第２の論理回路と第１の内部ノー
ドと第１の昇圧ノードとの間に電気的に結合される第１
の昇圧キャパシタと、第２の内部ノードと第２の昇圧ノ
ードとの間に電気的に結合される第２の昇圧キャパシタ
と、第１の電源と第１の昇圧ノードとの間に電気的に結
合され、第１の電源と接続されるゲートを有する第１の
プリチャージトランジスタと、第１の電源と第２の昇圧
ノードとの間に電気的に結合され、第１の電源と接続さ
れるゲートを有する第２のプリチャージトランジスタ
と、第１の電源と第２の昇圧ノードとの間に電気的に結
合され、第１の昇圧ノードと結合されるゲートを有する
第１のＮＭＯＳトランジスタとを有し、第１および第２
の昇圧キャパシタは、蓄積型のＭＯＳキャパシタで構成
され、ハイレベルデータ出力制御回路は、制御信号の信
号レベルに応じて、第２の昇圧ノードと第２の電源との
いずれか一方を第１のノードと電気的に結合するための
電圧切換回路をさらに含む。
【００２６】請求項５記載のデータ出力回路は、請求項
４記載のデータ出力回路であって、第１の昇圧キャパシ
タは、第１の内部ノードと接続されるゲートと、第１の
昇圧ノードと接続される、ソースおよびドレインとを有
するＮＭＯＳトランジスタを含み、第２の昇圧キャパシ
タは、第２の内部ノードと接続されるゲートと、第２の
昇圧ノードと接続される、ソースおよびドレインとを有
するＮＭＯＳトランジスタを含む。
【００２７】請求項６記載のデータ出力回路は、請求項
４記載のデータ出力回路であって、第１の昇圧キャパシ
タは、第１の昇圧ノードと接続されるゲートと、第１の
内部ノードと接続される、ソースおよびドレインとを有
するＰＭＯＳトランジスタを含み、第２の昇圧キャパシ
タは、第２の昇圧ノードと接続されるゲートと、第２の
内部ノードと接続される、ソースおよびドレインとを有
するＰＭＯＳトランジスタを含む。
【００２８】請求項７記載のデータ出力回路は、請求項
４記載のデータ出力回路であって、第１および第２のプ
リチャージトランジスタは、主基板領域から電気的に分
離されたＰ型ウェル上に設けられるＮＭＯＳトランジス
タであり、第１および第２のプリチャージトランジスタ
の基板電位は、第２の電位よりも高い電位レベルに設定
される。
【００２９】請求項８記載のデータ出力回路は、請求項
１記載のデータ出力回路であって、ハイレベルのデータ
出力時に動作し、第１のノードの電位レベルを所定値以
上に維持するための電位レベル保持回路をさらに備え
る。
【００３０】請求項９記載のデータ出力回路は、請求項
８記載のデータ出力回路であって、電位レベル保持回路
は、ハイレベルのデータ出力時に、第１の電位より低く
第２の電位よりも高い第３の電位と第２の電位との２つ
の電位レベルを一定周波数の下で繰り返すパルス信号を
受ける第３の内部ノードと、ハイレベルのデータ出力時
に、パルス信号の反転信号を受ける第４の内部ノード
と、第５の内部ノードと第３の内部ノードとの間に電気
的に結合される第３の昇圧キャパシタと、第６の内部ノ
ードと第４の内部ノードとの間に電気的に結合される第
４の昇圧キャパシタと、第３の電位と第５の内部ノード
との間に電気的に結合され、第３の電位と接続されるゲ
ートを有する第３のプリチャージトランジスタと、ハイ
レベルのデータ出力時に、第３の電位と第７の内部ノー
ドとを電気的に結合するスイッチ回路と、第７の内部ノ
ードと第６の内部ノードとの間に電気的に結合され、第
５の内部ノードと結合されるゲートを有する、第２のＮ
ＭＯＳトランジスタと、第６の内部ノードと第１のノー
ドとの間に電気的に結合され、第６の内部ノードと結合
されるゲートを有する、第３のＮＭＯＳトランジスタと
を含む。
【００３１】請求項１０記載のデータ出力回路は、請求
項１記載のデータ出力回路であって、データ出力回路
は、さらに、第１の電位より低く、かつ第２の電位より
も高い第３の電位を供給する第１の電源と、第２の電位
を供給する第２の電源とを備え、プルアップＮＭＯＳト
ランジスタは、主基板領域から分離された第１のＰ型ウ
ェル上に設けられ、基板電位切換回路は、Ｐ型ウェルに
対して、ハイレベルのデータ出力時以外には第１の基板
電位を供給し、ハイレベルのデータ出力時には第１の基
板電位よりも高い第２の基板電位を供給し、ハイレベル
データ出力制御回路は、ハイレベルのデータ出力時に活
性化される制御信号の信号レベルに応じて昇圧電位を出
力する昇圧電位発生回路を含み、昇圧電位発生回路は、
ハイレベルのデータ出力時に活性化される制御信号に応
じて、第１の内部ノードおよび第２の内部ノードの電位
レベルをそれぞれ設定する第１および第２の論理回路
と、第１の内部ノードと第１の昇圧ノードとの間に電気
的に結合され、蓄積型のＭＯＳキャパシタで構成される
第１の昇圧キャパシタと、第２の内部ノードと第２の昇
圧ノードとの間に電気的に結合され、蓄積型のＭＯＳキ
ャパシタで構成される第２の昇圧キャパシタと、第１の
電源と第１の昇圧ノードとの間に電気的に結合され、第
１の電源と接続されるゲートを有する第１のプリチャー
ジトランジスタと、第１の電源と第２の昇圧ノードとの
間に電気的に結合され、第１の電源と接続されるゲート
を有する第２のプリチャージトランジスタと、第１の電
源と第２の昇圧ノードとの間に電気的に結合され、第１
の昇圧ノードと接続されるゲートを有する第１のＮＭＯ
Ｓトランジスタとを有し、第１および第２のプリチャー
ジトランジスタは、主基板領域から分離された第２のＰ
型ウェル上に設けられ、ハイレベルデータ出力制御回路
は、制御信号の信号レベルに応じて、第２の昇圧ノード
と第２の電源とのいずれか一方を第１のノードと電気的
に結合するための電圧切換回路をさらに含み、データ出
力回路は、ハイレベルのデータ出力時において昇圧ノー
ドの電位レベルを所定値以上に維持するための電位レベ
ル保持回路をさらに備え、電位レベル保持回路は、ハイ
レベルのデータ出力時に、第１の電位より低く第２の電
位よりも高い第３の電位と第２の電位との２つの電位レ
ベルを一定周波数の下で繰り返すパルス信号を受ける第
３の内部ノードと、ハイレベルのデータ出力時に、パル
ス信号の反転信号を受ける第４の内部ノードと、第５の
内部ノードと第３の内部ノードとの間に電気的に結合さ
れる第３の昇圧キャパシタと、第６の内部ノードと第４
の内部ノードとの間に電気的に結合される第４の昇圧キ
ャパシタと、第３の電位と第５の内部ノードとの間に電
気的に結合され、第３の電位と接続されるゲートを有す
る第３のプリチャージトランジスタと、ハイレベルのデ
ータ出力時に、第３の電位と第７の内部ノードとを接続
するスイッチ回路と、第７の内部ノードと第６の内部ノ
ードとの間に電気的に結合され、第５の内部ノードと結
合されるゲートを有する、第２のＮＭＯＳトランジスタ
と、第６の内部ノードと昇圧ノードとの間に電気的に結
合され、第６の内部ノードと結合されるゲートを有す
る、第３のＮＭＯＳトランジスタとを含み、第３のプリ
チャージトランジスタと第２および第３のＮＭＯＳトラ
ンジスタとは、第２のＰ型ウェル上および主基板領域か
ら分離された第３のＰ型ウェル上のいずれかに設けら
れ、第２および第３のＰ型ウェルの基板電位は、第２の
電位よりも高い電位に設定される。
【００３２】請求項１１記載のデータ出力回路は、ハイ
レベルおよびローレベルの２つの状態を有するデータ信
号をデータ出力ノードに出力するためのデータ出力回路
であって、第１および第２のノードの電位レベルに応じ
て、データ出力ノードの電位レベルを設定するバッファ
回路を備え、バッファ回路は、ハイレベルに対応する第
１の電位とデータ出力ノードとの間に電気的に結合さ
れ、第１のノードと結合されるゲートを有するプルアッ
プＮＭＯＳトランジスタと、ローレベルに対応する第２
の電位とデータ出力ノードとの間に電気的に結合され、
第２のノードと結合されるゲートを有するプルダウンＮ
ＭＯＳトランジスタとを含み、ハイレベルのデータ出力
時に、第１の電位よりも高い昇圧電位を第１のノードに
出力するハイレベルデータ出力制御回路をさらに備え、
ハイレベルデータ出力制御回路は、ハイレベルのデータ
出力時に活性化される制御信号の信号レベルに応じて、
昇圧ノードに昇圧電位を出力する昇圧電位発生回路と、
制御信号の信号レベルに応じて、昇圧ノードと第２の電
源とのいずれか一方を第１のノードと電気的に結合する
ための電圧切換回路とを含み、ローレベルのデータ出力
時に、プルダウンＮＭＯＳトランジスタをオンさせるこ
とが可能な電位を第２のノードに出力するローレベルデ
ータ出力制御回路と、ハイレベルのデータ出力時に、昇
圧ノードの電位レベルを所定値以上に維持するための電
位レベル保持回路をさらに備える。
【００３３】請求項１２記載のデータ出力回路は、請求
項１１記載のデータ出力回路であって、電位レベル保持
回路は、ハイレベルのデータ出力時に、第１の電位より
低く第２の電位よりも高い第３の電位と第２の電位との
２つの電位レベルを一定周波数の下で繰り返すパルス信
号を受ける第３の内部ノードと、ハイレベルのデータ出
力時に、パルス信号の反転信号を受ける第４の内部ノー
ドと、第５の内部ノードと第３の内部ノードとの間に電
気的に結合される第３の昇圧キャパシタと、第６の内部
ノードと第４の内部ノードとの間に電気的に結合される
第４の昇圧キャパシタと、第３の電位と第５の内部ノー
ドとの間に電気的に結合され、第３の電位と接続される
ゲートを有する第３のプリチャージトランジスタと、ハ
イレベルのデータ出力時に、第３の電位と第７の内部ノ
ードとを電気的に結合するスイッチ回路と、第７の内部
ノードと第６の内部ノードとの間に電気的に結合され、
第５の内部ノードと結合されるゲートを有する、第２の
ＮＭＯＳトランジスタと、第６の内部ノードと昇圧ノー
ドとの間に電気的に結合され、第６の内部ノードと結合
されるゲートを有する、第３のＮＭＯＳトランジスタと
を含み、第３のプリチャージトランジスタと第２および
第３のＮＭＯＳトランジスタとは、主基板領域から分離
されたＰ型ウェル上に設けられ、Ｐ型ウェルの基板電位
は、第２の電位よりも高い電位に設定される。
【００３４】請求項１３記載のデータ出力回路は、請求
項１１記載のデータ出力回路であって、プルアップＮＭ
ＯＳトランジスタに基板電位を供給する基板電位切換回
路をさらに備え、基板電位切換回路は、ハイレベルのデ
ータ出力時以外には、第１の基板電位を供給し、ハイレ
ベルのデータ出力時には、第１の基板電位よりも高い第
２の基板電位を供給する。
【００３５】請求項１４記載のデータ出力回路は、請求
項１３記載のデータ出力回路であって、プルアップＮＭ
ＯＳトランジスタは、主基板領域から電気的に分離され
たＰ型ウェル上に設けられ、基板電位切換回路は、Ｐ型
ウェルに対して、ハイレベルのデータ出力時以外には第
１の基板電位を供給し、ハイレベルのデータ出力時には
第１の基板電位よりも高い第２の基板電位を供給し、第
１の基板電位は、プルアップＮＭＯＳトランジスタにお
いて、Ｐ型ウェルとＮチャネル領域との間でＰＮ接合が
オンしない電位レベルに設定される。
【００３６】請求項１５記載の半導体記憶装置は、ハイ
レベルおよびローレベルの２つの状態を有するデータ信
号を記憶するための半導体記憶装置であって、行列状に
配置される複数のメモリセルを有するメモリセルアレイ
と、選択された複数のメモリセルのうちの１つから読出
されたディジタルデータの状態に応じた電位レベルをデ
ータ出力ノードに出力するためのデータ出力回路とを備
え、データ出力回路は、第１および第２のノードの電位
レベルに応じて、データ出力ノードの電位レベルを設定
するバッファ回路を含み、バッファ回路は、ハイレベル
に対応する第１の電位とデータ出力ノードとの間に電気
的に結合され、第１のノードと結合されるゲートを有す
るプルアップＮＭＯＳトランジスタと、ローレベルに対
応する第２の電位とデータ出力ノードとの間に電気的に
結合され、第２のノードと結合されるゲートを有するプ
ルダウンＮＭＯＳトランジスタとを有し、データ出力回
路は、ハイレベルのデータ出力時に、第１の電位よりも
高い昇圧電位を第１のノードに出力する昇圧回路と、ロ
ーレベルのデータ出力時に、プルダウンＮＭＯＳトラン
ジスタをオンさせることが可能な電位を第２のノードに
出力する電位供給回路と、プルアップＮＭＯＳトランジ
スタに基板電位を供給する基板電位切換回路とをさらに
含み、基板電位切換回路は、ハイレベルのデータ出力時
以外には、第１の基板電位を供給し、ハイレベルのデー
タ出力時には、第１の基板電位よりも高い第２の基板電
位を供給する。
【００３７】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当部分を示す。
【００３８】［実施の形態１］図１は、本発明の実施の
形態１に従うデータ出力回路を備える半導体記憶装置１
０００の全体構成を示すブロック図である。
【００３９】図１を参照して、半導体記憶装置１０００
は、行列状に配置された複数のメモリセルを有するメモ
リセルアレイ１０を備える。メモリセルアレイ１０にお
いて、メモリセルの各行に対応してワード線が設けら
れ、メモリセルの各行に対応してビット線が設けられ
る。図１には、行列状に配置される複数のメモリセルの
うちの１個を代表的にＭＣとして示し、それに対応する
ワード線ＷＬおよびビット線ＢＬの配置について示して
いる。
【００４０】半導体記憶装置１０００は、さらに、メモ
リセルの行および列を選択するためのアドレス信号の各
ビットＡ０〜Ａｉ（ｉ：自然数）を受けるアドレス入力
端子２０と、ロウアドレスストローブ信号／ＲＡＳ、コ
ラムアドレスストローブ信号／ＣＡＳおよびライトイネ
ーブル信号／ＷＥ等の制御信号を受ける制御信号入力端
子３０と、制御信号入力端子３０に入力された各制御信
号を受けて、半導体記憶装置１０００全体における読出
・書込・リフレッシュ動作等を制御する制御回路３５
と、アドレス信号の各ビットＡ０〜Ａｉを受けて内部ア
ドレス信号を発生するアドレスバッファ２５とを備え
る。
【００４１】アドレスバッファ２５によって出力される
内部アドレス信号は、ロウデコーダ４０およびコラムデ
コーダ５０に伝達され、内部アドレス信号に応答したメ
モリセル行および列の選択が実行される。
【００４２】半導体記憶装置１０００は、さらに、コラ
ムデコーダによって選択されたメモリセル列との間での
データの授受および読出されたデータの増幅を実行する
ためのセンスアンプ回路４５と、センスアンプ回路との
間でデータを伝達するＩ／Ｏ線５５と、Ｉ／Ｏ線５５に
生じた電位差を増幅するためのプリアンプ６０と、プリ
アンプ６０で増幅された読出データに応答して、データ
出力端子９０にＨレベル／Ｌレベルデータを出力するた
めのデータ出力回路１００とを備える。
【００４３】半導体記憶装置１０００は、さらに、デー
タ入力端子９５に入力された書込データを受ける入力バ
ッファ７０と、入力バッファ７０に伝達された書込デー
タをＩ／Ｏ線を通じてメモリセルに書込むためのライト
ドライバ７５をさらに含む。
【００４４】図１においては、データ入力端子９５とデ
ータ出力端子９０とを独立に配置する構成を示したが、
読出データおよび書込データの伝達を共通して行なうグ
ローバルＩ／Ｏ線を設けて、データ入力端子とデータ出
力端子とを共通とすることも可能である。
【００４５】データ読出時においては、ロウデコーダ４
０およびコラムデコーダ５０によって選択されたメモリ
セルに記憶されたデータが、センスアンプ回路４５によ
って増幅されてＩ／Ｏ線５５を通じて伝達される。Ｉ／
Ｏ線５５に伝達されたデータは、プリアンプ６０で増幅
され、プリアンプ６０の出力に応じて、データ出力回路
は、Ｈレベル／Ｌレベルデータをデータ出力端子９０に
出力する。
【００４６】半導体記憶装置１０００は、さらに、外部
電源電位Ｖｄｄを受ける電源入力端子８２と、接地電位
Ｖｓｓを受ける電源端子８４とを備える。電源端子より
入力された外部電源電位Ｖｄｄおよび接地電位Ｖｓｓよ
り、内部電源電位Ｖｃｃが、電圧降下回路（ＶＤＣ）８
５によって生成され、また、Ｐ型基板に与えられる基板
電位Ｖｓｕｂが、基板電位発生回路８７によって生成さ
れる。ラッチアップの防止等の観点から、基板電位Ｖｓ
ｕｂは、負電位とされることが一般的である。
【００４７】図２は、本発明の実施の形態１に従うデー
タ出力回路１００の全体構成を示すブロック図である。
【００４８】図２を参照して、データ出力回路１００
は、Ｈレベルデータの出力が指示される期間において活
性化（Ｌレベル）される制御信号Φ２およびＬレベルデ
ータの出力が指示される期間において活性化（Ｌレベ
ル）される制御信号Φ３に応じて、データ出力端子９０
の電位レベルを外部電源電位Ｖｄｄおよび接地電位Ｖｓ
ｓの一方に設定する。
【００４９】データ出力回路１００は、ノードＮｂおよ
びＮｃの電位レベルに応じて、外部電源１０２および接
地配線１０５のいずれか一方によってデータ出力端子９
０を充放電するための出力バッファ１８０を備える。出
力バッファ１８０は、ノードＮｂと結合されるゲートを
有し外部電源１０２とデータ出力端子９０との間に電気
的に結合されるプルアップトランジスタＱＮＨと、ノー
ドＮｃと結合されるゲートを有しデータ出力端子９０と
接地配線１０５との間に電気的に結合されるプルダウン
トランジスタＱＮＬとを含む。
【００５０】データ出力回路１００は、さらに、Ｈレベ
ルデータの出力が指示された場合において、プルアップ
トランジスタＱＮＨをオンさせるための電位をノードＮ
ｂに出力するためのＨレベルデータ出力制御回路１１０
と、Ｌレベルデータの出力が指示された場合において、
プルダウントランジスタＱＮＬをオンさせるための電位
レベルをノードＮｃに出力するためのＬレベルデータ出
力制御回路１４０と、Ｈレベルデータ出力時においてノ
ードＮｂの電位レベルを一定レベル以上に保持するため
の昇圧電位保持回路１６０と、Ｈレベルデータの出力が
指示される期間において、プルアップトランジスタＱＮ
Ｈの基板電位を切換えるための基板電位切換回路１３０
とを備える。
【００５１】以下に、各回路の構成を詳細に説明する。
図３は、Ｈレベルデータ出力制御回路１１０の構成を説
明する回路図である。
【００５２】図３を参照して、Ｈレベルデータ出力制御
回路１１０は、ノードＮａに昇圧電位を出力するための
昇圧回路１２０と、制御信号Φ２に応答して、ノードＮ
ｂの電位レベルを切換えるための電位切換回路１２５と
を含む。
【００５３】昇圧回路１２０は、制御信号Φ１およびΦ
２に応じて結果をノードＮ１に出力するための論理回路
ＬＧ１０と、ノードＮ１とＮ２との間に接続される昇圧
キャパシタＣ１と、ノードＮ２を予めプリチャージする
ためのトランジスタＱＮ１０と、ノードＮ２から内部電
源１０４に向かう方向を順方向としてダイオード接続さ
れるトランジスタＱＮ１２およびＱＮ１４を有する。
【００５４】昇圧回路１２０は、さらに、制御信号Φ２
の反転信号をノードＮ３に伝達するためのインバータ群
ＩＶ１２〜ＩＶ１４と、ノードＮ３とノードＮａとの間
に接続される昇圧キャパシタＣ２と、ノードＮ２と接続
されるゲートを有し内部電源１０２とノードＮａとを電
気的に結合するために設けられるトランジスタＱＮ１６
と、ノードＮａを予めプリチャージするために設けられ
るトランジスタＱＮ２０と、ノードＮａから内部電源１
０４に向かう方向を順方向としてダイオード接続される
トランジスタＱＮ２２〜ＱＮ２６を含む。
【００５５】制御信号Φ１は、制御信号Φ２の活性化に
先立って活性化（Ｈレベル）される。
【００５６】昇圧回路１２０の動作をタイミングチャー
トを用いて説明する。図５は、データ出力回路１００の
各部の動作波形を示すタイミングチャートである。
【００５７】図５を参照して、時刻ｔ１において、制御
信号Φ２の活性化に先立って、制御信号Φ１が活性化
（Ｈレベル）される。
【００５８】制御信号Φ１が活性化される時刻ｔ１以前
において、ノードＮ２は、トランジスタＱＮ１０によっ
て、Ｖｃｃ−Ｖｔｈ（Ｖｔｈ：Ｎ型ＭＯＳトランジスタ
のしきい電圧）にプリチャージされ、ノードＮａは、ト
ランジスタＱＮ２０によって、同様にＶｃｃ−Ｖｔｈに
プリチャージされている。一方、このタイミングにおい
ては、ノードＮ１およびノードＮ３の電位レベルはＶｓ
ｓであるので、昇圧キャパシタＣ１およびＣ２に電荷が
蓄積される。
【００５９】制御信号Φ１の活性化に応答して、ノード
Ｎ１の電位レベルはＬレベル（Ｖｓｓ）からＨレベル
（Ｖｃｃ）に変化する。一方、ノードＮ３の電位レベル
は、制御信号Φ２の反転状態であり、Ｌレベル（Ｖｓ
ｓ）のままである。
【００６０】ノードＮ１の電位レベルがＶｓｓからＶｃ
ｃに変化することにより、ノードＮ２の電位レベルは、
内部電源電位Ｖｃｃから昇圧キャパシタＣ１に蓄積され
た電荷によって昇圧され、その電位レベルはＶｃｃ−Ｖ
ｔｈ＋ΔＶ１まで上昇する。これにより、トランジスタ
ＱＮ１６は十分にオンし、ノードＮａの電位レベルは、
プリチャージレベルのＶｃｃ−ＶｔｈからＶｃｃまで上
昇する。
【００６１】次に、時刻ｔ２において、Ｈレベルデータ
を出力するために制御信号Φ２が活性化されると、ノー
ドＮ１の電位レベルがＬレベル（Ｖｓｓ）に変化すると
ともに、ノードＮ３の電位レベルは、Ｖｓｓレベルから
Ｖｃｃレベルに変化する。これに応じて、ノードＮ２の
電位レベルは、再び、プリチャージレベルのＶｃｃ−Ｖ
ｔｈに低下する。一方、ノードＮａの電位レベルは、昇
圧キャパシタＣ２に蓄積された電荷によって、Ｖｃｃ＋
ΔＶ２まで昇圧される。したがって、制御信号Φ２が活
性化されている期間において、ノードＮａには、昇圧電
位（Ｖｃｃ＋ΔＶ２）が供給される。
【００６２】時刻ｔ３において、再び制御信号Φ２が非
活性化（Ｈレベル）されると、ノードＮ１の電位レベル
がＶｃｃレベルに、ノードＮ３の電位レベルがＬレベル
（Ｖｓｓレベル）に変化するので、これに応じて、ノー
ドＮ２の電位レベルおよびノードＮａの電位レベルは、
時刻ｔ１における変化と同様に、Ｖｃｃ−Ｖｔｈ＋ΔＶ
１およびＶｃｃにそれぞれ変化する。
【００６３】このような構成とすることにより、昇圧回
路１２０は、制御信号Φ２の活性化期間において、ノー
ドＮａの電位レベルを、昇圧電位（Ｖｃｃ＋ΔＶ２）に
設定する。
【００６４】再び、図３を参照して、電位切換回路１２
５は、ノードＮａとノードＮｂとの間に電気的に結合さ
れる、Ｐ型ＭＯＳトランジスタＱＰ３０と、ノードＮｂ
と接地配線１０５との間に電気的に結合されるＮ型ＭＯ
ＳトランジスタＱＮ３０とを有する。トランジスタＱＰ
３０およびＱＮ３０のゲートには、制御信号Φ２が与え
られる。
【００６５】電位切換回路１２５は、制御信号Φ２の活
性化期間（Ｌレベル）においては、トランジスタＱＰ３
０のオンによってノードＮａに供給された昇圧電位をノ
ードＮｂに伝達する。一方、制御信号Φ２の非活性化期
間（Ｈレベル）においては、電位切換回路１２５は、ト
ランジスタＱＮ３０のオンによって接地電位Ｖｓｓをノ
ードＮｂに伝達する。
【００６６】図４は、Ｌレベルデータ出力制御回路１４
０の構成を示す回路図である。図４を参照して、Ｌレベ
ルデータ出力制御回路１４０は、制御信号Φ３をレベル
変換するためのレベル変換回路１５０と、レベル変換回
路１５０の出力を反転して、ノードＮｃに外部電源電位
Ｖｄｄおよび接地電位Ｖｓｓのうちの一方をノードＮｃ
に出力するインバータ１５５とを含む。
【００６７】レベル変換回路１５０は、制御信号Φ３を
反転出力するインバータＩＶ５０と、制御信号Φ３およ
びその反転信号を入力とするトランジスタＱＰ５２，Ｑ
Ｐ５４，ＱＮ５２およびＱＮ５４を有する。
【００６８】レベル変換回路１５０は、制御信号Φ３が
非活性状態（Ｈレベル：Ｖｃｃ）である場合には外部電
源電位Ｖｄｄを出力し、制御信号Φ３が活性状態（Ｌレ
ベル：Ｖｓｓ）である場合には接地電位Ｖｓｓを出力す
る。
【００６９】インバータ１５５は、外部電源１０２とノ
ードＮｃとを電気的に結合するために設けられるＰ型Ｍ
ＯＳトランジスタＱＰ５５と、ノードＮｃと接地配線１
０５とを電気的に結合するために設けられるＮ型ＭＯＳ
トランジスタＱＮ５５とを有する。トランジスタＱＰ５
５およびＱＮ５５のゲートには、レベル変換回路１５０
の出力が与えられる。
【００７０】このような構成とすることにより、接地電
位Ｖｓｓ〜内部電源電位Ｖｃｃの振幅を有する制御信号
Φ３を、外部電源電位Ｖｄｄ〜接地電位Ｖｓｓの振幅に
レベル変換して、ノードＮｃに反転出力することができ
る。よって、ノードＮｃの電位レベルは、制御信号Φ３
の活性化期間（Ｌレベル）においては、外部電源電位Ｖ
ｄｄに設定され、それ以外の場合には、接地電位Ｖｓｓ
に設定される。
【００７１】図６は、基板電位切換回路１３０の構成を
示す回路図である。図６を参照して、基板電位切換回路
１３０は、レベル変換回路１３５と、インバータ１３７
とを含む。レベル変換回路１３５は、図４で説明したレ
ベル変換回路１５０と同様の構成を有し、内部電源電位
Ｖｃｃ〜接地電位Ｖｓｓの振幅を有する制御信号Φ２に
応じて、外部電源電位Ｖｄｄおよび接地電位Ｖｓｓの一
方を出力する。
【００７２】インバータ１３７は、外部電源１０２と接
地配線１０５との間に直列に接続されるトランジスタＱ
Ｐ４５およびＱＮ４５を有する。トランジスタＱＰ４５
およびＱＮ４５のゲートには、レベル変換回路１３５の
出力が与えられる。トランジスタＱＰ４５およびＱＮ４
５のドレインが結合されたノードから、制御信号Φ５が
出力される。したがって、制御信号Φ５は、制御信号Φ
２の振幅レベルを変換し、かつ反転した信号となる。
【００７３】図５を再び参照して、制御信号Φ５は、制
御信号Φ２の活性期間においては、Ｖｓｓレベルに設定
され、制御信号Φ２の活性化（Ｌレベル）期間、すなわ
ちＨレベルデータの出力期間において、外部電源電位Ｖ
ｄｄに設定される。制御信号Φ２が再び非活性化（Ｈレ
ベル）され、続いてＬレベルデータを出力する場合に
は、制御信号Φ３はＶｓｓレベルとなる。制御信号Φ５
は、出力バッファ１８０中のプルアップトランジスタＱ
ＮＨの基板電位として印加される。
【００７４】以上説明したＨレベルデータ出力制御回路
１１０およびＬレベルデータ出力制御回路１４０によっ
て、データＮｂおよびＮｃの電位レベルが制御され、デ
ータ出力端子９０の電位レベルＶｄａｔは、制御信号Φ
２の活性化に応答してＨレベル（外部電源電位Ｖｄｄ）
に設定され、制御信号Φ３の活性化に応答してＬレベル
（接地電位Ｖｓｓ）に設定される。制御信号Φ２および
Φ３の両方が非活性状態（Ｈレベル）である場合におい
ては、出力バッファ中のトランジスタＱＮＨおよびＱＮ
Ｌのいずれもオフ状態とされるので、データ出力端子は
ハイインピーダンス状態（Ｈｉ−Ｚ）とされる。
【００７５】図７は、出力バッファ１８０の構造の一例
を説明するための断面図である。図７を参照して、プル
アップトランジスタＱＮＨは、Ｐ型基板領域２００から
Ｎ型ウェル１９２ａによって分離されたＰ型ウェル１９
４ａ上に配置される。
【００７６】トランジスタＱＨＮは、ノードＮｂと接続
されるゲート電極１９５ａと、ソース／ドレイン電極に
相当する、データ端子９０と接続されるｎチャネル領域
１９７ａおよび外部電源電位Ｖｄｄと結合されるｎチャ
ネル領域１９６ａとを有する。
【００７７】Ｐ型ウェル１９４ａには、基板電位切換回
路１３０によって出力される制御信号Φ５がボディコン
タクト１９８ａを介して印加される。
【００７８】したがって、プルアップトランジスタＱＮ
Ｈの基板電位は、Ｈレベルデータの出力時においては、
外部電源電位Ｖｄｄに設定され、それ以外の場合におい
ては、接地電位Ｖｓｓに設定される。Ｈレベルデータの
出力時において、トランジスタＱＮＨの基板電位を高レ
ベルの電位に切換えることによって、トランジスタＱＮ
Ｈのソースに相当するｎチャネル領域１９７ａの電位レ
ベルが上昇しても、基板効果によるしきい電圧Ｖｔｈの
上昇を抑えることができる。
【００７９】この結果、Ｈレベルデータの出力時におい
て、同一サイズのプルアップトランジスタＱＨＮによっ
て、より多くの出力電流を供給することが可能となる。
よって、Ｈレベルデータ出力時において、基板効果に起
因して出力スピードの低下を招くといった問題点が解決
され、トランジスタサイズの拡大を伴うことなく高速に
データ出力を行なうことが可能となる。
【００８０】図７においては、Ｈレベルデータ出力時に
おける基板電位（制御信号Φ５のＨレベル電位）を外部
電源電位Ｖｄｄとしているが、この電位レベルは、Ｐ型
ウェル１９４ａと隣接するｎ型領域との間でＰＮ接合が
オンしない範囲で任意に選ぶことができる。本実施の形
態においては、トランジスタＱＮＨのドレインに相当す
るｎチャネル領域１９６ａが外部電源電位Ｖｄｄと結合
されていることを考慮して、制御信号Φ５のＨレベルを
Ｖｄｄとしたものである。
【００８１】Ｎ型ウェル１９２ａには、Ｐ型ウェル１９
４ａをＰ型基板領域２００から電気的に分離するため
に、Ｐ型ウェル１９４ａとＮ型ウェル１９２ａとの間お
よび、Ｐ型基板領域２００とＮ型ウェル１９２ａとの間
でＰＮ接合がオンしないように選択される電位が印加さ
れる。
【００８２】図７においては、Ｎ型ウェル１９２ａに対
してＰ型ウェル１９４ａと同様の制御信号Φ５を与える
ことにより、Ｐ型ウェル１９４ａをＰ型基板領域２００
から電気的に分離している。
【００８３】また、Ｌレベルデータ出力時においては、
データ出力端子９０の電位レベルは、接地電位Ｖｓｓレ
ベルまで低下するため、制御信号Φ５のＬレベルは、こ
の場合においても、Ｐ型ウェル１９４ａとｎ型チャネル
１９７ａとの間でＰＮ接合がオンしない範囲に選択する
必要がある。したがって、図７においては、制御信号Φ
５のＬレベル電位を、接地電位Ｖｓｓレベルとしてい
る。
【００８４】逆に言えば、上述した範囲内で、制御信号
Φ５のＨレベル電位およびＬレベル電位は任意に設定す
ることが可能である。
【００８５】図７においては、プルダウントランジスタ
ＱＮＬも、Ｐ型基板領域２００から電気的に分離した独
立のＰ型ウェル１９４ｂ上に形成される。
【００８６】トランジスタＱＮＬは、ノードＮｃと接続
されるゲート電極１９５ｂと、Ｐ型ウェル１９４ｂ上に
配置される、データ出力端子９０と接続されドレインに
相当するｎチャネル領域１９６ｂと、接地配線１０５と
接続されソースに相当するｎチャネル領域１９７ｂとを
有する。Ｐ型ウェル１９４ｂには、接地電位Ｖｓｓにが
ボディコンタクト１９８ｂを介して印加される。
【００８７】また、Ｎ型ウェル１９２ｂには、ＰＮ接合
をオンさせないために、外部電源電位Ｖｄｄが印加され
る。
【００８８】図８は、昇圧電位保持回路１６０の構成を
示す回路図である。図８を参照して、昇圧電位保持回路
１６０は、リングオシレータ１７０を含む。
【００８９】リングオシレータ１７０は、接地電位Ｖｓ
ｓ〜内部電源電位Ｖｃｃの振幅を有する一定周波数のパ
ルス状の信号を、制御信号Φ４として出力する。
【００９０】昇圧電位保持回路１６０は、さらに、制御
信号Φ２の反転信号と制御信号Φ４とを２入力とするＮ
ＡＮＤ演算結果をノードＮ６に出力する論理ゲートＬＧ
６０と、制御信号Φ２の反転信号と制御信号Φ４とのＡ
ＮＤ演算結果をノードＮ５に出力する論理回路ＬＧ６２
とを含む。
【００９１】ノードＮ５およびＮ６は、制御信号Φ２が
非活性状態（Ｈレベル）である場合には、いずれもＬレ
ベル（Ｖｓｓレベル）に固定され、制御信号Φ２が活性
化（Ｌレベル）されている場合においては、ノードＮ５
には、制御信号Φ４と同位相の信号が出力され、ノード
Ｎ６には、制御信号Φ４の反転信号が出力される。
【００９２】昇圧電位保持回路１６０は、さらに、ノー
ドＮ６とノードＮ７との間に結合される昇圧キャパシタ
Ｃ３と、内部電源１０４とノードＮ７との間に接続され
るプリチャージトランジスタＱＮ６２と、ノードＮ７か
ら内部電源１０４に向かう方向を順方向としてダイオー
ド接続されるトランジスタＱＮ６４およびＱＮ６６と、
ノードＮ９と内部電源１０４との間に電気的に結合され
ゲートに制御信号Φ２を受けるＰ型トランジスタＱＰ６
０とを含む。したがって、ノードＮ７は、ノードＮ６の
電位レベルがＶｓｓレベルであるときには、Ｖｃｃ−Ｖ
ｔｈレベルにプリチャージされ、制御信号Φ２の活性化
時においては、制御信号Φ４に応じて、パルス状に昇圧
される。
【００９３】昇圧電位保持回路１６０は、さらに、ノー
ドＮ５とノードＮ８との間に結合される昇圧キャパシタ
Ｃ４と、ノードＮ７が接続されるゲートを有しノードＮ
９とノードＮ８とを電気的に結合するために設けられる
Ｎ型ＭＯＳトランジスタＱＮ６８と、ノードＮ７と接続
されるゲートを有しノードＮ７とノードＮｂとを電気的
に結合するために設けられるＮ型トランジスタＱＮＴと
をさらに含む。
【００９４】このような構成とすることにより、ノード
Ｎ８は、制御信号Φ２の活性化に応じたトランジスタＱ
Ｐ６０のオンおよびノードＮ７の昇圧に応じて、内部電
源電位Ｖｃｃレベルまで充電され、その後は、制御信号
Φ４の変化に応じて、パルス状に昇圧される。トランジ
スタＱＮＴは、ノードＮ８からノードＮｂに向かう方向
にダイオード接続されており、プルアップトランジスタ
ＱＮＨのゲートに接続されるノードＮｂの電位レベル
が、ノードＮ８の電位レベルより低下した場合に、ノー
ドＮｂに電流を供給する。
【００９５】したがって、電流リーク等の発生によっ
て、Ｈレベルデータ出力時に、ノードＮｂの電位レベル
が低下し、データ出力端子９０の電位レベルＶｄａｔが
低下した場合においても、トランジスタＱＮＴのオンに
よって、ノードＮｂに電流を供給してその電位レベルを
復帰させることが可能となる。
【００９６】図９は、昇圧電位保持回路１６０の動作を
説明するためのタイミングチャートである。
【００９７】図９を参照して、時刻ｔ１において制御信
号Φ２が活性化される。これに応じて、ノードＮ５およ
びノードＮ６に、制御信号Φ４に応答した電位レベルが
設定されるようになる。また、トランジスタＱＰ６０が
オンし、ノードＮ９の電位レベルが内部電源電位Ｖｃｃ
レベルに変化する。
【００９８】次に、時刻ｔ２において、制御信号Φ４が
ＨレベルからＬレベルに変化すると、ノードＮ６の電位
レベルはＨレベルに変化するため、ノードＮ７の電位レ
ベルはプリチャージレベルＶｃｃ−Ｖｔｈに、昇圧キャ
パシタＣ３による昇圧電位を加えた電位レベル（Ｖｃｃ
−Ｖｔｈ＋ΔＶ３）となる。これにより、トランジスタ
ＱＮ６８がオンし、ノードＮ８の電位レベルは上昇を始
める。
【００９９】時刻ｔ３において、制御信号Φ４がＬレベ
ルからＨレベルに変化すると、ノードＮ６の電位レベル
はＨレベルからＬレベルに変化し、昇圧キャパシタＣ３
に再び電荷が蓄えられる。一方、ノードＮ６の電位レベ
ルはＬレベルからＨレベルに上昇するため、ノードＮ８
の電位が、昇圧キャパシタＣ４に蓄えられた電荷によっ
て昇圧され、Ｖｃｃから、Ｖｃｃ＋ΔＶ４に昇圧され
る。以降、制御信号Φ２が活性化されている期間におい
ては、制御信号Φ４の状態の変化に伴って、ノードＮ７
およびノードＮ８の電位レベルは、交互に昇圧される。
【０１００】したがって、ノードＮ８の電位レベルは、
内部電源電位Ｖｃｃ以上に昇圧された状態となるので、
ノードＮｂの電位レベルがノードＮ８の昇圧電位レベル
よりも低下した場合には、トランジスタＱＮＴのオンに
より、速やかに電流を供給してノードＮｂの電位レベル
を回復することが可能となる。
【０１０１】これにより、ノードＮｂに電流リークが発
生した場合においても、安定的にＨレベルデータを出力
することが可能となる。
【０１０２】［実施の形態２］実施の形態２において
は、低電圧動作化の下でも、十分な昇圧レベルを確保す
ることが可能な昇圧回路の構成について説明する。
【０１０３】実施の形態２の昇圧回路の回路構成は、実
施の形態１で示した昇圧回路１２０の構成と同様であ
る。実施の形態２の昇圧回路においては、回路中に含ま
れる昇圧キャパシタＣ１およびＣ２の構成に特徴があ
る。
【０１０４】図１０は、反転型ＮＭＯＳキャパシタで構
成された昇圧キャパシタを説明する図である。
【０１０５】図１０（ａ）を参照して、昇圧キャパシタ
Ｃ１の対向する電極は、それぞれノードＮ２およびＮ１
と接続される。同様に、昇圧キャパシタＣ２の対向する
電極は、ノードＮｂおよびノードＮ３とそれぞれ接続さ
れる。
【０１０６】図１０（ｂ）は、昇圧キャパシタＣ１の構
造を示す断面図である。ここでは、代表的に昇圧キャパ
シタＣ１の場合について説明する。
【０１０７】図１０（ｂ）を参照して、昇圧キャパシタ
Ｃ１は、Ｐ型基板領域２００上のＰ型ウェル２１０に設
けられたＮ型ＭＯＳトランジスタを有する。昇圧キャパ
シタＣ１は、ノードＮ１と結合されるｎチャネル領域２
１４および２１６と、ノードＮ２と結合されるゲート電
極２１８とを有する。Ｐ型ウェル２１０には、ボディコ
ンタクト２１２を介して基板電位Ｖｓｕｂが印加され
る。
【０１０８】図３で説明したように、昇圧のための電荷
を蓄積する場合においては、ノードＮ１が低レベル電位
に設定され、ノードＮ２は高レベル電位に設定される。
したがって、この場合には、ゲート電極２１８に高レベ
ル電位が印加され、ソース／ドレインであるｎチャネル
領域には低レベル電位が印加される。
【０１０９】したがって、昇圧キャパシタＣ１は、ゲー
ト直下の領域に、チャンネルを形成した状態で容量を確
保する。よって、キャパシタＣ１のキャパシタンスは、
Ｎ型ＭＯＳトランジスタのしきい電圧Ｖｔｈの影響を大
きく受け、特に低電圧動作化の下、ゲート電極２１６に
印加される電位レベルが十分確保できない場合には、キ
ャパシタンスを大きくとることができない。この結果、
昇圧キャパシタＣ１に蓄積される電荷量は減少するた
め、十分な昇圧電位を発生することができなくなるおそ
れがある。
【０１１０】実施の形態２においては、このような問題
点を解消するために、昇圧回路中の昇圧キャパシタＣ１
およびＣ２を、蓄積型ＭＯＳキャパシタによって構成す
る。
【０１１１】昇圧回路以外の構成および動作については
実施の形態１で説明したデータ出力回路１００と同様で
あるので説明は繰返さない。
【０１１２】図１１は、蓄積型ＰＭＯＳキャパシタによ
って構成される昇圧キャパシタを説明する図である。
【０１１３】図１１（ａ）を参照して、昇圧キャパシタ
Ｃ１は、電荷蓄積時においてＬレベル電位に設定される
ノードＮ１に接続されるソースおよびドレインと、電荷
蓄積時においてＨレベルに設定されるノードＮ２に接続
されるゲートとを有する。同様に、昇圧キャパシタＣ２
は、電荷蓄積時においてＬレベル電位に設定されるノー
ドＮ３に接続されるソースおよびドレインと、電荷蓄積
時においてＨレベルに設定されるノードＮａに接続され
るゲートとを有する。
【０１１４】図１１（ｂ）においては、代表的に昇圧キ
ャパシタＣ１について説明する。蓄積型ＰＭＯＳキャパ
シタである昇圧キャパシタＣ１は、Ｐ型基板領域２００
上のＮ型ウェル２２０上に設けられるＰ型ＭＯＳトラン
ジスタを含む。このＰ型ＭＯＳトランジスタは、ノード
Ｎ２と接続されるゲート電極２２６と、ソース／ドレイ
ンにそれぞれ相当する、ノードＮ１に接続されるｐチャ
ネル領域２２３および２２４を有する。Ｎ型ウェル２２
０は、ボディコンタクト２２８を介して、ノードＮ１と
接続される。
【０１１５】昇圧キャパシタＣ１において、ノードＮ２
を昇圧するための電荷を蓄積する場合を考えると、ノー
ドＮ２は高レベルに設定され、ノードＮ１は低レベルに
設定される。したがって、電荷の蓄積時においては、蓄
積型ＰＭＯＳキャパシタのゲート直下の領域には多数キ
ャリア（電子）が蓄積され、この蓄積された多数キャリ
アによって、昇圧キャパシタＣ１のキャパシタンスが確
保される。
【０１１６】このように蓄積型ＰＭＯＳキャパシタで構
成された昇圧キャパシタＣ１は、低電圧動作化の下にお
いても、しきい電圧Ｖｔｈの影響を受けることなく、容
量値を確保することができる。
【０１１７】図１２は、蓄積型ＮＭＯＳキャパシタによ
って構成される昇圧キャパシタを説明する図である。
【０１１８】図１２（ａ）を参照して、昇圧キャパシタ
Ｃ１は、電荷蓄積時においてＬレベル電位に設定される
ノードＮ１に接続されるゲートと、電荷蓄積時において
Ｈレベルに設定されるノードＮ２に接続されるソースお
よびドレインとを有する。同様に、昇圧キャパシタＣ２
は、電荷蓄積時においてＬレベル電位に設定されるノー
ドＮ３に接続されるゲートと、電荷蓄積時においてＨレ
ベルに設定されるノードＮａに接続されるソースおよび
ドレインとを有する。
【０１１９】図１２（ｂ）においては、代表的に蓄積型
ＮＭＯＳキャパシタである昇圧キャパシタＣ１について
説明する。昇圧キャパシタＣ１は、Ｐ型基板領域２００
からＮ型ウェル２３０によって電気的に分離されるＰ型
ウェル２４０上に設けられるＮ型ＭＯＳトランジスタを
含む。このＮ型ＭＯＳトランジスタは、ノードＮ１と接
続されるゲート電極２４６と、ソース／ドレインにそれ
ぞれ相当する、ノードＮ１に接続されるｐチャネル領域
２４３および２４４を有する。Ｐ型ウェル２４０は、ボ
ディコンタクト２４８を介して、ノードＮ２と接続され
る。
【０１２０】昇圧キャパシタＣ１において、ノードＮ２
を昇圧するための電荷を蓄積する場合には、ノードＮ１
は低レベルに設定され、ノードＮ２は高レベルに設定さ
れる。したがって、電荷の蓄積時においては、蓄積型Ｎ
ＭＯＳキャパシタのゲート直下の領域には多数キャリア
（正孔）が蓄積され、この蓄積された多数キャリアによ
って、昇圧キャパシタＣ１のキャパシタンスが確保され
る。
【０１２１】このように、蓄積型ＮＭＯＳキャパシタで
構成された昇圧キャパシタＣ１も、低電圧動作化の下に
おいても、しきい電圧Ｖｔｈの影響を受けることなく、
容量値を確保することができる。
【０１２２】これらの蓄積型のＮＭＯＳあるいはＰＭＯ
Ｓキャパシタを用いることによって、低電圧動作下にお
いても昇圧キャパシタに十分な量の電荷を蓄積すること
ができる。この結果、昇圧回路は、十分な昇圧レベルを
確保することができる。以上の説明は、昇圧キャパシタ
Ｃ１について記載したが、昇圧キャパシタＣ２について
も同様である。
【０１２３】［実施の形態３］実施の形態３において
は、昇圧回路を構成するＮ型ＭＯＳトランジスタの構造
を変更することによって、より速やかな昇圧動作が可能
となるようにする。
【０１２４】図１３は、本発明の実施の形態３に従う昇
圧回路３２０の構成を示す回路図である。
【０１２５】図１３を参照して、昇圧回路３２０の回路
構成は、図３で説明した昇圧回路１２０と比較して、そ
の回路構成は同様であるが、点線で囲まれた領域３３０
中に含まれるＮ型ＭＯＳトランジスタの構造および基板
電位Ｖｍの電位レベルに特徴がある。
【０１２６】内部電源発生回路以外の構成および動作に
ついては実施の形態１で説明したデータ出力回路１００
と同様であるので説明は繰返さない。
【０１２７】図１４は、図３に示した昇圧回路１２０中
のＮ型ＭＯＳトランジスタの構造を説明する断面図であ
る。
【０１２８】図１４を参照して、これらのＮ型ＭＯＳト
ランジスタは、Ｐ型基板領域２００上のＰ型ウェル３５
０上に形成される。Ｐ型ウェル３６５に印加される電
位、すなわちこれらのＮ型ＭＯＳトランジスタの基板電
位は、Ｖｓｕｂに設定される。
【０１２９】図１５は、実施の形態３に従う昇圧回路３
２０中のＮ型ＭＯＳトランジスタの構造を説明するため
の断面図である。
【０１３０】図１５を参照して、図１３に示す領域３３
０中のＮ型ＭＯＳトランジスタは、Ｐ型基板領域２００
から電気的に分離されたＰ型ウェル３６５上に配置され
る。Ｐ型ウェル３６５は、Ｎ型ウェル３５５によってＰ
型基板領域２００から電気的に分離される。
【０１３１】Ｐ型基板領域２００には、基板電位Ｖｓｕ
ｂが印加され、Ｎ型ウェル３５５およびＰ型ウェル３６
５には、基板電位Ｖｍが印加される。
【０１３２】Ｐ型ウェル３６５に基板電位Ｖｍとして内
部電源電位Ｖｃｃを印加することにより、領域３３０中
のトランジスタＱＮ１０、ＱＮ１６およびＱＮ２０につ
いて、Ｐ型ウェル３６５からソース電極を介してノード
Ｎ２およびＮａをプリチャージする電流経路が形成され
る。
【０１３３】これにより、トランジスタＱＮ１０、ＱＮ
１６およびＱＮ２０によるノードＮ２およびＮｂのプリ
チャージは、より速やかに実行され、昇圧回路３２０に
おける昇圧動作を、より速やかに実行することが可能と
なる。
【０１３４】このようなプリチャージの高速化のみを目
的とすれば、これらのノードのプリチャージに直接使用
されるトランジスタＱＮ１０、ＱＮ１６およびＱＮ２０
のみを独立したＰ型ウェル上に形成し、その基板電位Ｖ
ｍを内部電源電位Ｖｃｃとすればよい。図１３に示す回
路においては、同一領域に配置される一部のトランジス
タのみを独立したウェル上に形成することによりレイア
ウト面積が増加することを考慮し、領域３３０中のＮ型
ＭＯＳトランジスタすべてを独立したＰ型ウェルの上に
形成する構成を示している。
【０１３５】なお、Ｐ型ウェル３６５に印加される基板
電位Ｖｍは、接地電位Ｖｓｓよりも高い電位であれば、
プリチャージ動作の高速化に寄与することが可能であ
る。一方、Ｐ型ウェル３６５とＮ型チャネルＭＯＳトラ
ンジスタのｎチャネル領域においてＰＮ接合が常にオン
しないように、基板電位Ｖｍの上限が定められる。した
がって、図１５の例においては、Ｐ型ウェル３６５に印
加される基板電位Ｖｍの電位レベルを内部電源電位Ｖｃ
ｃとしたものである。
【０１３６】また、Ｎ型ウェル３５５については、Ｐ型
ウェル３６５とＰ型基板領域２００とを電気的に分離す
るために、これらとの間に形成されるＰＮ接合がオンし
ないように印加電位を定める必要がある。したがって、
図１５に示す例においては、Ｎ型ウェル３５５の印加電
位を、Ｐ型ウェル３６５と同電位のＶｍ（内部電源電位
Ｖｃｃ）としている。
【０１３７】［実施の形態４］図１６は、実施の形態４
に従うデータ出力回路３００の全体構成を示すブロック
図である。
【０１３８】図１６を参照して、実施の形態４に従うデ
ータ出力回路３００は、実施の形態１のデータ出力回路
１００と比較して、昇圧電位保持回路１６０に代えて、
昇圧電位保持回路３６０を備える点で異なる。
【０１３９】昇圧電位保持回路３６０は、プルアップト
ランジスタＱＮＨのゲートに接続されたノードＮｂの電
位レベルではなく、Ｈレベルデータ出力時において昇圧
電位出力回路から昇圧電位が出力されるノードＮａの出
力レベルを保持する点が異なる。
【０１４０】昇圧電位保持回路３６０以外の各回路の構
成および動作については実施の形態１のデータ出力回路
１００の場合と同様であるので説明は繰返さない。
【０１４１】図１７は、昇圧電位保持回路３６０の構成
を説明する回路図である。図１７を参照して、昇圧電位
保持回路３６０は、図８に示す昇圧電位保持回路１６０
と比較して、トランジスタＱＮＴがノードＮ８とノード
Ｎａとの間に接続される点で異なる。その他の回路構成
については同一であるので説明は繰り返さない。
【０１４２】また、昇圧電位保持回路３６０において
は、点線で囲まれた領域３７０中に含まれるＮ型ＭＯＳ
トランジスタの構造および基板電位Ｖｎの電位レベルに
特徴がある。
【０１４３】図１８は、昇圧電位保持回路１６０におけ
るＮ型ＭＯＳトランジスタの構造を説明するための断面
図である。
【０１４４】図１８を参照して、昇圧電位保持回路１６
０においては、回路中のＮ型ＭＯＳトランジスタは、Ｐ
型基板領域２００と同一の基板電位Ｖｓｕｂが印加され
るＰ型ウェル３８０上に形成される。
【０１４５】図１９は、昇圧電位保持回路３６０中のＮ
型ＭＯＳトランジスタの構造を説明する断面図である。
【０１４６】図１９を参照して、領域３７０中に設けら
れるＮ型ＭＯＳトランジスタは、Ｐ型基板領域２００と
電気的に分離されたＰ型ウェル３８５上に形成される。
Ｐ型基板領域２００とＰ型ウェル３８５とは、Ｎ型ウェ
ル３９０によって電気的に分離される。
【０１４７】Ｐ型基板領域２００には、基板電位Ｖｓｕ
ｂが印加され、Ｐ型ウェル３８５およびＮ型ウェル３９
０には基板電位Ｖｎとして内部電源電位Ｖｃｃが印加さ
れる。このような構成とすることにより、Ｐ型ウェル３
８０上に設けられるＮ型ＭＯＳトランジスタＱＮ６２、
ＱＮ６８およびＱＮＴにより、Ｐ型ウェル３８０からノ
ードＮ７へのＰＮ接合のオンによる電流経路が形成さ
れ、この電流経路からもプリチャージ動作を行なうこと
ができる。
【０１４８】これにより、昇圧電位保持回路３６０にお
けるノードＮ７およびＮ８の昇圧動作を、より速やかに
実行することができ、回路の応答性を向上させることが
可能となる。
【０１４９】このようなプリチャージの高速化のみを目
的とすれば、これらのノードのプリチャージに直接使用
されるトランジスタＱＮ６２、ＱＮ６８およびＱＮＴの
みを独立したＰ型ウェル上に形成し、その基板電位Ｖｎ
を内部電源電位Ｖｃｃとすればよい。図１７に示す回路
においては、同一領域に配置される一部のトランジスタ
のみを独立したウェル上に形成することによりレイアウ
ト面積が増加することを考慮し、領域３７０中のＮ型Ｍ
ＯＳトランジスタすべてを独立したＰ型ウェルの上に形
成する構成を示している。
【０１５０】なお、実施の形態３の場合と同様に、Ｐ型
ウェル３８５に印加される基板電位Ｖｎは、接地電位Ｖ
ｓｓよりも高い電位であれば、プリチャージ動作の高速
化に寄与することが可能である。また一方、Ｐ型ウェル
３８５とＮ型チャネルＭＯＳトランジスタのｎチャネル
領域においてＰＮ接合が常にオンしないように、この印
加電位の上限が定められる。したがって、図１９の例に
おいては、Ｐ型ウェル３８５に印加される基板電位Ｖｎ
の電位レベルを内部電源電位Ｖｃｃとしたものである。
【０１５１】また、Ｎ型ウェル３９０については、Ｐ型
ウェル３８５とＰ型基板領域２００とを電気的に分離す
るために、これらとの間に形成されるＰＮ接合がオンし
ないように印加電位を定める必要がある。したがって、
図１９に示す例においては、Ｎ型ウェル３９０の印加電
位を、Ｐ型ウェル３８５と同電位のＶｎ（内部電源電位
Ｖｃｃ）としている。
【０１５２】また、Ｈレベルデータの出力時において
は、電位切換回路１２５中のＰ型ＭＯＳトランジスタＱ
Ｐ３０のオンによって、ノードＮｂは、ノードＮａと電
気的に結合されるため、ノードＮａの電位レベルを一定
値以上に保持することによって、実施の形態１のデータ
出力回路１００における昇圧電位保持回路１６０と同様
の機能を担保することができる。
【０１５３】このように、昇圧電位保持回路が電位を保
持する対象を、ノードＮｂからノードＮａに変更して、
回路中のＮ型ＭＯＳトランジスタの基板電位を高レベル
の電位とすることによって、昇圧動作の応答性向上を図
ることができる。
【０１５４】［実施の形態５］図２０は、本発明の実施
の形態５のデータ出力回路４００の構成を示すブロック
図である。
【０１５５】データ出力回路４００は、実施の形態１か
ら４で説明した技術をすべて具備するデータ出力回路で
ある。
【０１５６】データ出力回路４００は、実施の形態１に
従うデータ出力回路１００と比較して、昇圧回路１２０
に代えて実施の形態３で説明した昇圧回路３２０を備
え、昇圧電位保持回路１６０に代えて、実施の形態４で
説明した昇圧電位保持回路３６０を備える。また、昇圧
回路３２０中の昇圧キャパシタＣ１およびＣ２は、実施
の形態２で説明した蓄積型のＭＯＳキャパシタが使用さ
れる。
【０１５７】なお、昇圧電位発生回路３２０中の領域３
３０に設けられるＮ型ＭＯＳトランジスタと、昇圧電位
保持回路３６０中の領域３７０に設けられるＮ型ＭＯＳ
トランジスタとが設けられるＰ型ウェルとは、共通とす
ることも独立のものとすることも可能である。
【０１５８】各回路の詳細な構成および動作については
既に説明したとおりであるので説明は繰返さない。この
ような構成とすることにより、データ出力回路４００に
おいては、実施の形態１から実施の形態４で説明した効
果をすべて享受するデータ出力回路を構成することが可
能となる。
【０１５９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１６０】
【発明の効果】請求項１および３記載のデータ出力回路
は、ハイレベルデータ出力時において、プルアップＮＭ
ＯＳトランジスタの基板電位を高く設定するので、ハイ
レベルデータ出力時における基板効果の影響を軽減し、
プルアップＮＭＯＳトランジスタのしきい電圧の上昇を
防ぐことができる。この結果、ハイレベルデータ出力時
においても、プルアップＮＭＯＳトランジスタの電流駆
動能力の低下を防止し、高速にハイレベルデータを出力
することが可能となる。
【０１６１】請求項２記載の半導体記憶装置は、ローレ
ベルデータ出力時におけるプルアップＮＭＯＳトランジ
スタの基板電位を、プルアップＮＭＯＳトランジスタ内
のＰＮ接合がオンしない範囲に定めるので、請求項１記
載のデータ出力回路が奏する効果に加えて、より安定的
にデータ出力を実行することができる。
【０１６２】請求項記載４、５および６記載のデータ出
力回路は、蓄積型のＭＯＳキャパシタによって蓄えられ
た電荷によって昇圧を行なうので、印加される電圧が低
い場合においても、しきい電圧の影響を受けずに容量値
を確保することができる。この結果、請求項１記載のデ
ータ出力回路が奏する効果に加えて、動作電圧が低電圧
化された場合においても、昇圧電位のレベルを確保する
ことができる。
【０１６３】請求項７記載のデータ出力回路は、プリチ
ャージトランジスタ内に形成されるＰＮ接合によっても
昇圧ノードをプリチャージできるので、請求項４記載の
データ出力回路が奏する効果に加えて、昇圧電位発生回
路の応答性を向上することが可能である。
【０１６４】請求項８および９記載のデータ出力回路
は、ハイレベルデータの出力中に第１のノードの電位レ
ベルがリーク電流によって低下した場合においても、電
位レベル保持回路によって第１のノードに電流を供給し
て電位レベルを復帰させることが可能である。この結
果、請求項１記載のデータ出力回路が奏する効果に加え
て、ハイレベルデータの出力をより安定的に実行でき
る。
【０１６５】請求項１０記載のデータ出力回路は、昇圧
電位発生回路において、蓄積型のＭＯＳキャパシタによ
って蓄えられた電荷によって昇圧を行なうとともに、プ
リチャージトランジスタ内に形成されるＰＮ接合によっ
ても昇圧ノードをプリチャージできる。また、電圧レベ
ル保持回路によって、ハイレベルデータの出力中に第１
のノードの電位レベルがリーク電流によって低下した場
合においても、電位レベル保持回路によって第１のノー
ドに電流を供給して電位レベルを復帰させることがで
き、かつ、電位レベル保持回路中の第３および第４のプ
リチャージをＮＭＯＳトランジスタ内に形成されるＰＮ
接合によっても実行できる。この結果、請求項１記載の
データ出力回路が奏する効果に加えて、動作電圧が低電
圧化された場合においても昇圧電位のレベルを確保する
ことができ、かつ、昇圧電位発生回路の応答性を向上す
ることが可能である。また、応答性の高い電位レベル保
持回路によってハイレベルデータの出力を安定化するこ
とが可能である。
【０１６６】請求項１１記載のデータ出力回路は、ハイ
レベルデータの出力中にリーク電流等が発生して昇圧ノ
ードの電位レベル低下した場合においても、電位レベル
保持回路によって昇圧ノードに電流を供給して電位レベ
ルを復帰させることが可能である。この結果、ハイレベ
ルデータの出力をより安定的に実行できる。
【０１６７】請求項１２記載のデータ出力回路は、電位
レベル保持回路中の第３および第４のプリチャージをＮ
ＭＯＳトランジスタ内に形成されるＰＮ接合によっても
実行できるので、請求項１１記載のデータ出力回路が奏
する効果に加えて、電位レベル保持回路の応答性を向上
することが可能である。
【０１６８】請求項１３記載のデータ出力回路は、ハイ
レベルデータ出力時において、プルアップＮＭＯＳトラ
ンジスタの基板電位を高く設定するので、ハイレベルデ
ータ出力時における基板効果の影響を軽減し、プルアッ
プＮＭＯＳトランジスタのしきい電圧の上昇を防ぐこと
ができる。この結果、請求項１１記載のデータ出力回路
が奏する効果に加えて、ハイレベルデータ出力時におい
ても、プルアップＮＭＯＳトランジスタの電流駆動能力
の低下を防止し、高速にハイレベルデータを出力するこ
とが可能となる。
【０１６９】請求項１４記載のデータ出力回路は、ロー
レベルデータ出力時におけるプルアップＮＭＯＳトラン
ジスタの基板電位を、プルアップＮＭＯＳトランジスタ
内のＰＮ接合がオンしない範囲に定めるので、請求項１
３記載のデータ出力回路が奏する効果に加えて、より安
定的にデータ出力を実行することができる。
【０１７０】請求項１５記載の半導体記憶装置は、ハイ
レベルデータ出力時において、データ出力プルアップＮ
ＭＯＳトランジスタの基板電位を高く設定するデータ出
力回路を有するので、ハイレベルデータ出力時における
基板効果の影響を軽減し、プルアップＮＭＯＳトランジ
スタのしきい電圧の上昇を防ぐことができる。この結
果、ハイレベルデータ出力時においても、プルアップＮ
ＭＯＳトランジスタの電流駆動能力の低下を防止し、高
速にハイレベルデータを出力することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うデータ出力回路
を備える半導体記憶装置１０００の全体構成を示すブロ
ック図である。
【図２】 データ出力回路１００の全体構成を示すブロ
ック図である。
【図３】 Ｈレベルデータ出力制御回路１１０の構成を
示す回路図である。
【図４】 Ｌレベルデータ出力制御回路１４０の構成を
示す回路図である。
【図５】 データ出力回路１００の動作を説明するタイ
ミングチャートである。
【図６】 基板電位切換回路１３０の構成を示す回路図
である。
【図７】 出力バッファ１８０の構造の一例を説明する
ための断面図である。
【図８】 昇圧電位保持回路１６０の構成を示す回路図
である。
【図９】 昇圧電位保持回路１６０の動作を説明するタ
イミングチャートである。
【図１０】 反転型Ｎ型ＭＯＳキャパシタによって構成
された昇圧キャパシタを説明する図である。
【図１１】 蓄積型Ｐ型ＭＯＳキャパシタによって構成
された昇圧キャパシタを説明する図である。
【図１２】 蓄積型Ｎ型ＭＯＳキャパシタによって構成
された昇圧キャパシタを説明する図である。
【図１３】 実施の形態３に従う昇圧回路３２０の構成
を示す回路図である。
【図１４】 昇圧回路１２０におけるＮ型ＭＯＳトラン
ジスタの構造を説明する断面図である。
【図１５】 昇圧回路３２０中のＮ型ＭＯＳトランジス
タの構造の一例を説明する断面図である。
【図１６】 実施の形態４に従うデータ出力回路３００
の全体構成を示すブロック図である。
【図１７】 出力電位保持回路３６０の構成を示す回路
図である。
【図１８】 昇圧電位保持回路１６０中のＮ型ＭＯＳト
ランジスタの構造の一例を説明する断面図である。
【図１９】 昇圧電位保持回路３６０中のＮ型ＭＯＳト
ランジスタの構造を説明する断面図である。
【図２０】 実施の形態５に従うデータ出力回路４００
の全体構成を示すブロック図である。
【図２１】 従来の技術のデータ出力回路５００の構成
を示すブロック図である。
【図２２】 出力バッファ５８０の構造を説明するため
の断面図である。
【符号の説明】
１１０ Ｈレベルデータ出力制御回路、１２０，３２０
昇圧回路、１２５電位切換回路、１３０ 基板電位切
換回路、１４０ Ｌレベルデータ出力制御回路、１５０
電圧レベル変換回路、１６０，３６０ 昇圧電位保持
回路、１７０リングオシレータ、１８０ 出力バッフ
ァ、ＱＮＨ プルアップトランジスタ、ＱＮＬ プルダ
ウントランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 月川 靖彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA15 BA27 BA29 CA07 5F083 AD00 GA01 LA07 LA09 5J056 AA04 AA11 BB02 CC00 CC29 DD13 DD27 DD28 DD51 DD55 EE04 FF07 KK00 KK02

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ハイレベルおよびローレベルの２つの状
    態を有するデータ信号をデータ出力ノードに出力するた
    めのデータ出力回路であって、 第１および第２のノードの電位レベルに応じて、前記デ
    ータ出力ノードの電位レベルを設定するバッファ回路を
    備え、 前記バッファ回路は、 前記ハイレベルに対応する第１の電位と前記データ出力
    ノードとの間に電気的に結合され、第１のノードと結合
    されるゲートを有するプルアップＮＭＯＳトランジスタ
    と、 前記ローレベルに対応する第２の電位と前記データ出力
    ノードとの間に電気的に結合され、第２のノードと結合
    されるゲートを有するプルダウンＮＭＯＳトランジスタ
    とを含み、 前記ハイレベルのデータ出力時に、前記第１の電位より
    も高い昇圧電位を前記第１のノードに出力するハイレベ
    ルデータ出力制御回路と、 前記ローレベルのデータ出力時に、前記プルダウンＮＭ
    ＯＳトランジスタをオンさせることが可能な電位を前記
    第２のノードに出力するローレベルデータ出力制御回路
    と、 前記プルアップＮＭＯＳトランジスタに基板電位を供給
    する基板電位切換回路とをさらに備え、 前記基板電位切換回路は、前記ハイレベルのデータ出力
    時以外には、第１の基板電位を供給し、前記ハイレベル
    のデータ出力時には、前記第１の基板電位よりも高い第
    ２の基板電位を供給する、データ出力回路。
  2. 【請求項２】 前記プルアップＮＭＯＳトランジスタ
    は、主基板領域から電気的に分離されたＰ型ウェル上に
    設けられ、 前記基板電位切換回路は、前記Ｐ型ウェルに、前記ハイ
    レベルのデータ出力時以外には前記第１の基板電位を、
    前記ハイレベルのデータ出力時には前記第２の基板電位
    をそれぞれ供給し、 前記第１の基板電位は、前記プルアップＮＭＯＳトラン
    ジスタにおいて、前記Ｐ型ウェルとＮチャネル領域との
    間でＰＮ接合がオンしない電位レベルに設定される、請
    求項１記載のデータ出力回路。
  3. 【請求項３】 前記プルアップＮＭＯＳトランジスタ
    は、主基板領域から電気的に分離されたＰ型ウェル上に
    設けられ、 前記基板電位切換回路は、 前記ハイレベルのデータ出力時に活性化される制御信号
    の信号レベルに応じて、前記第１および前記第２の電位
    のいずれか一方を内部ノードに供給するレベル変換回路
    と、 前記内部ノードの電位レベルに応じて、前記第１および
    前記第２の電位のいずれか一方と前記Ｐ型ウェルとを電
    気的に結合する電位供給回路とを含む、請求項１記載の
    データ出力回路。
  4. 【請求項４】 前記データ出力回路は、さらに、 前記第１の電位より低く、かつ前記第２の電位よりも高
    い第３の電位を供給する第１の電源と、 前記第２の電位を供給する第２の電源とを備え、 前記ハイレベルデータ出力制御回路は、前記ハイレベル
    のデータ出力時に活性化される制御信号の信号レベルに
    応じて前記昇圧電位を出力する昇圧電位発生回路を含
    み、 前記昇圧電位発生回路は、 前記ハイレベルのデータ出力時に活性化される制御信号
    の信号レベルに応じて、第１および第２の内部ノードの
    電位レベルをそれぞれ設定する第１および第２の論理回
    路と、 前記第１の内部ノードと第１の昇圧ノードとの間に電気
    的に結合される第１の昇圧キャパシタと、 前記第２の内部ノードと第２の昇圧ノードとの間に電気
    的に結合される第２の昇圧キャパシタと、 前記第１の電源と前記第１の昇圧ノードとの間に電気的
    に結合され、前記第１の電源と接続されるゲートを有す
    る第１のプリチャージトランジスタと、前記第１の電源
    と前記第２の昇圧ノードとの間に電気的に結合され、前
    記第１の電源と接続されるゲートを有する第２のプリチ
    ャージトランジスタと、 前記第１の電源と前記第２の昇圧ノードとの間に電気的
    に結合され、前記第１の昇圧ノードと結合されるゲート
    を有する第１のＮＭＯＳトランジスタとを有し、 前記第１および前記第２の昇圧キャパシタは、蓄積型の
    ＭＯＳキャパシタで構成され、 前記ハイレベルデータ出力制御回路は、前記制御信号の
    信号レベルに応じて、前記第２の昇圧ノードと前記第２
    の電源とのいずれか一方を前記第１のノードと電気的に
    結合するための電圧切換回路をさらに含む、請求項１記
    載のデータ出力回路。
  5. 【請求項５】 前記第１の昇圧キャパシタは、前記第１
    の内部ノードと接続されるゲートと、前記第１の昇圧ノ
    ードと接続される、ソースおよびドレインとを有するＮ
    ＭＯＳトランジスタを含み、 前記第２の昇圧キャパシタは、前記第２の内部ノードと
    接続されるゲートと、前記第２の昇圧ノードと接続され
    る、ソースおよびドレインとを有するＮＭＯＳトランジ
    スタを含む、請求項４記載のデータ出力回路。
  6. 【請求項６】 前記第１の昇圧キャパシタは、前記第１
    の昇圧ノードと接続されるゲートと、前記第１の内部ノ
    ードと接続される、ソースおよびドレインとを有するＰ
    ＭＯＳトランジスタを含み、 前記第２の昇圧キャパシタは、前記第２の昇圧ノードと
    接続されるゲートと、前記第２の内部ノードと接続され
    る、ソースおよびドレインとを有するＰＭＯＳトランジ
    スタを含む、請求項４記載のデータ出力回路。
  7. 【請求項７】 前記第１および前記第２のプリチャージ
    トランジスタは、主基板領域から電気的に分離されたＰ
    型ウェル上に設けられるＮＭＯＳトランジスタであり、 前記第１および前記第２のプリチャージトランジスタの
    基板電位は、前記第２の電位よりも高い電位レベルに設
    定される、請求項４記載のデータ出力回路。
  8. 【請求項８】 前記ハイレベルのデータ出力時に動作
    し、前記第１のノードの電位レベルを所定値以上に維持
    するための電位レベル保持回路をさらに備える、請求項
    １記載のデータ出力回路。
  9. 【請求項９】 前記電位レベル保持回路は、 前記ハイレベルのデータ出力時に、前記第１の電位より
    低く前記第２の電位よりも高い第３の電位と前記第２の
    電位との２つの電位レベルを一定周波数の下で繰り返す
    パルス信号を受ける第３の内部ノードと、 前記ハイレベルのデータ出力時に、前記パルス信号の反
    転信号を受ける第４の内部ノードと、 第５の内部ノードと前記第３の内部ノードとの間に電気
    的に結合される第３の昇圧キャパシタと、 第６の内部ノードと前記第４の内部ノードとの間に電気
    的に結合される第４の昇圧キャパシタと、 前記第３の電位と前記第５の内部ノードとの間に電気的
    に結合され、前記第３の電位と接続されるゲートを有す
    る第３のプリチャージトランジスタと、 前記ハイレベルのデータ出力時に、前記第３の電位と第
    ７の内部ノードとを電気的に結合するスイッチ回路と、 前記第７の内部ノードと前記第６の内部ノードとの間に
    電気的に結合され、前記第５の内部ノードと結合される
    ゲートを有する、第２のＮＭＯＳトランジスタと、 前記第６の内部ノードと前記第１のノードとの間に電気
    的に結合され、前記第６の内部ノードと結合されるゲー
    トを有する、第３のＮＭＯＳトランジスタとを含む、請
    求項８記載のデータ出力回路。
  10. 【請求項１０】 前記データ出力回路は、さらに、 前記第１の電位より低く、かつ前記第２の電位よりも高
    い第３の電位を供給する第１の電源と、 前記第２の電位を供給する第２の電源とを備え、 前記プルアップＮＭＯＳトランジスタは、主基板領域か
    ら分離された第１のＰ型ウェル上に設けられ、 前記基板電位切換回路は、前記Ｐ型ウェルに対して、前
    記ハイレベルのデータ出力時以外には第１の基板電位を
    供給し、前記ハイレベルのデータ出力時には前記第１の
    基板電位よりも高い第２の基板電位を供給し、 前記ハイレベルデータ出力制御回路は、前記ハイレベル
    のデータ出力時に活性化される制御信号の信号レベルに
    応じて前記昇圧電位を出力する昇圧電位発生回路を含
    み、 前記昇圧電位発生回路は、 前記ハイレベルのデータ出力時に活性化される制御信号
    に応じて、第１の内部ノードおよび第２の内部ノードの
    電位レベルをそれぞれ設定する第１および第２の論理回
    路と、 前記第１の内部ノードと第１の昇圧ノードとの間に電気
    的に結合され、蓄積型のＭＯＳキャパシタで構成される
    第１の昇圧キャパシタと、 前記第２の内部ノードと第２の昇圧ノードとの間に電気
    的に結合され、蓄積型のＭＯＳキャパシタで構成される
    第２の昇圧キャパシタと、 前記第１の電源と前記第１の昇圧ノードとの間に電気的
    に結合され、前記第１の電源と接続されるゲートを有す
    る第１のプリチャージトランジスタと、 前記第１の電源と前記第２の昇圧ノードとの間に電気的
    に結合され、前記第１の電源と接続されるゲートを有す
    る第２のプリチャージトランジスタと、 前記第１の電源と前記第２の昇圧ノードとの間に電気的
    に結合され、前記第１の昇圧ノードと接続されるゲート
    を有する第１のＮＭＯＳトランジスタとを有し、 前記第１および前記第２のプリチャージトランジスタ
    は、主基板領域から分離された第２のＰ型ウェル上に設
    けられ、 前記ハイレベルデータ出力制御回路は、前記制御信号の
    信号レベルに応じて、 前記第２の昇圧ノードと前記第２の電源とのいずれか一
    方を前記第１のノードと電気的に結合するための電圧切
    換回路をさらに含み、 前記データ出力回路は、前記ハイレベルのデータ出力時
    において前記昇圧ノードの電位レベルを所定値以上に維
    持するための電位レベル保持回路をさらに備え、 前記電位レベル保持回路は、 前記ハイレベルのデータ出力時に、前記第１の電位より
    低く前記第２の電位よりも高い第３の電位と前記第２の
    電位との２つの電位レベルを一定周波数の下で繰り返す
    パルス信号を受ける第３の内部ノードと、 前記ハイレベルのデータ出力時に、前記パルス信号の反
    転信号を受ける第４の内部ノードと、 第５の内部ノードと前記第３の内部ノードとの間に電気
    的に結合される第３の昇圧キャパシタと、 第６の内部ノードと前記第４の内部ノードとの間に電気
    的に結合される第４の昇圧キャパシタと、 前記第３の電位と前記第５の内部ノードとの間に電気的
    に結合され、前記第３の電位と接続されるゲートを有す
    る第３のプリチャージトランジスタと、 前記ハイレベルのデータ出力時に、前記第３の電位と第
    ７の内部ノードとを接続するスイッチ回路と、 前記第７の内部ノードと前記第６の内部ノードとの間に
    電気的に結合され、前記第５の内部ノードと結合される
    ゲートを有する、第２のＮＭＯＳトランジスタと、 前記第６の内部ノードと前記昇圧ノードとの間に電気的
    に結合され、前記第６の内部ノードと結合されるゲート
    を有する、第３のＮＭＯＳトランジスタとを含み、 前記第３のプリチャージトランジスタと前記第２および
    前記第３のＮＭＯＳトランジスタとは、前記第２のＰ型
    ウェル上および主基板領域から分離された第３のＰ型ウ
    ェル上のいずれかに設けられ、 前記第２および前記第３のＰ型ウェルの基板電位は、前
    記第２の電位よりも高い電位に設定される、請求項１記
    載のデータ出力回路。
  11. 【請求項１１】 ハイレベルおよびローレベルの２つの
    状態を有するデータ信号をデータ出力ノードに出力する
    ためのデータ出力回路であって、 第１および第２のノードの電位レベルに応じて、前記デ
    ータ出力ノードの電位レベルを設定するバッファ回路を
    備え、 前記バッファ回路は、 前記ハイレベルに対応する第１の電位と前記データ出力
    ノードとの間に電気的に結合され、第１のノードと結合
    されるゲートを有するプルアップＮＭＯＳトランジスタ
    と、 前記ローレベルに対応する第２の電位と前記データ出力
    ノードとの間に電気的に結合され、第２のノードと結合
    されるゲートを有するプルダウンＮＭＯＳトランジスタ
    とを含み、 前記ハイレベルのデータ出力時に、前記第１の電位より
    も高い昇圧電位を前記第１のノードに出力するハイレベ
    ルデータ出力制御回路をさらに備え、 前記ハイレベルデータ出力制御回路は、 前記ハイレベルのデータ出力時に活性化される制御信号
    の信号レベルに応じて、前記昇圧ノードに前記昇圧電位
    を出力する昇圧電位発生回路と、 前記制御信号の信号レベルに応じて、前記昇圧ノードと
    前記第２の電源とのいずれか一方を前記第１のノードと
    電気的に結合するための電圧切換回路とを含み、 前記ローレベルのデータ出力時に、前記プルダウンＮＭ
    ＯＳトランジスタをオンさせることが可能な電位を前記
    第２のノードに出力するローレベルデータ出力制御回路
    と、 前記ハイレベルのデータ出力時に、前記昇圧ノードの電
    位レベルを所定値以上に維持するための電位レベル保持
    回路をさらに備える、データ出力回路。
  12. 【請求項１２】 前記電位レベル保持回路は、 前記ハイレベルのデータ出力時に、前記第１の電位より
    低く前記第２の電位よりも高い第３の電位と前記第２の
    電位との２つの電位レベルを一定周波数の下で繰り返す
    パルス信号を受ける第３の内部ノードと、 前記ハイレベルのデータ出力時に、前記パルス信号の反
    転信号を受ける第４の内部ノードと、 第５の内部ノードと前記第３の内部ノードとの間に電気
    的に結合される第３の昇圧キャパシタと、 第６の内部ノードと前記第４の内部ノードとの間に電気
    的に結合される第４の昇圧キャパシタと、 前記第３の電位と前記第５の内部ノードとの間に電気的
    に結合され、前記第３の電位と接続されるゲートを有す
    る第３のプリチャージトランジスタと、 前記ハイレベルのデータ出力時に、前記第３の電位と第
    ７の内部ノードとを電気的に結合するスイッチ回路と、 前記第７の内部ノードと前記第６の内部ノードとの間に
    電気的に結合され、前記第５の内部ノードと結合される
    ゲートを有する、第２のＮＭＯＳトランジスタと、 前記第６の内部ノードと前記昇圧ノードとの間に電気的
    に結合され、前記第６の内部ノードと結合されるゲート
    を有する、第３のＮＭＯＳトランジスタとを含み、 前記第３のプリチャージトランジスタと前記第２および
    前記第３のＮＭＯＳトランジスタとは、主基板領域から
    分離されたＰ型ウェル上に設けられ、 前記Ｐ型ウェルの基板電位は、前記第２の電位よりも高
    い電位に設定される、請求項１１記載のデータ出力回
    路。
  13. 【請求項１３】 前記プルアップＮＭＯＳトランジスタ
    に基板電位を供給する基板電位切換回路をさらに備え、 前記基板電位切換回路は、前記ハイレベルのデータ出力
    時以外には、第１の基板電位を供給し、前記ハイレベル
    のデータ出力時には、前記第１の基板電位よりも高い第
    ２の基板電位を供給する、請求項１１記載のデータ出力
    回路。
  14. 【請求項１４】 前記プルアップＮＭＯＳトランジスタ
    は、主基板領域から電気的に分離されたＰ型ウェル上に
    設けられ、 前記基板電位切換回路は、前記Ｐ型ウェルに対して、前
    記ハイレベルのデータ出力時以外には第１の基板電位を
    供給し、前記ハイレベルのデータ出力時には前記第１の
    基板電位よりも高い第２の基板電位を供給し、 前記第１の基板電位は、前記プルアップＮＭＯＳトラン
    ジスタにおいて、前記Ｐ型ウェルとＮチャネル領域との
    間でＰＮ接合がオンしない電位レベルに設定される、請
    求項１３記載のデータ出力回路。
  15. 【請求項１５】 ハイレベルおよびローレベルの２つの
    状態を有するデータ信号を記憶するための半導体記憶装
    置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 選択された前記複数のメモリセルのうちの１つから読出
    された前記ディジタルデータの状態に応じた電位レベル
    をデータ出力ノードに出力するためのデータ出力回路と
    を備え、 前記データ出力回路は、第１および第２のノードの電位
    レベルに応じて、前記データ出力ノードの電位レベルを
    設定するバッファ回路を含み、 前記バッファ回路は、 前記ハイレベルに対応する第１の電位と前記データ出力
    ノードとの間に電気的に結合され、第１のノードと結合
    されるゲートを有するプルアップＮＭＯＳトランジスタ
    と、 前記ローレベルに対応する第２の電位と前記データ出力
    ノードとの間に電気的に結合され、第２のノードと結合
    されるゲートを有するプルダウンＮＭＯＳトランジスタ
    とを有し、 前記データ出力回路は、 前記ハイレベルのデータ出力時に、前記第１の電位より
    も高い昇圧電位を前記第１のノードに出力する昇圧回路
    と、 前記ローレベルのデータ出力時に、前記プルダウンＮＭ
    ＯＳトランジスタをオンさせることが可能な電位を前記
    第２のノードに出力する電位供給回路と、 前記プルアップＮＭＯＳトランジスタに基板電位を供給
    する基板電位切換回路とをさらに含み、 前記基板電位切換回路は、前記ハイレベルのデータ出力
    時以外には、第１の基板電位を供給し、前記ハイレベル
    のデータ出力時には、前記第１の基板電位よりも高い第
    ２の基板電位を供給する、半導体記憶装置。
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