JP3518562B2 - 半導体装置 - Google Patents

半導体装置

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JP3518562B2
JP3518562B2 JP02930395A JP2930395A JP3518562B2 JP 3518562 B2 JP3518562 B2 JP 3518562B2 JP 02930395 A JP02930395 A JP 02930395A JP 2930395 A JP2930395 A JP 2930395A JP 3518562 B2 JP3518562 B2 JP 3518562B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、特
に内部データを外部に出力する出力バッファを備える半
導体装置に関する。
【０００２】
【従来の技術】現在、パーソナルコンピュータやワーク
ステーションを始めさまざまな電気製品にマイコン、メ
モリ、ゲートアレイを始めとした種々の半導体装置が搭
載されている。これら半導体装置は必ずといっていいほ
ど外部とのデータのやりとりをおこなうピンを有してお
り、装置内部で形成した信号や、記憶していた情報をこ
のピンに出力するための出力バッファ回路（ドライバ回
路）を有している。なぜならば、半導体装置を電気製品
に搭載する場合、ピンは実装基板上のプリント配線等に
接続されるため、実装基板等に存在する浮遊容量やこの
ピンに接続される他の装置の入力容量などの比較的容量
値の大きな負荷容量（寄生容量）を充放電することが必
要となるためである。
【０００３】図３６は例えば特開平3-19425号公報に記
載されたドライバ回路を示しており、図３７はこの図３
６に示された回路と等価回路を示す回路図である。図３
６および図３７において1aは電源電位V CCが与えられる
電源電位ノード、1bは接地電位が与えられる接地電位ノ
ード、2 は入力信号INが入力される入力ノード、3 はｐ
チャネルトランジスタ3aおよびｎチャネルトランジスタ
3bで構成されるインバータ、4 はｐチャネルトランジス
タ4aおよびｎチャネルトランジスタ4bで構成されるイン
バータ、6 はｎチャネルトランジスタ、8 はｐチャネル
トランジスタ、9 はｐチャネルトランジスタ、10および
11は負荷抵抗、12は出力信号OUT が出力される出力ノー
ド、13はｎチャネルトランジスタである。
【０００４】次に、以上のように構成された従来のドラ
イバ回路の動作について説明する。まず、入力信号INが
電源電位V CCから接地電位GND に変化すると、ノード5
の電位はインバータ3 により電源電位V CCに上昇し、こ
のノード5 の電位をゲートに受けるｐチャネルトランジ
スタ9 は非導通状態となる。また、ノード7 の電位もイ
ンバータ4 により電源電位V CCに上昇し、このノード7
の電位をゲートに受けるｎチャネルトランジスタ13は導
通状態となる。従って出力信号OUT は低下して接地電位
GND になるとともに、この出力信号OUT が電源電位V CC
からｐチャネルトランジスタ8 のしきい値電圧の絶対値
V thp を引いた電位よりも低くなると、ｐチャネルトラ
ンジスタ8 が導通状態となり、ノード7 の電位V7はV7=O
UT+V thpを維持しながら低下する。
【０００５】また、入力信号INが接地電位GND から電源
電位V CCに変化すると、ノード5 の電位はインバータ3
により接地電位GND に低下し、このノード5 の電位をゲ
ートに受けるｐチャネルトランジスタ9 は導通状態とな
る。また、ノード7 の電位もインバータ4 により接地電
位GND に低下し、このノード7 の電位をゲートに受ける
ｎチャネルトランジスタ13は非導通状態となる。従って
出力信号OUT は上昇して電源電位V CCになるとともに、
この出力信号OUT が接地電位GND にｎチャネルトランジ
スタ6 のしきい値電圧V thn を加えた電位よりも高くな
ると、ｎチャネルトランジスタ6 が導通状態となり、ノ
ード5 の電位V5はV5=OUT-V thnを維持しながら上昇す
る。
【０００６】このように図３６および図３７に示された
従来のドライバ回路は、ｐチャネルトランジスタ9 およ
びｎチャネルトランジスタ13のゲート電位V5およびV7を
出力信号OUT に追随させることで、出力インピーダンス
と出力信号OUT を伝送する伝送線（図示せず）のインピ
ーダンスの整合を維持している。
【０００７】図３８はｎチャネルトランジスタのゲート
−ソース間電圧V gsをパラメータとして振ったときのド
レイン−ソース間電圧V dsに対する出力インピーダンス
特性を示すグラフである。この図３８はゲート−ソース
間電圧が一定のとき出力インピーダンスがドレイン−ソ
ース間電圧V dsの上昇に伴い上昇して最大値をとって低
下すること、および出力インピーダンスがゲート−ソー
ス間電圧V gsの上昇に伴い低下することを示している。
この図３８からわかるように、ドライバ回路の出力信号
OUT のレベルが変化する際に出力トランジスタ9 および
13のゲート−ソース間の電圧の絶対値が小さかったり、
ドレイン−ソース間の電圧の絶対値が小さいと、出力イ
ンピーダンスは設定値から大幅にずれるので、一定の特
性インピーダンスを有する出力信号OUT を伝送する伝送
線との間でインピーダンスの不整合が生じてしまう。
【０００８】
【発明が解決しようとする課題】以上のように構成され
た従来のドライバ回路においては、入力信号INが接地電
位GND のとき、インバータ4 におけるｐチャネルトラン
ジスタ4aとｐチャネルトランジスタ8 とが導通状態とな
るので、電源電位ノード1aからｐチャネルトランジスタ
4aおよびｐチャネルトランジスタ8 を介して接地電位ノ
ード1bに流れる貫通電流が生じる。また、入力信号INが
電源電位V CCのとき、インバータ3 におけるｎチャネル
トランジスタ3bとｎチャネルトランジスタ6 とが導通状
態となるので、電源電位ノード1aからｎチャネルトラン
ジスタ6 およびｎチャネルトランジスタ3bを介して接地
電位ノード1bに流れる貫通電流が生じる。従って消費電
力が大きいという問題点があった。
【０００９】また、出力信号OUT を伝送する伝送線を他
の電源電位の異なる半導体装置と共有している場合、例
えば他の半導体装置の電源電位が電源電位ノード1aに与
えられる電源電位V CCよりも高いと出力ノード12の電位
も高くなり、接地電位GND の出力信号OUT を出力すると
きに、出力ノード12の電位（出力信号）OUT が電源電位
V CCからｐチャネルトランジスタ8 のしきい値電圧の絶
対値V thp を引いた電位よりも低くなって、ｐチャネル
トランジスタ8 が導通状態となり、ノード7 の電位V7が
出力信号OUT に追随するように制御されるまで出力信号
OUT を伝送する伝送線との間でインピーダンスの不整合
が生じてしまい、出力信号OUT の伝達波形の反射が発生
して高速伝送の妨げとなるというという問題点があっ
た。
【００１０】さらに、所望のインピーダンスにするため
には出力トランジスタ9 および13のサイズを調整する必
要があり、容易にインピーダンスを所望の設定値にして
おくことができないという問題点があった。
【００１１】この発明は上記した点に鑑みてなされたも
のであり、消費電力が小さくインピーダンスの整合機能
を有する出力バッファを備えた半導体装置を得ることを
第１の目的としている。
【００１２】また、電源電位が外部の電源電位と異なる
場合にもインピーダンスの整合がとれる出力バッファを
備えた半導体装置を得ることを第２の目的としている。
【００１３】さらに、容易に所望の値にインピーダンス
を設定可能な出力バッファを備えた半導体装置を得るこ
とを第３の目的としている。
【００１４】
【課題を解決するための手段】請求項１に係る発明の半
導体装置は、電源電位ノードと出力ノードとの間に接続
され、２値レベルを有する入力信号が一方のレベルのと
きに導通状態となるプルアップ出力トランジスタと、出
力ノードと接地電位ノードとの間に接続されるｎチャネ
ルプルダウン出力トランジスタと、出力ノードとｎチャ
ネルプルダウン出力トランジスタのゲートとの間に接続
され、入力信号が他方のレベルのときに導通状態となる
プルダウンゲート制御トランジスタと、ｎチャネルプル
ダウン出力トランジスタのゲートと接地電位ノードとの
間に接続され、入力信号が他方のレベルのときに非導通
状態となるゲート放電トランジスタとを有する出力バッ
ファを備えるものである。
【００１５】請求項２に係る発明の半導体装置は、出力
ノードと接地電位ノードとの間に接続され、２値レベル
を有する入力信号が一方のレベルのときに導通状態とな
るプルダウン出力トランジスタと、電源電位ノードと出
力ノードとの間に接続されるｐチャネルプルアップ出力
トランジスタと、出力ノードとｐチャネルプルアップ出
力トランジスタのゲートとの間に接続され、入力信号が
他方のレベルのときに導通状態となるプルアップゲート
制御トランジスタと、ｐチャネルプルアップ出力トラン
ジスタのゲートと電源電位ノードとの間に接続され、入
力信号が他方のレベルのときに非導通状態となるゲート
充電トランジスタとを有する出力バッファを備えるもの
である。
【００１６】請求項３に係る発明の半導体装置は、電源
電位ノードと出力ノードとの間に接続されるｐチャネル
プルアップ出力トランジスタと、出力ノードとｐチャネ
ルプルアップ出力トランジスタのゲートとの間に接続さ
れ、２値レベルを有する入力信号が一方のレベルのとき
に導通状態となるプルアップゲート制御トランジスタ
と、ｐチャネルプルアップ出力トランジスタのゲートと
電源電位ノードとの間に接続され、入力信号が一方のレ
ベルのときに非導通状態となるゲート充電トランジスタ
と、出力ノードと接地電位ノードとの間に接続されるｎ
チャネルプルダウン出力トランジスタと、出力ノードと
ｎチャネルプルダウン出力トランジスタのゲートとの間
に接続され、入力信号が他方のレベルのときに導通状態
となるプルダウンゲート制御トランジスタと、ｎチャネ
ルプルダウン出力トランジスタのゲートと接地電位ノー
ドとの間に接続され、入力信号が他方のレベルのときに
非導通状態となるゲート放電トランジスタを有する出力
バッファを備えるものである。
【００１７】請求項４に係る発明の半導体装置は、電源
電位ノードと出力ノードとの間に接続され、入力信号が
Ｈレベルであると導通状態となるプルアップ出力トラン
ジスタと、出力ノードと接地電位ノードとの間に接続さ
れるｎチャネルプルダウン出力トランジスタと、電源電
位ノードとｎチャネルプルダウン出力トランジスタのゲ
ートとの間に接続され、ゲートに入力信号を受ける第１
のｐチャネルＭＯＳトランジスタと、ｎチャネルプルダ
ウン出力トランジスタのゲートと接地電位ノードとの間
に接続され、ゲートに入力信号を受ける第１のｎチャネ
ルＭＯＳトランジスタと、電源電位ノードとｎチャネル
プルダウン出力トランジスタのゲートとの間に接続さ
れ、ゲートが出力ノードに接続される第２のｎチャネル
ＭＯＳトランジスタとを有する出力バッファを備えるも
のである。
【００１８】請求項５に係る発明の半導体装置は、電源
電位ノードと出力ノードとの間に接続されるｐチャネル
プルアップ出力トランジスタと、出力ノードと接地電位
ノードとの間に接続され、入力信号がＬレベルであると
導通状態となるプルダウン出力トランジスタと、電源電
位ノードとｐチャネルプルアップ出力トランジスタのゲ
ートとの間に接続され、ゲートに入力信号を受ける第１
のｐチャネルＭＯＳトランジスタと、ｐチャネルプルア
ップ出力トランジスタのゲートと接地電位ノードとの間
に接続され、ゲートに入力信号を受ける第１のｎチャネ
ルＭＯＳトランジスタと、ｐチャネルプルアップ出力ト
ランジスタのゲートと接地電位ノードとの間に接続さ
れ、ゲートが出力ノードに接続される第２のｐチャネル
ＭＯＳトランジスタとを有する出力バッファを備えるも
のである。
【００１９】請求項６に係る発明の半導体装置は、電源
電位ノードと出力ノードとの間に接続され、入力信号が
Ｈレベルであると導通状態となるプルアップ出力トラン
ジスタと、出力ノードと接地電位ノードとの間に接続さ
れるｎチャネルプルダウン出力トランジスタと、電源電
位ノードと第１のノードとの間に接続され、ゲートに入
力信号を受ける第１のｐチャネルＭＯＳトランジスタ
と、第１のノードと接地電位ノードとの間に接続され、
ゲートに入力信号を受ける第１のｎチャネルＭＯＳトラ
ンジスタと、第１のノードとｎチャネルプルダウン出力
トランジスタのゲートとの間に接続され、ゲートが出力
ノードに接続される第２のｎチャネルＭＯＳトランジス
タとを有する出力バッファを備えるものである。
【００２０】請求項７に係る発明の半導体装置は、電源
電位ノードと出力ノードとの間に接続されるｐチャネル
プルアップ出力トランジスタと、出力ノードと接地電位
ノードとの間に接続され、入力信号がＬレベルであると
導通状態となるプルダウン出力トランジスタと、電源電
位ノードと第１のノードとの間に接続され、ゲートに入
力信号を受ける第１のｐチャネルＭＯＳトランジスタ
と、第１のノードと接地電位ノードとの間に接続され、
ゲートに入力信号を受ける第１のｎチャネルＭＯＳトラ
ンジスタと、第１のノードとｐチャネルプルアップ出力
トランジスタのゲートとの間に接続され、ゲートが出力
ノードに接続される第２のｐチャネルＭＯＳトランジス
タとを有する出力バッファを備えるものである。
【００２１】請求項８に係る発明の半導体装置は、電源
電位ノードと出力ノードとの間に接続され、２値レベル
を有する入力信号が一方のレベルになると導通状態とな
るｐチャネルプルアップ出力トランジスタと、出力ノー
ドと接地電位ノードとの間に接続され、出力ノードの電
位の低下に応じて低下するバックゲート電位を受け、入
力信号が他方のレベルになると導通状態となるｎチャネ
ルプルダウン出力トランジスタとを有する出力バッファ
を備えるものである。
【００２２】請求項９に係る発明の半導体装置は、電源
電位ノードと出力ノードとの間に接続され、２値レベル
を有する入力信号が一方のレベルであると導通状態とな
るプルアップ出力トランジスタと、出力ノードと接地電
位ノードとの間に接続されるｎチャネルプルダウン出力
トランジスタと、電源電位ノードとｎチャネルプルダウ
ン出力トランジスタのゲートとの間に接続され、入力信
号が他方のレベルであると導通状態となるゲート充電ト
ランジスタと、ｎチャネルプルダウン出力トランジスタ
のゲートと接地電位ノードとの間に接続され、バックゲ
ートが出力ノードに接続されるｐチャネルゲート放電ト
ランジスタとを有する出力バッファを備えるものであ
る。
【００２３】請求項１０に係る発明の半導体装置は、第
１の電位ノードと第１のノードとの間に接続される第１
の抵抗素子および第１のノードと接地電位ノードとの間
に接続される第２の抵抗素子を有する分圧回路と、第１
の電位ノードと第２のノードとの間に接続される第３の
抵抗素子および第２のノードと接地電位ノードとの間に
接続され、ゲートが第３のノードに接続されるｎチャネ
ルＭＯＳトランジスタを有する制御用分圧回路と、第１
のノードの電位および第２のノードの電位を受け、第２
のノードの電位が第１のノードの電位よりも高いと高く
なり、低いと低くなる比較電位を第３のノードに出力す
る比較回路と、電源電位ノードと第１の出力ノードとの
間に接続され、２値レベルを有する第１の入力信号が一
方のレベルのとき導通状態となる第１のプルアップ出力
トランジスタと、第１の出力ノードと接地電位ノードと
の間に接続され、ゲートが第３のノードに接続される第
１のｎチャネルプルダウン出力トランジスタと、第１の
ｎチャネルプルダウン出力トランジスタのゲートと接地
電位ノードとの間に接続され、第１の入力信号が一方の
レベルのとき導通状態となる第１の接地トランジスタと
を有する出力バッファを備えるものである。
【００２４】請求項１１に係る発明の半導体装置は、請
求項１０に係る発明の半導体装置において、出力バッフ
ァを第３のノードと第１のｎチャネルプルダウン出力ト
ランジスタのゲートとの間に接続され、第１の入力信号
が他方のレベルであると導通状態となる第１のトランス
ファゲートをさらに有するものとし、出力バッファにお
ける第１のｎチャネルプルダウン出力トランジスタのゲ
ートが第１のトランスファゲートを介して第３のノード
に接続されるものとしたものである。
【００２５】請求項１２に係る発明の半導体装置は、請
求項１１に係る発明の半導体装置において、出力バッフ
ァをさらに電源電位ノードと第２の出力ノードとの間に
接続され、２値レベルを有する第２の入力信号が一方の
レベルのとき導通状態となる第２のプルアップ出力トラ
ンジスタと、第２の出力ノードと接地電位ノードとの間
に接続される第２のｎチャネルプルダウン出力トランジ
スタと、第２のｎチャネルプルダウン出力トランジスタ
のゲートと接地電位ノードとの間に接続され、第２の入
力信号が一方のレベルのとき導通状態となる第２の接地
トランジスタと、第３のノードと第２のｎチャネルプル
ダウン出力トランジスタのゲートとの間に接続され、第
２の入力信号が他方のレベルであると導通状態となる第
２のトランスファゲートとを有するものとしたものであ
る。
【００２６】請求項１３に係る発明の半導体装置は、第
１の電位ノードと第１のノードとの間に接続される第１
の抵抗素子および第１のノードと接地電位ノードとの間
に接続される第２の抵抗素子を有する分圧回路と、第１
の電位ノードと第２のノードとの間に接続され、ゲート
が第３のノードに接続されるｐチャネルＭＯＳトランジ
スタおよび第２のノードと接地電位ノードとの間に接続
される第３の抵抗素子を有する制御用分圧回路と、第１
のノードの電位および第２のノードの電位を受け、第２
のノードの電位が第１のノードの電位より高いと高くな
り、低いと低くなる比較電位を第３のノードに出力する
比較回路と、電源電位ノードと第１の出力ノードとの間
に接続され、ゲートが第３のノードに接続される第１の
ｐチャネルプルアップ出力トランジスタと、第１の出力
ノードと接地電位ノードとの間に接続され、第１の入力
信号が一方のレベルのとき導通状態となる第１のプルダ
ウン出力トランジスタと、第１のｐチャネルプルアップ
出力トランジスタのゲートと電源電位ノードとの間に接
続され、第１の入力信号が一方のレベルのとき導通状態
となる第１の電源トランジスタとを有する出力バッファ
を備えるものである。
【００２７】請求項１４に係る発明の半導体装置は、請
求項１３に係る発明の半導体装置において、出力バッフ
ァを第３のノードと第１のｐチャネルプルアップ出力ト
ランジスタのゲートとの間に接続され、入力信号が他方
のレベルであると導通状態となる第１のトランスファゲ
ートをさらに有するものとし、出力バッファにおける第
１のｐチャネルプルアップ出力トランジスタのゲートが
第１のトランスファゲートを介して第３のノードに接続
されるものとしたものである。
【００２８】請求項１５に係る発明の半導体装置は、請
求項１４に係る発明の半導体装置において、出力バッフ
ァをさらに電源電位ノードと第２の出力ノードとの間に
接続される第２のｐチャネルプルアップ出力トランジス
タと、第２の出力ノードと接地電位ノードとの間に接続
され、２値レベルを有する第２の入力信号が一方のレベ
ルのとき導通状態となる第２のプルダウン出力トランジ
スタと、第２のｐチャネルプルアップ出力トランジスタ
のゲートと電源電位ノードとの間に接続され、第２の入
力信号が一方のレベルのとき導通状態となる第２の電源
トランジスタと、第３のノードと第２のｐチャネルプル
アップ出力トランジスタのゲートとの間に接続され、第
２の入力信号が他方のレベルであると導通状態となる第
２のトランスファゲートとを有するものとしたものであ
る。
【００２９】請求項１６に係る発明の半導体装置は、請
求項１０から請求項１５のいずれかに係る発明の半導体
装置において、出力バッファにおける比較回路がさらに
保持信号を受けてこの保持信号が一方のレベルから他方
のレベルへ変化したときの第３のノードの電位を保持す
る電位保持回路を有するものとしたものである。
【００３０】請求項１７に係る発明の半導体装置は、請
求項１０から請求項１６のいずれかに係る発明の半導体
装置において、第１の出力ノードの電位を受け、この第
１の出力ノードの電位に応じた電源電位よりも高い第１
の電位を第１の電位ノードに供給する内部電位供給回路
をさらに備えるものである。
【００３１】
【作用】請求項１に係る発明においては、入力信号が一
方のレベルから他方のレベルに変化すると、プルアップ
出力トランジスタが非導通状態となるとともに、ｎチャ
ネルプルダウン出力トランジスタのゲートと接地電位ノ
ードとの間に接続されるゲート放電トランジスタが非導
通状態となって、ｎチャネルプルダウン出力トランジス
タのゲートから接地電位ノードへの電流経路を遮断する
ので、貫通電流が発生せず低消費電力となる。そして、
プルダウンゲート制御トランジスタが導通状態となり、
出力ノードとｎチャネルプルダウン出力トランジスタの
ゲートが導通し、このゲートの電位が出力ノードの電位
に追随して低下するので出力インピーダンスが整合す
る。
【００３２】請求項２に係る発明においては、入力信号
が一方のレベルから他方のレベルに変化すると、プルダ
ウン出力トランジスタが非導通状態となるとともに、ｐ
チャネルプルアップ出力トランジスタのゲートと電源電
位ノードとの間に接続されるゲート充電トランジスタが
非導通状態となって、電源電位ノードからｐチャネルプ
ルアップ出力トランジスタのゲートへの電流経路を遮断
するので、貫通電流が発生せず低消費電力となる。そし
て、プルアップゲート制御トランジスタが導通状態とな
り、出力ノードとｐチャネルプルアップ出力トランジス
タのゲートが導通し、このゲートの電位が出力ノードの
電位に追随して上昇するので出力インピーダンスが整合
する。
【００３３】請求項３に係る発明においては、入力信号
が一方のレベルから他方のレベルに変化すると、ゲート
充電トランジスタが導通状態となってｐチャネルプルア
ップ出力トランジスタのゲートが充電され、このｐチャ
ネルプルアップ出力トランジスタは非導通状態となる。
そして、ｎチャネルプルダウン出力トランジスタのゲー
トと接地電位ノードとの間に接続されるゲート放電トラ
ンジスタが非導通状態となって、ｎチャネルプルダウン
出力トランジスタのゲートから接地電位ノードへの電流
経路を遮断するので、貫通電流が発生せず低消費電力と
なる。そして、プルダウンゲート制御トランジスタが導
通状態となり、出力ノードとｎチャネルプルダウン出力
トランジスタのゲートが導通し、このゲートの電位が出
力ノードの電位に追随して低下するので出力インピーダ
ンスが整合する。
【００３４】また、入力信号が他方のレベルから一方の
レベルに変化すると、ゲート放電トランジスタが導通状
態となってｎチャネルプルダウン出力トランジスタのゲ
ートが放電され、このｎチャネルプルダウン出力トラン
ジスタは非導通状態となる。そして、ｐチャネルプルア
ップ出力トランジスタのゲートと電源電位ノードとの間
に接続されるゲート充電トランジスタが非導通状態とな
って、電源電位ノードからｐチャネルプルアップ出力ト
ランジスタのゲートへの電流経路を遮断するので、貫通
電流が発生せず低消費電力となる。そして、プルアップ
ゲート制御トランジスタが導通状態となり、出力ノード
とｐチャネルプルアップ出力トランジスタのゲートが導
通し、このゲートの電位が出力ノードの電位に追随して
上昇するので出力インピーダンスが整合する。
【００３５】請求項４に係る発明においては、入力信号
がＨレベルからＬレベルに変化すると、第１のｎチャネ
ルＭＯＳトランジスタが非導通状態となってｎチャネル
プルダウン出力トランジスタのゲートから接地電位ノー
ドへの電流経路を遮断するので、貫通電流が発生せず低
消費電力となる。また、第１のｐチャネルＭＯＳトラン
ジスタが導通状態になるとともに、第２のｎチャネルＭ
ＯＳトランジスタが出力ノードの電位を受けてＨレベル
からＬレベルへの切り替わり時に導通状態となることで
インピーダンスが整合する。
【００３６】請求項５に係る発明においては、入力信号
がＬレベルからＨレベルに変化すると、第１のｐチャネ
ルＭＯＳトランジスタが非導通状態となって電源電位ノ
ードからｎチャネルプルダウン出力トランジスタのゲー
トへの電流経路を遮断するので、貫通電流が発生せず低
消費電力となる。また、第１のｎチャネルＭＯＳトラン
ジスタが導通状態になるとともに、第２のｐチャネルＭ
ＯＳトランジスタが出力ノードの電位を受けてＬレベル
からＨレベルへの切り替わり時に導通状態となることで
インピーダンスが整合する。
【００３７】請求項６に係る発明においては、入力信号
がＨレベルからＬレベルに変化すると、第１のｎチャネ
ルＭＯＳトランジスタが非導通状態となって第１のノー
ドから接地電位ノードへの電流経路を遮断するので、貫
通電流が発生せず低消費電力となる。また、第１のｐチ
ャネルＭＯＳトランジスタが導通状態になるとともに、
第２のｎチャネルＭＯＳトランジスタが出力ノードの電
位を受けてＨレベルからＬレベルへの切り替わり時に導
通状態となることでインピーダンスが整合する。
【００３８】請求項７に係る発明においては、入力信号
がＬレベルからＨレベルに変化すると、第１のｐチャネ
ルＭＯＳトランジスタが非導通状態となって電源電位ノ
ードから第１のノードへの電流経路を遮断するので、貫
通電流が発生せず低消費電力となる。また、第１のｎチ
ャネルＭＯＳトランジスタが導通状態になるとともに、
第２のｐチャネルＭＯＳトランジスタが出力ノードの電
位を受けてＬレベルからＨレベルへの切り替わり時に導
通状態となることでインピーダンスが整合する。
【００３９】請求項８に係る発明においては、入力信号
が一方のレベルから他方のレベルに変化すると、ｐチャ
ネルプルアップ出力トランジスタが非導通状態となって
ｎチャネルプルダウン出力トランジスタが導通状態にな
るとともに、このｎチャネルプルダウン出力トランジス
タのバックゲート電位が出力ノードの電位に応じて低下
することでインピーダンスが整合する。また、出力ノー
ドの電位が電源電位よりも高い場合でも、そのぶんｎチ
ャネルプルダウン出力トランジスタのバックゲート電位
が高くなってしきい値電圧が低くなるので、このｎチャ
ネルプルダウン出力トランジスタは電流駆動力を増して
インピーダンスが整合する。
【００４０】請求項９に係る発明においては、入力信号
が一方のレベルから他方のレベルに変化すると、ｐチャ
ネルプルアップ出力トランジスタが非導通状態となると
ともに、ゲート充電トランジスタが導通状態となり、ｎ
チャネルプルダウン出力トランジスタが導通状態にな
る。そして、ｐチャネルゲート放電トランジスタのバッ
クゲート電位が出力ノードの電位に追随して低下してい
くと、このｐチャネルゲート放電トランジスタのオン抵
抗が大きくなりｎチャネルプルダウン出力トランジスタ
のゲート電位がこれに追随して上昇し、このｎチャネル
プルダウン出力トランジスタは電流駆動力を増してイン
ピーダンスが整合する。
【００４１】請求項１０に係る発明においては、比較回
路が第２のノードの電位が第１のノードの電位よりも高
いと比較電位を高くし、低いと比較電位を低くして制御
用分圧回路におけるｎチャネルＭＯＳトランジスタのゲ
ート電位を制御することで、第１の抵抗素子の抵抗値と
第２の抵抗素子の抵抗値の比に第３の抵抗素子の抵抗値
と制御用分圧回路におけるｎチャネルＭＯＳトランジス
タの抵抗値の比が等しくなる。そして、この第３のノー
ドの電位を第１のｎチャネルプルダウン出力トランジス
タが受けているので、この第１のｎチャネルプルダウン
出力トランジスタのゲート長を制御用分圧回路における
ｎチャネルＭＯＳトランジスタのゲート長に等しくして
おけば、第３の抵抗素子の抵抗値をあらかじめ第１の出
力ノードに接続される伝送線のインピーダンスとの比が
制御用分圧回路におけるｎチャネルＭＯＳトランジスタ
のゲート幅と第１のｎチャネルプルダウン出力トランジ
スタのゲート幅との比に等しくなるようにしておくだけ
で容易に、第１のｎチャネルプルダウン出力トランジス
タのインピーダンスを第１の出力ノードに接続される伝
送線のインピーダンスとの比が第２の抵抗素子の抵抗値
と第１の抵抗素子の抵抗値の比になるように設定でき
る。
【００４２】請求項１１に係る発明においては、請求項
１０に係る発明の作用に加え第３のノードと第１のｎチ
ャネルプルダウン出力トランジスタのゲートとの間にさ
らに第１のトランスファゲートを設けているので、第３
のノードに常に第１のｎチャネルプルダウン出力トラン
ジスタのインピーダンスを設定値にする電位を与えてお
くことで、第１の入力信号が他方のレベルになったとき
に素早く第３のノードの電位が第１のｎチャネルプルダ
ウン出力トランジスタに与えられ、この第１のｎチャネ
ルプルダウン出力トランジスタのインピーダンスは素早
く設定値になる。
【００４３】請求項１２に係る発明においては、請求項
１１に係る発明の作用に加え、第２のｎチャネルプルダ
ウン出力トランジスタのゲートも第２のトランスファゲ
ートを介して第３のノードに接続され、分圧回路、制御
用分圧回路、および比較回路を第１のｎチャネルプルダ
ウン出力トランジスタと共有しているため、出力バッフ
ァのレイアウト面積の増大を抑制できる。
【００４４】請求項１３に係る発明においては、比較回
路が第２のノードの電位が第１のノードの電位よりも低
いと比較電位を低くし、高いと比較電位を高くして制御
用分圧回路におけるｐチャネルＭＯＳトランジスタのゲ
ート電位を制御することで、第１の抵抗素子の抵抗値と
第２の抵抗素子の抵抗値の比に制御用分圧回路における
ｐチャネルＭＯＳトランジスタの抵抗値と第３の抵抗素
子の抵抗値の比が等しくなる。そして、この第３のノー
ドの電位を第１のｐチャネルプルアップ出力トランジス
タが受けているので、この第１のｐチャネルプルアップ
出力トランジスタのゲート長を制御用分圧回路における
ｐチャネルＭＯＳトランジスタのゲート長に等しくして
おけば、第３の抵抗素子の抵抗値をあらかじめ第１の出
力ノードに接続される伝送線のインピーダンスとの比が
制御用分圧回路におけるｐチャネルＭＯＳトランジスタ
のゲート幅と第１のｐチャネルプルダウン出力トランジ
スタのゲート幅との比に等しくなるようにしておくだけ
で容易に、第１のｐチャネルプルダウン出力トランジス
タのインピーダンスを第１の出力ノードに接続される伝
送線のインピーダンスとの比が第１の抵抗素子の抵抗値
と第２の抵抗素子の抵抗値の比になるように設定でき
る。
【００４５】請求項１４に係る発明においては、請求項
１３に係る発明の作用に加え、第３のノードと第１のｐ
チャネルプルアップ出力トランジスタとの間にさらに第
１のトランスファゲートを設けているので、第３のノー
ドに常に第１のｐチャネルプルアップ出力トランジスタ
のインピーダンスを設定値にする電位を与えておくこと
で、第１の入力信号が他方のレベルになったときに素早
く第３のノードの電位が第１のｐチャネルプルアップ出
力トランジスタに与えられ、この第１のｐチャネルプル
アップ出力トランジスタのインピーダンスは素早く設定
値になる。
【００４６】請求項１５に係る発明においては、請求項
１４に係る発明の作用に加え、第２のｐチャネルプルア
ップ出力トランジスタのゲートも第２のトランスファゲ
ートを介して第３のノードに接続され、分圧回路、制御
用分圧回路および比較回路を第１のｐチャネルプルアッ
プ出力トランジスタと共有しているため、出力バッファ
のレイアウト面積の増大を抑制できる。
【００４７】請求項１６に係る発明においては、請求項
１０から請求項１５のいずれかに係る発明の作用に加
え、保持信号が他方のレベルに変化すると第３のノード
の電位を保持する電位保持回路を設けて第３のノードの
電位を保持するので、比較回路における比較動作をおこ
なう回路を活性化しておくことで低消費電力の半導体装
置を得ることができる。
【００４８】請求項１７に係る発明においては、請求項
１０から請求項１６のいずれかに係る発明の作用に加
え、第１の出力ノードの電位に応じた電源電位よりも高
い第１の電位を第１の電位ノードに供給する内部電位供
給回路を設けたので、第１の出力ノードに接続される伝
送線が電源電位よりも高い電位で駆動されるとき、第１
のノードには電源電位より高い電位が与えられて、出力
インピーダンスが整合する。
【００４９】
【実施例】
実施例１．以下にこの発明の実施例１であるSRAM(Stati
c Random Access Memory) について、図１から図２に基
づいて説明する。図１はこの実施例１のSRAMのブロック
図を示しており、図１において100 はSRAM、110aは外部
アドレス信号extAが与えられるアドレスピンで、複数の
アドレスピンを総称している。110bは外部の伝送線（デ
ータバス）200 に接続され、SRAM100 から伝送線200 に
データD を出力したり、伝送線200 からSRAM100 にデー
タD を入力するデータ入出力ピン、110cはＬレベルにな
るとSRAM100 が読み出し動作をおこなう外部アウトプッ
トイネーブル信号/extOEが与えられる制御ピン、110dは
ＬレベルになるとSRAM100 が書き込み動作をおこなう外
部ライトイネーブル信号/extWEが与えられる制御ピンで
ある。120 はアドレスピン110aに与えられた外部アドレ
ス信号extAを受け、この外部アドレス信号extAに応じた
内部アドレス信号intAを出力するアドレスバッファ、13
0 は複数行および複数列に配置される複数のメモリセル
131 と、複数行に配置され、それぞれが対応した行に配
置される複数のメモリセル131 に接続されるワード線13
2 と、複数列に配置され、それぞれが対応した列に配置
される複数のメモリセル131 に接続されるビット線対13
3 とを有するメモリセルアレイである。
【００５０】140 はアドレスバッファ120 からの内部ア
ドレス信号intAに応じて選択されたワード線132 の電位
WLをＨレベルに立ち上げる行デコーダ、150 はアドレス
バッファ120 からの内部アドレス信号intAに応じて選択
された列選択線151 の電位CSL をＨレベルに立ち上げる
列デコーダ、160 は制御ピン110cに与えられる外部アウ
トプットイネーブル信号/extOEおよび制御ピン110dに与
えられる外部ライトイネーブル信号/extWEを受け、この
信号を反転させたアウトプットイネーブル信号OEおよび
ライトイネーブル信号WEを出力する読み出し／書き込み
制御回路、170はＩ／Ｏ回路で、Ｉ／Ｏ線対171 と、ビ
ット線対133 とＩ／Ｏ線対171 との間に接続され、列選
択線151 の電位CSL を受けてこのCSL がＨレベルになる
とビット線対133 とＩ／Ｏ線対171 とを導通させるＩ／
Ｏゲート172 と、Ｉ／Ｏ線対171 に接続され、このＩ
／Ｏ線対171 の電位差を増幅した読み出しデータRDを出
力するセンスアンプ173 と、書き込みデータWDを受け、
この書き込みデータWDに応じた電位差をＩ／Ｏ線171 に
与える書き込み回路174 とを有する。
【００５１】180 は読み出しデータRDおよび制御回路16
0 からのアウトプットイネーブル信号OEを受け、このア
ウトプットイネーブル信号OEがＨレベルであると読み出
しデータRDに応じたデータD を入出力ピン110bに出力す
る出力バッファ（図２）である。190 は入出力ピン110b
に与えられたデータD および制御回路160 からのライト
イネーブル信号WEを受け、このライトイネーブル信号WE
がＨレベルであるとデータD に応じた書き込みデータWD
を書き込み回路174 に与える入力バッファである。
【００５２】図２は図１に示されたSRAM100 における出
力バッファ180 の回路図で、図２において181 はセンス
アンプ173 からのリードデータRDおよび読み出し／書き
込み制御回路160 からのアウトプットイネーブル信号OE
を受け、このアウトプットイネーブル信号OEが非活性の
Ｌレベルのとき共にＨレベルとなり、アウトプットイネ
ーブル信号OEが活性のＨレベルのとき、リードデータRD
がＨレベルであるとそれぞれＬレベルおよびＨレベルと
なり、リードデータRDがＬレベルであるとそれぞれＨレ
ベルおよびＬレベルとなる信号φおよび信号ψを出力す
るデータプリアンプで、リードデータRDおよびアウトプ
ットイネーブル信号OEを受け、この信号が共にＨレベル
であるとＬレベルとなり、そのほかはＨレベルとなる信
号φを出力するゲート回路181aと、リードデータRDおよ
びアウトプットイネーブル信号OEを受け、アウトプット
イネーブル信号OEがＨレベルで、リードデータRDがＬレ
ベルであるとＬレベルとなり、そのほかはＨレベルとな
る信号ψを出力するゲート回路181bとを有する。
【００５３】182 は電源電位V CCが供給される電源電位
ノード100aと入出力ピン110bに接続される出力ノード18
3 との間に接続され、ゲートに信号φを受けるｐチャネ
ルプルアップ出力トランジスタ、184 は出力ノード183
と接地電位GND が供給される接地電位ノード100bとの間
に接続されるｎチャネルプルダウン出力トランジスタ、
185 は信号φおよび信号ψを受け、信号φがＬレベルと
なるとｎチャネルプルダウン出力トランジスタ184 のゲ
ート電位をＬレベルとし、信号ψがＬレベルで出力ノー
ド183 の電位D が信号ψよりもしきい値電圧の絶対値V
thp 以上高いと出力ノード183 とｎチャネルプルダウン
出力トランジスタ184 のゲートとを導通させるプルダウ
ン制御回路で、出力ノード183 とｎチャネルプルダウン
出力トランジスタ184 のゲートとの間に接続され、ゲー
トに信号ψを受けるプルダウンゲート制御トランジスタ
185aと、ｎチャネルプルダウン出力トランジスタ184 の
ゲートと接地電位ノード100bとの間に接続されるゲート
放電トランジスタ185bと、信号φを受け、出力がゲート
放電トランジスタ185bのゲートに接続されるインバータ
185cとを有する。
【００５４】この図２に示された出力バッファ180 にお
いては、アウトプットイネーブル信号OEが活性のＨレベ
ルのとき、リードデータRDがＨレベルであるとゲート回
路181aから出力される信号φはＬレベルとなり、ゲート
回路181bから出力される信号ψはＨレベルとなる。そし
て、信号φをゲートに受けるｐチャネルプルアップ出力
トランジスタ182 が導通状態となり、信号φを受けるイ
ンバータ185cはＨレベルの信号をゲート放電トランジス
タ185bのゲートに与え、このゲート放電トランジスタ18
5bを導通状態とする。すると、ｎチャネルプルダウン出
力トランジスタ184 は非導通状態となり、ノード183 の
電位D は電源電位V CCに上昇する。
【００５５】また、アウトプットイネーブル信号OEが活
性のＨレベルのとき、リードデータRDがＬレベルである
とゲート回路181aから出力される信号φはＨレベルとな
り、ゲート回路181bから出力される信号ψはＬレベルと
なる。そして、信号φをゲートに受けるｐチャネルプル
アップ出力トランジスタ182 は非導通状態となり、信号
φを受けるインバータ185cはＬレベルの信号をゲート放
電トランジスタ185bのゲートに与え、このゲート放電ト
ランジスタ185bを非導通状態とする。そして、信号ψを
ゲートに受けるプルダウンゲート制御トランジスタ185a
は導通状態となり、出力ノード183 とｎチャネルプルダ
ウン出力トランジスタ184 のゲートとが導通してｎチャ
ネルプルダウン出力トランジスタ184 が導通状態とな
り、出力ノード183 の電位D は低下してプルダウンゲー
ト制御トランジスタ185aのしきい値電圧の絶対値V thp
まで低下するとプルダウンゲート制御トランジスタ185a
は非導通状態となり、ｎチャネルプルダウン出力トラン
ジスタ184 のゲート電位はそのまま保持され、出力ノー
ド183 の電位D は接地電位GND となる。
【００５６】さらに、アウトプットイネーブル信号OEが
非活性のＬレベルのときは、リードデータRDのレベルに
よらずゲート回路181aから出力される信号φおよびゲー
ト回路181bから出力される信号ψは共にＨレベルとな
る。そして、信号φをゲートに受けるｐチャネルプルア
ップ出力トランジスタ182 および信号ψをゲートに受け
るプルダウンゲート制御トランジスタ185aは非導通状態
となり、信号φを受けるインバータ185cはＬレベルの信
号をゲート放電トランジスタ185bのゲートに与え、この
ゲート放電トランジスタ185bを非導通状態とする。従っ
て、ｎチャネルプルダウン出力トランジスタ184 のゲー
ト電位はアウトプットイネーブル信号OEがＬレベルとさ
れたときの状態を保持し、このｎチャネルプルダウン出
力トランジスタ184 は非導通状態またはわずかに導通状
態となり、出力ノード183 の電位Dはハイインピーダン
ス状態またはＬレベルとなる。
【００５７】次に以上のように構成されたSRAM100 の読
み出し動作について図３に基づき説明する。まず、図３
の（ａ）に示すように時刻ｔ1 で外部アドレス信号extA
がアドレスa0にされて、外部アウトプットイネーブル信
号/extOEが図３の（ｂ）に示すようにＬレベルに立ち下
げられると、アドレスバッファ120 がアドレスa0を示す
外部アドレス信号extAに応じた内部アドレス信号intAを
出力し、この内部アドレス信号intAを受ける行デコーダ
140 および列デコーダ150 はそれぞれ内部アドレス信号
intAの一部または全部をデコードしてこの内部アドレス
信号intAに応じたワード線132 および列選択線151 を選
択し、選択したワード線132 の電位WLおよび列選択線15
1 の電位CSL を図３の（ｃ）および（ｄ）に示すように
時刻ｔ2でＨレベルにＨレベルとする。
【００５８】すると、選択されたワード線132 および選
択された列選択線151 に対応したビット線対133 に接続
されたメモリセル131 に記憶されていたデータがビット
線対133 に電位差として読み出され、この電位差がＩ／
Ｏゲート172 を介してＩ／Ｏ線対171 に伝達され、この
Ｉ／Ｏ線対171 に接続されるセンスアンプ173 がＩ／Ｏ
線対171 に伝達された電位差に応じてリードデータRDを
図３の（ｅ）に示すように時刻ｔ3 でＨレベルまたはＬ
レベルとする。そして、このリードデータRDおよび読み
出し／書き込み制御回路160 からのアウトプットイネー
ブル信号OEを受ける出力バッファ180 は、アウトプット
イネーブル信号OEが活性のＨレベルになっているため、
図３の（ｆ）に示すようにデータD を時刻ｔ4 でリード
データＲＤがＨレベルならばＨレベルとし、Ｌレベルな
らＬレベルとする。
【００５９】そして、所定時間経過した時刻ｔ５ で行
デコーダ140 および列デコーダ150 が非活性化され、選
択されたワード線132 および列選択線151 も含めて全て
のワード線132 および列選択線151 がＬレベルとされ
る。このとき、センスアンプ173はラッチ機能も有して
いるのでＩ／Ｏ線対171 の電位差によらずリードデータ
RDを図３の（ｅ）に示すように保持したままとなり、こ
れを受ける出力バッファ180 も図３の（ｆ）に示すよう
にデータD を出力し続ける。そして、外部アウトプット
イネーブル信号/extOEが図３の（ｂ）に示すように時刻
ｔ6 で非活性のＨレベルに立ち上げられると、読み出し
／書き込み制御回路160 からのアウトプットイネーブル
信号OEがＬレベルとなり、出力バッファ180 から出力さ
れるデータDは図３の（ｆ）に示されるようにハイイン
ピーダンス状態または点線で示されるＬレベルの状態と
される。
【００６０】以上のようにこの実施例１のSRAM100 にお
いては、出力バッファ180 がＬレベルのデータD を出力
するとき、ｎチャネルプルダウン出力トランジスタ184
のゲート電位がデータ（出力ノード183 の電位）D に追
随して低下するので、このｎチャネルプルダウン出力ト
ランジスタ184 のインピーダンスと伝送線（データバ
ス）200 のインピーダンスとが整合する。このことを図
４に基づきもっと詳しく説明する。
【００６１】図４はＬレベルのデータD を出力するとき
のｎチャネルプルダウン出力トランジスタ184 と伝送線
200 の等価回路図である。ノード201 の電位が電源電位
V CCに充電されているときはｎチャネルプルダウン出力
トランジスタ184 のインピーダンスZ1は伝送線200 のイ
ンピーダンスZ0に等しくなるように設計されていても、
もしｎチャネルプルダウン出力トランジスタ184 のゲー
ト電位V G が電源電位V CCに固定されていると、ゲート
−ソース間電圧も固定されたままで、このｎチャネルプ
ルダウン出力トランジスタ184 を流れるドレイン電流I
DSはドレイン電位V D が低下していくにつれて小さくな
るが、ドレイン電位V D が低下するほどは小さくならな
いためこのｎチャネルプルダウン出力トランジスタ184
のインピーダンスZ1が大きくなりZ0からずれてインピー
ダンスの不整合が生じる。
【００６２】しかし、ｎチャネルプルダウン出力トラン
ジスタ184 のゲート電位V G を出力ノード183 の電位、
つまりドレイン電位V D に追随して下げることで、ドレ
イン電流I DSをゲート電位V G が固定されたものにくら
べ小さくすることでインピーダンスZ1が大きくなるのが
抑制され、インピーダンスが整合する。
【００６３】また、この実施例１のSRAM100 において
は、伝送線200 の振幅がSRAM100 の電源電位V CCよりも
大きく、この伝送線200 が電源電位V CCよりも高い電位
に充電されても、そのぶん出力ノード183 の電位が高く
なってｎチャネルプルダウン出力トランジスタ184 のゲ
ートに印加されるため、出力ノード183 から電荷を引き
抜き始めた時点からこのｎチャネルプルダウン出力トラ
ンジスタ184 のインピーダンスと伝送線200 のインピー
ダンスとが整合する。このことを図４に基づきもっと詳
しく説明する。
【００６４】まず、ｎチャネルプルダウン出力トランジ
スタ184 のインピーダンスZ1は、伝送線200 が電源電位
V CCに充電されているとき、すなわちノード201 の電位
が電源電位V CCのときにZ0となるように設計されている
とすると、 V CC-VD =Z0 ・ I DS, VD =Z1 ・ I DS およびZ0=Z1 が成立するのでｎチャネルプルダウン出力トランジスタ
184 を流れる電流I DSは I DS=VCC/2Z0 となる。そして、ノード201 の電位V0が電源電位V CCよ
りも高いとき、もしｎチャネルプルダウン出力トランジ
スタ184 のゲート電位V G が電源電位V CCに固定されて
いると、ゲート−ソース間電圧も固定されたままで、ド
レイン電位V D が電源電位V CCからｎチャネルプルダウ
ン出力トランジスタ184 のしきい値電圧を引いた電位V
CC-Vthを越えるとこのｎチャネルプルダウン出力トラン
ジスタ184は飽和領域で動作して流れる電流I DSはほと
んど変化しないからｎチャネルプルダウン出力トランジ
スタ184 のインピーダンスZ1は Z1=Z0(2V0/V CC -1) となり、出力ノード183 から電荷を引き抜き始めた時点
でｎチャネルプルダウン出力トランジスタ184 のインピ
ーダンスZ1が大きくなりZ0からずれてインピーダンスの
不整合が生じる。
【００６５】しかし、伝送線200 が電源電位V CCよりも
高い電位に充電されても、出力ノード183 の電位が高く
なり、この出力ノード183 の電位がｎチャネルプルダウ
ン出力トランジスタ184 のゲートに印加されるので、出
力ノード183 から電荷を引き抜き始めた時点で、ｎチャ
ネルプルダウン出力トランジスタ184 のインピーダンス
Z1がゲート電位V G が電源電位V CCに固定されていると
きに比べ小さくされ、インピーダンスZ1が大きくなるの
が抑制されて出力ノード183 から電荷を引き抜き始めた
時点でインピーダンスが整合する。
【００６６】図５はこのことを示すドレイン電位V D に
対するドレイン電流I DS特性を示すグラフで、図におい
て（ａ）はゲート電位V G が低いときのｎチャネルプル
ダウン出力トランジスタ184 のV D -IDS特性を示す曲
線、（ｂ）はノード201 の電位が電源電位V CCのときの
伝送線200 のV D -IDS特性を示す直線で、I DS=(V CC-V
D )/Z0で表され、曲線（ａ）との交点A におけるV D お
よびI DSがノード201 の電位が電源電位V CCのときのV
D およびI DSの値を示している。（ｃ）は曲線（ａ）と
直線（ｂ）との交点A を通るI DS＝V D /Z0 で表される
直線で、この直線の傾きの逆数がゲート電位V G が低い
ときのｎチャネルプルダウン出力トランジスタ184 のイ
ンピーダンスの値Z1を示し、つまり、ノード201 の電位
が電源電位ＶCCのときはZ1=Z0 を示している。
【００６７】（ｄ）はノード201 の電位が電源電位V CC
よりも高いV0になったときの伝送線200 のV D -IDS特性
を示す直線で、I DS=(V0-V D)/Z0で表され、曲線（ａ）
との交点B におけるV D およびI DSがノード201 の電位
がV0のときのV D およびI DSの値を示している。（ｅ）
は曲線（ａ）と直線（ｄ）との交点B を通るI DS＝VD /
Z0(2V0/V CC -1)で表される直線で、この直線の傾きの
逆数がゲート電位Ｖ Ｇが固定されたままで伝送線２０
０ が電源電位V CCよりも高い電位に充電されたときの
ｎチャネルプルダウン出力トランジスタ184 のインピー
ダンスの値Z1を示し、つまり、ノード201 の電位がV0の
ときはZ1=Z0(2V0/V CC -1)を示している。（ｆ）はゲー
ト電位V G が高いときのｎチャネルプルダウン出力トラ
ンジスタ184 のV D -IDS特性を示す曲線である。
【００６８】このグラフからわかるように、ノード201
の電位が電源電位V CCからこれよりも高い電位V0になる
と、伝送線200 のV D -IDS特性は直線（ａ）から（ｄ）
へ変化するが、ｎチャネルプルダウン出力トランジスタ
184 のゲート電位V G を固定しておくと、このｎチャネ
ルプルダウン出力トランジスタ184 のV D -IDS特性は曲
線（ａ）のまま変わらないので、V D およびI DSの値は
交点B の値となり直線（ｃ）から大きくはずれ、インピ
ーダンスの不整合が生じる。しかし、ｎチャネルプルダ
ウン出力トランジスタ184 のゲート電位V G を上昇させ
ることで、ｎチャネルプルダウン出力トランジスタ184
のV D -IDS特性は曲線（ａ）から曲線（ｆ）に変化し、
V D およびI DSの値はほぼ直線（ｃ）上に乗った交点C
の値となり、ｎチャネルプルダウン出力トランジスタ18
4 のインピーダンスZ1はほぼZ0となり、インピーダンス
が整合する。
【００６９】さらに、この実施例１のSRAM100 において
は、出力バッファ180 のｎチャネルプルダウン出力トラ
ンジスタ184 を導通状態にさせるとき、ゲート放電トラ
ンジスタ185bが非導通状態となってｎチャネルプルダウ
ン出力トランジスタ184 のゲートから接地電位ノード10
0bへの電流経路を遮断するのでプルダウン制御回路185
に貫通電流が流れず、低消費電力となる。
【００７０】また、図３６に示された従来のドライバ回
路ではｐチャネルトランジスタ4aおよび8 のサイズの調
整を適切に行わなければｐチャネルトランジスタ8 が導
通状態となってもノード7 の電位が出力ノード12の電位
に追随して低下しないことがあるが、この実施例１にお
ける出力バッファ180 ではプルダウン制御回路185 を構
成するトランジスタのサイズをラフに設定してもｎチャ
ネルプルダウン出力トランジスタ184 のゲート電位を出
力ノード183 の電位に追随して低下させることができ
る。
【００７１】実施例２．以下にこの発明の実施例２であ
るSRAMについて、図６に基づいて説明する。この実施例
２が実施例１と異なる点は、出力バッファ180 の構成で
ある。以下、実施例１と同じものには同一符号を付けて
説明を省略し、異なる点について説明する。
【００７２】図６はこの実施例２における出力バッファ
180 の回路図を示しており、図６において図２に示され
た実施例１の出力バッファ180 と異なる点は、実施例１
の出力バッファ180 ではｎチャネルプルダウントランジ
スタ184 のインピーダンスを伝送線200 のインピーダン
スと整合させていたのに対し、この実施例２の出力バッ
ファ180 ではｐチャネルプルアップ出力トランジスタ18
2 の出力インピーダンスを伝送線200 のインピーダンス
と整合させるようにさせている点で、データプリアンプ
181 の構成が異なり、プルダウン制御回路185 の代わり
にプルアップ制御回路186 が設けられている。
【００７３】データプリアンプ181 はセンスアンプ173
からのリードデータRDおよび読み出し／書き込み制御回
路160 からのアウトプットイネーブル信号OEを受け、こ
のアウトプットイネーブル信号OEが非活性のＬレベルの
とき共にＬレベルとなり、アウトプットイネーブル信号
OEが活性のＨレベルのとき、リードデータRDがＨレベル
であるとそれぞれＨレベルおよびＬレベルとなり、リー
ドデータRDがＬレベルであるとそれぞれＬレベルおよび
Ｈレベルとなる信号φおよび信号ψを出力する。そし
て、リードデータRDおよびアウトプットイネーブル信号
OEを受け、この信号が共にＨレベルであるとＨレベルと
なり、そのほかはＬレベルとなる信号φを出力するゲー
ト回路181cと、リードデータRDおよびアウトプットイネ
ーブル信号OEを受け、アウトプットイネーブル信号OEが
Ｈレベルで、リードデータRDがＬレベルであるとＨレベ
ルとなり、そのほかはＬレベルとなる信号ψを出力する
ゲート回路181dとを有する。
【００７４】プルアップ制御回路186 は、信号φおよび
信号ψを受け、信号ψがＨレベルとなるとｐチャネルプ
ルアップ出力トランジスタ182 のゲート電位をＨレベル
とし、信号φがＨレベルで出力ノード183 の電位D が信
号φよりもしきい値電圧V th n 以上低いと出力ノード18
3 とｐチャネルプルアップ出力トランジスタ182 のゲー
トとを導通させる。そして、出力ノード183 とｐチャネ
ルプルアップ出力トランジスタ182 のゲートとの間に接
続され、ゲートに信号φを受けるプルアップゲート制御
トランジスタ186aと、電源電位ノード100aとｐチャネル
プルアップ出力トランジスタ182 のゲートとの間に接続
されるゲート充電トランジスタ186bと、信号ψを受け、
出力がゲート充電トランジスタ186bのゲートに接続され
るインバータ186cとを有する。
【００７５】この図６に示された出力バッファ180 にお
いては、アウトプットイネーブル信号OEが活性のＨレベ
ルのとき、リードデータRDがＬレベルであるとゲート回
路181cから出力される信号φはＬレベルとなり、ゲート
回路181dから出力される信号ψはＨレベルとなる。そし
て、信号ψをゲートに受けるｎチャネルプルダウン出力
トランジスタ184 が導通状態となり、信号ψを受けるイ
ンバータ186cはＬレベルの信号をゲート充電トランジス
タ186bのゲートに与え、このゲート充電トランジスタ18
6bを導通状態とする。すると、ｐチャネルプルアップ出
力トランジスタ182 は非導通状態となり、ノード183 の
電位D は接地電位GND に低下する。
【００７６】また、アウトプットイネーブル信号OEが活
性のＨレベルのとき、リードデータRDがＨレベルである
とゲート回路181cから出力される信号φはＨレベルとな
り、ゲート回路181dから出力される信号ψはＬレベルと
なる。そして、信号ψをゲートに受けるｎチャネルプル
ダウン出力トランジスタ184 は非導通状態となり、信号
ψを受けるインバータ186cはＨレベルの信号をゲート充
電トランジスタ186bのゲートに与え、このゲート充電ト
ランジスタ186bを非導通状態とする。そして、信号φを
ゲートに受けるプルアップゲート制御トランジスタ186a
は導通状態となり、出力ノード183 とｐチャネルプルア
ップ出力トランジスタ182 のゲートとが導通してｐチャ
ネルプルアップ出力トランジスタ182 が導通状態とな
り、出力ノード183 の電位D は上昇して電源電位V CCよ
りプルアップゲート制御トランジスタ186aのしきい値電
圧V thn だけ低い電位まで上昇するとプルアップゲート
制御トランジスタ186aは非導通状態となり、ｐチャネル
プルアップ出力トランジスタ182 のゲート電位はそのま
ま保持され、出力ノード183 の電位D は電源電位V CCと
なる。
【００７７】さらに、アウトプットイネーブル信号OEが
非活性のＬレベルのときは、リードデータRDのレベルに
よらずゲート回路181cから出力される信号φおよびゲー
ト回路181dから出力される信号ψは共にＬレベルとな
る。そして、信号ψをゲートに受けるｎチャネルプルダ
ウン出力トランジスタ184 および信号φをゲートに受け
るプルアップゲート制御トランジスタ186aは非導通状態
となり、信号ψを受けるインバータ186cはＨレベルの信
号をゲート充電トランジスタ186bのゲートに与え、この
ゲート充電トランジスタ186bを非導通状態とする。従っ
て、ｐチャネルプルアップ出力トランジスタ182 のゲー
ト電位はアウトプットイネーブル信号OEがＬレベルとさ
れたときの状態を保持し、このｐチャネルプルアップ出
力トランジスタ182 は非導通状態またはわずかに導通状
態となり、出力ノード183 の電位Dはハイインピーダン
ス状態またはＨレベルとなる。
【００７８】以上のようにこの実施例２のSRAM100 にお
いては、出力バッファ180 がＨレベルのデータD を出力
するとき、ｐチャネルプルアップ出力トランジスタ182
のゲート電位がデータ（出力ノード183 の電位）D に追
随して上昇するので、このｐチャネルプルアップ出力ト
ランジスタ182 のインピーダンスと伝送線（データバ
ス）200 のインピーダンスとが整合する。
【００７９】また、この実施例２のSRAM100 において
は、出力バッファ180 のｐチャネルプルアップ出力トラ
ンジスタ182 を導通状態にさせるとき、ゲート充電トラ
ンジスタ186bが非導通状態となって電源電位ノード100a
からｐチャネルプルアップ出力トランジスタ182 のゲー
トへの電流経路を遮断するのでプルアップ制御回路186
に貫通電流が流れず、低消費電力となる。
【００８０】さらに、図３６に示された従来のドライバ
回路ではｎチャネルトランジスタ3bおよび6 のサイズの
調整を適切に行わなければｎチャネルトランジスタ6 が
導通状態となってもノード5 の電位が出力ノード12の電
位に追随して上昇しないことがあるが、この実施例２に
おける出力バッファ180 ではプルアップ制御回路186を
構成するトランジスタのサイズをラフに設定してもｐチ
ャネルプルアップ出力トランジスタ182 のゲート電位を
出力ノード183 の電位に追随して上昇させることができ
る。
【００８１】実施例３．以下にこの発明の実施例３であ
るSRAMについて、図７に基づいて説明する。この実施例
３が実施例１および実施例２と異なる点は、出力バッフ
ァ180 の構成である。以下、実施例１および実施例２と
同じものには同一符号を付けて説明を省略し、異なる点
について説明する。
【００８２】図７はこの実施例３における出力バッファ
180 の回路図を示しており、図７において図１に示され
た実施例１の出力バッファ180 および図６に示された実
施例２の出力バッファ180 と異なる点は、実施例１の出
力バッファ180 ではｎチャネルプルダウントランジスタ
184 のインピーダンスのみを伝送線200 のインピーダン
スと整合させ、実施例２の出力バッファ180 ではｐチャ
ネルプルアップトランジスタ182 のインピーダンスのみ
を伝送線200 のインピーダンスと整合させていたのに対
し、この実施例３の出力バッファ180 ではｐチャネルプ
ルアップ出力トランジスタ182 およびｎチャネルプルダ
ウン出力トランジスタ184 の出力インピーダンスを共に
伝送線200 のインピーダンスと整合させるようにさせて
いる点で、データプリアンプ181 の構成が異なり、プル
ダウン制御回路185 およびプルアップ制御回路186 が共
に設けられている。
【００８３】データプリアンプ181 はセンスアンプ173
からのリードデータRDおよび読み出し／書き込み制御回
路160 からのアウトプットイネーブル信号OEを受け、こ
のアウトプットイネーブル信号OEが非活性のＬレベルの
ときそれぞれＬレベルおよびＨレベルとなり、アウトプ
ットイネーブル信号OEが活性のＨレベルのとき、リード
データRDがＨレベルであると共にＨレベルとなり、リー
ドデータRDがＬレベルであると共にＬレベルとなる信号
φおよび信号ψを出力する。そして、実施例２と同様に
リードデータRDおよびアウトプットイネーブル信号OEを
受け、この信号が共にＨレベルであるとＨレベルとな
り、そのほかはＬレベルとなる信号φを出力するゲート
回路181cを有し、また、実施例１と同様にリードデータ
RDおよびアウトプットイネーブル信号OEを受け、アウト
プットイネーブル信号OEがＨレベルで、リードデータRD
がＬレベルであるとＬレベルとなり、そのほかはＨレベ
ルとなる信号ψを出力するゲート回路181bを有する。
【００８４】プルダウン制御回路185 のゲート放電トラ
ンジスタ185bのゲートは実施例１と異なり信号φを直接
受け、プルダウン制御回路185 のインバータ185cが省略
されている。また、プルアップ制御回路186 のゲート充
電トランジスタ186bのゲートは実施例２と異なり信号ψ
を直接受け、プルアップ制御回路186 のインバータ186c
が省略されている。
【００８５】この図７に示された出力バッファ180 にお
いては、アウトプットイネーブル信号OEが活性のＨレベ
ルのとき、リードデータRDがＬレベルであるとゲート回
路181cから出力される信号φはＬレベルとなり、ゲート
回路181bから出力される信号ψもＬレベルとなる。そし
て、信号ψをゲートに受けるプルダウンゲート制御トラ
ンジスタ185aおよびゲート充電トランジスタ186bが導通
状態となり、信号φをゲートに受けるプルアップゲート
制御トランジスタ186aおよびゲート放電トランジスタ18
5bが非導通状態となる。その結果ｎチャネルプルダウン
出力トランジスタ184 が導通状態となりｐチャネルプル
アップ出力トランジスタ182 が非導通状態となって、出
力ノード183 の電位D が低下し、プルダウンゲート制御
トランジスタ185aのしきい値電圧の絶対値V thp まで低
下すると、プルダウンゲート制御トランジスタ185aは非
導通状態となり、ｎチャネルプルダウン出力トランジス
タ184 のゲート電位はそのまま保持され、出力ノード18
3 の電位D は接地電位GNDとなる。
【００８６】また、アウトプットイネーブル信号OEが活
性のＨレベルのとき、リードデータRDがＨレベルである
とゲート回路181cから出力される信号φはＨレベルとな
り、ゲート回路181bから出力される信号ψもＨレベルと
なる。そして、信号ψをゲートに受けるプルダウンゲー
ト制御トランジスタ185aおよびゲート充電トランジスタ
186bが非導通状態となり、信号φをゲートに受けるプル
アップゲート制御トランジスタ186aおよびゲート放電ト
ランジスタ185bが導通状態となる。その結果ｎチャネル
プルダウン出力トランジスタ184 は非導通状態となりｐ
チャネルプルアップ出力トランジスタ182 が導通状態と
なって、出力ノード183 の電位D が上昇し、電源電位V
CCよりプルアップゲート制御トランジスタ186aのしきい
値電圧Vthn だけ低い電位まで上昇するとプルアップゲ
ート制御トランジスタ186aは非導通状態となり、ｐチャ
ネルプルアップ出力トランジスタ182 のゲート電位はそ
のまま保持され、出力ノード183 の電位D は電源電位V
CCとなる。
【００８７】さらに、アウトプットイネーブル信号OEが
非活性のＬレベルのときは、リードデータRDのレベルに
よらずゲート回路181cから出力される信号φはＬレベ
ル、ゲート回路181bから出力される信号ψはＨレベルと
なる。そして、信号ψをゲートに受けるプルダウンゲー
ト制御トランジスタ185aおよびゲート充電トランジスタ
186bが非導通状態となり、信号φをゲートに受けるプル
アップゲート制御トランジスタ186aおよびゲート放電ト
ランジスタ185bも非導通状態となる。従って、ｐチャネ
ルプルアップ出力トランジスタ182 のゲート電位および
ｎチャネルプルダウン出力トランジスタ184 のゲート電
位はアウトプットイネーブル信号OEがＬレベルとされた
ときの状態を保持し、このｐチャネルプルアップ出力ト
ランジスタ182 およびｎチャネルプルダウン出力トラン
ジスタ184 は一方が非導通状態、他方がわずかに導通状
態となり、出力ノード183 の電位D はＨレベルまたはＬ
レベルとなる。
【００８８】以上のようにこの実施例３のSRAM100 にお
いては、出力バッファ180 がＬレベルのデータD を出力
するとき、ｎチャネルプルダウン出力トランジスタ184
のゲート電位がデータ（出力ノード183 の電位）D に追
随して低下するので、このｎチャネルプルダウン出力ト
ランジスタ184 のインピーダンスと伝送線（データバ
ス）200 のインピーダンスとが整合する。
【００８９】また、伝送線200 の振幅がSRAM100 の電源
電位V CCよりも大きく、この伝送線200 が電源電位V CC
よりも高い電位に充電されても、そのぶん出力ノード18
3 の電位が高くなってｎチャネルプルダウン出力トラン
ジスタ184 のゲートに印加されるため、出力ノード183
から電荷を引き抜き始めた時点からこのｎチャネルプル
ダウン出力トランジスタ184 のインピーダンスと伝送線
200 のインピーダンスとが整合する。
【００９０】また、出力バッファ180 のｎチャネルプル
ダウン出力トランジスタ184 を導通状態にさせるとき、
ゲート放電トランジスタ185bが非導通状態となってｎチ
ャネルプルダウン出力トランジスタ184 のゲートから接
地電位ノード100bへの電流経路を遮断するのでプルダウ
ン制御回路185 に貫通電流が流れず、低消費電力とな
る。
【００９１】また、図３６に示された従来のドライバ回
路ではｐチャネルトランジスタ4aおよび8 のサイズの調
整を適切に行わなければｐチャネルトランジスタ8 が導
通状態となってもノード7 の電位が出力ノード12の電位
に追随して低下しないことがあるが、この実施例３にお
ける出力バッファ180 ではプルダウン制御回路185 を構
成するトランジスタのサイズをラフに設定してもｎチャ
ネルプルダウン出力トランジスタ184 のゲート電位を出
力ノード183 の電位に追随して低下させることができ
る。
【００９２】また、出力バッファ180 がＨレベルのデー
タD を出力するとき、ｐチャネルプルアップ出力トラン
ジスタ182 のゲート電位がデータ（出力ノード183 の電
位）D に追随して上昇するので、このｐチャネルプルア
ップ出力トランジスタ182 のインピーダンスと伝送線
（データバス）200 のインピーダンスとが整合する。
【００９３】また、出力バッファ180 のｐチャネルプル
アップ出力トランジスタ182 を導通状態にさせるとき、
ゲート充電トランジスタ186bが非導通状態となって電源
電位ノード100aからｐチャネルプルアップ出力トランジ
スタ182 のゲートへの電流経路を遮断するのでプルアッ
プ制御回路186 に貫通電流が流れず、低消費電力とな
る。
【００９４】さらに、図３６に示された従来のドライバ
回路ではｎチャネルトランジスタ3bおよび6 のサイズの
調整を適切に行わなければｎチャネルトランジスタ6 が
導通状態となってもノード5 の電位が出力ノード12の電
位に追随して上昇しないことがあるが、この実施例３に
おける出力バッファ180 ではプルアップ制御回路186を
構成するトランジスタのサイズをラフに設定してもｐチ
ャネルプルアップ出力トランジスタ182 のゲート電位を
出力ノード183 の電位に追随して上昇させることができ
る。
【００９５】実施例４．以下にこの発明の実施例４であ
るSRAMについて、図８に基づいて説明する。この実施例
４が実施例１と異なる点は、出力バッファ180 の構成で
ある。以下、実施例１と同じものには同一符号を付けて
説明を省略し、異なる点について説明する。
【００９６】図８はこの実施例４における出力バッファ
180 の回路図を示しており、図８において図２に示され
た実施例１の出力バッファ180 と異なる点は、プルダウ
ン制御回路185 の構成で、この実施例４におけるプルダ
ウン制御回路185 はプルダウンゲート制御トランジスタ
185a、ゲート放電トランジスタ185bおよびインバータ18
5cを有し、これに加えてさらに出力ノード183 の電位D
に応じたノード185dの電位を保持する保持回路185eを有
し、この保持回路185eは出力ノード183 とノード185dと
の間に接続され、ゲートがノード185dに接続され、出力
ノード183 の電位D がノード185dの電位にしきい値電圧
の絶対値V thp を加えた電位よりも低いと非導通状態と
なるｐチャネルＭＯＳトランジスタ185ea およびノード
185dと接地電位ノード100bとの間に接続されるキャパシ
タ185eb を有する。従ってプルダウンゲート制御トラン
ジスタ185aはｐチャネルＭＯＳトランジスタ185ea を介
して出力ノード183 に接続される。
【００９７】この図８に示された出力バッファ180 にお
いては、アウトプットイネーブル信号OEが活性のＨレベ
ルのとき、リードデータRDがＨレベルであると実施例１
と同様にゲート回路181aから出力される信号φはＬレベ
ルとなり、ゲート回路181bから出力される信号ψはＨレ
ベルとなる。そして、信号φをゲートに受けるｐチャネ
ルプルアップ出力トランジスタ182 が導通状態となり、
信号φを受けるインバータ185cはＨレベルの信号をゲー
ト放電トランジスタ185bのゲートに与え、このゲート放
電トランジスタ185bを導通状態とする。すると、ｎチャ
ネルプルダウン出力トランジスタ184 は非導通状態とな
り、ノード183 の電位D は電源電位V CCに上昇する。一
方、信号ψをゲートに受けるプルダウンゲート制御トラ
ンジスタ185aは非導通状態となり、ｐチャネルＭＯＳト
ランジスタ185ea は出力ノード183 の電位D が電源電位
V CCに上昇したのを受けて導通状態となり、ノード185d
の電位がV CC-Vthp まで上昇すると非導通状態となり、
ノード185dの電位が保持される。
【００９８】また、アウトプットイネーブル信号OEが活
性のＨレベルのとき、リードデータRDがＬレベルである
とゲート回路181aから出力される信号φはＨレベルとな
り、ゲート回路181bから出力される信号ψはＬレベルと
なる。そして、信号φをゲートに受けるｐチャネルプル
アップ出力トランジスタ182 は非導通状態となり、信号
φを受けるインバータ185cはＨレベルの信号をゲート放
電トランジスタ185bのゲートに与え、このゲート放電ト
ランジスタ185bを非導通状態とする。そして、信号ψを
ゲートに受けるプルダウンゲート制御トランジスタ185a
は導通状態となり、出力ノード183 の電位D よりもしき
い値電圧V thp だけ低い電位を保持したノード185dとｎ
チャネルプルダウン出力トランジスタ184 のゲートとが
導通してｎチャネルプルダウン出力トランジスタ184 が
導通状態となり、出力ノード183の電位D は低下して接
地電位GND となる。
【００９９】さらに、アウトプットイネーブル信号OEが
非活性のＬレベルのときは、リードデータRDのレベルに
よらずゲート回路181aから出力される信号φおよびゲー
ト回路181bから出力される信号ψは共にＨレベルとな
る。そして、信号φをゲートに受けるｐチャネルプルア
ップ出力トランジスタ182 および信号ψをゲートに受け
るプルダウンゲート制御トランジスタ185aは非導通状態
となり、信号φを受けるインバータ185cはＬレベルの信
号をゲート放電トランジスタ185bのゲートに与え、この
ゲート放電トランジスタ185bを非導通状態とする。従っ
て、ｎチャネルプルダウン出力トランジスタ184 のゲー
ト電位はアウトプットイネーブル信号OEがＬレベルとさ
れたときの状態を保持し、このｎチャネルプルダウン出
力トランジスタ184 は非導通状態または導通状態とな
り、出力ノード183 の電位D はハイインピーダンス状態
またはＬレベルとなる。
【０１００】以上のようにこの実施例４のSRAM100 にお
いても伝送線200 の振幅がSRAM100の電源電位V CCより
も大きく、この伝送線200 が電源電位V CCよりも高い電
位に充電されても、そのぶん出力ノード183 の電位が高
くなってノード185dの電位が高くなりｎチャネルプルダ
ウン出力トランジスタ184 のゲートに印加されるため、
出力ノード183 から電荷を引き抜き始めた時点でこのｎ
チャネルプルダウン出力トランジスタ184 のインピーダ
ンスと伝送線200 のインピーダンスとが整合する。
【０１０１】また、出力バッファ180 のｎチャネルプル
ダウン出力トランジスタ184 を導通状態にさせるとき、
ゲート放電トランジスタ185bが非導通状態となってｎチ
ャネルプルダウン出力トランジスタ184 のゲートから接
地電位ノード100bへの電流経路を遮断するのでプルダウ
ン制御回路185 に貫通電流が流れず、低消費電力とな
る。
【０１０２】さらに、キャパシタ185eb を設けたことに
より出力ノード183 の電位D に応じたノード185dの電位
を一定期間記憶でき、安定してｎチャネルプルダウン出
力トランジスタ184 のゲート電位を制御できる。
【０１０３】実施例５．以下にこの発明の実施例５であ
るSRAMについて、図９に基づいて説明する。この実施例
５が実施例２と異なる点は、出力バッファ180 の構成で
ある。以下、実施例２と同じものには同一符号を付けて
説明を省略し、異なる点について説明する。
【０１０４】図９はこの実施例５における出力バッファ
180 の回路図を示しており、図９において図６に示され
た実施例２の出力バッファ180 と異なる点は、プルアッ
プ制御回路186 の構成で、この実施例５におけるプルア
ップ制御回路186 はプルアップゲート制御トランジスタ
186a、ゲート充電トランジスタ186bおよびインバータ18
6cを有し、これに加えてさらに出力ノード183 の電位に
応じたノード186dの電位を保持する保持回路186eを有
し、この保持回路186eは出力ノード183 とノード186dと
の間に接続され、ゲートがノード186dに接続され、出力
ノード183 の電位D がノード186dの電位からしきい値電
圧V thn を引いた電位よりも高いと非導通状態となるｎ
チャネルＭＯＳトランジスタ186ea およびノード186dと
接地電位ノード100bとの間に接続されるキャパシタ186e
b を有する。従ってプルアップゲート制御トランジスタ
186aはｎチャネルＭＯＳトランジスタ186ea を介して出
力ノード183 に接続される。
【０１０５】この図９に示された出力バッファ180 にお
いては、アウトプットイネーブル信号OEが活性のＨレベ
ルのとき、リードデータRDがＬレベルであると実施例２
と同様にゲート回路181dから出力される信号ψはＨレベ
ルとなり、ゲート回路181cから出力される信号φはＬレ
ベルとなる。そして、信号ψをゲートに受けるｎチャネ
ルプルダウン出力トランジスタ184 が導通状態となり、
信号ψを受けるインバータ186cはＬレベルの信号をゲー
ト充電トランジスタ186bのゲートに与え、このゲート充
電トランジスタ186bを導通状態とする。すると、ｐチャ
ネルプルアップ出力トランジスタ182 は非導通状態とな
り、ノード183 の電位D は接地電位GNDに低下する。一
方、信号φをゲートに受けるプルアップゲート制御トラ
ンジスタ186aは非導通状態となり、ｎチャネルＭＯＳト
ランジスタ186ea は出力ノード183 の電位D が接地電位
に低下したのを受けて導通状態となり、ノード186dの電
位がV thn まで低下すると非導通状態となり、ノード18
6dの電位が保持される。
【０１０６】また、アウトプットイネーブル信号OEが活
性のＨレベルのとき、リードデータRDがＨレベルである
とゲート回路181dから出力される信号ψはＬレベルとな
り、ゲート回路181cから出力される信号φはＨレベルと
なる。そして、信号ψをゲートに受けるｎチャネルプル
ダウン出力トランジスタ184 は非導通状態となり、信号
ψを受けるインバータ186cはＨレベルの信号をゲート充
電トランジスタ186bのゲートに与え、このゲート充電ト
ランジスタ186bを非導通状態とする。そして、信号φを
ゲートに受けるプルアップゲート制御トランジスタ186a
は導通状態となり、しきい値電圧V thn を保持したノー
ド186dとｐチャネルプルアップ出力トランジスタ182 の
ゲートとが導通してｐチャネルプルアップ出力トランジ
スタ182が導通状態となり、出力ノード183 の電位D は
上昇して電源電位V CCとなる。
【０１０７】さらに、アウトプットイネーブル信号OEが
非活性のＬレベルのときは、リードデータRDのレベルに
よらずゲート回路181cから出力される信号φおよびゲー
ト回路181dから出力される信号ψは共にＬレベルとな
る。そして、信号ψをゲートに受けるｎチャネルプルダ
ウン出力トランジスタ184 および信号φをゲートに受け
るプルアップゲート制御トランジスタ186aは非導通状態
となり、信号ψを受けるインバータ186cはＨレベルの信
号をゲート充電トランジスタ186bのゲートに与え、この
ゲート充電トランジスタ186bを非導通状態とする。従っ
て、ｐチャネルプルアップ出力トランジスタ182 のゲー
ト電位はアウトプットイネーブル信号OEがＬレベルとさ
れたときの状態を保持し、このｐチャネルプルアップ出
力トランジスタ182 は非導通状態または導通状態とな
り、出力ノード183 の電位D はハイインピーダンス状態
またはＨレベルとなる。
【０１０８】以上のようにこの実施例５のSRAM100 にお
いても、出力バッファ180 のｐチャネルプルアップ出力
トランジスタ182 を導通状態にさせるとき、ゲート充電
トランジスタ186bが非導通状態となって電源電位ノード
100aからｐチャネルプルアップ出力トランジスタ182 の
ゲートへの電流経路を遮断するのでプルアップ制御回路
186 に貫通電流が流れず、低消費電力となる。
【０１０９】さらにキャパシタ186eb を設けたことによ
り出力ノード183 の電位D に応じたノード186dの電位を
一定期間記憶でき、安定してｐチャネルプルアップ出力
トランジスタ184 のゲート電位を制御できる。
【０１１０】実施例６．以下にこの発明の実施例６であ
るSRAMについて、図１０に基づいて説明する。この実施
例６が実施例３と異なる点は、出力バッファ180 の構成
である。以下、実施例３と同じものには同一符号を付け
て説明を省略し、異なる点について説明する。
【０１１１】図１０はこの実施例６における出力バッフ
ァ180 の回路図を示しており、図１０において図７に示
された実施例３の出力バッファ180 と異なる点は、プル
ダウン制御回路185 およびプルアップ制御回路186 の構
成で、この実施例５におけるプルダウン制御回路185 は
実施例４と同様にプルダウンゲート制御トランジスタ18
5aおよびゲート放電トランジスタ185bに加えてｐチャネ
ルＭＯＳトランジスタ185ea とキャパシタ185eb とを有
する保持回路185eを有しているが、ゲート放電トランジ
スタ185bのゲートは実施例４と異なり信号φを直接受
け、インバータ185cが省略されている。
【０１１２】また、プルアップ制御回路186 は実施例５
と同様にプルアップゲート制御トランジスタ186aおよび
ゲート充電トランジスタ186bに加えてｎチャネルＭＯＳ
トランジスタ186ea とキャパシタ186eb とを有する保持
回路186eを有するが、プルアップ制御回路186 のゲート
充電トランジスタ186bのゲートは実施例５と異なり信号
ψを直接受け、インバータ186cが省略されている。
【０１１３】この図１０に示された出力バッファ180 に
おいては、アウトプットイネーブル信号OEが活性のＨレ
ベルのとき、リードデータRDがＬレベルであると実施例
３と同様にゲート回路181cから出力される信号φはＬレ
ベルとなり、ゲート回路181bから出力される信号ψもＬ
レベルとなる。そして、信号ψをゲートに受けるプルダ
ウンゲート制御トランジスタ185aおよびゲート充電トラ
ンジスタ186bが導通状態となり、信号φをゲートに受け
るプルアップゲート制御トランジスタ186aおよびゲート
放電トランジスタ185bが非導通状態となる。その結果ｎ
チャネルプルダウン出力トランジスタ184 が導通状態と
なりｐチャネルプルアップ出力トランジスタ182 が非導
通状態となって、出力ノード183 の電位D が低下して接
地電位GND となる。
【０１１４】また、アウトプットイネーブル信号OEが活
性のＨレベルのとき、リードデータRDがＨレベルである
とゲート回路181cから出力される信号φはＨレベルとな
り、ゲート回路181bから出力される信号ψもＨレベルと
なる。そして、信号ψをゲートに受けるプルダウンゲー
ト制御トランジスタ185aおよびゲート充電トランジスタ
186bが非導通状態となり、信号φをゲートに受けるプル
アップゲート制御トランジスタ186aおよびゲート放電ト
ランジスタ185bが導通状態となる。その結果ｎチャネル
プルダウン出力トランジスタ184 は非導通状態となりｐ
チャネルプルアップ出力トランジスタ182 が導通状態と
なって、出力ノード183 の電位D が上昇し、電源電位V
CCとなる。
【０１１５】さらに、アウトプットイネーブル信号OEが
非活性のＬレベルのときは、リードデータRDのレベルに
よらずゲート回路181cから出力される信号φはＬレベ
ル、ゲート回路181bから出力される信号ψはＨレベルと
なる。そして、信号ψをゲートに受けるプルダウンゲー
ト制御トランジスタ185aおよびゲート充電トランジスタ
186bが非導通状態となり、信号φをゲートに受けるプル
アップゲート制御トランジスタ186aおよびゲート放電ト
ランジスタ185bも非導通状態となる。従って、ｐチャネ
ルプルアップ出力トランジスタ182 のゲート電位および
ｎチャネルプルダウン出力トランジスタ184 のゲート電
位はアウトプットイネーブル信号OEがＬレベルとされた
ときの状態を保持し、このｐチャネルプルアップ出力ト
ランジスタ182 およびｎチャネルプルダウン出力トラン
ジスタ184 は一方が非導通状態、他方が導通状態とな
り、出力ノード183 の電位D はＨレベルまたはＬレベル
となる。
【０１１６】以上のようにこの実施例６のSRAM100 にお
いても、伝送線200 の振幅がSRAM100 の電源電位V CCよ
りも大きく、この伝送線200 が電源電位V CCよりも高い
電位に充電されても、そのぶん出力ノード183 の電位が
高くなってｎチャネルプルダウン出力トランジスタ184
のゲートに印加されるため、出力ノード183 から電荷を
引き抜き始めた時点でこのｎチャネルプルダウン出力ト
ランジスタ184 のインピーダンスと伝送線200 のインピ
ーダンスとが整合する。
【０１１７】また、出力バッファ180 のｎチャネルプル
ダウン出力トランジスタ184 を導通状態にさせるとき、
ゲート放電トランジスタ185bが非導通状態となってｎチ
ャネルプルダウン出力トランジスタ184 のゲートから接
地電位ノード100bへの電流経路を遮断するのでプルダウ
ン制御回路185 に貫通電流が流れず、低消費電力とな
る。
【０１１８】また、出力バッファ180 のｐチャネルプル
アップ出力トランジスタ182 を導通状態にさせるとき、
ゲート充電トランジスタ186bが非導通状態となって電源
電位ノード100aからｐチャネルプルアップ出力トランジ
スタ182 のゲートへの電流経路を遮断するのでプルアッ
プ制御回路186 に貫通電流が流れず、低消費電力とな
る。
【０１１９】さらに、キャパシタ185eb を設けたことに
より出力ノード183 の電位D に応じたノード186dの電位
を一定期間記憶でき、安定してｐチャネルプルアップ出
力トランジスタ184 のゲート電位を制御できる。
【０１２０】実施例７．以下にこの発明の実施例７であ
るSRAMについて、図１１に基づいて説明する。この実施
例７が実施例４と異なる点は、出力バッファ180 の構成
である。以下、実施例４と同じものには同一符号を付け
て説明を省略し、異なる点について説明する。
【０１２１】図１１はこの実施例７における出力バッフ
ァ180 の回路図を示しており、図１１において図８に示
された実施例４の出力バッファ180 と異なる点は、デー
タプリアンプ181 におけるゲート回路181bが信号ψだけ
でなくこの反転信号/ ψを出力する点、および出力ノー
ド183 と接地電位ノード100bとの間に接続され、ゲート
に信号/ ψを受けるｎチャネルプルダウン出力トランジ
スタ187 をさらに有する点である。そして、この図１１
に示された出力バッファ180 においては、ゲート回路18
1bから出力される信号/ ψがＨレベルのとき、すなわち
アウトプットイネーブル信号OEがＨレベルでリードデー
タRDがＬレベルのときｎチャネルプルダウン出力トラン
ジスタ187 は導通状態となり、そのほかは非導通状態と
なる。
【０１２２】以上のように構成されたこの実施例７のSR
AM100 においても実施例４と同様の効果を奏し、さらに
信号/ ψで直接制御されるｎチャネルプルダウン出力ト
ランジスタ187 を新たに設けたので、出力ノード183 の
電位D が高速で立ち下がり、アクセス速度が速くなる。
【０１２３】実施例８．以下にこの発明の実施例８であ
るSRAMについて、図１２に基づいて説明する。この実施
例８が実施例５と異なる点は、出力バッファ180 の構成
である。以下、実施例５と同じものには同一符号を付け
て説明を省略し、異なる点について説明する。
【０１２４】図１２はこの実施例７における出力バッフ
ァ180 の回路図を示しており、図１２において図９に示
された実施例５の出力バッファ180 と異なる点は、デー
タプリアンプ181 におけるゲート回路181cが信号φだけ
でなくこの反転信号/ φを出力する点、および電源電位
ノード100aと出力ノード183 との間に接続され、ゲート
に信号/ φを受けるｐチャネルプルアップ出力トランジ
スタ188 をさらに有する点である。そして、この図１２
に示された出力バッファ180 においては、ゲート回路18
1cから出力される信号/ φがＬレベルのとき、すなわち
アウトプットイネーブル信号OEがＨレベルでリードデー
タRDがＨレベルのときｐチャネルプルアップ出力トラン
ジスタ188 は導通状態となり、そのほかは非導通状態と
なる。
【０１２５】以上のように構成されたこの実施例８のSR
AM100 においても実施例５と同様の効果を奏し、さらに
信号/ φで直接制御されるｐチャネルプルアップ出力ト
ランジスタ188 を新たに設けたので、出力ノード183 の
電位D が高速で立ち上がり、アクセス速度が速くなる。
【０１２６】実施例９．以下にこの発明の実施例９であ
るSRAMについて、図１３に基づいて説明する。この実施
例９が実施例６と異なる点は、出力バッファ180 の構成
である。以下、実施例６と同じものには同一符号を付け
て説明を省略し、異なる点について説明する。
【０１２７】図１３はこの実施例９における出力バッフ
ァ180 の回路図を示しており、図１３において図１０に
示された実施例６の出力バッファ180 と異なる点は、デ
ータプリアンプ181 におけるゲート回路181cが実施例８
と同様に信号φだけでなくこの反転信号/ φを出力し、
ゲート回路181bが実施例７と同様に信号ψだけでなくこ
の反転信号/ ψを出力する点、および実施例８と同様に
電源電位ノード100aと出力ノード183 との間に接続さ
れ、ゲートに信号/ φを受けるｐチャネルプルアップ出
力トランジスタ188 をさらに有し、実施例７と同様に出
力ノード183 と接地電位ノード100bの間に接続され、ゲ
ートに信号/ ψを受けるｎチャネルプルダウン出力トラ
ンジスタ187 をさらに有する点である。そして、この図
１３に示された出力バッファ180 においては、ゲート回
路181cから出力される信号/ φがＬレベルのとき、すな
わちアウトプットイネーブル信号OEがＨレベルでリード
データRDがＨレベルのときｐチャネルプルアップ出力ト
ランジスタ188 は導通状態となり、そのほかは非導通状
態となる。また、ゲート回路181bから出力される信号/
ψがＨレベルのとき、すなわちアウトプットイネーブル
信号OEがＨレベルでリードデータRDがＬレベルのときｎ
チャネルプルダウン出力トランジスタ187 は導通状態と
なり、そのほかは非導通状態となる。
【０１２８】以上のように構成されたこの実施例９のSR
AM100 においても実施例６と同様の効果を奏し、さらに
信号/ φで直接制御されるｐチャネルプルアップ出力ト
ランジスタ188 および信号/ ψで直接制御されるｎチャ
ネルプルダウン出力トランジスタ187 を新たに設けたの
で、出力ノード183 の電位D が高速で変化し、アクセス
速度が速くなる。
【０１２９】実施例１０．以下にこの発明の実施例１０
であるSRAMについて、図１４に基づいて説明する。この
実施例１０が実施例４と異なる点は、出力バッファ180
の構成である。以下、実施例４と同じものには同一符号
を付けて説明を省略し、異なる点について説明する。
【０１３０】図１４はこの実施例１０における出力バッ
ファ180 の回路図を示しており、図１４において図８に
示された実施例４の出力バッファ180 と異なる点は、プ
ルダウン制御回路185 の保持回路185eにおけるｐチャネ
ルＭＯＳトランジスタ185eaのゲートがノード185dに接
続されずにアウトプットイネーブル信号OEを受けている
点である。そして、このｐチャネルＭＯＳトランジスタ
185ea はアウトプットイネーブル信号OEがＬレベルであ
ると導通状態となり、Ｈレベルになると非導通状態とな
る。
【０１３１】以上のように構成されたこの実施例１０の
SRAM100 においても実施例４と同様の効果を奏し、さら
にｐチャネルＭＯＳトランジスタ185ea をアウトプット
イネーブル信号OEで制御することにより不要な電流が流
れない。
【０１３２】実施例１１．以下にこの発明の実施例１１
であるSRAMについて、図１５に基づいて説明する。この
実施例１１が実施例５と異なる点は、出力バッファ180
の構成である。以下、実施例５と同じものには同一符号
を付けて説明を省略し、異なる点について説明する。
【０１３３】図１５はこの実施例１１における出力バッ
ファ180 の回路図を示しており、図１５において図９に
示された実施例５の出力バッファ180 と異なる点は、プ
ルダウン制御回路186 の保持回路186eにおけるｎチャネ
ルＭＯＳトランジスタ186eaのゲートがノード186dに接
続されずアウトプットイネーブル信号OEの反転信号/OE
を受けている点である。そして、このｎチャネルＭＯＳ
トランジスタ186eaはアウトプットイネーブル信号OEが
Ｌレベルであると導通状態となり、Ｈレベルになると非
導通状態となる。
【０１３４】以上のように構成されたこの実施例１１の
SRAM100 においても実施例５と同様の効果を奏し、さら
にｎチャネルＭＯＳトランジスタ186ea をアウトプット
イネーブル信号OEで制御することにより不要な電流が流
れない。
【０１３５】実施例１２．以下にこの発明の実施例１２
であるSRAMについて、図１６に基づいて説明する。この
実施例１２が実施例６と異なる点は、出力バッファ180
の構成である。以下、実施例６と同じものには同一符号
を付けて説明を省略し、異なる点について説明する。
【０１３６】図１６はこの実施例１２における出力バッ
ファ180 の回路図を示しており、図１６において図１０
に示された実施例６の出力バッファ180 と異なる点は、
プルダウン制御回路185 の保持回路185eにおけるｐチャ
ネルＭＯＳトランジスタ185ea が実施例１０と同様にゲ
ートにアウトプットイネーブル信号OEを受け、プルアッ
プ制御回路186 の保持回路186eにおけるｎチャネルＭＯ
Ｓトランジスタ186eaが実施例１１と同様にゲートにア
ウトプットイネーブル信号OEの反転信号/OEを受けてい
る点である。そして、ｐチャネルＭＯＳトランジスタ18
5ea はアウトプットイネーブル信号OEがＬレベルである
と導通状態となり、Ｈレベルであると非導通状態とな
り、ｎチャネルＭＯＳトランジスタ186ea はアウトプッ
トイネーブル信号OEがＬレベルであると導通状態とな
り、Ｈレベルになると非導通状態となる。
【０１３７】以上のように構成されたこの実施例１２の
SRAM100 においても実施例６と同様の効果を奏し、さら
にｐチャネルＭＯＳトランジスタ185ea およびｎチャネ
ルＭＯＳトランジスタ186ea をアウトプットイネーブル
信号OEで制御することにより不要な電流が流れない。
【０１３８】実施例１３．以下にこの発明の実施例１３
であるSRAMについて、図１７に基づいて説明する。この
実施例１３が実施例３と異なる点は、出力バッファ180
の構成である。以下、実施例３と同じものには同一符号
を付けて説明を省略し、異なる点について説明する。
【０１３９】図１７はこの実施例１３における出力バッ
ファ180 の回路図を示しており、図１７において図７に
示された実施例３の出力バッファ180 と異なる点は、デ
ータプリアンプ181 、プルダウン制御回路185 およびプ
ルアップ制御回路186 の構成で、この実施例１３におけ
るデータプリアンプ181 はリードデータRDおよびアウト
プットイネーブル信号OEを受け、この信号が共にＨレベ
ルであるとＬレベルとなり、そのほかはＨレベルとなる
信号φを出力し、ｐチャネルＭＯＳトランジスタ181ea
および181eb とｎチャネルＭＯＳトランジスタ181ec お
よび181ed とを有するNANDゲート回路181eと、リードデ
ータRDおよびアウトプットイネーブル信号OEの反転信号
/OE を受け、この信号が共にＬレベルであるとＨレベル
となり、そのほかはＬレベルとなる信号ψを出力し、ｐ
チャネルＭＯＳトランジスタ181fa および181fb とｎチ
ャネルＭＯＳトランジスタ181fc および181fd とを有す
るNOR ゲート回路181fとを有している。
【０１４０】また、この実施例１３におけるプルダウン
制御回路185 は電源電位ノード100aとｎチャネルプルダ
ウン出力トランジスタ184 のゲートとの間に接続され、
ゲートが出力ノード183 に接続されるｎチャネルＭＯＳ
トランジスタ185fを有し、プルアップ制御回路186 はｐ
チャネルプルアップ出力トランジスタ182 のゲートと接
地電位ノード100bとの間に接続され、ゲートが出力ノー
ド183 に接続されるｐチャネルＭＯＳトランジスタ186f
を有する。
【０１４１】この図１７に示された出力バッファ180 に
おいては、アウトプットイネーブル信号OEが活性のＨレ
ベル（信号/OE が活性のＬレベル）のとき、リードデー
タRDがＨレベルであるとNANDゲート回路181eにおけるｐ
チャネルＭＯＳトランジスタ181ea および181eb が非導
通状態となり、ｐチャネルプルアップ出力トランジスタ
182 のゲート電位である信号φをＬレベルに引き下げる
のはｎチャネルＭＯＳトランジスタ181ec およびプルア
ップ制御回路186 におけるｐチャネルＭＯＳトランジス
タ186fで、ｐチャネルＭＯＳトランジスタ186fは信号φ
が出力ノード183 の電位D よりもしきい値電圧の絶対値
V thp 以上高いと導通状態となってｎチャネルＭＯＳト
ランジスタ181ec を補助し、信号φはＬレベルとなる。
また、NOR ゲート回路181fにおけるｐチャネルＭＯＳト
ランジスタ181fa は非導通状態、ｎチャネルＭＯＳトラ
ンジスタ181fc は導通状態となり、信号ψはＬレベルと
なる。
【０１４２】そして、信号φをゲートに受けるｐチャネ
ルプルアップ出力トランジスタ182は導通状態となり、
信号ψをゲートに受けるｎチャネルプルダウン出力トラ
ンジスタ184 は非導通状態となり、出力ノード183 の電
位D がＨレベルに上昇していく。すると、ｐチャネルＭ
ＯＳトランジスタ186fが非導通状態、ｎチャネルＭＯＳ
トランジスタ185fが導通状態となり、信号φは接地電位
GND に、信号ψはｎチャネルＭＯＳトランジスタ185fと
ｎチャネルＭＯＳトランジスタ181fc の分圧でｎチャネ
ルプルダウン出力トランジスタ184 が非導通状態となる
Ｌレベルとなる。
【０１４３】また、アウトプットイネーブル信号OEが活
性のＨレベル（信号/OE が活性のＬレベル）のとき、リ
ードデータRDがＬレベルであるとNANDゲート回路181eに
おけるｐチャネルＭＯＳトランジスタ181ea が導通状
態、ｎチャネルＭＯＳトランジスタ181ec が非導通状態
となって信号φはＨレベルとなる。また、NOR ゲート回
路181fにおけるｎチャネルＭＯＳトランジスタ181fc お
よび181fd が非導通状態となり、ｎチャネルプルダウン
出力トランジスタ184 のゲート電位である信号ψをＨレ
ベルに引き上げるのはｐチャネルＭＯＳトランジスタ18
1fa およびプルダウン制御回路185 におけるｎチャネル
ＭＯＳトランジスタ185fで、ｎチャネルＭＯＳトランジ
スタ185fは信号ψが出力ノード183 の電位D よりもしき
い値電圧以上低いと導通状態となってｐチャネルＭＯＳ
トランジスタ181fa を補助し、信号ψはＨレベルとな
る。
【０１４４】そして、信号φをゲートに受けるｐチャネ
ルプルアップ出力トランジスタ182は非導通状態とな
り、信号ψをゲートに受けるｎチャネルプルダウン出力
トランジスタ184 は導通状態となり、出力ノード183 の
電位D がＬレベルに低下していく。すると、ｐチャネル
ＭＯＳトランジスタ186fが導通状態、ｎチャネルＭＯＳ
トランジスタ185fが非導通状態となり、信号ψは電源電
位V CCに、信号φはｐチャネルＭＯＳトランジスタ186f
とｐチャネルＭＯＳトランジスタ181ea の分圧でｐチャ
ネルプルアップ出力トランジスタ182 が非導通状態とな
るＨレベルとなる。
【０１４５】さらに、アウトプットイネーブル信号OEが
非活性のＬレベル（信号/OE が非活性のＨレベル）のと
きは、リードデータRDのレベルによらずNANDゲート回路
181eから出力される信号φはＨレベル、NOR ゲート回路
181fから出力される信号ψはＬレベルとなる。よってｐ
チャネルプルアップ出力トランジスタ182 およびｎチャ
ネルプルダウン出力トランジスタ184 が共に非導通状態
となり、出力ノード183 の電位D はハイインピーダンス
状態となる。
【０１４６】以上のようにこの実施例１３のSRAM100 に
おいては、ｐチャネルプルアップ出力トランジスタ182
を導通状態にするときに電源電位ノード100a側のｐチャ
ネルＭＯＳトランジスタ181ea および181eb を非導通状
態とし、ｎチャネルＭＯＳトランジスタ181ec およびｐ
チャネルＭＯＳトランジスタ186fを含む接地電位ノード
100b側のトランジスタだけを導通状態としているのでNA
NDゲート回路181eおよびプルアップ制御回路186 で貫通
電流が生じない。
【０１４７】また、ｎチャネルプルダウン出力トランジ
スタ184 を導通状態にするときに接地電位ノード100b側
のｎチャネルＭＯＳトランジスタ181fc および181fd を
非導通状態とし、ｐチャネルＭＯＳトランジスタ181fa
およびｎチャネルＭＯＳトランジスタ185fを含む電源電
位ノード100a側のトランジスタだけを導通状態としてい
るのでNOR ゲート回路181fおよびプルアップ制御回路18
5 で貫通電流が生じない。
【０１４８】また、出力ノード183 の電位D がＨレベル
からＬレベルまたはＬレベルからＨレベルに変化すると
き、ｎチャネルプルダウン出力トランジスタ184 または
ｐチャネルプルダウン出力トランジスタ182 のドレイン
−ゲート間の電圧の絶対値が小さいので出力インピーダ
ンスが大きくなるところであるが、出力ノード183 の電
位D に応じて動作するプルダウン制御回路185 およびプ
ルアップ制御回路186により初期状態より出力インピー
ダンスの整合をとることができる。
【０１４９】実施例１４．以下にこの発明の実施例１４
であるSRAMについて、図１８に基づいて説明する。この
実施例１４が実施例１３と異なる点は、出力バッファ18
0 の構成である。以下、実施例１３と同じものには同一
符号を付けて説明を省略し、異なる点について説明す
る。
【０１５０】図１８はこの実施例１４における出力バッ
ファ180 の回路図を示しており、図１８において図１７
に示された実施例１３の出力バッファ180 と異なる点
は、実施例１３の出力バッファ180 におけるプルダウン
制御回路185 のｎチャネルＭＯＳトランジスタ185fおよ
びプルアップ制御回路186 のｐチャネルＭＯＳトランジ
スタ186fがそれぞれｎチャネルＭＯＳトランジスタ181f
e およびｐチャネルＭＯＳトランジスタ181ee としてデ
ータプリアンプ181 のNOR ゲート回路181fおよびNANDゲ
ート回路181eに挿入されている点である。このｎチャネ
ルＭＯＳトランジスタ181fe はｐチャネルＭＯＳトラン
ジスタ181fa および181fb を介して電源電位ノード100a
とｎチャネルプルダウン出力トランジスタ184 のゲート
との間に接続され、ｐチャネルＭＯＳトランジスタ181e
e はｎチャネルＭＯＳトランジスタ181ec および181ed
を介してｐチャネルプルアップ出力トランジスタ182 の
ゲートと接地電位ノード100bとの間に接続される。
【０１５１】また、ｐチャネルＭＯＳトランジスタ181f
a はｐチャネルＭＯＳトランジスタ181fb およびｎチャ
ネルＭＯＳトランジスタ181fe を介して電源電位ノード
100aとｎチャネルプルダウントランジスタ184 のゲート
との間に接続され、ｎチャネルＭＯＳトランジスタ181e
c はｎチャネルＭＯＳトランジスタ181ed およびｐチャ
ネルＭＯＳトランジスタ181ee を介してｐチャネルプル
アップ出力トランジスタ182 のゲートと接地電位ノード
100bとの間に接続されている。
【０１５２】この実施例１４のSRAM100 においても実施
例１３と同様に、ｐチャネルプルアップ出力トランジス
タ182 を導通状態にするときに電源電位ノード100a側の
ｐチャネルＭＯＳトランジスタ181ea および181eb を非
導通状態とし、ｎチャネルＭＯＳトランジスタ181ec お
よびｐチャネルＭＯＳトランジスタ181ee を含む接地電
位ノード100b側のトランジスタだけを導通状態としてい
るのでNANDゲート回路181eで貫通電流が生じない。
【０１５３】また、ｎチャネルプルダウン出力トランジ
スタ184 を導通状態にするときに接地電位ノード100b側
のｎチャネルＭＯＳトランジスタ181fc および181fd を
非導通状態とし、ｐチャネルＭＯＳトランジスタ181fa
およびｎチャネルＭＯＳトランジスタ181fe を含む電源
電位ノード100a側のトランジスタだけを導通状態として
いるのでNOR ゲート回路181fで貫通電流が生じない。
【０１５４】また、出力ノード183 の電位D がＨレベル
からＬレベルまたはＬレベルからＨレベルに変化すると
き、ｎチャネルプルダウン出力トランジスタ184 または
ｐチャネルプルダウン出力トランジスタ182 のドレイン
−ゲート間の電圧の絶対値が小さいので出力インピーダ
ンスが大きくなるところであるが、出力ノード183 の電
位D に応じて動作するｐチャネルＭＯＳトランジスタ18
1ee およびｎチャネルＭＯＳトランジスタ181fe により
初期状態より出力インピーダンスの整合をとることがで
きる。
【０１５５】また、ｐチャネルＭＯＳトランジスタ181e
e を接地電位ノード100b側に設けてあるため、信号φは
電源電位V CCと接地電位GND との間をフルスイングせ
ず、従って信号φは振幅が小さくなったぶん高速に変化
可能となり、高速インターフェイスに適した出力バッフ
ァ180 を得ることができる。
【０１５６】また、ｎチャネルＭＯＳトランジスタ181f
e を電源電位ノード100a側に設けてあるため、信号ψは
電源電位V CCと接地電位GND との間をフルスイングせ
ず、従って信号ψは振幅が小さくなったぶん高速に変化
可能となり、高速インターフェイスに適した出力バッフ
ァ180 を得ることができる。
【０１５７】さらに、伝送線200 の充電電位が電源電位
V CCよりも高いときは、そのぶん出力ノード183 の電位
D が高くなってｎチャネルＭＯＳトランジスタ181fe の
ゲートに印加されるので、このｎチャネルＭＯＳトラン
ジスタ181fe の抵抗値が小さくなってリードデータRDが
ＨレベルからＬレベルに変化するときｎチャネルプルダ
ウン出力トランジスタ184 のゲートに高い分圧が印加さ
れて、ｎチャネルプルダウン出力トランジスタ184 のイ
ンピーダンスが小さくなり、出力インピーダンスが整合
する。
【０１５８】実施例１５．以下にこの発明の実施例１５
であるSRAMについて、図１９に基づいて説明する。この
実施例１５が実施例１３と異なる点は、出力バッファ18
0 の構成である。以下、実施例１３と同じものには同一
符号を付けて説明を省略し、異なる点について説明す
る。
【０１５９】図１９はこの実施例１５における出力バッ
ファ180 の回路図を示しており、図１９において図１７
に示された実施例１３の出力バッファ180 と異なる点
は、プルダウン制御回路185 およびプルアップ制御回路
186 の構成で、この実施例１５におけるプルダウン制御
回路185 は実施例１３におけるｎチャネルＭＯＳトラン
ジスタ185fの代わりにｎチャネルプルダウン出力トラン
ジスタ184 のゲートとノード181ff との間に接続され、
ゲートが出力ノード183 に接続されるｎチャネルＭＯＳ
トランジスタ185gを有している。また、この実施例１５
におけるプルアップ制御回路186 は実施例１３における
ｐチャネルＭＯＳトランジスタ186fの代わりにｐチャネ
ルプルアップ出力トランジスタ182 のゲートとノード18
1ef との間に接続され、ゲートが出力ノード183 に接続
されるｐチャネルＭＯＳトランジスタ186gを有してい
る。
【０１６０】また、ｐチャネルＭＯＳトランジスタ181f
a はｐチャネルＭＯＳトランジスタ181fb およびｎチャ
ネルＭＯＳトランジスタ181fe を介して電源電位ノード
100aとｎチャネルプルダウントランジスタ184 のゲート
との間に接続され、ｎチャネルＭＯＳトランジスタ181e
c はｎチャネルＭＯＳトランジスタ181ed およびｐチャ
ネルＭＯＳトランジスタ181ee を介してｐチャネルプル
アップ出力トランジスタ182 のゲートと接地電位ノード
100bとの間に接続されている。
【０１６１】この実施例１５のSRAM100 においても、ｐ
チャネルプルアップ出力トランジスタ182 を導通状態に
するときに電源電位ノード100a側のｐチャネルＭＯＳト
ランジスタ181ea および181eb を非導通状態とし、ｎチ
ャネルＭＯＳトランジスタ181ec を含む接地電位ノード
100b側のトランジスタおよびｐチャネルＭＯＳトランジ
スタ186gだけを導通状態としているのでNANDゲート回路
181eおよびプルアップ制御回路186 で貫通電流が生じな
い。
【０１６２】また、ｎチャネルプルダウン出力トランジ
スタ184 を導通状態にするときに接地電位ノード100b側
のｎチャネルＭＯＳトランジスタ181fc および181fd を
非導通状態とし、ｐチャネルＭＯＳトランジスタ181fa
を含む電源電位ノード100a側のトランジスタおよびｎチ
ャネルＭＯＳトランジスタ185gだけを導通状態としてい
るのでNOR ゲート回路181fおよびプルダウン制御回路18
5 で貫通電流が生じない。
【０１６３】また、出力ノード183 の電位D がＨレベル
からＬレベルまたはＬレベルからＨレベルに変化すると
き、ｎチャネルプルダウン出力トランジスタ184 または
ｐチャネルプルダウン出力トランジスタ182 のドレイン
−ゲート間の電圧の絶対値が小さいので出力インピーダ
ンスが大きくなるところであるが、出力ノード183 の電
位D に応じて動作するｐチャネルＭＯＳトランジスタ18
6gおよびｎチャネルＭＯＳトランジスタ185gにより初期
状態より出力インピーダンスの整合をとることができ
る。
【０１６４】また、ｐチャネルＭＯＳトランジスタ186g
を設けたことにより、ｐチャネルプルアップ出力トラン
ジスタ182 のゲート電位は電源電位V CCと接地電位GND
との間をフルスイングせず、従ってこのゲート電位は振
幅が小さくなったぶん高速に変化可能となり、高速イン
ターフェイスに適した出力バッファ180 を得ることがで
きる。
【０１６５】また、ｎチャネルＭＯＳトランジスタ185g
を設けたことにより、ｎチャネルプルダウン出力トラン
ジスタ184 のゲート電位は電源電位V CCと接地電位GND
との間をフルスイングせず、従ってこのゲート電位は振
幅が小さくなったぶん高速に変化可能となり、高速イン
ターフェイスに適した出力バッファ180 を得ることがで
きる。
【０１６６】さらに、伝送線200 の充電電位が電源電位
V CCよりも高いときは、そのぶん出力ノード183 の電位
D が高くなってｎチャネルＭＯＳトランジスタ185gのゲ
ートに印加されるので、このｎチャネルＭＯＳトランジ
スタ181gの抵抗値が小さくなってリードデータRDがＨレ
ベルからＬレベルに変化するときｎチャネルプルダウン
出力トランジスタ184 のゲートに高い分圧が印加され
て、ｎチャネルプルダウン出力トランジスタ184 のイン
ピーダンスが小さくなり、出力インピーダンスが整合す
る。
【０１６７】実施例１６．次にこの発明の実施例１６で
あるSRAMについて、図２０に基づいて説明する。この実
施例１６が実施例１５と異なる点は、出力バッファ180
の構成である。以下、実施例１５と同じものには同一符
号を付けて説明を省略し、異なる点について説明する。
【０１６８】図２０はこの実施例１６における出力バッ
ファ180 の回路図を示しており、図２０において図１９
に示された実施例１５の出力バッファ180 と異なる点
は、プルダウン制御回路185 およびプルアップ制御回路
186 が設けられていない点、新たに出力ノード183 の電
位D に応じてｎチャネルプルダウン出力トランジスタ18
4 のバックゲート電位を制御することでこのｎチャネル
プルダウン出力トランジスタ184 のインピーダンスを制
御するプルダウン制御回路189aと、出力ノード183 の電
位D に応じてｐチャネルプルアップ出力トランジスタ18
2 のバックゲート電位を制御することでこのｐチャネル
プルアップ出力トランジスタ182 のインピーダンスを制
御するプルアップ制御回路189bとを設けている点、およ
びｎチャネルプルダウン出力トランジスタ184 およびｐ
チャネルプルアップ出力トランジスタ182 のバックゲー
ト電位、つまりｎチャネルプルダウン出力トランジスタ
184が形成されるｐ型ウェルおよびｐチャネルプルアッ
プ出力トランジスタ182 が形成されるｎ型ウェルのウェ
ルの電位が固定されず可変となっていることからこれら
ｎチャネルプルダウン出力トランジスタ184 およびｐチ
ャネルプルアップ出力トランジスタ182 が他のｎチャネ
ルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジ
スタと異なるウェルに形成される点である。
【０１６９】この実施例１６におけるプルダウン制御回
路189aは電源電位ノード100aとｎチャネルプルダウン出
力トランジスタ184 のバックゲートとの間に接続され、
ゲートが出力ノード183 に接続されるｎチャネルＭＯＳ
トランジスタ189aa と、ｎチャネルプルダウン出力トラ
ンジスタ184 のバックゲートと接地電位ノード100bとの
間に接続される抵抗素子189ab とを有する。また、プル
アップ制御回路189bはｐチャネルプルアップ出力トラン
ジスタ182 のバックゲートと接地電位ノード100bとの間
に接続され、ゲートが出力ノード183 に接続されるｐチ
ャネルＭＯＳトランジスタ189ba と、電源電位ノード10
0aとｐチャネルプルアップ出力トランジスタ182 のバッ
クゲートとの間に接続される抵抗素子189bb とを有す
る。
【０１７０】この図２０に示された出力バッファ180 に
おいては、アウトプットイネーブル信号OEが活性のＨレ
ベルのとき、リードデータRDがＨレベルであるとNANDゲ
ート回路181eから出力される信号φはＬレベルとなり、
NOR ゲート回路181fから出力される信号ψもＬレベルと
なる。そして、信号φをゲートに受けるｐチャネルプル
アップ出力トランジスタ182 は導通状態となり、信号ψ
をゲートに受けるｎチャネルプルダウン出力トランジス
タ184 は非導通状態となり、出力ノード183 の電位D が
Ｈレベルに上昇していく。すると、これに追随して出力
ノード183 の電位D をゲートに受けるプルアップ制御回
路189bにおけるｐチャネルＭＯＳトランジスタ189ba の
抵抗値が大きくなり、ｐチャネルプルアップ出力トラン
ジスタ182 のバックゲート電位が上昇していき、ｐチャ
ネルプルアップ出力トランジスタ182 のインピーダンス
が小さくなるのを抑制する。
【０１７１】また、アウトプットイネーブル信号OEが活
性のＨレベルのとき、リードデータRDがＬレベルである
とNANDゲート回路181eから出力される信号φはＨレベル
となり、NOR ゲート回路181fから出力される信号ψもＨ
レベルとなる。そして、信号φをゲートに受けるｐチャ
ネルプルアップ出力トランジスタ182 は非導通状態とな
り、信号ψをゲートに受けるｎチャネルプルダウン出力
トランジスタ184 は導通状態となり、出力ノード183 の
電位D がＬレベルに低下していく。すると、これに追随
して出力ノード183 の電位D をゲートに受けるプルダウ
ン制御回路189aにおけるｎチャネルＭＯＳトランジスタ
189aa の抵抗値が大きくなり、ｎチャネルプルダウン出
力トランジスタ184 のバックゲート電位が低下してい
き、ｎチャネルプルダウン出力トランジスタ184 のイン
ピーダンスが小さくなるのを抑制する。
【０１７２】さらに、アウトプットイネーブル信号OEが
非活性のＬレベルのときは、リードデータRDのレベルに
よらずNANDゲート回路181eから出力される信号φはＨレ
ベル、NOR ゲート回路181fから出力される信号ψはＬレ
ベルとなる。よってｐチャネルプルアップ出力トランジ
スタ182 およびｎチャネルプルダウン出力トランジスタ
184 が共に非導通状態となり、出力ノード183 の電位D
はハイインピーダンス状態となる。
【０１７３】以上のようにこの実施例１６のSRAM100 に
おいては、出力バッファ180 がＬレベルのデータD を出
力するとき、ｎチャネルプルダウン出力トランジスタ18
4 のバックゲート電位が出力ノード183 の電位D に追随
して低下するので、ｎチャネルプルダウン出力トランジ
スタ184 のインピーダンスが小さくなるのが抑制され、
このｎチャネルプルダウン出力トランジスタ184 のイン
ピーダンスと伝送線200 のインピーダンスとが整合す
る。
【０１７４】また、出力バッファ180 がＨレベルのデー
タD を出力するとき、ｐチャネルプルアップ出力トラン
ジスタ182 のバックゲート電位が出力ノード183 の電位
D に追随して上昇するので、ｐチャネルプルアップ出力
トランジスタ182 のインピーダンスが小さくなるのが抑
制され、このｐチャネルプルアップ出力トランジスタ18
2 のインピーダンスと伝送線200 のインピーダンスとが
整合する。
【０１７５】また、伝送線200 の振幅がSRAM100 の電源
電位V CCよりも大きく、この伝送線200 が電源電位V CC
よりも高い電位に充電されても、そのぶん出力ノード18
3 の電位が高くなってプルダウン制御回路189aにおける
ｎチャネルＭＯＳトランジスタ189aa のゲートに印加さ
れ、ｎチャネルプルダウン出力トランジスタ184 のバッ
クゲート電位が高くなるので、出力ノード183 から電荷
を引き抜き始めた時点でｎチャネルプルダウン出力トラ
ンジスタ184 のインピーダンスが大きくなるのが抑制さ
れ、このｎチャネルプルダウン出力トランジスタ184 の
インピーダンスと伝送線200 のインピーダンスとが整合
する。
【０１７６】また、プルダウン制御回路189aおよびプル
アップ制御回路189bをｎチャネルプルダウン出力トラン
ジスタ184 およびｐチャネルプルアップ出力トランジス
タ182 と異なるウェルに形成しているため、独立してプ
ルダウン制御回路189aおよびプルアップ制御回路189bを
構成するトランジスタおよび抵抗素子の抵抗値を高く設
定することができ、これによってプルダウン制御回路18
9aおよびプルアップ制御回路189bに流れる貫通電流を低
減できる。
【０１７７】実施例１７．次にこの発明の実施例１７で
あるSRAMについて、図２１に基づいて説明する。この実
施例１７が実施例１３と異なる点は、出力バッファ180
の構成である。以下、実施例１３と同じものには同一符
号を付けて説明を省略し、異なる点について説明する。
【０１７８】図２１はこの実施例１７における出力バッ
ファ180 の回路図を示しており、図２１において図１７
に示された実施例１３の出力バッファ180 と異なる点
は、プルダウン制御回路185 およびプルアップ制御回路
186 が設けられていない点、およびNANDゲート回路181e
におけるｐチャネルＭＯＳトランジスタ181ea に代えて
電源電位ノード100aとｐチャネルプルアップ出力トラン
ジスタ182 のゲートとの間に接続され、ゲートが電源電
位ノード100aに接続され、バックゲートが出力ノード18
3 に接続されるｎチャネルＭＯＳトランジスタ181eg が
設けられ、NOR ゲート回路181fにおけるｎチャネルＭＯ
Ｓトランジスタ181fc に代えてｐチャネルプルアップ出
力トランジスタ182 のゲートと接地電位ノード100bとの
間に接続され、ゲートが接地電位ノード100bに接続さ
れ、バックゲートが出力ノード183 に接続されるｐチャ
ネルＭＯＳトランジスタ181fg が設けられている点であ
る。
【０１７９】この図２１に示された出力バッファ180 に
おいては、アウトプットイネーブル信号OEが活性のＨレ
ベルのとき、リードデータRDがＨレベルであるとNANDゲ
ート回路181eにおけるｎチャネルＭＯＳトランジスタ18
1ec が導通状態となって信号φはｎチャネルＭＯＳトラ
ンジスタ181eg,181ec および181ed の分圧で決まるＬレ
ベルとなり、NOR ゲート回路181fにおけるｐチャネルＭ
ＯＳトランジスタ181fa が非導通状態となって信号ψは
ｐチャネルＭＯＳトランジスタ181fg のしきい値電圧の
絶対値V thp のＬレベルとなる。そして、信号φをゲー
トに受けるｐチャネルプルアップ出力トランジスタ182
は導通状態となり、信号ψをゲートに受けるｎチャネル
プルダウン出力トランジスタ184 は非導通状態となり、
出力ノード183 の電位D がＨレベルに上昇していく。す
ると、これに追随して出力ノード183 の電位D をバック
ゲートに受けるNANDゲート回路181eにおけるｎチャネル
ＭＯＳトランジスタ181eg の抵抗値が小さくなり、これ
によって信号φが上昇していきｐチャネルプルアップ出
力トランジスタ182 のインピーダンスが小さくなるのを
抑制する。
【０１８０】また、アウトプットイネーブル信号OEが活
性のＨレベルのとき、リードデータRDがＬレベルである
とNANDゲート回路181eにおけるｎチャネルＭＯＳトラン
ジスタ181ec が非導通状態となって信号φは電源電位V
CCよりもｎチャネルＭＯＳトランジスタ181eg のしきい
値電圧V thn だけ低い電位V CC-Vthn のＨレベルとな
り、NOR ゲート回路181fにおけるｐチャネルＭＯＳトラ
ンジスタ181fa が導通状態となって信号ψはｐチャネル
ＭＯＳトランジスタ181fb,181fa および181fg の分圧で
決まるＨレベルとなる。そして、信号φをゲートに受け
るｐチャネルプルアップ出力トランジスタ182 は非導通
状態となり、信号ψをゲートに受けるｎチャネルプルダ
ウン出力トランジスタ184 は導通状態となり、出力ノー
ド183 の電位D がＬレベルに低下していく。すると、こ
れに追随して出力ノード183 の電位D をバックゲートに
受けるNOR ゲート回路181fにおけるｐチャネルＭＯＳト
ランジスタ181fg の抵抗値が小さくなり、これによって
信号ψが低下していきｎチャネルプルダウン出力トラン
ジスタ184 のインピーダンスが小さくなるのを抑制す
る。
【０１８１】さらに、アウトプットイネーブル信号OEが
非活性のＬレベルのときは、リードデータRDのレベルに
よらずNANDゲート回路181eから出力される信号φはＨレ
ベル、NOR ゲート回路181fから出力される信号ψはＬレ
ベルとなる。よってｐチャネルプルアップ出力トランジ
スタ182 およびｎチャネルプルダウン出力トランジスタ
184 が共に非導通状態となり、出力ノード183 の電位D
はハイインピーダンス状態となる。
【０１８２】以上のようにこの実施例１７のSRAM100 に
おいては、出力バッファ180 がＬレベルのデータD を出
力するとき、ｎチャネルプルダウン出力トランジスタ18
4 のゲート電位が出力ノード183 の電位D に追随して低
下するので、ｎチャネルプルダウン出力トランジスタ18
4 のインピーダンスが小さくなるのが抑制され、このｎ
チャネルプルダウン出力トランジスタ184 のインピーダ
ンスと伝送線200 のインピーダンスとが整合する。
【０１８３】また、出力バッファ180 がＨレベルのデー
タD を出力するとき、ｐチャネルプルアップ出力トラン
ジスタ182 のゲート電位が出力ノード183 の電位D に追
随して上昇するので、ｐチャネルプルアップ出力トラン
ジスタ182 のインピーダンスが小さくなるのが抑制さ
れ、このｐチャネルプルアップ出力トランジスタ182 の
インピーダンスと伝送線200 のインピーダンスとが整合
する。
【０１８４】また、伝送線200 の振幅がSRAM100 の電源
電位V CCよりも大きく、この伝送線200 が電源電位V CC
よりも高い電位に充電されても、そのぶん出力ノード18
3 の電位が高くなってNOR ゲート回路181fにおけるｐチ
ャネルＭＯＳトランジスタ181fg のバックゲートに印加
され、ｎチャネルプルダウン出力トランジスタ184 のゲ
ート電位（信号ψ）が高くなるので、出力ノード183 か
ら電荷を引き抜き始めた時点でｎチャネルプルダウン出
力トランジスタ184 のインピーダンスが大きくなるのが
抑制され、このｎチャネルプルダウン出力トランジスタ
184 のインピーダンスと伝送線200 のインピーダンスと
が整合する。
【０１８５】実施例１８．以下にこの発明の実施例１８
であるSRAMについて、図２２に基づいて説明する。この
実施例１８が実施例１３と異なる点は、出力バッファ18
0 の構成である。以下、実施例１３と同じものには同一
符号を付けて説明を省略し、異なる点について説明す
る。
【０１８６】図２２はこの実施例１８における出力バッ
ファ180 の回路図を示しており、図２２において図１７
に示された実施例１３の出力バッファ180 と異なる点
は、データプリアンプ181 が省略され、プルダウン制御
回路185 およびプルアップ制御回路186 の構成が違う点
である。プルアップ制御回路186 において、186hは電源
電位ノード100aとノード186ha との間に接続され、抵抗
値R1をもつ抵抗素子186hb と、ノード186ha と接地電位
ノード100bとの間に接続され、抵抗値R2をもつ抵抗素子
186hc とを有し、ノード186ha からR2V CC /(R1+R2) の
分圧V DV1 を出力する分圧回路、186iは電源電位ノード
100aとノード186ia との間に接続され、ゲートがノード
186jに接続され、抵抗値がR3のｐチャネルＭＯＳトラン
ジスタ186ib と、ノード186ia と接地電位ノード100bと
の間に接続され、抵抗値R4をもつ抵抗素子186ic とを有
し、ノード186ia からR4V CC /(R3+R4) の制御分圧V
DV2 を出力する制御用分圧回路である。
【０１８７】186kは分圧回路186hにおけるノード186ha
からの分圧V DV1 、制御用分圧回路186iにおけるノード
186ia からの制御分圧V DV2 およびリードデータRDおよ
びこの反転リードデータ/RD を受け、リードデータRDが
Ｈレベル（/RD がＬレベル）のとき活性化され、制御分
圧V DV2 が分圧V DV1 よりも高いと上昇し、低いと低下
する比較電位V CR1 をノード186jに出力する比較回路
で、ゲートにリードデータ/RD を受けるｐチャネルＭＯ
Ｓトランジスタ186ka と、ゲートに分圧V DV1 を受ける
ｐチャネルＭＯＳトランジスタ186kb と、ゲートに制御
分圧V DV2 を受けるｐチャネルＭＯＳトランジスタ186k
c と、ｎチャネルＭＯＳトランジスタ186kd と、ゲート
がｎチャネルＭＯＳトランジスタ186kd のゲートに接続
され、このｎチャネルＭＯＳトランジスタ186kd ととも
にｎチャネルカレントミラー回路を構成するｎチャネル
ＭＯＳトランジスタ186ke とからなり、分圧V DV1 と制
御分圧V DV2 との電位差を増幅した出力信号φ1 を出力
する差動増幅回路186kf 、およびｎチャネルＭＯＳトラ
ンジスタ186kg とゲートに差動増幅回路186kf からの出
力信号φ1 を受けるｎチャネルＭＯＳトランジスタ186k
h とからなり、出力信号φ1 がＬレベルであるとV CR1
を上昇させ、Ｈレベルであると低下させる出力回路186k
i を有する。
【０１８８】186mは電源電位ノード100aとｐチャネルプ
ルアップ出力トランジスタ182 のゲートが接続されるノ
ード186jとの間に接続され、ゲートにリードデータRDを
受け、このリードデータRDがＬレベルのとき導通状態と
なる電源トランジスタである。186nは電源電位ノード10
0aとｐチャネルプルアップ出力トランジスタ182 のゲー
トとの間に接続され、ゲートにアウトプットイネーブル
信号OEを受け、このアウトプットイネーブル信号OEが非
活性のＬレベルのとき導通状態となり、ｐチャネルプル
アップ出力トランジスタ182 のゲート電位を電源電位V
CCにプルアップするゲートプルアップトランジスタであ
る。
【０１８９】また、プルダウン制御回路185 において、
185hは電源電位ノード100aとノード185ha との間に接続
され、抵抗値R5をもつ抵抗素子185hb と、ノード185ha
と接地電位ノード100bとの間に接続され、抵抗値R6をも
つ抵抗素子185hc とを有し、ノード185ha からR6V CC /
(R5+R6) の分圧V DV3 を出力する分圧回路、185iは電源
電位ノード100aとノード185ia との間に接続され抵抗値
R7をもつ抵抗素子185ib と、ノード185ia と接地電位ノ
ード100bとの間に接続され、ゲートがノード185jに接続
され、抵抗値がR8のｎチャネルＭＯＳトランジスタ185i
c とを有し、ノード185ia からR8V CC /(R7+R8) の制御
分圧V DV4 を出力する制御用分圧回路である。
【０１９０】185kは分圧回路185hにおけるノード185ha
からの分圧V DV3 、制御用分圧回路185iにおけるノード
185ia からの制御分圧V DV4 およびリードデータRDおよ
びこの反転リードデータ/RD を受け、リードデータRDが
Ｌレベル（/RD がＨレベル）のとき活性化され、制御分
圧V DV4 が分圧V DV3 よりも高いと上昇し、低いと低下
する比較電位V CR2 をノード185jに出力する比較回路
で、ｐチャネルＭＯＳトランジスタ185ka と、ゲートが
ｐチャネルＭＯＳトランジスタ185ka のゲートに接続さ
れ、このｐチャネルＭＯＳトランジスタ185ka とともに
ｐチャネルカレントミラー回路を構成するｐチャネルＭ
ＯＳトランジスタ185kb と、分圧V DV3 をゲートに受け
るｎチャネルＭＯＳトランジスタ185kc と、制御分圧V
DV4 をゲートに受けるｎチャネルＭＯＳトランジスタ18
5kd と、ゲートにリードデータ/RDを受けるｎチャネル
ＭＯＳトランジスタ185ke とからなり、分圧V DV3 と制
御分圧V DV4 との電位差を増幅した出力信号φ2 を出力
する差動増幅回路185kf 、およびゲートに差動増幅回路
185kf からの出力信号φ2 を受けるｐチャネルＭＯＳト
ランジスタ185kg とｐチャネルＭＯＳトランジスタ185k
h とからなり、出力信号φ2 がＬレベルであるとV CR2
を上昇させ、Ｈレベルであると低下させる出力回路185k
i を有する。
【０１９１】185mはｎチャネルプルダウン出力トランジ
スタ184 のゲートが接続されるノード185jと接地電位ノ
ード100bとの間に接続され、ゲートにリードデータRDを
受け、このリードデータRDがＨレベルのとき導通状態と
なる接地トランジスタである。185nはｎチャネルプルダ
ウン出力トランジスタ184 のゲートと接地電位ノード10
0bとの間に接続され、ゲートにアウトプットイネーブル
信号OEの反転信号/OEを受け、アウトプットイネーブル
信号OEが非活性のＬレベル（信号/OE が非活性のＨレベ
ル）のとき導通状態となり、ｎチャネルプルダウン出力
トランジスタ184 のゲート電位を接地電位GND にプルダ
ウンするゲートプルダウントランジスタである。
【０１９２】そして、この実施例１８においては制御用
分圧回路186iにおけるｐチャネルＭＯＳトランジスタ18
6ib とｐチャネルプルアップ出力トランジスタ182 のゲ
ート長を等しく0.8 μm とし、ｐチャネルＭＯＳトラン
ジスタ186ib および抵抗素子186ic を介して流れる貫通
電流を減少させるためにｐチャネルＭＯＳトランジスタ
186ib のゲート幅をｐチャネルプルアップ出力トランジ
スタ182 のゲート幅の1/100 の4 μm としている。これ
に合わせて抵抗素子186ic の抵抗値R4は出力ノード183
に接続される伝送線200 のインピーダンスの100 倍の50
00Ωとしている。そして、分圧回路186hにおける抵抗素
子186hb の抵抗値R1および抵抗素子186hc の抵抗値R2は
ｐチャネルプルアップ出力トランジスタ182 のインピー
ダンスと伝送線200 のインピーダンスが等しくなるよう
に等しくされ、貫通電流低減を考えて共に5000Ωの高抵
抗値にされている。
【０１９３】そして、ｐチャネルＭＯＳトランジスタ18
6ib の抵抗値R3が抵抗素子186ic の抵抗値R4よりも大き
いとき、つまりゲート電位となる比較電位V CR1 が最適
値よりも高くてｐチャネルプルアップ出力トランジスタ
182 のインピーダンスが伝送線200 のインピーダンスよ
りも大きいとき、制御分圧V DV2 は分圧V DV1 よりも低
くなる。すると、差動増幅回路186kf は出力信号φ1 を
Ｈレベルとし、このφ 1 を受けるｎチャネルＭＯＳトラ
ンジスタ186kh は導通状態となって比較電位VCR1 は低
下し、これを受けてｐチャネルＭＯＳトランジスタ186i
b の抵抗値R3およびｐチャネルプルアップ出力トランジ
スタ182 のインピーダンスは小さくなる。
【０１９４】また、ｐチャネルＭＯＳトランジスタ186i
b の抵抗値R3が抵抗素子186ic の抵抗値R4よりも小さい
とき、つまりゲート電位となる比較電位V CR1 が最適値
よりも低くてｐチャネルプルアップ出力トランジスタ18
2 のインピーダンスが伝送線200 のインピーダンスより
も小さいとき、制御分圧V DV2 は分圧V DV1 よりも高く
なる。すると、差動増幅回路186kf は出力信号φ1 をＬ
レベルとし、このφ1を受けるｎチャネルＭＯＳトラン
ジスタ186kh は非導通状態となって比較電位VCR1 は上
昇し、これを受けてｐチャネルＭＯＳトランジスタ186i
b の抵抗値R3およびｐチャネルプルアップ出力トランジ
スタ182 のインピーダンスは大きくなる。このように動
作することでｐチャネルＭＯＳトランジスタ186ib の抵
抗値R3と抵抗素子186ic の抵抗値R4が等しくされるとと
もに、ｐチャネルプルアップ出力トランジスタ182 のイ
ンピーダンスは伝送線200 のインピーダンスに等しくな
る。
【０１９５】また、制御用分圧回路185iにおけるｎチャ
ネルＭＯＳトランジスタ185ic とｎチャネルプルダウン
出力トランジスタ184 のゲート長を等しく0.8 μm と
し、抵抗素子185ib およびｎチャネルＭＯＳトランジス
タ185ic を介して流れる貫通電流を減少させるためにｎ
チャネルＭＯＳトランジスタ185ic のゲート幅をｎチャ
ネルプルダウン出力トランジスタ184 のゲート幅の1/10
0 の4 μm としている。これに合わせて抵抗素子185ib
の抵抗値R7は出力ノード183 に接続される伝送線200 の
インピーダンスの100 倍の5000Ωとしている。そして、
分圧回路185hにおける抵抗素子185hb の抵抗値R5および
抵抗素子185hc の抵抗値R6はｎチャネルプルダウン出力
トランジスタ184 のインピーダンスと伝送線200 のイン
ピーダンスが等しくなるように等しくされ、貫通電流低
減を考えて共に5000Ωの高抵抗値にされている。
【０１９６】そして、ｎチャネルＭＯＳトランジスタ18
5ic の抵抗値R8が抵抗素子185ib の抵抗値R7よりも大き
いとき、つまりゲート電位となる比較電位V CR2 が最適
値よりも低くてｎチャネルプルダウン出力トランジスタ
184 のインピーダンスが伝送線200 のインピーダンスよ
りも大きいとき、制御分圧V DV4 は分圧V DV3 よりも高
くなる。すると、差動増幅回路185kf は出力信号φ2 を
Ｌレベルとし、このφ2 を受けるｐチャネルＭＯＳトラ
ンジスタ185kg は導通状態となって比較電位VCR2 は上
昇し、これを受けてｎチャネルＭＯＳトランジスタ185i
c の抵抗値R8およびｎチャネルプルダウン出力トランジ
スタ184 のインピーダンスは小さくなる。
【０１９７】また、ｎチャネルＭＯＳトランジスタ185i
c の抵抗値R8が抵抗素子185ib の抵抗値R7よりも小さい
とき、つまりゲート電位となる比較電位V CR2 が最適値
よりも高くてｎチャネルプルダウン出力トランジスタ18
4 のインピーダンスが伝送線200 のインピーダンスより
も小さいとき、制御分圧V DV4 は分圧V DV3 よりも低く
なる。すると、差動増幅回路185kf は出力信号φ2 をＨ
レベルとし、このφ2を受けるｐチャネルＭＯＳトラン
ジスタ185kg は非導通状態となって比較電位VCR2 は低
下し、これを受けてｎチャネルＭＯＳトランジスタ185i
c の抵抗値R8およびｎチャネルプルダウン出力トランジ
スタ184 のインピーダンスは大きくなる。このように動
作することでｎチャネルＭＯＳトランジスタ185ic の抵
抗値R8と抵抗素子185ib の抵抗値R7が等しくされるとと
もに、ｎチャネルプルダウン出力トランジスタ184 のイ
ンピーダンスは伝送線200 のインピーダンスに等しくな
る。
【０１９８】この図２２に示された出力バッファ180 に
おいては、アウトプットイネーブル信号OEが活性のＨレ
ベル（信号/OE が活性のＬレベル）のとき、リードデー
タRDがＨレベル（/RD がＬレベル）であると、ゲートプ
ルアップトランジスタ186nおよびゲートプルダウントラ
ンジスタ185nは共に非導通状態となる。そして、差動増
幅回路185kf におけるｎチャネルＭＯＳトランジスタ18
5ke が非導通状態となって差動増幅回路185kf は非活性
化し、接地トランジスタ185mが導通状態となってノード
185jの比較電位V CR2 はＬレベルとなり、ｎチャネルプ
ルダウン出力トランジスタ184 は非導通状態となる。ま
た、差動増幅回路186kf におけるｐチャネルＭＯＳトラ
ンジスタ186ka は導通状態となって差動増幅回路186kf
は活性化し、電源トランジスタ186mは非導通状態となっ
て比較回路186kはｐチャネルＭＯＳトランジスタ186ib
の抵抗値R3が抵抗素子186ic の抵抗値R4に等しくなるよ
うに、すなわちｐチャネルプルアップ出力トランジスタ
182 のインピーダンスが伝送線200 のインピーダンスに
等しくなるように比較電位V CR1 を制御する。
【０１９９】また、アウトプットイネーブル信号OEが活
性のＨレベル（信号/OE が活性のＬレベル）のとき、リ
ードデータRDがＬレベル（/RD がＨレベル）であるとゲ
ートプルアップトランジスタ186nおよびゲートプルダウ
ントランジスタ185nは共に非導通状態となる。そして、
差動増幅回路186kf におけるｐチャネルＭＯＳトランジ
スタ186ka が非導通状態となって差動増幅回路186kf は
非活性化し、電源トランジスタ186mが導通状態となって
ノード186jの比較電位V CR1 はＨレベルとなり、ｐチャ
ネルプルアップ出力トランジスタ182 は非導通状態とな
る。また、差動増幅回路185kf におけるｎチャネルＭＯ
Ｓトランジスタ185ke は導通状態となって差動増幅回路
185kf は活性化し、接地トランジスタ185mは非導通状態
となって比較回路185kはｎチャネルＭＯＳトランジスタ
185ic の抵抗値R8が抵抗素子185ib の抵抗値R7に等しく
なるように、すなわちｎチャネルプルダウン出力トラン
ジスタ184 のインピーダンスが伝送線200 のインピーダ
ンスに等しくなるように比較電位V CR2 を制御する。
【０２００】さらに、アウトプットイネーブル信号OEが
非活性のＬレベル（信号/OE が非活性のＨレベル）のと
きは、リードデータRDのレベルによらずゲートプルアッ
プトランジスタ186nおよびゲートプルダウントランジス
タ185nが共に導通状態となり、ｐチャネルプルアップ出
力トランジスタ182 のゲート電位はＨレベルとされ、ｎ
チャネルプルダウン出力トランジスタの184 のゲート電
位はＬレベルとされ、ｐチャネルプルアップ出力トラン
ジスタ182 およびｎチャネルプルダウン出力トランジス
タ184 は共に非導通状態となり、出力ノード183 から出
力されるデータD はハイインピーダンス状態となる。
【０２０１】以上のようにこの実施例１８のSRAM100 に
おいては、ｎチャネルプルダウン出力トランジスタ184
のインピーダンスをｎチャネルプルダウン出力トランジ
スタ184 のゲート電位を制御することで伝送線200 のイ
ンピーダンスに等しくしているので、伝送線200 のイン
ピーダンスに等しくなるようにチャネル長およびチャネ
ル幅を調整する必要がなく、単にｎチャネルプルダウン
出力トランジスタ184のチャネル長をｎチャネルＭＯＳ
トランジスタ185ic のチャネル長に等しくしておくだけ
で容易にｎチャネルプルダウン出力トランジスタ184 の
インピーダンスを伝送線200 のインピーダンスに整合さ
せることができる。
【０２０２】また、ｐチャネルプルアップ出力トランジ
スタ182 のインピーダンスをｐチャネルプルアップ出力
トランジスタ182 のゲート電位を制御することで伝送線
200のインピーダンスに等しくしているので、伝送線200
のインピーダンスに等しくなるようにチャネル長およ
びチャネル幅を調整する必要がなく、単にｐチャネルプ
ルアップ出力トランジスタ182 のチャネル長をｐチャネ
ルＭＯＳトランジスタ186ib のチャネル長に等しくして
おくだけで容易にｐチャネルプルアップ出力トランジス
タ182 のインピーダンスを伝送線200 のインピーダンス
に整合させることができる。
【０２０３】実施例１９．以下にこの発明の実施例１９
であるSRAMについて、図２３に基づいて説明する。この
実施例１９が実施例１８と異なる点は、出力バッファ18
0 の構成である。以下、実施例１８と同じものには同一
符号を付けて説明を省略し、異なる点について説明す
る。
【０２０４】図２３はこの実施例１９における出力バッ
ファ180 の回路図を示しており、図２３において図２２
に示された実施例１８の出力バッファ180 と異なる点
は、制御用分圧回路185iにおける抵抗素子185ib がゲー
トに比較電位V CR1 を受けるｐチャネルＭＯＳトランジ
スタで構成されている点である。この実施例１９でも実
施例１８とほぼ同様に動作し、同様の効果を奏する。
【０２０５】実施例２０．以下にこの発明の実施例２０
であるSRAMについて、図２４に基づいて説明する。この
実施例２０が実施例１８と異なる点は、出力バッファ18
0 の構成である。以下、実施例１８と同じものには同一
符号を付けて説明を省略し、異なる点について説明す
る。
【０２０６】図２４はこの実施例２０における出力バッ
ファ180 の回路図を示しており、図２４において図２２
に示された実施例１８の出力バッファ180 と異なる点
は、制御用分圧回路186iにおける抵抗素子186ic がゲー
トに比較電位V CR2 を受けるｎチャネルＭＯＳトランジ
スタで構成されている点である。この実施例２０でも実
施例１８とほぼ同様に動作し、同様の効果を奏する。
【０２０７】実施例２１．以下にこの発明の実施例２１
であるSRAMについて、図２５に基づいて説明する。この
実施例２１が実施例１９と異なる点は、出力バッファ18
0 の構成である。以下、実施例１９と同じものには同一
符号を付けて説明を省略し、異なる点について説明す
る。
【０２０８】図２５はこの実施例２１における出力バッ
ファ180 の回路図を示しており、図２５において図２３
に示された実施例１９の出力バッファ180 と異なる点
は、ゲートプルアップトランジスタ186nが省略され、代
わりにリードデータRDおよびアウトプットイネーブル信
号OEを受け、出力が電源トランジスタ186mのゲートに接
続されるAND ゲート回路186pを設けてアウトプットイネ
ーブル信号OEが非活性のＬレベルになるとリードデータ
RDのレベルによらずＬレベルの出力信号を電源トランジ
スタ186mに与えてこの電源トランジスタ186mを導通状態
とし、ｐチャネルプルアップ出力トランジスタ182 を非
導通状態にしている点、およびゲートプルダウントラン
ジスタ185nが省略され、代わりにリードデータ/RD およ
びアウトプットイネーブル信号OEを受け、出力が接地ト
ランジスタ185mのゲートに接続されるNANDゲート回路18
5pを設けてアウトプットイネーブル信号OEが非活性のＬ
レベルになるとリードデータRDのレベルによらずＨレベ
ルの出力信号を接地トランジスタ185mに与えてこの接地
トランジスタ185mを導通状態とし、ｎチャネルプルダウ
ン出力トランジスタ184 を非導通状態にしている点であ
る。この実施例２１でも実施例１９とほぼ同様に動作
し、同様の効果を奏する。
【０２０９】実施例２２．以下にこの発明の実施例２２
であるSRAMについて、図２６および図２７に基づいて説
明する。この実施例２２が実施例２１と異なる点は、SR
AM100 が4 つのデータ入出力ピン110bを備えている点お
よび出力バッファ180 の構成である。以下、実施例２１
と同じものには同一符号を付けて説明を省略し、異なる
点について説明する。
【０２１０】図２６はこの実施例２２における出力バッ
ファ180 の回路図を示しており、図２６において図２５
に示された実施例２１の出力バッファ180 と異なる点
は、まず4 つのデータ入出力ピンのそれぞれに対応して
4 つの出力ノード183a,183b,183c,183d が存在し（出力
ノード183b,183c は図示を省略している）、この各出力
ノード183a,183b,183c,183d に対応してサイズの等しい
ｐチャネルプルアップ出力トランジスタ182a,182b,182
c,182d （ｐチャネルプルアップ出力トランジスタ182b,
182c は図示を省略している）およびサイズの等しいｎ
チャネルプルダウン出力トランジスタ184a,184b,184c,1
84d （ｎチャネルプルダウン出力トランジスタ184b,184
c は図示を省略している）が設けられている点、各ｐチ
ャネルプルアップ出力トランジスタ182a,182b,182c,182
d に対応して電源トランジスタ180c,180g,180k,180q
（電源トランジスタ180g,180k は図示を省略している）
および伝達回路180a,180e,180i,180n （伝達回路180e,1
80i は図示を省略している）が設けられ、各ｎチャネル
プルダウン出力トランジスタ184a,184b,184c,184d に対
応して接地トランジスタ180d,180h,180m,180r （接地ト
ランジスタ180h,180m は図示を省略している）および伝
達回路180b,180f,180j,180p （伝達回路180f,180jは図
示を省略している）が設けられている点、およびプルア
ップ制御回路186とプルダウン制御回路185 の構成（図
２７）である。
【０２１１】伝達回路180a,180e,180i,180n は、それぞ
れ対応したリードデータRDi (i=0,1,2,3) およびアウト
プットイネーブル信号OEを受け、この信号が共にＨレベ
ルとなるとＨレベルとなる出力信号を出力するAND ゲー
ト回路180aa,180ea,180ia,180na および対応したｐチャ
ネルプルアップ出力トランジスタ182a,182b,182c,182d
のゲートとプルアップ制御回路186 における比較信号V
CR1 が出力されるノード186jとの間に接続され、ゲート
がAND ゲート回路180aa,180ea,180ia,180na の出力ノー
ドに接続されるトランスファゲート180ab,180eb,180ib,
180nb を有している。また、伝達回路180b,180f,180j,1
80p は、それぞれ対応したリードデータ/RD i (i=0,1,
2,3) およびアウトプットイネーブル信号OEを受け、こ
の信号が共にＨレベルとなるとＬレベルとなる出力信号
を出力するNANDゲート回路180ba,180fa,180ja,180pa お
よび対応したｎチャネルプルダウン出力トランジスタ18
4a,184b,184c,184d のゲートとプルダウン制御回路185
における比較信号V CR2 が出力されるノード185jとの間
に接続され、ゲートがNANDゲート回路180ba,180fa,180j
a,180pa の出力ノードに接続されるトランスファゲート
180bb,180fb,180jb,180pb を有している。
【０２１２】そして、電源トランジスタ180c,180g,180
k,180q はそれぞれ電源電位ノード100aと対応するｐチ
ャネルプルアップ出力トランジスタ182a,182b,182c,182
d のゲートとの間に接続され、ゲートが対応するAND ゲ
ート回路180aa,180ea,180ia,180na の出力ノードに接続
され、アウトプットイネーブル信号OEがＨレベルのとき
対応するリードデータRDi がＬレベルであると導通状態
となる。また、接地トランジスタ180d,180h,180m,180r
はそれぞれ対応するｎチャネルプルダウン出力トランジ
スタ184a,184b,184c,184d のゲートと接地電位ノード10
0bとの間に接続され、ゲートが対応するNANDゲート回路
180ba,180fa,180ja,180pa の出力ノードに接続され、ア
ウトプットイネーブル信号OEがＨレベルのとき対応する
リードデータ/RD i がＬレベルであると導通状態とな
る。
【０２１３】図２７は図２６に示されたプルダウン制御
回路185 およびプルアップ制御回路186 の具体的な回路
図であり、図２７において図２３に示された実施例１９
におけるプルダウン制御回路185 およびプルアップ制御
回路186 と異なる点は、プルダウン制御回路185 におけ
る接地トランジスタ185mおよびゲートプルダウントラン
ジスタ185nが省略されて、比較回路185kの差動増幅回路
185kf におけるｎチャネルＭＯＳトランジスタ181qe の
ゲートにリードデータ/RD を受ける代わりにＨレベルに
活性化されるとSRAM100 のチップが活性化されてデータ
D の読み出し／書き込み可能となるチップセレクト信号
CSを受けている点、およびプルアップ制御回路186 にお
ける電源トランジスタ186mおよびゲートプルアップトラ
ンジスタ186nが省略されて、比較回路186kの差動増幅回
路186kf の構成が異なる点である。
【０２１４】差動増幅回路186kf はｐチャネルＭＯＳト
ランジスタ186kj と、ゲートがｐチャネルＭＯＳトラン
ジスタ186kj のゲートに接続され、このｐチャネルＭＯ
Ｓトランジスタ186kj とともにｐチャネルカレントミラ
ー回路を構成するｐチャネルＭＯＳトランジスタ186kk
と、分圧V DV3 をゲートに受けるｎチャネルＭＯＳトラ
ンジスタ186km と、制御分圧V DV4 をゲートに受けるｎ
チャネルＭＯＳトランジスタ186kn と、ゲートにチップ
セレクト信号CSを受けるｎチャネルＭＯＳトランジスタ
186kp とからなり、分圧V DV3 と制御分圧V DV4 との電
位差を増幅した出力信号φ2 を出力する。
【０２１５】この図２６および図２７に示された出力バ
ッファ180 においても、図２３に示された実施例１９と
同様に制御用分圧回路186iにおけるｐチャネルＭＯＳト
ランジスタ186ib とｐチャネルプルアップ出力トランジ
スタ182 のゲート長は等しく0.8 μm に設定され、ｐチ
ャネルＭＯＳトランジスタ186ib のゲート幅はｐチャネ
ルプルアップ出力トランジスタ182 のゲート幅の1/100
の4 μm に、抵抗素子186ic の抵抗値R4は出力ノード18
3 に接続される伝送線200 のインピーダンスの100 倍の
5000Ωに、分圧回路186hにおける抵抗素子186hb の抵抗
値R1および抵抗素子186hc の抵抗値R2は共に5000Ωの高
抵抗値にされている。
【０２１６】そして、ｐチャネルＭＯＳトランジスタ18
6ib の抵抗値R3が抵抗素子186ic の抵抗値R4よりも大き
いとき、つまりゲート電位となる比較電位V CR1 が最適
値よりも高くてｐチャネルプルアップ出力トランジスタ
182a,182b,182c,182d のインピーダンスが伝送線200 の
インピーダンスよりも大きいとき、制御分圧V DV2 は分
圧V DV1 よりも低くなる。すると、差動増幅回路186kf
は出力信号φ1 をＨレベルとし、このφ1 を受けるｎチ
ャネルＭＯＳトランジスタ186kh は導通状態となって比
較電位V CR1 は低下し、これを受けてｐチャネルＭＯＳ
トランジスタ186ib の抵抗値R3およびｐチャネルプルア
ップ出力トランジスタ182a,182b,182c,182d のインピー
ダンスは小さくなる。
【０２１７】また、ｐチャネルＭＯＳトランジスタ186i
b の抵抗値R3が抵抗素子186ic の抵抗値R4よりも小さい
とき、つまりゲート電位となる比較電位V CR1 が最適値
よりも低くてｐチャネルプルアップ出力トランジスタ18
2a,182b,182c,182d のインピーダンスが伝送線200 のイ
ンピーダンスよりも小さいとき、制御分圧V DV2 は分圧
V DV1 よりも高くなる。すると、差動増幅回路186kf は
出力信号φ1 をＬレベルとし、このφ1 を受けるｎチャ
ネルＭＯＳトランジスタ186kh は非導通状態となって比
較電位V CR1 は上昇し、これを受けてｐチャネルＭＯＳ
トランジスタ186ib の抵抗値R3およびｐチャネルプルア
ップ出力トランジスタ182a,182b,182c,182d のインピー
ダンスは大きくなる。このように実施例１９と同様に動
作することでｐチャネルＭＯＳトランジスタ186ib の抵
抗値R3と抵抗素子186ic の抵抗値R4が等しくされるとと
もに、ｐチャネルプルアップ出力トランジスタ182a,182
b,182c,182d のインピーダンスは各出力ノード183a,183
b,183c,183d に接続された伝送線200 のインピーダンス
に等しくなる。
【０２１８】また、実施例１９と同様に制御用分圧回路
185iにおけるｎチャネルＭＯＳトランジスタ185ic とｎ
チャネルプルダウン出力トランジスタ184a,184b,184c,1
84dのゲート長は等しく0.8 μm にされ、ｎチャネルＭ
ＯＳトランジスタ185ic のゲート幅はｎチャネルプルダ
ウン出力トランジスタ184a,184b,184c,184d のゲート幅
の1/100 の4 μm に、抵抗素子185ib の抵抗値R7は出力
ノード183 に接続される伝送線200 のインピーダンスの
100 倍の5000Ωとされている。そして、分圧回路185hに
おける抵抗素子185hb の抵抗値R5および抵抗素子185hc
の抵抗値R6は共に5000Ωの高抵抗値にされている。
【０２１９】そして、ｎチャネルＭＯＳトランジスタ18
5ic の抵抗値R8が抵抗素子185ib の抵抗値R7よりも大き
いとき、つまりゲート電位となる比較電位V CR2 が最適
値よりも低くてｎチャネルプルダウン出力トランジスタ
184a,184b,184c,184d のインピーダンスが伝送線200 の
インピーダンスよりも大きいとき、制御分圧V DV4 は分
圧V DV3 よりも高くなる。すると、差動増幅回路185kf
は出力信号φ2 をＬレベルとし、このφ2 を受けるｐチ
ャネルＭＯＳトランジスタ185kg は導通状態となって比
較電位V CR2 は上昇し、これを受けてｎチャネルＭＯＳ
トランジスタ185ic の抵抗値R8およびｎチャネルプルダ
ウン出力トランジスタ184a,184b,184c,184d のインピー
ダンスは小さくなる。
【０２２０】また、ｎチャネルＭＯＳトランジスタ185i
c の抵抗値R8が抵抗素子185ib の抵抗値R7よりも小さい
とき、つまりゲート電位となる比較電位V CR2 が最適値
よりも高くてｎチャネルプルダウン出力トランジスタ18
4a,184b,184c,184d のインピーダンスが伝送線200 のイ
ンピーダンスよりも小さいとき、制御分圧V DV4 は分圧
V DV3 よりも低くなる。すると、差動増幅回路185kf は
出力信号φ2 をＨレベルとし、このφ2 を受けるｐチャ
ネルＭＯＳトランジスタ185kg は非導通状態となって比
較電位V CR2 は低下し、これを受けてｎチャネルＭＯＳ
トランジスタ185ic の抵抗値R8およびｎチャネルプルダ
ウン出力トランジスタ184a,184b,184c,184d のインピー
ダンスは大きくなる。このように動作することでｎチャ
ネルＭＯＳトランジスタ185ic の抵抗値R8と抵抗素子18
5ib の抵抗値R7が等しくされるとともに、ｎチャネルプ
ルダウン出力トランジスタ184a,184b,184c,184d のイン
ピーダンスは各出力ノード183a,183b,183c,183d に接続
された伝送線200 のインピーダンスに等しくなる。
【０２２１】この図２６および図２７に示された出力バ
ッファ180 においては、チップセレクト信号CSが非選択
のＬレベルのとき、差動増幅回路186kf および185kf は
非活性化され、差動増幅動作をしない。そして、チップ
セレクト信号CSが選択のＨレベルのとき、プルアップ制
御回路186 は上記したようにｐチャネルプルアップ出力
トランジスタ182a,182b,182c,182d と各出力ノード183
a,183b,183c,183d に接続された伝送線200 のインピー
ダンスが等しくなるように制御された比較電位VCR1 を
ノード186jに供給し、プルダウン制御回路185 も上記し
たようにｎチャネルプルダウン出力トランジスタ184a,1
84b,184c,184d のインピーダンスと各出力ノード183a,1
83b,183c,183d に接続された伝送線200 のインピーダン
スが等しくなるように制御された比較電位V CR2 をノー
ド185jに供給する。
【０２２２】このとき、アウトプットイネーブル信号OE
が活性のＨレベルで、リードデータRD0 がＨレベル（/R
D0がＬレベル）であると、AND ゲート回路180aa の出力
信号はＨレベルとなってこれを受けるトランスファゲー
ト180ab が導通状態、電源トランジスタ180cが非導通状
態となりｐチャネルプルアップ出力トランジスタ182aは
インピーダンスが出力ノード183aに接続される伝送線20
0 のインピーダンスに等しくなるように制御されたV
CR1 を受けて導通状態となり、NANDゲート回路180ba の
出力信号もＨレベルとなってこれを受けるトランスファ
ゲート180bb が非導通状態、接地トランジスタ180dが導
通状態となりｎチャネルプルダウン出力トランジスタ18
4aが非導通状態となる。従って出力ノード183aから出力
されるデータD0はＨレベルとなる。
【０２２３】またチップセレクト信号CSがＨレベルのと
きにアウトプットイネーブル信号OEが活性のＨレベル
で、リードデータRDがＬレベル（/RD がＨレベル）であ
ると、AND ゲート回路180aa の出力信号はＬレベルとな
ってこれを受けるトランスファゲート180ab が非導通状
態、電源トランジスタ180cが導通状態となりｐチャネル
プルアップ出力トランジスタ182aは非導通状態となり、
NANDゲート回路180ba の出力信号もＬレベルとなってこ
れを受けるトランスファゲート180bb が導通状態、接地
トランジスタ180dが非導通状態となりｎチャネルプルダ
ウン出力トランジスタ184aはインピーダンスが出力ノー
ド183aに接続される伝送線200 のインピーダンスに等し
くなるように制御されたV CR2 を受けて導通状態とな
る。従って出力ノード183aから出力されるデータD0はＬ
レベルとなる。
【０２２４】さらに、アウトプットイネーブル信号OEが
非活性のＬレベルのときは、リードデータRDおよびチッ
プセレクト信号CSのレベルによらずAND ゲート回路180a
a の出力信号はＬレベルとなってこれを受けるトランス
ファゲート180ab が非導通状態、電源トランジスタ180c
が導通状態となりｐチャネルプルアップ出力トランジス
タ182aは非導通状態となり、NANDゲート回路180ba の出
力信号はＨレベルとなってこれを受けるトランスファゲ
ート180bb が非導通状態、接地トランジスタ180dが導通
状態となりｎチャネルプルダウン出力トランジスタ184a
も非導通状態となる。従ってノード183aから出力される
データD0はハイインピーダンス状態となる。そして、デ
ータD1,D2,D3についてもデータD0と同様にチップセレク
ト信号CSが選択のＨレベルのときに、アウトプットイネ
ーブル信号OEがＨレベルかつ対応するリードデータRDi
がＨレベルであればＨレベルとなり、アウトプットイネ
ーブル信号OEがＨレベルかつ対応するリードデータRDi
がＬレベルであればＬレベルとなり、アウトプットイネ
ーブル信号OEがＬレベルであれば対応するリードデータ
RDi のレベルによらずハイインピーダンス状態となる。
【０２２５】以上のようにこの実施例２２のSRAM100 に
おいては、ｎチャネルプルダウン出力トランジスタ184
a,184b,184c,184d のインピーダンスをｎチャネルプル
ダウン出力トランジスタ184a,184b,184c,184d のゲート
電位を制御することで伝送線200 のインピーダンスに等
しくしているので、伝送線200 のインピーダンスに等し
くなるようにチャネル長およびチャネル幅を調整する必
要がなく、単にｎチャネルプルダウン出力トランジスタ
184a,184b,184c,184d のチャネル長をｎチャネルＭＯＳ
トランジスタ185ic のチャネル長に等しくしておくだけ
で容易にｎチャネルプルダウン出力トランジスタ184a,1
84b,184c,184d のインピーダンスを伝送線200 のインピ
ーダンスに整合させることができる。
【０２２６】また、ｐチャネルプルアップ出力トランジ
スタ182 のインピーダンスをｐチャネルプルアップ出力
トランジスタ182a,182b,182c,182d のゲート電位を制御
することで伝送線200 のインピーダンスに等しくしてい
るので、伝送線200 のインピーダンスに等しくなるよう
にチャネル長およびチャネル幅を調整する必要がなく、
単にｐチャネルプルアップ出力トランジスタ182a,182b,
182c,182d のチャネル長をｐチャネルＭＯＳトランジス
タ186ib のチャネル長に等しくしておくだけで容易にｐ
チャネルプルアップ出力トランジスタ182a,182b,182c,1
82d のインピーダンスを伝送線200 のインピーダンスに
整合させることができる。
【０２２７】また、伝達回路180b,180f,180j,180p を設
けたことにより、プルダウン制御回路185 がチップセレ
クト信号CSがＨレベルの間中はずっとノード185jにｎチ
ャネルプルダウン出力トランジスタ184a,184b,184c,184
d のインピーダンスが出力ノード183a,183b,183c,183d
にそれぞれ接続される伝送線200 のインピーダンスに等
しくなるように制御されたV CR2 を出力し続けるので、
アウトプットイネーブル信号OEおよびリードデータ/RD
i がＨレベルになってトランスファゲート180bb,180fb,
180jb,180pb が導通状態になればすぐにｎチャネルプル
ダウン出力トランジスタ184a,184b,184c,184d のゲート
電位が制御されたV CR2 となるので高速アクセスが可能
となる。
【０２２８】また、伝達回路180a,180e,180i,180n を設
けたことにより、プルアップ制御回路186 がチップセレ
クト信号CSがＨレベルの間中はずっとノード186jにｐチ
ャネルプルアップ出力トランジスタ182a,182b,182c,182
d のインピーダンスが出力ノード183a,183b,183c,183d
にそれぞれ接続される伝送線200 のインピーダンスに等
しくなるように制御されたV CR1 を出力し続けるので、
アウトプットイネーブル信号OEおよびリードデータRDi
がＨレベルになってトランスファゲート180ab,180eb,18
0ib,180nb が導通状態になればすぐにｐチャネルプルア
ップ出力トランジスタ182a,182b,182c,182d のゲート電
位が制御されたV CR1 となるので高速アクセスが可能と
なる。
【０２２９】また、各ｎチャネルプルダウン出力トラン
ジスタ184a,184b,184c,184d に対応して伝達回路180b,1
80f,180j,180p を設け、複数のｎチャネルプルダウン出
力トランジスタ184a,184b,184c,184d が１つのプルダウ
ン制御回路185 を共有するようにしたので、プルダウン
制御回路185 のレイアウト面積の増大を抑制できる。
【０２３０】さらに、各ｐチャネルプルアップ出力トラ
ンジスタ182a,182b,182c,182d に対応して伝達回路180
a,180e,180i,180n を設け、複数のｐチャネルプルアッ
プ出力トランジスタ182a,182b,182c,182d が１つのプル
アップ制御回路186 を共有するようにしたので、プルア
ップ制御回路186 のレイアウト面積の増大を抑制でき
る。
【０２３１】なお、この実施例２２では差動増幅回路18
6kf を図２７に示される構成としたが、図２５に示され
た実施例２１における差動増幅回路186kf のｐチャネル
ＭＯＳトランジスタ186ka が受けるリードデータ/RD を
チップセレクト信号CSに代えた差動増幅回路186kf を用
いてもよく、また図２８に示されたようにｐチャネルＭ
ＯＳトランジスタ186kj および186kk に代えて抵抗186k
faおよび186kfbが設けられた差動増幅回路186kf を用い
てもよい。
【０２３２】さらに、図２９に示されるようにゲートに
制御分圧V DV2 を受けるｎチャネルＭＯＳトランジスタ
186kfcと、ゲートに分圧V DV1 を受けるｎチャネルＭＯ
Ｓトランジスタ186kfdと、ｎチャネルＭＯＳトランジス
タ186kfeと、ゲートがｎチャネルＭＯＳトランジスタ18
6kfeのゲートに接続され、このｎチャネルＭＯＳトラン
ジスタ186kfeとともにｎチャネルカレントミラー回路を
構成するｎチャネルＭＯＳトランジスタ186kffとを有す
る差動増幅回路186kf を用いてもよく、図３０に示され
るように図２９に示された差動増幅回路186kf のｎチャ
ネルカレントミラー回路を構成していたｎチャネルＭＯ
Ｓトランジスタ186kfeおよび186kffをｎチャネルクロス
カップル回路を構成するｎチャネルＭＯＳトランジスタ
186kfgおよび186kfhで置き換えた差動増幅回路186kf を
用いてもよい。
【０２３３】また、この実施例２２では出力回路186ki
を図２７に示される構成としたが、図３１に示されるよ
うにｎチャネルＭＯＳトランジスタ186kg と電源電位ノ
ード100aとの間に接続され、ゲートにチップセレクト信
号CSの反転信号/CS を受けるｐチャネルＭＯＳトランジ
スタ186kiaをさらに有する出力回路186ki を用いてもよ
く、図３２に示されるようにｎチャネルＭＯＳトランジ
スタ186kh と接地電位ノード100bとの間に接続され、ゲ
ートにチップセレクト信号CSを受けるｎチャネルＭＯＳ
トランジスタ186kibをさらに有する出力回路186ki を用
いてもよい。
【０２３４】実施例２３．以下にこの発明の実施例２３
であるSRAMについて、図３３および図３４に基づいて説
明する。この実施例２３が実施例２２と異なる点は、出
力バッファ180 におけるプルダウン制御回路185 および
プルアップ制御回路186 の構成である。以下、実施例２
２と同じものには同一符号を付けて説明を省略し、異な
る点について説明する。
【０２３５】図３３はこの実施例２３における出力バッ
ファ180 のプルダウン制御回路185の回路図を示してお
り、図３３において図２７に示された実施例２２の出力
バッファ180 におけるプルダウン制御回路185 と異なる
点は、この実施例２３では比較回路185kがさらに保持信
号HDを受けてこの保持信号HDがＨレベルからＬレベルに
変化したときにノード185kj の電位をサンプリングする
ことでノード185jの比較電位V CR2 を保持する電位保持
回路185kk を有している点、およびチップセレクト信号
CSおよび保持信号HDを受けてこのどちらか一方がＬレベ
ルであるとＬレベルとなる出力信号を差動増幅回路185k
f におけるｎチャネルＭＯＳトランジスタ185ke のゲー
トに与え、チップセレクト信号CSおよび保持信号HDのど
ちらか一方がＬレベルのときに差動増幅回路185kf を非
活性化させるAND ゲート回路185qが新たに設けられてい
る点である。
【０２３６】電位保持回路185kk は、ゲートに保持信号
HDを受けるｎチャネルＭＯＳトランジスタ185kka、ノー
ド185kj と接地電位ノード100bとの間に接続されるキャ
パシタ185kkb、およびｐチャネルＭＯＳトランジスタ18
5kkcとゲートがｐチャネルＭＯＳトランジスタ185kkcの
ゲートに接続され、このｐチャネルＭＯＳトランジスタ
185kkcとでｐチャネルカレントミラー回路を構成するｐ
チャネルＭＯＳトランジスタ185kkdとゲートがノード18
5kj に接続されるｎチャネルＭＯＳトランジスタ185kke
とゲートがノード185jに接続されるｎチャネルＭＯＳト
ランジスタ185kkfとゲートにアウトプットイネーブル信
号OEを受けるｎチャネルＭＯＳトランジスタ185kkgとキ
ャパシタ185kkhとから構成される差動増幅回路185kkiを
有している。
【０２３７】このプルダウン制御回路185 においては、
チップセレクト信号CSがＬレベルのとき、実施例２２と
同様に差動増幅回路185kf は非活性化され、チップセレ
クト信号CS、保持信号HDおよびアウトプットイネーブル
信号OEがＨレベルのとき、電位保持回路185kk における
差動増幅回路185kkiはノード185jの比較電位V CR2 がノ
ード185kj の電位に等しくなるように動作するので、実
施例２２におけるプルダウン制御回路185 と同様に比較
電位V CR2 が制御される。また、チップセレクト信号CS
およびアウトプットイネーブル信号OEがＨレベルで保持
信号HDがＬレベルにされると、ノード185kj の電位がキ
ャパシタ185kkbに記憶され、差動増幅回路185kkiにより
比較電位V CR2 が記憶されたノード185kj の電位に等し
くされ、差動増幅回路185kf は非活性化される。このと
き消費電力が小さくなるように差動増幅回路185kkiを構
成するトランジスタのサイズ（チャネル幅とチャネル長
の比）は差動増幅回路185kf を構成するトランジスタの
サイズ（チャネル幅とチャネル長の比）に比べて小さく
されている。
【０２３８】図３４はこの実施例２３における出力バッ
ファ180 のプルアップ制御回路186の回路図を示してお
り、図３４において図２７に示された実施例２２の出力
バッファ180 におけるプルアップ制御回路186 と異なる
点は、この実施例２３では比較回路186kがさらに保持信
号HDを受けてこの保持信号HDがＨレベルからＬレベルに
変化したときにノード186kj の電位をサンプリングする
ことでノード186jの比較電位V CR1 を保持する電位保持
回路186kk を有している点、およびチップセレクト信号
CSおよび保持信号HDを受けてこのどちらか一方がＬレベ
ルであるとＬレベルとなる出力信号を差動増幅回路186k
f におけるｎチャネルＭＯＳトランジスタ186ke のゲー
トに与え、チップセレクト信号CSおよび保持信号HDのど
ちらか一方がＬレベルのときに差動増幅回路186kf を非
活性化させるAND ゲート回路186qが新たに設けられてい
る点である。
【０２３９】電位保持回路186kk は、ゲートに保持信号
HDを受けるｎチャネルＭＯＳトランジスタ186kka、ノー
ド186kj と接地電位ノード100bとの間に接続されるキャ
パシタ186kkb、およびｐチャネルＭＯＳトランジスタ18
6kkcとゲートがｐチャネルＭＯＳトランジスタ186kkcの
ゲートに接続され、このｐチャネルＭＯＳトランジスタ
186kkcとでｐチャネルカレントミラー回路を構成するｐ
チャネルＭＯＳトランジスタ186kkdとゲートがノード18
6kj に接続されるｎチャネルＭＯＳトランジスタ186kke
とゲートがノード186jに接続されるｎチャネルＭＯＳト
ランジスタ186kkfとゲートにアウトプットイネーブル信
号OEを受けるｎチャネルＭＯＳトランジスタ186kkgとキ
ャパシタ186kkhとから構成される差動増幅回路186kkiを
有している。
【０２４０】このプルアップ制御回路186 においては、
チップセレクト信号CSがＬレベルのとき、実施例２２と
同様に差動増幅回路186kf は非活性化され、チップセレ
クト信号CS、保持信号HDおよびアウトプットイネーブル
信号OEがＨレベルのとき、電位保持回路186kk における
差動増幅回路186kkiはノード186jの比較電位V CR1 がノ
ード186kj の電位に等しくなるように動作するので、実
施例２２におけるプルアップ制御回路186 と同様に比較
電位V CR1 が制御される。また、チップセレクト信号CS
およびアウトプットイネーブル信号OEがＨレベルで保持
信号HDがＬレベルにされると、ノード186kj の電位がキ
ャパシタ186kkbに記憶され、差動増幅回路186kkiにより
比較電位V CR1 が記憶されたノード186kj の電位に等し
くされ、差動増幅回路186kf は非活性化される。このと
き消費電力が小さくなるように差動増幅回路186kkiを構
成するトランジスタのサイズ（チャネル幅とチャネル長
の比）は差動増幅回路186kf を構成するトランジスタの
サイズ（チャネル幅とチャネル長の比）に比べて小さく
されている。
【０２４１】この実施例２３でも電位保持動作が新たに
加わった点を除いては実施例２２とほぼ同様に動作し、
同様の効果を奏する。さらに、プルダウン制御回路185
に電位保持回路185kk を設けてノード185jの比較電位V
CR2 が最適値になった時点で保持信号HDをＨレベルから
Ｌレベルに変化させ、このノード185jの比較電位V CR 2
を消費電力の小さい保持回路185kk により保持し、消費
電力の大きい差動増幅回路185kf を非活性化することで
出力バッファ180 の消費電力を低減できる。
【０２４２】また、プルアップ制御回路186 に電位保持
回路186kk を設けてノード186jの比較電位V CR1 が最適
値になった時点で保持信号HDをＨレベルからＬレベルに
変化させ、このノード186jの比較電位V CR1 を消費電力
の小さい保持回路186kk により保持し、消費電力の大き
い差動増幅回路186kf を非活性化することで出力バッフ
ァ180 の消費電力を低減できる。
【０２４３】実施例２４．以下にこの発明の実施例２４
であるSRAMについて、図３５に基づいて説明する。この
実施例２４が実施例２３と異なる点は、SRAM100 が新た
に内部電位供給回路101 を備えている点、および出力バ
ッファ180 のプルダウン制御回路185 およびプルアップ
制御回路186 における分圧回路185h,186h および制御分
圧回路185i,186i が電源電位V CCに代えて内部電位供給
回路101 からの内部電位intVを受けている点である。以
下、実施例２３と同じものには同一符号を付けて説明を
省略し、異なる点について説明する。
【０２４４】図３５はこの実施例２４における内部電位
供給回路101 および出力バッファ180 の回路図を示して
おり、この図３５に示された内部電位供給回路101 は出
力ノード183 の電位D を受け、この電位D の最高値を保
持してこの保持した電位に等しい内部電位intVを内部電
位ノード100cに供給する。つまり、出力ノード183 に接
続される伝送線200 が電源電位V CC振幅の時はV CCを供
給し、電源電位V CCよりも大きい振幅のときは電源電位
V CCよりも高い電位を供給する。そして、この内部電位
供給回路101 は出力ノード183 の電位D を受け、この電
位D の最高値を保持する保持回路101aと、保持回路101a
に保持された保持電位および内部ノード100cの内部電位
intVを受け、この内部電位intVが保持電位よりも低いと
Ｈレベルとなり、高いとＬレベルとなる出力信号を出力
する差動増幅回路101ba を有する比較回路101bと、比較
回路101bからの出力信号を受け、この出力信号がＨレベ
ルであると内部電位ノード100cに電荷を供給し、Ｌレベ
ルであると電荷の供給を中止する、内部電位ノード100c
の電位を電源電位V CCよりも高い電位を供給可能なブー
スト回路101cとを有する。
【０２４５】また、図３５に示されたプルダウン制御回
路185 およびプルアップ制御回路186 において、図３３
および図３４に示された実施例２３におけるプルダウン
制御回路185 およびプルアップ制御回路186 と異なる点
は、分圧回路185hにおける抵抗素子185hb が電源電位ノ
ード100aに代えて内部電位ノード100cとノード185haと
の間に接続されている点、制御分圧回路185iにおける抵
抗素子185ib が電源電位ノード100aに代えて内部電位ノ
ード100cとノード185ia との間に接続されている点、分
圧回路186hにおける抵抗素子186hb が電源電位ノード10
0aに代えて内部電位ノード100cとノード186ha との間に
接続されている点、および制御分圧回路186iにおけるｐ
チャネルＭＯＳトランジスタ186ib が電源電位ノード10
0aに代えて内部電位ノード100cとノード186ia との間に
接続されている点である。
【０２４６】この図３５に示された回路においては、出
力ノード183 に接続される伝送線200 の振幅が電源電位
V CCのとき、内部電位供給回路101 は電源電位V CCの内
部電位intVを供給するので実施例２３と同様の動作をし
同様の効果を奏する。また、伝送線200 の振幅が電源電
位V CCよりも大きいV H のとき、内部電位供給回路101
は電源電位よりも高い電位V H を保持し、これに等しい
内部電位intVを出力する。すると分圧回路185iにおける
ｎチャネルＭＯＳトランジスタ185ic の抵抗値が大きく
なり制御分圧V DV4 は分圧V DV3 よりも高くなり、これ
を受けて比較回路185kは比較電位V CR2 を上昇させ、こ
の比較電位V CR2 をゲートに受けるｎチャネルプルダウ
ン出力トランジスタ184 のインピーダンスが小さくな
る。このようにして、ＬレベルのデータD を出力する
際、電源電位V CCよりも高い電位に充電された伝送線20
0 からｎチャネルプルダウン出力トランジスタ184 によ
り電荷を引き抜き始めるときのｎチャネルプルダウン出
力トランジスタ184 の出力インピーダンスと伝送線200
のインピーダンスが整合する。
【０２４７】
【発明の効果】請求項１に係る発明においては、出力イ
ンピーダンスが整合し、かつ、低消費電力の出力バッフ
ァを備えた半導体装置が得られるという効果がある。
【０２４８】請求項２に係る発明においても、出力イン
ピーダンスが整合し、かつ、低消費電力の出力バッファ
を備えた半導体装置が得られるという効果がある。
【０２４９】請求項３に係る発明においても、出力イン
ピーダンスが整合し、かつ、低消費電力の出力バッファ
を備えた半導体装置が得られるという効果がある。
【０２５０】請求項４に係る発明においては、入力信号
の切り替わり時に出力インピーダンスが整合し、かつ、
低消費電力の出力バッファを備えた半導体装置が得られ
るという効果がある。
【０２５１】請求項５に係る発明においては、入力信号
の切り替わり時に出力インピーダンスが整合し、かつ、
低消費電力の出力バッファを備えた半導体装置が得られ
るという効果がある。
【０２５２】請求項６に係る発明においては、入力信号
の切り替わり時に出力インピーダンスが整合し、かつ、
低消費電力の出力バッファを備えた半導体装置が得られ
るという効果がある。
【０２５３】請求項７に係る発明においては、入力信号
の切り替わり時に出力インピーダンスが整合し、かつ、
低消費電力の出力バッファを備えた半導体装置が得られ
るという効果がある。
【０２５４】請求項８に係る発明においては、出力ノー
ドの電位が電源電位よりも高い場合でも、出力インピー
ダンスが整合する出力バッファを備えた半導体装置が得
られるという効果がある。
【０２５５】請求項９に係る発明においては、出力ノー
ドの電位が電源電位よりも高い場合でも、出力インピー
ダンスが整合する出力バッファを備えた半導体装置が得
られるという効果がある。
【０２５６】請求項１０に係る発明においては、容易に
出力インピーダンスを設定することができる出力バッフ
ァを備えた半導体装置を得ることができるという効果が
ある。
【０２５７】請求項１１に係る発明においては、請求項
１０に係る発明の効果に加え、出力インピーダンスを素
早く設定値にすることができる出力バッファを備えた半
導体装置を得ることができるという効果がある。
【０２５８】請求項１２に係る発明においては、請求項
１１に係る発明の効果に加え、出力バッファのレイアウ
ト面積の増大が抑制された半導体装置を得ることができ
るという効果がある。
【０２５９】請求項１３に係る発明においては、容易に
出力インピーダンスを設定することができる出力バッフ
ァを備えた半導体装置を得ることができるという効果が
ある。
【０２６０】請求項１４に係る発明においては、請求項
１３に係る発明の効果に加え、出力インピーダンスを素
早く設定値にすることができる出力バッファを備えた半
導体装置を得ることができるという効果がある。
【０２６１】請求項１５に係る発明においては、請求項
１４に係る発明の効果に加え、出力バッファのレイアウ
ト面積の増大が抑制された半導体装置を得ることができ
るという効果がある。
【０２６２】請求項１６に係る発明においては、請求項
１０から請求項１５のいずれかに係る発明の効果に加
え、低消費電力の半導体装置を得ることができるという
効果がある。
【０２６３】請求項１７に係る発明においては、請求項
１０から請求項１６のいずれかに係る発明の効果に加
え、出力ノードの電位が電源電位よりも高い場合でも、
出力インピーダンスが整合する出力バッファを備えた半
導体装置が得られるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施例１のSRAMのブロック図であ
る。
【図２】 この発明の実施例１における出力バッファの
回路図である。
【図３】 この発明の実施例１のSRAMの動作を示すタイ
ミング図である。
【図４】 この発明の実施例１における出力バッファの
等価回路図である。
【図５】 この発明の実施例１における出力バッファの
ｎチャネルプルダウントランジスタのインピーダンス特
性を示すグラフである。
【図６】 この発明の実施例２における出力バッファの
回路図である。
【図７】 この発明の実施例３における出力バッファの
回路図である。
【図８】 この発明の実施例４における出力バッファの
回路図である。
【図９】 この発明の実施例５における出力バッファの
回路図である。
【図１０】 この発明の実施例６における出力バッファ
の回路図である。
【図１１】 この発明の実施例７における出力バッファ
の回路図である。
【図１２】 この発明の実施例８における出力バッファ
の回路図である。
【図１３】 この発明の実施例９における出力バッファ
の回路図である。
【図１４】 この発明の実施例１０における出力バッフ
ァの回路図である。
【図１５】 この発明の実施例１１における出力バッフ
ァの回路図である。
【図１６】 この発明の実施例１２における出力バッフ
ァの回路図である。
【図１７】 この発明の実施例１３における出力バッフ
ァの回路図である。
【図１８】 この発明の実施例１４における出力バッフ
ァの回路図である。
【図１９】 この発明の実施例１５における出力バッフ
ァの回路図である。
【図２０】 この発明の実施例１６における出力バッフ
ァの回路図である。
【図２１】 この発明の実施例１７における出力バッフ
ァの回路図である。
【図２２】 この発明の実施例１８における出力バッフ
ァの回路図である。
【図２３】 この発明の実施例１９における出力バッフ
ァの回路図である。
【図２４】 この発明の実施例２０における出力バッフ
ァの回路図である。
【図２５】 この発明の実施例２１における出力バッフ
ァの回路図である。
【図２６】 この発明の実施例２２における出力バッフ
ァの回路図である。
【図２７】 この発明の実施例２２における出力バッフ
ァのプルアップ制御回路およびプルダウン制御回路の回
路図である。
【図２８】 この発明の実施例２２における出力バッフ
ァの差動増幅回路の他の例を示す回路図である。
【図２９】 この発明の実施例２２における出力バッフ
ァの差動増幅回路の他の例を示す回路図である。
【図３０】 この発明の実施例２２における出力バッフ
ァの差動増幅回路の他の例を示す回路図である。
【図３１】 この発明の実施例２２における出力バッフ
ァの出力回路の他の例を示す回路図である。
【図３２】 この発明の実施例２２における出力バッフ
ァの出力回路の他の例を示す回路図である。
【図３３】 この発明の実施例２３における出力バッフ
ァのプルダウン制御回路を示す回路図である。
【図３４】 この発明の実施例２３における出力バッフ
ァのプルアップ制御回路を示す回路図である。
【図３５】 この発明の実施例２４における出力バッフ
ァおよび内部電位供給回路を示す回路図である。
【図３６】 従来のドライバ回路（出力バッファ）を示
す回路図である。
【図３７】 従来のドライバ回路（出力バッファ）を示
す回路図である。
【図３８】 従来のドライバ回路のインピーダンス特性
を示すグラフである。
【符号の説明】 100 SRAM 100a 電源電位ノード、 100b 接地電位ノード、 10
0c 内部電位ノード 101 内部電位供給回路 180 出力バッファ 180ab,180nb トランスファゲート、 180d,180r 接地ト
ランジスタ 180bb,180pb トランスファゲート、 180c,180q 接地ト
ランジスタ 181ea ｐチャネルＭＯＳトランジスタ 181ec ｎチャネルＭＯＳトランジスタ 181ee ｐチャネルＭＯＳトランジスタ、 181ef ノード 181eg ｎチャネルＭＯＳトランジスタ 181fa ｐチャネルＭＯＳトランジスタ 181fc ｎチャネルＭＯＳトランジスタ 181fe ｎチャネルＭＯＳトランジスタ、 181ff ノード 181fg ｐチャネルＭＯＳトランジスタ 182,182a,182b,182c,182d ｐチャネルプルアップ出力
トランジスタ 183,183a,183b,183c,183d 出力ノード 184,184a,184b,184c,184d ｎチャネルプルダウン出力
トランジスタ 185a プルダウンゲート制御トランジスタ、 185b ゲ
ート放電トランジスタ 185f ｎチャネルＭＯＳトランジスタ 185g ｎチャネルＭＯＳトランジスタ 185h 分圧回路、 185ha ノード、 185hb 抵抗素子、
185hc 抵抗素子 185i 制御用分圧回路、 185ia ノード、 185ib 抵抗
素子 185ic ｎチャネルＭＯＳトランジスタ 185j ノード、 185k 比較回路、 185kk 電位保持回
路 185m 接地トランジスタ 186a プルアップゲート制御トランジスタ、 186b ゲ
ート充電トランジスタ 186f ｐチャネルＭＯＳトランジスタ 186g ｐチャネルＭＯＳトランジスタ 186h 分圧回路、 186ha ノード、 186hb 抵抗素子、
186hc 抵抗素子 186i 制御用分圧回路、 186ia ノード 186ib ｐチャネルＭＯＳトランジスタ、 186ic 抵抗素
子 186j ノード、 186k 比較回路、 186kk 電位保持回
路 186m 電源トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−311020（ＪＰ，Ａ) 特開 平５−136682（ＪＰ，Ａ) 特開 平５−37345（ＪＰ，Ａ) 特開 平２−246624（ＪＰ，Ａ) 特開 平２−100516（ＪＰ，Ａ) 特開 昭62−109426（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175 H03K 17/687 H03K 19/0948

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源電位ノードと出力ノードとの間に接
    続され、２値レベルを有する入力信号が一方のレベルの
    ときに導通状態となるプルアップ出力トランジスタと、
    上記出力ノードと接地電位ノードとの間に接続されるｎ
    チャネルプルダウン出力トランジスタと、上記出力ノー
    ドと上記ｎチャネルプルダウン出力トランジスタのゲー
    トとの間に接続され、上記入力信号が他方のレベルのと
    きに導通状態となるプルダウンゲート制御トランジスタ
    と、上記ｎチャネルプルダウン出力トランジスタのゲー
    トと上記接地電位ノードとの間に接続され、上記入力信
    号が他方のレベルのときに非導通状態となるゲート放電
    トランジスタとを有する出力バッファを備える半導体装
    置。
  2. 【請求項２】 出力ノードと接地電位ノードとの間に接
    続され、２値レベルを有する入力信号が一方のレベルの
    ときに導通状態となるプルダウン出力トランジスタと、
    電源電位ノードと上記出力ノードとの間に接続されるｐ
    チャネルプルアップ出力トランジスタと、上記出力ノー
    ドと上記ｐチャネルプルアップ出力トランジスタのゲー
    トとの間に接続され、上記入力信号が他方のレベルのと
    きに導通状態となるプルアップゲート制御トランジスタ
    と、上記ｐチャネルプルアップ出力トランジスタのゲー
    トと上記電源電位ノードとの間に接続され、上記入力信
    号が他方のレベルのときに非導通状態となるゲート充電
    トランジスタとを有する出力バッファを備える半導体装
    置。
  3. 【請求項３】 電源電位ノードと上記出力ノードとの間
    に接続されるｐチャネルプルアップ出力トランジスタ
    と、上記出力ノードと上記ｐチャネルプルアップ出力ト
    ランジスタのゲートとの間に接続され、２値レベルを有
    する入力信号が一方のレベルのときに導通状態となるプ
    ルアップゲート制御トランジスタと、上記ｐチャネルプ
    ルアップ出力トランジスタのゲートと上記電源電位ノー
    ドとの間に接続され、上記入力信号が一方のレベルのと
    きに非導通状態となるゲート充電トランジスタと、上記
    出力ノードと接地電位ノードとの間に接続されるｎチャ
    ネルプルダウン出力トランジスタと、上記出力ノードと
    上記ｎチャネルプルダウン出力トランジスタのゲートと
    の間に接続され、上記入力信号が他方のレベルのときに
    導通状態となるプルダウンゲート制御トランジスタと、
    上記ｎチャネルプルダウン出力トランジスタのゲートと
    上記接地電位ノードとの間に接続され、上記入力信号が
    他方のレベルのときに非導通状態となるゲート放電トラ
    ンジスタを有する出力バッファを備える半導体装置。
  4. 【請求項４】 電源電位ノードと出力ノードとの間に接
    続され、入力信号がＨレベルであると導通状態となるプ
    ルアップ出力トランジスタと、上記出力ノードと接地電
    位ノードとの間に接続されるｎチャネルプルダウン出力
    トランジスタと、上記電源電位ノードと上記ｎチャネル
    プルダウン出力トランジスタのゲートとの間に接続さ
    れ、ゲートに上記入力信号を受ける第１のｐチャネルＭ
    ＯＳトランジスタと、上記ｎチャネルプルダウン出力ト
    ランジスタのゲートと上記接地電位ノードとの間に接続
    され、ゲートに上記入力信号を受ける第１のｎチャネル
    ＭＯＳトランジスタと、上記電源電位ノードと上記ｎチ
    ャネルプルダウン出力トランジスタのゲートとの間に接
    続され、ゲートが上記出力ノードに接続される第２のｎ
    チャネルＭＯＳトランジスタとを有する出力バッファを
    備える半導体装置。
  5. 【請求項５】 電源電位ノードと出力ノードとの間に接
    続されるｐチャネルプルアップ出力トランジスタと、上
    記出力ノードと接地電位ノードとの間に接続され、入力
    信号がＬレベルであると導通状態となるプルダウン出力
    トランジスタと、電源電位ノードと上記ｐチャネルプル
    アップ出力トランジスタのゲートとの間に接続され、ゲ
    ートに上記入力信号を受ける第１のｐチャネルＭＯＳト
    ランジスタと、上記ｐチャネルプルアップ出力トランジ
    スタのゲートと接地電位ノードとの間に接続され、ゲー
    トに上記入力信号を受ける第１のｎチャネルＭＯＳトラ
    ンジスタと、上記ｐチャネルプルアップ出力トランジス
    タのゲートと接地電位ノードとの間に接続され、ゲート
    が上記出力ノードに接続される第２のｐチャネルＭＯＳ
    トランジスタとを有する出力バッファを備える半導体装
    置。
  6. 【請求項６】 電源電位ノードと出力ノードとの間に接
    続され、入力信号がＨレベルであると導通状態となるプ
    ルアップ出力トランジスタと、上記出力ノードと接地電
    位ノードとの間に接続されるｎチャネルプルダウン出力
    トランジスタと、上記電源電位ノードと第１のノードと
    の間に接続され、ゲートに上記入力信号を受ける第１の
    ｐチャネルＭＯＳトランジスタと、上記第１のノードと
    上記接地電位ノードとの間に接続され、ゲートに上記入
    力信号を受ける第１のｎチャネルＭＯＳトランジスタ
    と、上記第１のノードと上記ｎチャネルプルダウン出力
    トランジスタのゲートとの間に接続され、ゲートが上記
    出力ノードに接続される第２のｎチャネルＭＯＳトラン
    ジスタとを有する出力バッファを備える半導体装置。
  7. 【請求項７】 電源電位ノードと出力ノードとの間に接
    続されるｐチャネルプルアップ出力トランジスタと、上
    記出力ノードと接地電位ノードとの間に接続され、入力
    信号がＬレベルであると導通状態となるプルダウン出力
    トランジスタと、電源電位ノードと第１のノードとの間
    に接続され、ゲートに上記入力信号を受ける第１のｐチ
    ャネルＭＯＳトランジスタと、上記第１のノードと接地
    電位ノードとの間に接続され、ゲートに上記入力信号を
    受ける第１のｎチャネルＭＯＳトランジスタと、上記第
    １のノードと上記ｐチャネルプルアップ出力トランジス
    タのゲートとの間に接続され、ゲートが上記出力ノード
    に接続される第２のｐチャネルＭＯＳトランジスタとを
    有する出力バッファを備える半導体装置。
  8. 【請求項８】 電源電位ノードと出力ノードとの間に接
    続され、２値レベルを有する入力信号が一方のレベルに
    なると導通状態となるｐチャネルプルアップ出力トラン
    ジスタと、上記出力ノードと接地電位ノードとの間に接
    続され、上記出力ノードの電位の低下に応じて低下する
    バックゲート電位を受け、上記入力信号が他方のレベル
    になると導通状態となるｎチャネルプルダウン出力トラ
    ンジスタとを有する出力バッファを備える半導体装置。
  9. 【請求項９】 電源電位ノードと出力ノードとの間に接
    続され、２値レベルを有する入力信号が一方のレベルで
    あると導通状態となるプルアップ出力トランジスタと、
    上記出力ノードと接地電位ノードとの間に接続されるｎ
    チャネルプルダウン出力トランジスタと、上記電源電位
    ノードと上記ｎチャネルプルダウン出力トランジスタの
    ゲートとの間に接続され、上記入力信号が他方のレベル
    であると導通状態となるゲート充電トランジスタと、上
    記ｎチャネルプルダウン出力トランジスタのゲートと接
    地電位ノードとの間に接続され、バックゲートが上記出
    力ノードに接続されるｐチャネルゲート放電トランジス
    タとを有する出力バッファを備える半導体装置。
  10. 【請求項１０】 第１の電位ノードと第１のノードとの
    間に接続される第１の抵抗素子および上記第１のノード
    と接地電位ノードとの間に接続される第２の抵抗素子を
    有する分圧回路と、上記第１の電位ノードと第２のノー
    ドとの間に接続される第３の抵抗素子および上記第２の
    ノードと上記接地電位ノードとの間に接続され、ゲート
    が第３のノードに接続されるｎチャネルＭＯＳトランジ
    スタを有する制御用分圧回路と、上記第１のノードの電
    位および上記第２のノードの電位を受け、上記第２のノ
    ードの電位が上記第１のノードの電位よりも高いと高く
    なり、低いと低くなる比較電位を上記第３のノードに出
    力する比較回路と、電源電位ノードと第１の出力ノード
    との間に接続され、２値レベルを有する第１の入力信号
    が一方のレベルのとき導通状態となる第１のプルアップ
    出力トランジスタと、上記第１の出力ノードと上記接地
    電位ノードとの間に接続され、ゲートが上記第３のノー
    ドに接続される第１のｎチャネルプルダウン出力トラン
    ジスタと、上記第１のｎチャネルプルダウン出力トラン
    ジスタのゲートと上記接地電位ノードとの間に接続さ
    れ、上記第１の入力信号が一方のレベルのとき導通状態
    となる第１の接地トランジスタとを有する出力バッファ
    を備える半導体装置。
  11. 【請求項１１】 出力バッファは、第３のノードと第１
    のｎチャネルプルダウン出力トランジスタのゲートとの
    間に接続され、第１の入力信号が他方のレベルであると
    導通状態となる第１のトランスファゲートをさらに有
    し、 上記出力バッファにおける上記第１のｎチャネルプルダ
    ウン出力トランジスタのゲートは上記第１のトランスフ
    ァゲートを介して上記第３のノードに接続される請求項
    １０記載の半導体装置。
  12. 【請求項１２】 出力バッファは、電源電位ノードと第
    ２の出力ノードとの間に接続され、２値レベルを有する
    第２の入力信号が一方のレベルのとき導通状態となる第
    ２のプルアップ出力トランジスタと、上記第２の出力ノ
    ードと接地電位ノードとの間に接続される第２のｎチャ
    ネルプルダウン出力トランジスタと、上記第２のｎチャ
    ネルプルダウン出力トランジスタのゲートと接地電位ノ
    ードとの間に接続され、上記第２の入力信号が一方のレ
    ベルのとき導通状態となる第２の接地トランジスタと、
    第３のノードと上記第２のｎチャネルプルダウン出力ト
    ランジスタのゲートとの間に接続され、上記第２の入力
    信号が他方のレベルであると導通状態となる第２のトラ
    ンスファゲートとをさらに有する請求項１１記載の半導
    体装置。
  13. 【請求項１３】 第１の電位ノードと第１のノードとの
    間に接続される第１の抵抗素子および上記第１のノード
    と接地電位ノードとの間に接続される第２の抵抗素子を
    有する分圧回路と、上記第１の電位ノードと第２のノー
    ドとの間に接続され、ゲートが第３のノードに接続され
    るｐチャネルＭＯＳトランジスタおよび上記第２のノー
    ドと上記接地電位ノードとの間に接続される第３の抵抗
    素子を有する制御用分圧回路と、上記第１のノードの電
    位および上記第２のノードの電位を受け、上記第２のノ
    ードの電位が上記第１のノードの電位より高いと高くな
    り、低いと低くなる比較電位を上記第３のノードに出力
    する比較回路と、電源電位ノードと第１の出力ノードと
    の間に接続され、ゲートが上記第３のノードに接続され
    る第１のｐチャネルプルアップ出力トランジスタと、上
    記第１の出力ノードと上記接地電位ノードとの間に接続
    され、第１の入力信号が一方のレベルのとき導通状態と
    なる第１のプルダウン出力トランジスタと、上記第１の
    ｐチャネルプルアップ出力トランジスタのゲートと上記
    電源電位ノードとの間に接続され、上記第１の入力信号
    が一方のレベルのとき導通状態となる第１の電源トラン
    ジスタとを有する出力バッファを備える半導体装置。
  14. 【請求項１４】 出力バッファは、第３のノードと第１
    のｐチャネルプルアップ出力トランジスタのゲートとの
    間に接続され、入力信号が他方のレベルであると導通状
    態となる第１のトランスファゲートをさらに有し、 上記出力バッファにおける上記第１のｐチャネルプルア
    ップ出力トランジスタのゲートは、上記第１のトランス
    ファゲートを介して上記第３のノードに接続される請求
    項１３記載の半導体装置。
  15. 【請求項１５】 出力バッファは、電源電位ノードと第
    ２の出力ノードとの間に接続される第２のｐチャネルプ
    ルアップ出力トランジスタと、上記第２の出力ノードと
    接地電位ノードとの間に接続され、２値レベルを有する
    第２の入力信号が一方のレベルのとき導通状態となる第
    ２のプルダウン出力トランジスタと、上記第２のｐチャ
    ネルプルアップ出力トランジスタのゲートと上記電源電
    位ノードとの間に接続され、上記第２の入力信号が一方
    のレベルのとき導通状態となる第２の電源トランジスタ
    と、第３のノードと上記第２のｐチャネルプルアップ出
    力トランジスタのゲートとの間に接続され、上記第２の
    入力信号が他方のレベルであると導通状態となる第２の
    トランスファゲートとをさらに有する請求項１４記載の
    半導体装置。
  16. 【請求項１６】 出力バッファにおける比較回路は、保
    持信号を受けてこの保持信号が一方のレベルから他方の
    レベルへ変化したときの第３のノードの電位を保持する
    電位保持回路をさらに有する請求項１０から請求項１５
    のいずれかに記載の半導体装置。
  17. 【請求項１７】 第１の出力ノードの電位を受け、電源
    電位よりも高く第１の出力ノードの電位に応じた第１の
    電位を第１の電位ノードに供給する内部電位供給回路を
    さらに備える請求項１０から請求項１６のいずれかに記
    載の半導体装置。
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