JP2504724B2 - Ｃｍｏｓ ｒｏｍデ−タ選択回路 - Google Patents
Ｃｍｏｓ ｒｏｍデ−タ選択回路Info
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- JP2504724B2 JP2504724B2 JP29179785A JP29179785A JP2504724B2 JP 2504724 B2 JP2504724 B2 JP 2504724B2 JP 29179785 A JP29179785 A JP 29179785A JP 29179785 A JP29179785 A JP 29179785A JP 2504724 B2 JP2504724 B2 JP 2504724B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
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- Read Only Memory (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 発明の属する技術分野 本発明は、CMOS集積回路ROMに関するものである。
従来の技術 従来のNMOS ROMにおいては、メモリマトリックスは、
一対のデータ記憶トランジスタを通して隣り合うビット
ラインに接続された一連の列ラインを備えている。動作
時、列ラインはグラウンド電位に落とされていると、デ
ータ記憶トランジスタを通して約５ボルトの電位のビッ
トラインからグラウンド電位の列ラインに向けてポテン
シャル経路ができあがる。列ラインとビットラインは交
互に設けてあるので、メモリマトリックスの外部の列デ
コードラインは１列ごとに３つのゲートを制御する。３
つのゲートとは即ち、問題になっている列ラインのプル
ダウントランジスタと隣り合う２本のビットラインを対
応するデータラインにつなぐ２つのパストランジスタの
ゲートである。NMOSを用いるということは、ビットライ
ンにVCC電圧の全てがかからないことを意味する。何故
なら、ビットラインとデータラインの間にあるパストラ
ンジスタでスレッシホルド電圧降下があるからである。
ビットラインでの電圧値は各素子ごとのスレッシホルド
電圧VTHの変化のためチップ内の位置により異なる可能
性がある。
一対のデータ記憶トランジスタを通して隣り合うビット
ラインに接続された一連の列ラインを備えている。動作
時、列ラインはグラウンド電位に落とされていると、デ
ータ記憶トランジスタを通して約５ボルトの電位のビッ
トラインからグラウンド電位の列ラインに向けてポテン
シャル経路ができあがる。列ラインとビットラインは交
互に設けてあるので、メモリマトリックスの外部の列デ
コードラインは１列ごとに３つのゲートを制御する。３
つのゲートとは即ち、問題になっている列ラインのプル
ダウントランジスタと隣り合う２本のビットラインを対
応するデータラインにつなぐ２つのパストランジスタの
ゲートである。NMOSを用いるということは、ビットライ
ンにVCC電圧の全てがかからないことを意味する。何故
なら、ビットラインとデータラインの間にあるパストラ
ンジスタでスレッシホルド電圧降下があるからである。
ビットラインでの電圧値は各素子ごとのスレッシホルド
電圧VTHの変化のためチップ内の位置により異なる可能
性がある。
発明が解決しようとする課題 以上説明したように、従来の回路ではビットライン全
体に一定の電圧値VCCをプリチャードすることができな
いという問題点がある。
体に一定の電圧値VCCをプリチャードすることができな
いという問題点がある。
課題を解決するための手段 上記問題点を解決するための本発明は、第１ビットラ
インと第２ビットラインとに挟まれている列ラインと、
上記列ラインと上記第１ビットラインの間に接続されて
いるデータ記憶トランジスタおよび上記列ラインと上記
第２ビットラインとの間に接続されているデータ記憶ト
ランジスタの少なくとも１対のデータ記憶トランジスタ
とを備え、上記少なくとも一対のデータ記憶トランジス
タの各対のゲートが、少なくとも１本の行ラインを含む
行ライン群のうちの１つの共通行ラインに共通接続され
ており、上記列ラインは、Ｎチャネル・プルダウントラ
ンジスタを通してグラウンドに接続され、上記第１ビッ
トラインと上記第２ビットラインはそれぞれ、Ｐチャネ
ル・パストランジスタを通して第１データラインと第２
データラインに接続されている、CMOSメモリ集積回路に
おけるデータ選択回路であって、上記プルダウントラン
ジスタのゲートが列デコードラインに接続され、上記パ
ストランジスタの各々のゲートが上記列ラインに接続さ
れており、上記列デコードラインの制御信号が上記プル
ダウントランジスタの動作を制御し、上記列デコードラ
インの上記制御信号に応答しての上記プルダウントラン
ジスタの導通による上記列ラインの正電位からグラウン
ド電位への変化が、上記Ｐチャネル・パストランジスタ
を導通させ、上記ビットラインのおのおのとそれに対応
するデータラインとの間に電流経路を形成し、プリチャ
ージ動作の間、上記Ｐチャネル・パストランジスタを介
して上記ビットラインは電源電圧にプリチャージされる
ことを特徴とする。
インと第２ビットラインとに挟まれている列ラインと、
上記列ラインと上記第１ビットラインの間に接続されて
いるデータ記憶トランジスタおよび上記列ラインと上記
第２ビットラインとの間に接続されているデータ記憶ト
ランジスタの少なくとも１対のデータ記憶トランジスタ
とを備え、上記少なくとも一対のデータ記憶トランジス
タの各対のゲートが、少なくとも１本の行ラインを含む
行ライン群のうちの１つの共通行ラインに共通接続され
ており、上記列ラインは、Ｎチャネル・プルダウントラ
ンジスタを通してグラウンドに接続され、上記第１ビッ
トラインと上記第２ビットラインはそれぞれ、Ｐチャネ
ル・パストランジスタを通して第１データラインと第２
データラインに接続されている、CMOSメモリ集積回路に
おけるデータ選択回路であって、上記プルダウントラン
ジスタのゲートが列デコードラインに接続され、上記パ
ストランジスタの各々のゲートが上記列ラインに接続さ
れており、上記列デコードラインの制御信号が上記プル
ダウントランジスタの動作を制御し、上記列デコードラ
インの上記制御信号に応答しての上記プルダウントラン
ジスタの導通による上記列ラインの正電位からグラウン
ド電位への変化が、上記Ｐチャネル・パストランジスタ
を導通させ、上記ビットラインのおのおのとそれに対応
するデータラインとの間に電流経路を形成し、プリチャ
ージ動作の間、上記Ｐチャネル・パストランジスタを介
して上記ビットラインは電源電圧にプリチャージされる
ことを特徴とする。
かかる構成の本発明による、CMOS、ROM用データ選択
回路では、ビットライン上のＰチャネル・パストランジ
スタはゲートがビットラインにはさまれた列ラインに直
接つながっている。すると、列デコードラインは列ライ
ン一本につきその列ライン上のトランジスタをひとつ制
御する。その列ラインがグラウンド電位になると、初め
はオフとなっていたＰチャネル・パストランジスタが、
チップ全体に一定の電圧値VCCを与える経路をつくり出
す。
回路では、ビットライン上のＰチャネル・パストランジ
スタはゲートがビットラインにはさまれた列ラインに直
接つながっている。すると、列デコードラインは列ライ
ン一本につきその列ライン上のトランジスタをひとつ制
御する。その列ラインがグラウンド電位になると、初め
はオフとなっていたＰチャネル・パストランジスタが、
チップ全体に一定の電圧値VCCを与える経路をつくり出
す。
発明の実施の形態 第１図に、先に説明した従来の回路を示す。この回路
では列ライン110は、ビットライン112と114に挟まれて
おり、ビットライン112と列ライン110の間にはデータ記
憶トランジスタ102が、ビットライン114と列ライン110
の間にはデータ記憶トランジスタ104が接続されてい
る。それに加えて、ワードライン119がトランジスタ102
と104のゲートに接続されている。このような回路はも
ちろん、メモリマトリックス全体に分布している。列操
作は、プルダウン・トランジスタ120とＮチャネル・パ
ストランジスタ122と124を制御する列デコードライン11
7により行なわれる。トランジスタ120は列ラインをグラ
ウンドに落とす。また、トランジスタ122はデータライ
ン113とビットライン112とを接続する電流路を作り、ト
ランジスタ124はデータライン115とビットライン114と
を接続する電流路を作る。〔VCC−パストランジスタのV
TH〕より高くない電圧がビットラインとそれに対応する
データラインの間を通過するため、全体がCMOSレベルの
望ましい値であるVCCとならずに、ビットラインは上記
の低い電圧値〔VCC−VTH〕にプリチャージされる。ここ
で、VCCは電源電圧であり、VTHはスレッシホルド電圧で
ある。そして、MOSトランジスタのスレッシホルド電圧V
THは、当該トランジスタを導通させるに必要な、ゲート
電圧VGとソース電圧VSとの最小電圧差と言うことができ
る。ここで、電源電圧を5Vとし、典型的なスレッシホル
ド電圧VTHとして1Vを例に挙げてＮチャネルMOSトランジ
スタの動作を説明する。
では列ライン110は、ビットライン112と114に挟まれて
おり、ビットライン112と列ライン110の間にはデータ記
憶トランジスタ102が、ビットライン114と列ライン110
の間にはデータ記憶トランジスタ104が接続されてい
る。それに加えて、ワードライン119がトランジスタ102
と104のゲートに接続されている。このような回路はも
ちろん、メモリマトリックス全体に分布している。列操
作は、プルダウン・トランジスタ120とＮチャネル・パ
ストランジスタ122と124を制御する列デコードライン11
7により行なわれる。トランジスタ120は列ラインをグラ
ウンドに落とす。また、トランジスタ122はデータライ
ン113とビットライン112とを接続する電流路を作り、ト
ランジスタ124はデータライン115とビットライン114と
を接続する電流路を作る。〔VCC−パストランジスタのV
TH〕より高くない電圧がビットラインとそれに対応する
データラインの間を通過するため、全体がCMOSレベルの
望ましい値であるVCCとならずに、ビットラインは上記
の低い電圧値〔VCC−VTH〕にプリチャージされる。ここ
で、VCCは電源電圧であり、VTHはスレッシホルド電圧で
ある。そして、MOSトランジスタのスレッシホルド電圧V
THは、当該トランジスタを導通させるに必要な、ゲート
電圧VGとソース電圧VSとの最小電圧差と言うことができ
る。ここで、電源電圧を5Vとし、典型的なスレッシホル
ド電圧VTHとして1Vを例に挙げてＮチャネルMOSトランジ
スタの動作を説明する。
NMOSトランジスタは、VG−VS≧VTHの条件が満足され
たとき、導通します。従って、VG＝5V、VS＝5Vでは、VS
(5V)−VG(5V)≧VTH(1V)の条件が満足されない。すなわ
ち、NMOSトランジスタは導通しない。
たとき、導通します。従って、VG＝5V、VS＝5Vでは、VS
(5V)−VG(5V)≧VTH(1V)の条件が満足されない。すなわ
ち、NMOSトランジスタは導通しない。
しかし、VG＝5V、VS＝4Vとおけば、VS(5V)−VG(4V)≧
VTH(1V)の条件が満足され、NMOSトランジスタは導通す
る。このとき、ドレイン電圧VDとして5Vが印加されて
も、ソース電圧VSは4Vにしかならない。
VTH(1V)の条件が満足され、NMOSトランジスタは導通す
る。このとき、ドレイン電圧VDとして5Vが印加されて
も、ソース電圧VSは4Vにしかならない。
以上述べたように、NMOSトランジスタをパストランジ
スタとして使用する場合には、スレッシホルド電圧に対
応するゲート−ソース間電圧が必要である。換言するな
らば、スレッシホルド電圧に対応するゲート−ソース間
電圧に相当する電圧の降下が避けられない。
スタとして使用する場合には、スレッシホルド電圧に対
応するゲート−ソース間電圧が必要である。換言するな
らば、スレッシホルド電圧に対応するゲート−ソース間
電圧に相当する電圧の降下が避けられない。
第２図には、Ｐチャネル・パストランジスタを用いて
ビットラインの電圧をVCCにしたCMOS回路を示す。第１
図と共通する素子には同じ参照番号が付してある。動作
中は、本発明の要部をなさない従来の手段で列ラインと
２本のビットラインはすべて電圧VCCにプリチャージさ
れる。第１図のＮチャネル・パストランジスタ122と124
に代わるＰチャネル・パストランジスタ132と134のた
め、ビットラインからデータラインに至るまで電圧をV
CCとすることが可能となる。
ビットラインの電圧をVCCにしたCMOS回路を示す。第１
図と共通する素子には同じ参照番号が付してある。動作
中は、本発明の要部をなさない従来の手段で列ラインと
２本のビットラインはすべて電圧VCCにプリチャージさ
れる。第１図のＮチャネル・パストランジスタ122と124
に代わるＰチャネル・パストランジスタ132と134のた
め、ビットラインからデータラインに至るまで電圧をV
CCとすることが可能となる。
ここで、電源電圧を5Vとし、典型的なスレッシホルド
電圧VTHとして1Vを例に挙げてＰチャネルMOSトランジス
タの動作を説明する。
電圧VTHとして1Vを例に挙げてＰチャネルMOSトランジス
タの動作を説明する。
PMOSトランジスタは、VS−VG≧VTHの条件が満足され
たとき、導通する。従って、VG＝0V、VS＝5Vで、VS(5V)
−VG(0V)≧VTH(1V)の条件が満足される。従って、PMOS
トランジスタは導通する。このとき、ドレイン電圧V
Dは、ソース電圧VSと等しい電圧となることができる。
たとき、導通する。従って、VG＝0V、VS＝5Vで、VS(5V)
−VG(0V)≧VTH(1V)の条件が満足される。従って、PMOS
トランジスタは導通する。このとき、ドレイン電圧V
Dは、ソース電圧VSと等しい電圧となることができる。
従って、PMOSトランジスタをパストランジスタとして
使用する場合には、スレッシホルド電圧に対応するソー
ス−ゲート間電圧を十分に確保できるので、ドレイン電
圧VDをソース電圧VSと等しくすることができる。
使用する場合には、スレッシホルド電圧に対応するソー
ス−ゲート間電圧を十分に確保できるので、ドレイン電
圧VDをソース電圧VSと等しくすることができる。
しかし、第２図の回路では、パストランジスタ132と1
34のゲートは、列デコードライン117の反転信号であ
る。列デコードライン127上の新しい信号により駆動さ
れる。こうすると、第１図の回路と比べて２倍の列デコ
ードラインが必要となる。何故なら、主ライン117がプ
ルダウン・トランジスタを駆動し、従ライン127がパス
トランジスタを駆動するという具合に、それぞれのトラ
ンジスタを駆動するのに主と従の２本のデコードライン
が使われるからである。
34のゲートは、列デコードライン117の反転信号であ
る。列デコードライン127上の新しい信号により駆動さ
れる。こうすると、第１図の回路と比べて２倍の列デコ
ードラインが必要となる。何故なら、主ライン117がプ
ルダウン・トランジスタを駆動し、従ライン127がパス
トランジスタを駆動するという具合に、それぞれのトラ
ンジスタを駆動するのに主と従の２本のデコードライン
が使われるからである。
第３図に、本発明による回路の実施例を示す。前と同
様、同じ素子には同じ参照番号が付してある。この回路
の機能は第２図の回路と同じである。異なるのは、Ｐチ
ャネル・パストランジスタが縦列デコード信号ではなく
列ライン110により駆動される点である。この実施例で
は列ライン110とその列ラインのプルダウン・トランジ
スタ120は、この列ライン機能のために用いられ、ま
た、Ｐチャネル・パストランジスタを駆動するに必要な
列デコードラインの反転を局部的に生じさせるダイナミ
ック・インバータとして用いられる。従って、第２図に
示した反転デコードライン127は必要なくなる。
様、同じ素子には同じ参照番号が付してある。この回路
の機能は第２図の回路と同じである。異なるのは、Ｐチ
ャネル・パストランジスタが縦列デコード信号ではなく
列ライン110により駆動される点である。この実施例で
は列ライン110とその列ラインのプルダウン・トランジ
スタ120は、この列ライン機能のために用いられ、ま
た、Ｐチャネル・パストランジスタを駆動するに必要な
列デコードラインの反転を局部的に生じさせるダイナミ
ック・インバータとして用いられる。従って、第２図に
示した反転デコードライン127は必要なくなる。
列デコードラインは、一般に上層金属配線で形成さ
れ、メモリ領域の全長に渡って延びている。第２図のよ
うに主デコードラインと従デコードラインとの一対のデ
コードラインが必要な場合、２本のデコードラインとそ
れらデコードライン間の間隔とを合わせた幅が、メモリ
領域の全長に渡って必要です。
れ、メモリ領域の全長に渡って延びている。第２図のよ
うに主デコードラインと従デコードラインとの一対のデ
コードラインが必要な場合、２本のデコードラインとそ
れらデコードライン間の間隔とを合わせた幅が、メモリ
領域の全長に渡って必要です。
しかし、第３図に示す実施例のように、列デコードラ
インを１本にできれば、１本のデコードラインとデコー
ドライン間の間隔とを合わせた幅で、メモリ領域の全長
に渡るスペースが節約できる。
インを１本にできれば、１本のデコードラインとデコー
ドライン間の間隔とを合わせた幅で、メモリ領域の全長
に渡るスペースが節約できる。
第３図に示す実施例では、他方、各対のパストランジ
スタのゲートは、パストランジスタ対内において互いに
接続されているが、パストランジスタ対間では接続され
ていない。従って、各パストランジスタ対のトランジス
タのゲート同士を接続するために、メモリ領域の全長に
渡って延びる列デコードラインのような接続ラインは全
く必要ない。それ故、上記したスペースの節約がそのま
ま活かされる。
スタのゲートは、パストランジスタ対内において互いに
接続されているが、パストランジスタ対間では接続され
ていない。従って、各パストランジスタ対のトランジス
タのゲート同士を接続するために、メモリ領域の全長に
渡って延びる列デコードラインのような接続ラインは全
く必要ない。それ故、上記したスペースの節約がそのま
ま活かされる。
各パストランジスタ対のトランジスタのゲート同士の
接続は、他のトランジスタを上を越えて配線する必要が
ないので、ゲート電極を構成する配線導体を延長するだ
けで、すなわちパストランジスタ対の一方のトランジス
タのゲート電極を他方のトランジスタのゲート電極まで
延長するだけで実現できる。これは、ゲート電極レベル
の配線の延長だけであるので、メモリ領域のスペースの
増大は全く伴わない。
接続は、他のトランジスタを上を越えて配線する必要が
ないので、ゲート電極を構成する配線導体を延長するだ
けで、すなわちパストランジスタ対の一方のトランジス
タのゲート電極を他方のトランジスタのゲート電極まで
延長するだけで実現できる。これは、ゲート電極レベル
の配線の延長だけであるので、メモリ領域のスペースの
増大は全く伴わない。
そして、列ライン110とパストランジスタ対の各トラ
ンジスタのゲート電極との接続は、パストランジスタ対
のトランジスタのゲート電極を相互接続するゲート電極
レベルの配線に列ライン110を接続するたげで実現でき
る。従って、これも、メモリ領域のスペースの増大は全
く伴わない。
ンジスタのゲート電極との接続は、パストランジスタ対
のトランジスタのゲート電極を相互接続するゲート電極
レベルの配線に列ライン110を接続するたげで実現でき
る。従って、これも、メモリ領域のスペースの増大は全
く伴わない。
発明の効果 第３図の実施例は第１図や第２図の回路に比べて以下
の点がすぐれている。
の点がすぐれている。
（１）第１図の回路とは異なり本発明では、Ｎチャネル
・パストランジスタの代わりにＰチャネル・パストラン
ジスタを使うことによりビットラインを完全に電圧VCC
にプリチャージすることができる。この結果、ビットラ
インに関してはチップ全体に一定のプリチャージ電圧を
かけることができる。これは、スレッシホルド電圧が変
動する従来例と比べて対照的である。
・パストランジスタの代わりにＰチャネル・パストラン
ジスタを使うことによりビットラインを完全に電圧VCC
にプリチャージすることができる。この結果、ビットラ
インに関してはチップ全体に一定のプリチャージ電圧を
かけることができる。これは、スレッシホルド電圧が変
動する従来例と比べて対照的である。
（２）第１図の回路とは異なり本発明では、列デコード
ラインには１列につきトランジスタは３つではなく１つ
しか接続されていないため列デコードライン117の静電
容量が小さくなる。パストランジスタのゲートの静電容
量はそれぞれは無視できるほど小さいが、集まるとかな
りの大きさになるので、一本のデコードラインで100以
上の列を制御するような大きなチップでこの差は大きな
意味をもつ。
ラインには１列につきトランジスタは３つではなく１つ
しか接続されていないため列デコードライン117の静電
容量が小さくなる。パストランジスタのゲートの静電容
量はそれぞれは無視できるほど小さいが、集まるとかな
りの大きさになるので、一本のデコードラインで100以
上の列を制御するような大きなチップでこの差は大きな
意味をもつ。
（３）第２図の回路とは異なり本発明では、Ｐチャネル
・パストランジスタを駆動する反転デコードラインを必
要としない。従って、装置全体を横断したり縦断したり
する多層配線の数を減少する上で効果がある。
・パストランジスタを駆動する反転デコードラインを必
要としない。従って、装置全体を横断したり縦断したり
する多層配線の数を減少する上で効果がある。
（４）第１図と第２図の回路とは異なり本発明では、そ
のパストランジスタを各列ラインに別々に接続してあ
る。上述したように、パストランジスタのゲートの静電
容量はそれぞれは無視できるほど小さく、列ラインの静
電容量は２つのパストランジスタのゲートの静電容量よ
りもずっと大きいため、パストランジスタのゲートの静
電容量はこの列ラインの動作には殆ど影響しない。
のパストランジスタを各列ラインに別々に接続してあ
る。上述したように、パストランジスタのゲートの静電
容量はそれぞれは無視できるほど小さく、列ラインの静
電容量は２つのパストランジスタのゲートの静電容量よ
りもずっと大きいため、パストランジスタのゲートの静
電容量はこの列ラインの動作には殆ど影響しない。
（５）さらに別の利点としては、第３図の実施例のパス
トランジスタ132′と134′の領域が広いことがある。こ
のため、データラインが低インピーダンスとなり（デー
タラインへの電荷移動がしやすくなり）、センス増幅器
や他のセンス装置に対する信号の質がよくなる。
トランジスタ132′と134′の領域が広いことがある。こ
のため、データラインが低インピーダンスとなり（デー
タラインへの電荷移動がしやすくなり）、センス増幅器
や他のセンス装置に対する信号の質がよくなる。
以上、列ラインがＮチャネル・トランジスタを通して
グラウンドに落とされ、ビットラインに、電圧VCCとな
るＰチャネル・トランジスタをもつ実施例に関して本発
明の説明を行なった。しかし、電圧、極性ともに反転し
た同等の回路を作ることが可能なことが、本発明に関す
る上記の説明からわかる。この場合、列ラインのＰチャ
ネル・プルアップトランジスタの電圧をVCCとし、ビッ
トラインのＮチャネル・パストランジスタをグラウンド
に落とすように構成する。従って、特許請求の範囲の記
述のチャネルの極性と電圧は反転したものも含んでいる
と考えるべきである。
グラウンドに落とされ、ビットラインに、電圧VCCとな
るＰチャネル・トランジスタをもつ実施例に関して本発
明の説明を行なった。しかし、電圧、極性ともに反転し
た同等の回路を作ることが可能なことが、本発明に関す
る上記の説明からわかる。この場合、列ラインのＰチャ
ネル・プルアップトランジスタの電圧をVCCとし、ビッ
トラインのＮチャネル・パストランジスタをグラウンド
に落とすように構成する。従って、特許請求の範囲の記
述のチャネルの極性と電圧は反転したものも含んでいる
と考えるべきである。
第１図は、従来のデータ選択回路であり、 第２図は、Ｐチャネル・パストランジスタを用いたわか
りやすい回路であり、 第３図は、本発明による回路の実施例である。 （主な参照番号） 102、104……データ記憶トランジスタ 110……列ライン、112、114……ビットライン、113、11
5……データライン、117、127……列デコードライン、1
19……ワードライン、120……プルダウントランジス
タ、122、124……Ｎチャネル・パストランジスタ、13
2、134、132′、134′……Ｐチャネル・パストランジス
タ
りやすい回路であり、 第３図は、本発明による回路の実施例である。 （主な参照番号） 102、104……データ記憶トランジスタ 110……列ライン、112、114……ビットライン、113、11
5……データライン、117、127……列デコードライン、1
19……ワードライン、120……プルダウントランジス
タ、122、124……Ｎチャネル・パストランジスタ、13
2、134、132′、134′……Ｐチャネル・パストランジス
タ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−34192（ＪＰ，Ａ) 特開 昭58−137194（ＪＰ，Ａ) 特開 昭54−93338（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１ビットライン（112）と第２ビットラ
イン（114）とに挟まれている列ライン（110）と、上記
列ラインと上記第１ビットラインの間に接続されている
データ記憶トランジスタ（102）および上記列ラインと
上記第２ビットラインとの間に接続されているデータ記
憶トランジスタ（104）の少なくとも１対のデータ記憶
トランジスタとを備え、上記少なくとも一対のデータ記
憶トランジスタの各対のゲートが、少なくとも１本の行
ラインを含む行ライン群のうちの１つの共通行ライン
（119）に共通接続されており、上記列ライン（110）
は、Ｎチャネル・プルダウントランジスタ（120）を通
してグラウンドに接続され、上記第１ビットライン（11
2）と上記第２ビットライン（114）はそれぞれ、Ｐチャ
ネル・パストランジスタ（132′、134′）を通して第１
データライン（113）と第２データライン（115）に接続
されている、CMOSメモリ集積回路におけるデータ選択回
路であって、上記プルダウントランジスタ（120）のゲ
ートが列デコードライン（117）に接続され、上記パス
トランジスタの各々のゲートが上記列ラインに接続され
ており、上記列デコードラインの制御信号が上記プルダ
ウントランジスタの動作を制御し、上記列デコードライ
ンの上記制御信号に応答しての上記プルダウントランジ
スタの導通による上記列ラインの正電位からグラウンド
電位への変化が、上記Ｐチャネル・パストランジスタを
導通させ、上記ビットラインのおのおのとそれに対応す
るデータラインとの間に電流経路を形成し、プリチャー
ジ動作の間、上記Ｐチャネル・パストランジスタを介し
て上記ビットラインは電源電圧にプリチャージされるこ
とを特徴とするデータ選択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/686,330 US4571708A (en) | 1984-12-26 | 1984-12-26 | CMOS ROM Data select circuit |
| US686330 | 1984-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222096A JPS61222096A (ja) | 1986-10-02 |
| JP2504724B2 true JP2504724B2 (ja) | 1996-06-05 |
Family
ID=24755864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29179785A Expired - Lifetime JP2504724B2 (ja) | 1984-12-26 | 1985-12-24 | Ｃｍｏｓ ｒｏｍデ−タ選択回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4571708A (ja) |
| EP (1) | EP0188956B1 (ja) |
| JP (1) | JP2504724B2 (ja) |
| KR (1) | KR930004176B1 (ja) |
| DE (1) | DE3582323D1 (ja) |
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| US5099297A (en) * | 1988-02-05 | 1992-03-24 | Emanuel Hazani | EEPROM cell structure and architecture with programming and erase terminals shared between several cells |
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| JPS5831676B2 (ja) * | 1979-08-29 | 1983-07-07 | 松下電器産業株式会社 | 記憶装置 |
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| JPS5883392A (ja) * | 1981-11-10 | 1983-05-19 | Matsushita Electronics Corp | 読出し専用メモリおよびその製造方法 |
| JPS58137194A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 半導体記憶装置 |
-
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-
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- 1985-12-24 JP JP29179785A patent/JP2504724B2/ja not_active Expired - Lifetime
- 1985-12-24 KR KR1019850009824A patent/KR930004176B1/ko not_active IP Right Cessation
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