JP2581766B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2581766B2 JP2581766B2 JP16294288A JP16294288A JP2581766B2 JP 2581766 B2 JP2581766 B2 JP 2581766B2 JP 16294288 A JP16294288 A JP 16294288A JP 16294288 A JP16294288 A JP 16294288A JP 2581766 B2 JP2581766 B2 JP 2581766B2
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- line
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Description
【発明の詳細な説明】 ［概要］ MOSトランジスタ構成のダイナミック動作形式の半導
体記憶装置に係り、詳しくは同半導体記憶装置のビット
線プリチャージ機構に関し、 プリチャージ用消費電力の低減、プリチャージ及びデ
ィスチャージの際の過渡電流の低減を可能にすることを
目的とし、 複数のビット線に対応してそれぞれ設けられ、一端が
プリチャージ用電源に接続され、他端が該ビット線に接
続された複数のプリチャージ用ＮチャネルMOSトランジ
スタを一斉に導通させてその各ビット線をプリチャージ
するプリチャージ機構が設けられ、前記プリチャージ用
ＮチャネルMOSトランジスタとビット線を挟んで各ビッ
ト線に対して接続された各選択用MOSトランジスタを択
一的に導通させて、各ビット線のうち１つを選択してデ
ータを各ビット線共用の出力線に出力する半導体記憶装
置において、前記複数のプリチャージ用ＮチャネルMOS
トランジスタのゲートに、前記プリチャージ用電源の電
位より低い電位を印加するとともに、前記出力線に対し
て前記プリチャージ電源を第２のプリチャージ用MOSト
ランジスタを介して接続するように構成する。
体記憶装置に係り、詳しくは同半導体記憶装置のビット
線プリチャージ機構に関し、 プリチャージ用消費電力の低減、プリチャージ及びデ
ィスチャージの際の過渡電流の低減を可能にすることを
目的とし、 複数のビット線に対応してそれぞれ設けられ、一端が
プリチャージ用電源に接続され、他端が該ビット線に接
続された複数のプリチャージ用ＮチャネルMOSトランジ
スタを一斉に導通させてその各ビット線をプリチャージ
するプリチャージ機構が設けられ、前記プリチャージ用
ＮチャネルMOSトランジスタとビット線を挟んで各ビッ
ト線に対して接続された各選択用MOSトランジスタを択
一的に導通させて、各ビット線のうち１つを選択してデ
ータを各ビット線共用の出力線に出力する半導体記憶装
置において、前記複数のプリチャージ用ＮチャネルMOS
トランジスタのゲートに、前記プリチャージ用電源の電
位より低い電位を印加するとともに、前記出力線に対し
て前記プリチャージ電源を第２のプリチャージ用MOSト
ランジスタを介して接続するように構成する。
［産業上の利用分野］ 本発明はMOSトランジスタ構成のダイナミック動作形
式の半導体記憶装置に係り、詳しくはその半導体記憶装
置のビット線プリチャージ機構に関するものである。
式の半導体記憶装置に係り、詳しくはその半導体記憶装
置のビット線プリチャージ機構に関するものである。
ダイナミック動作形式の半導体記憶装置では各メモリ
セルのデータを読み出す場合、ビット線をプリチャージ
させた後にメモリセルデータに応じてディスチャージさ
せ、その時の読み出すメモリセルに対応するビット線の
状態をそのメモリセルのデータとして読み出すようにな
っている。従って、ダイナミック動作形式の半導体記憶
装置にはそのためのビット線プリチャージ機構が設けら
れている。
セルのデータを読み出す場合、ビット線をプリチャージ
させた後にメモリセルデータに応じてディスチャージさ
せ、その時の読み出すメモリセルに対応するビット線の
状態をそのメモリセルのデータとして読み出すようにな
っている。従って、ダイナミック動作形式の半導体記憶
装置にはそのためのビット線プリチャージ機構が設けら
れている。
［従来の技術］ 従来、MOSトランジスタ構成のダイナミック動作形式
の半導体記憶装置、例えば第３図に示すようなダイナミ
ックROM回路においては、プリチャージ用のエンハンス
メント型MOSトランジスタ（以下、MOSトランジスタを単
にMOSTrという）１はその各ソースが対応するビット線B
1,B2,B3,B4に接続され、ドレインがプリチャージ電源Vc
cに接続されている。プリチャージ用の各MOSTr1のゲー
トにはプリチャージ信号入力線２が接続されて、その入
力線２には第４図に示すプリチャージ信号Φ１が入力さ
れる。又、各ビット線B1〜B4にはディスチャージ用のエ
ンハンスメント型MOSTr3と、エンハンスメント型又はデ
ィプレッション型の予め定めた組合せよりなる５個のMO
STr4が直列に接続されてなるメモリセルが繋がれてい
る。そして、ディスチャージ用のMOSTr3を除く各MOSTr4
のゲートはそれぞれワードラインデコーダからのびるワ
ード線W0〜W4に接続されている。又、ディスチャージ用
の各MSOTr3のゲートはディスチャージ信号入力線５に接
続され、その入力線５はインバータ回路６を介して前記
プリチャージ信号入力線２に接続されている。
の半導体記憶装置、例えば第３図に示すようなダイナミ
ックROM回路においては、プリチャージ用のエンハンス
メント型MOSトランジスタ（以下、MOSトランジスタを単
にMOSTrという）１はその各ソースが対応するビット線B
1,B2,B3,B4に接続され、ドレインがプリチャージ電源Vc
cに接続されている。プリチャージ用の各MOSTr1のゲー
トにはプリチャージ信号入力線２が接続されて、その入
力線２には第４図に示すプリチャージ信号Φ１が入力さ
れる。又、各ビット線B1〜B4にはディスチャージ用のエ
ンハンスメント型MOSTr3と、エンハンスメント型又はデ
ィプレッション型の予め定めた組合せよりなる５個のMO
STr4が直列に接続されてなるメモリセルが繋がれてい
る。そして、ディスチャージ用のMOSTr3を除く各MOSTr4
のゲートはそれぞれワードラインデコーダからのびるワ
ード線W0〜W4に接続されている。又、ディスチャージ用
の各MSOTr3のゲートはディスチャージ信号入力線５に接
続され、その入力線５はインバータ回路６を介して前記
プリチャージ信号入力線２に接続されている。
前記プリチャージ用MOSTr1と対向する側の各ビット線
B1〜B4には選択用のエンハンスメント型MOSTr7がそれぞ
れ接続され、その各MOSTr7は各ビット線B1〜B4が共用す
る１本の出力線８に接続されている。各選択用MOSTr7の
ゲートは対応するワード線W5〜W8にそれぞれ接続されて
いる。
B1〜B4には選択用のエンハンスメント型MOSTr7がそれぞ
れ接続され、その各MOSTr7は各ビット線B1〜B4が共用す
る１本の出力線８に接続されている。各選択用MOSTr7の
ゲートは対応するワード線W5〜W8にそれぞれ接続されて
いる。
前記出力線８はインバータ回路９を介してデコーダ10
に接続され、そのデコーダ10は他の複数のメモリセルか
らなる回路構成が同様な各ブロックからのデータも入力
されるようになっている。尚、11は高レベルデータをラ
ッチし、出力線８の高レベルを補償するためのエンハン
スメント型ＰチャンネルMOSTrである。
に接続され、そのデコーダ10は他の複数のメモリセルか
らなる回路構成が同様な各ブロックからのデータも入力
されるようになっている。尚、11は高レベルデータをラ
ッチし、出力線８の高レベルを補償するためのエンハン
スメント型ＰチャンネルMOSTrである。
そして、このように構成されたダイナミックROM回路
において、各メモリセルのデータを読み出す場合にはＨ
レベルのプリチャージ信号Φ１が出力されると、プリチ
ャージ用の各MOSTr1は導通し、ディスチャージ用の各MO
STr3は非導通となり、全ビット線B1〜B4はプリチャージ
される。続いて、プリチャージ信号Φ１がＬレベルに反
転すると、プリチャージ用の各MOSTr1は非導通となり、
ディスチャージ用の各MOSTr3導通しディスチャージが行
なわれる。このプリチャージとディスチャージが行なわ
れる間の各ワード線W0〜W8に入力されるアドレス信号よ
ってビット線が択一的に選択されてそのビット線の状
態、即ち所定のメモリセルのデータが出力線８に出力さ
れる。
において、各メモリセルのデータを読み出す場合にはＨ
レベルのプリチャージ信号Φ１が出力されると、プリチ
ャージ用の各MOSTr1は導通し、ディスチャージ用の各MO
STr3は非導通となり、全ビット線B1〜B4はプリチャージ
される。続いて、プリチャージ信号Φ１がＬレベルに反
転すると、プリチャージ用の各MOSTr1は非導通となり、
ディスチャージ用の各MOSTr3導通しディスチャージが行
なわれる。このプリチャージとディスチャージが行なわ
れる間の各ワード線W0〜W8に入力されるアドレス信号よ
ってビット線が択一的に選択されてそのビット線の状
態、即ち所定のメモリセルのデータが出力線８に出力さ
れる。
［発明が解決しようとする課題］ しかしながら、このダイナミックROM回路において
は、プリチャージ信号Φ１がＨレベルになる毎に全ビッ
ト線B1〜B4、即ち選択された１つのビット線以外の不必
要なビット線にも同時にプリチャージ電圧が印加され
る。即ち、プリチャージ用のMOSTr1のしきい値電圧がVt
h、ゲートに入力されるプリチャージ信号Φ１の論理値
Ｈレベル（プラス電位）の値がVccのとき、プリチャー
ジ電圧VprbはVprb＝Vcc−Vthとる。この電圧Vprbが各ビ
ット線B1〜B4に印加されプリチャージされることから、
プリチャージのための消費電力が大きかった。又、不必
要にプリチャージされる各ビット線はプリチャージの際
及びディスチャージの際に不要な過渡電流が発生する問
題があった。
は、プリチャージ信号Φ１がＨレベルになる毎に全ビッ
ト線B1〜B4、即ち選択された１つのビット線以外の不必
要なビット線にも同時にプリチャージ電圧が印加され
る。即ち、プリチャージ用のMOSTr1のしきい値電圧がVt
h、ゲートに入力されるプリチャージ信号Φ１の論理値
Ｈレベル（プラス電位）の値がVccのとき、プリチャー
ジ電圧VprbはVprb＝Vcc−Vthとる。この電圧Vprbが各ビ
ット線B1〜B4に印加されプリチャージされることから、
プリチャージのための消費電力が大きかった。又、不必
要にプリチャージされる各ビット線はプリチャージの際
及びディスチャージの際に不要な過渡電流が発生する問
題があった。
本発明の目的は上記問題を解消するためになされたも
のであって、プリチャージ用消費電力の低減、プリチャ
ージ及びディスチャージの際の過渡電流の低減を可能に
する半導体記憶装置を提供することにある。
のであって、プリチャージ用消費電力の低減、プリチャ
ージ及びディスチャージの際の過渡電流の低減を可能に
する半導体記憶装置を提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明の半導体記憶装置
は各ビット線に対して一斉にプリチャージ電圧を印加す
るプリチャージ機構に設けられたプリチャージ用Ｎチャ
ネルMOSトランジスタのゲートには、プリチャージ用電
源の電位より低い電位を印加するように構成されてい
る。
は各ビット線に対して一斉にプリチャージ電圧を印加す
るプリチャージ機構に設けられたプリチャージ用Ｎチャ
ネルMOSトランジスタのゲートには、プリチャージ用電
源の電位より低い電位を印加するように構成されてい
る。
一方、選択用MOSトランジスタにて択一的に選択され
る各ビット線が共用するデータ転送のための出力線にプ
リチャージ電源を第２のプリチャージ用MOSトランジス
タを介して接続する。この第２のプリチャージ用MOSト
ランジスタを介してプリチャージ電源にて択一的に選択
された１つの選択用MOSトランジスタを介して選択され
たビット線のみがプリチャージされる。
る各ビット線が共用するデータ転送のための出力線にプ
リチャージ電源を第２のプリチャージ用MOSトランジス
タを介して接続する。この第２のプリチャージ用MOSト
ランジスタを介してプリチャージ電源にて択一的に選択
された１つの選択用MOSトランジスタを介して選択され
たビット線のみがプリチャージされる。
［作用］ 択一的に選択された１つの選択用MOSトランジスタに
対応するビット線にはプリチャージ機構と第２のプリチ
ャージMOSトランジスタを介してプリチャージ電源にて
プリチャージが行なわれ、他の選択されないビット線に
は、プリチャージ機構からの少ないプリチャージのみが
行なわれることから、全体として消費電力は少なくて済
むとともに、不必要なビット線ではプリチャージ及びデ
ィスチャージの際に生ずる過渡電流を小さくすることが
できる。
対応するビット線にはプリチャージ機構と第２のプリチ
ャージMOSトランジスタを介してプリチャージ電源にて
プリチャージが行なわれ、他の選択されないビット線に
は、プリチャージ機構からの少ないプリチャージのみが
行なわれることから、全体として消費電力は少なくて済
むとともに、不必要なビット線ではプリチャージ及びデ
ィスチャージの際に生ずる過渡電流を小さくすることが
できる。
［実施例］ 以下、本発明をダイナミックROMに具体化した一実施
例を第１図に従って説明する。
例を第１図に従って説明する。
尚、本実施例はダイナミックROM回路のプリチャージ
機構に特徴を有するので、そのプリチャージ機構につい
て詳細に説明し、第２図に示す従来のダイナミックROM
回路と同一のものは同一の記号を付して詳細な説明は便
宜上省略する。
機構に特徴を有するので、そのプリチャージ機構につい
て詳細に説明し、第２図に示す従来のダイナミックROM
回路と同一のものは同一の記号を付して詳細な説明は便
宜上省略する。
第１図において、前記各プリチャージ用のMOSTr1のゲ
ートに接続されたプリチャージ信号入力線２は低減手段
としてのエンハンスメント型MOSTr21のソースに接続さ
れている。このMOSTr21のドレインにはプリチャージ電
源Vccが印加され、ゲートには第４図に示すプリチャー
ジ信号Φ１が入力される。そして、このプリチャージΦ
１のＨレベルはプリチャージ電源Vccと同じレベルとな
るように設定されている。このとき、MOSTr21のしきい
値電圧をVthとすると、同MOSTr21のソースの電圧、即ち
前記プリチャージ用のMOSTr1のゲートに印加されるゲー
ト電圧Vg1はVg1＝Vcc−Vthとなる。
ートに接続されたプリチャージ信号入力線２は低減手段
としてのエンハンスメント型MOSTr21のソースに接続さ
れている。このMOSTr21のドレインにはプリチャージ電
源Vccが印加され、ゲートには第４図に示すプリチャー
ジ信号Φ１が入力される。そして、このプリチャージΦ
１のＨレベルはプリチャージ電源Vccと同じレベルとな
るように設定されている。このとき、MOSTr21のしきい
値電圧をVthとすると、同MOSTr21のソースの電圧、即ち
前記プリチャージ用のMOSTr1のゲートに印加されるゲー
ト電圧Vg1はVg1＝Vcc−Vthとなる。
従って、プリチャージ用のMOSTr1のしきい値電圧を同
じくVthとしたとき、同MOSTr1のソースの電圧、即ちこ
のプリチャージ機構から各ビット線B1〜B4に印加される
電圧VpraはVpra＝Vg1−Vth＝Vcc−2Vthとなる。従っ
て、従来のプリチャージ機構から各ビット線B1〜B4に印
加されるプリチャージ電圧Vprb（＝Vcc−Vth）に比べて
低くなる。
じくVthとしたとき、同MOSTr1のソースの電圧、即ちこ
のプリチャージ機構から各ビット線B1〜B4に印加される
電圧VpraはVpra＝Vg1−Vth＝Vcc−2Vthとなる。従っ
て、従来のプリチャージ機構から各ビット線B1〜B4に印
加されるプリチャージ電圧Vprb（＝Vcc−Vth）に比べて
低くなる。
又、各ビット線B1〜Bnが共用する１本の出力線９には
第２のプリチャージ用MOSTrとしてのエンハンスメント
型のＰチャンネルMOSTr22のドレインが接続され、そのM
OSTr22のソースはプリチャージ電源Vccが接続されてい
る。第２のプリチャージ用のMOSTr22は第２のプリチャ
ージ信号入力線23が接続され、その入力線23にはインバ
ータ回路24を介してプリチャージ信号Φ１が入力され
る。
第２のプリチャージ用MOSTrとしてのエンハンスメント
型のＰチャンネルMOSTr22のドレインが接続され、そのM
OSTr22のソースはプリチャージ電源Vccが接続されてい
る。第２のプリチャージ用のMOSTr22は第２のプリチャ
ージ信号入力線23が接続され、その入力線23にはインバ
ータ回路24を介してプリチャージ信号Φ１が入力され
る。
さて、上記のように構成したダイナミックROMでは、
各ワード線W0〜W8に所定のアドレス信号が出力される
と、所定の選択用のMOSTr7が導通し所定のビット線（仮
にビット線B1とする）が選択されるとともに、所定のメ
モリセルが選択される。
各ワード線W0〜W8に所定のアドレス信号が出力される
と、所定の選択用のMOSTr7が導通し所定のビット線（仮
にビット線B1とする）が選択されるとともに、所定のメ
モリセルが選択される。
一方、これとともに、Ｈレベルのプリチャージ信号Φ
１が出力されると、MOSTr21が導通することによって、
各プリチャージ用MOSTr1が導通し、各ビット線B1〜B4は
プリチャージされる。このとき、MOSTr21を介してプリ
チャージ用のMOSTr1のゲートに印加されるゲート電圧Vg
1はVg1＝Vcc−Vthとなり、同MOSTr1を介して各ビット線
B1〜B4に印加されるプリチャージ電圧Vpra（＝Vcc−2Vt
h）となって、従来のプリチャージ電圧Vprb（＝Vcc−Vt
h）より低い電圧が各ビット線B1〜B4に印加される。
１が出力されると、MOSTr21が導通することによって、
各プリチャージ用MOSTr1が導通し、各ビット線B1〜B4は
プリチャージされる。このとき、MOSTr21を介してプリ
チャージ用のMOSTr1のゲートに印加されるゲート電圧Vg
1はVg1＝Vcc−Vthとなり、同MOSTr1を介して各ビット線
B1〜B4に印加されるプリチャージ電圧Vpra（＝Vcc−2Vt
h）となって、従来のプリチャージ電圧Vprb（＝Vcc−Vt
h）より低い電圧が各ビット線B1〜B4に印加される。
又、Ｈレベルのプリチャージ信号Φ１に応答して、第
２とプリチャージ用のMOSTr22が導通して、プリチャー
ジ電源Vccから出力線８及び導通状態にある選択用MOSTr
7介して選択されたビット線B1のみにプリチャージ電圧V
prcが印加されプリチャージされる。
２とプリチャージ用のMOSTr22が導通して、プリチャー
ジ電源Vccから出力線８及び導通状態にある選択用MOSTr
7介して選択されたビット線B1のみにプリチャージ電圧V
prcが印加されプリチャージされる。
従って、ビット線B1には、両プリチャージ電圧Vpra,V
prcの合計が印加され、データ読み出しに充分なプリチ
ャージが行なわれる。
prcの合計が印加され、データ読み出しに充分なプリチ
ャージが行なわれる。
そして、プリチャージ信号Φ１がＨレベルからＬレベ
ルとなると、プリチャージ用の両MOSTr1,MOSTr22が非導
通となり、ディスチャージ用MOSTr3が導通する。このと
き、ビット線B1に繋がれセレクト信号にて選択されたメ
モリセルの状態によって、同ビット線B1はディスチャー
ジ用MOSTr3を介してディスチャージされＬレベルに、又
は、ディスチャージされずにＨレベルに保持され、その
レベル状態がデータとして出力線８に出力される。
ルとなると、プリチャージ用の両MOSTr1,MOSTr22が非導
通となり、ディスチャージ用MOSTr3が導通する。このと
き、ビット線B1に繋がれセレクト信号にて選択されたメ
モリセルの状態によって、同ビット線B1はディスチャー
ジ用MOSTr3を介してディスチャージされＬレベルに、又
は、ディスチャージされずにＨレベルに保持され、その
レベル状態がデータとして出力線８に出力される。
このように本実施例においては各ビット線B1〜B4には
降圧された低いプリチャージ電圧Vpraが印加されてプリ
チャージ量が少なく、選択されたビット線B1には出力線
８から択一的に選択されて導通状態にある選択用MOSTr7
を介して別途プリチャージしたので、全体として消費電
力は少なくて済み消費電力の低減を図ることができる。
又、選択されない他のビット線B2〜B4でのプリチャージ
及びディスチャージの際に生じる過渡電流は小さいの
で、全体として過渡電流の低減を図ることができる。
降圧された低いプリチャージ電圧Vpraが印加されてプリ
チャージ量が少なく、選択されたビット線B1には出力線
８から択一的に選択されて導通状態にある選択用MOSTr7
を介して別途プリチャージしたので、全体として消費電
力は少なくて済み消費電力の低減を図ることができる。
又、選択されない他のビット線B2〜B4でのプリチャージ
及びディスチャージの際に生じる過渡電流は小さいの
で、全体として過渡電流の低減を図ることができる。
尚、本実施例ではビット線に印加する両プリチャージ
電圧Vpra,Vprcの大きさについて、特に限定していない
が、プリチャージ電圧Vpraが小さくなるほどプリチャー
ジ用消費電力の低減及び過渡電流の低減を図ることがで
きるが、その分プリチャージ電圧Vprcを上げる必要があ
り、データ読み出しに支障をきたさない範囲で両値を適
宜変更してもよい。この場合、低減手段としてMOSTr21
を１つ用いたが、それを複数個多段に接続することによ
ってプリチャージ電圧Vpraの値を適宜変更して実施して
もよい。又、低減手段はMOSTr21に限定されるものでは
なく、要は不必要なビツト線へのプリチャージ量が少な
くなればよく、例えばプリチャージ用MOSTr1のディメン
ジョンを小さくしたり、プリチャージ用MOSTr1に抵抗体
を接続したりする等適宜変更して実施してもよい。
電圧Vpra,Vprcの大きさについて、特に限定していない
が、プリチャージ電圧Vpraが小さくなるほどプリチャー
ジ用消費電力の低減及び過渡電流の低減を図ることがで
きるが、その分プリチャージ電圧Vprcを上げる必要があ
り、データ読み出しに支障をきたさない範囲で両値を適
宜変更してもよい。この場合、低減手段としてMOSTr21
を１つ用いたが、それを複数個多段に接続することによ
ってプリチャージ電圧Vpraの値を適宜変更して実施して
もよい。又、低減手段はMOSTr21に限定されるものでは
なく、要は不必要なビツト線へのプリチャージ量が少な
くなればよく、例えばプリチャージ用MOSTr1のディメン
ジョンを小さくしたり、プリチャージ用MOSTr1に抵抗体
を接続したりする等適宜変更して実施してもよい。
さらに、前記実施例のメモリセル構造以外のメモリセ
ル構造よりなるダイナミック動作形式の半導体記憶装置
に具体化することも勿論可能である。
ル構造よりなるダイナミック動作形式の半導体記憶装置
に具体化することも勿論可能である。
［発明の効果］ 以上詳述したように、本発明によれば各ビット線には
少ないプリチャージを行うとともに、選択されたビット
線にはこれに加えて出力線及び選択用MOSトランジスタ
を介して別途プリチャージ電源にてプリチャージするよ
うにしたので、プリチャージ用消費電力の低減及び過渡
電流の低減を図ることができる。
少ないプリチャージを行うとともに、選択されたビット
線にはこれに加えて出力線及び選択用MOSトランジスタ
を介して別途プリチャージ電源にてプリチャージするよ
うにしたので、プリチャージ用消費電力の低減及び過渡
電流の低減を図ることができる。
第１図は本発明を具体化した一実施例を示すダイナミッ
クROM回路図、第２図はプリチャージ機構の要部回路
図、第３図は従来のダイナミックROM回路図、第４図は
プリチャージ信号の波形図である。 図中、１はプリチャージ用のMOSトランジスタ、７は選
択用のMOSトランジスタ、８は出力線、21は低減手段と
してのMOSトランジスタ、22は第２のプリチャージ用のM
OSトランジスタ、B1〜B4はビット線、Vccはプリチャー
ジ電源、Vpra,Vprcはプリチャージ電圧である。
クROM回路図、第２図はプリチャージ機構の要部回路
図、第３図は従来のダイナミックROM回路図、第４図は
プリチャージ信号の波形図である。 図中、１はプリチャージ用のMOSトランジスタ、７は選
択用のMOSトランジスタ、８は出力線、21は低減手段と
してのMOSトランジスタ、22は第２のプリチャージ用のM
OSトランジスタ、B1〜B4はビット線、Vccはプリチャー
ジ電源、Vpra,Vprcはプリチャージ電圧である。
Claims (1)
- 【請求項１】複数のビット線に対応してそれぞれ設けら
れ、一端がプリチャージ用電源に接続され、他端が該ビ
ット線に接続された複数のプリチャージ用ＮチャネルMO
Sトランジスタを一斉に導通させてその各ビット線をプ
リチャージするプリチャージ機構が設けられ、前記プリ
チャージ用ＮチャネルMOSトランジスタとビット線を挟
んで各ビット線に対して接続された各選択用MOSトラン
ジスタを択一的に導通させて、各ビット線のうち１つを
選択してデータを各ビット線共用の出力線に出力する半
導体記憶装置において、 前記複数のプリチャージ用ＮチャネルMOSトランジスタ
のゲートに、前記プリチャージ用電源の電位より低い電
位を印加するとともに、前記出力線に対して前記プリチ
ャージ電源を第２のプリチャージ用MOSトランジスタを
介して接続したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16294288A JP2581766B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16294288A JP2581766B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212694A JPH0212694A (ja) | 1990-01-17 |
| JP2581766B2 true JP2581766B2 (ja) | 1997-02-12 |
Family
ID=15764183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16294288A Expired - Lifetime JP2581766B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581766B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3153447B2 (ja) * | 1995-09-08 | 2001-04-09 | シャープ株式会社 | 半導体記憶装置 |
| JP3537010B2 (ja) * | 1995-11-28 | 2004-06-14 | シャープ株式会社 | 半導体記憶装置 |
| JP3359209B2 (ja) * | 1995-11-29 | 2002-12-24 | シャープ株式会社 | 半導体記憶装置及びメモリアクセス方法 |
| US5828610A (en) * | 1997-03-31 | 1998-10-27 | Seiko Epson Corporation | Low power memory including selective precharge circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264596A (ja) * | 1985-05-16 | 1986-11-22 | Mitsubishi Electric Corp | 読み出し専用メモリ |
-
1988
- 1988-06-30 JP JP16294288A patent/JP2581766B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212694A (ja) | 1990-01-17 |
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