JPS61264596A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
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- JPS61264596A JPS61264596A JP60106301A JP10630185A JPS61264596A JP S61264596 A JPS61264596 A JP S61264596A JP 60106301 A JP60106301 A JP 60106301A JP 10630185 A JP10630185 A JP 10630185A JP S61264596 A JPS61264596 A JP S61264596A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はゲートにアドレス信号が入力されるＭＯＥｉ
）ランジスタを複数直列接続したものからなるメモリ
部を有した読み出し専用メモリに関するものである。
）ランジスタを複数直列接続したものからなるメモリ
部を有した読み出し専用メモリに関するものである。
第１図はこの種従来の集積化された読み出し専用メモリ
を示すものであシ２図において（１）はデータ線（２）
と接地電位点との間に接続されたＡＮＤ論理を構成する
メモリ部で、ゲートにアドレス信号ＡＤＱ〜ＡＤ９が入
力されるＮ型ＭＯＳトランジスタ（３１〜ａりとクロッ
ク信号φ１がゲートに入力されるＮ型ＭＯ８トランジス
タ（１３とが直列接続されたものであシ、真理値に対応
してエンハンスナンド型ト→ンジスタをデプレション屋
トランジスタに変えたものでおり２例えばＮｆｉＭＯＳ
トランジスタ（９）α１α３（Ｄみをデプレション型に
して真理値を現わしているものでおる。Ｏはセレクタ信
号（ＡＯ）〜（Ａ５） （Ａｏ）〜（Ｘ３）が入力され
てデータ線（２）を選択するセレクタ部で、ゲートにア
ドレス信号（ＡＯ］〜（Ａ３）が入力されるＮ屋Ｍ Ｏ
Ｂ ’）ランジスタαり〜αｇが直列接続され、一端が
上記データ線（２）に接続された直列接続体を有すると
ともに、以下同様に第２データ線（２ａ）に一端が接続
される。アドレス信号（Ａ３）が入力されるＮｆｉＭＯ
８トランジスタ翰とＮ型ＭＯＳトランジスタα９〜αη
とが直列接続された直列接続体と、第３データ線（２ｂ
）に接続されるＮ型ＭＯＳトランジスタα５ａｌｌ（１
）Ｑυの直列接続体と、第４データ線（２ｃ）に接続さ
れるＮ型ＭＯＳトランジスタ（Ｉ！９ａｓ ａｎ ＠の
直列接続体と、第５データ線（２ｄ）に接続されるＮ型
ＭＯＢｈランジスタα！９＠（財）（至）の直列接続体
と、第６データ線（２ｅ）に接続されるＮ型ＭＯ８）％
ンジスタσ９＠ｃ＃（至）の直列接続体と、第７データ
ーーに接続されるＮ型ＭＯＳトランジスタｒ１９ｅＢ＠
（至）の直列接続体と、第８データ線（２ｇ）に接続さ
れるＮ型ＭＯ１３）→ンジスタａ！９（ハ）＠翰の直列
体と、・・・を有するものである。
を示すものであシ２図において（１）はデータ線（２）
と接地電位点との間に接続されたＡＮＤ論理を構成する
メモリ部で、ゲートにアドレス信号ＡＤＱ〜ＡＤ９が入
力されるＮ型ＭＯＳトランジスタ（３１〜ａりとクロッ
ク信号φ１がゲートに入力されるＮ型ＭＯ８トランジス
タ（１３とが直列接続されたものであシ、真理値に対応
してエンハンスナンド型ト→ンジスタをデプレション屋
トランジスタに変えたものでおり２例えばＮｆｉＭＯＳ
トランジスタ（９）α１α３（Ｄみをデプレション型に
して真理値を現わしているものでおる。Ｏはセレクタ信
号（ＡＯ）〜（Ａ５） （Ａｏ）〜（Ｘ３）が入力され
てデータ線（２）を選択するセレクタ部で、ゲートにア
ドレス信号（ＡＯ］〜（Ａ３）が入力されるＮ屋Ｍ Ｏ
Ｂ ’）ランジスタαり〜αｇが直列接続され、一端が
上記データ線（２）に接続された直列接続体を有すると
ともに、以下同様に第２データ線（２ａ）に一端が接続
される。アドレス信号（Ａ３）が入力されるＮｆｉＭＯ
８トランジスタ翰とＮ型ＭＯＳトランジスタα９〜αη
とが直列接続された直列接続体と、第３データ線（２ｂ
）に接続されるＮ型ＭＯＳトランジスタα５ａｌｌ（１
）Ｑυの直列接続体と、第４データ線（２ｃ）に接続さ
れるＮ型ＭＯＳトランジスタ（Ｉ！９ａｓ ａｎ ＠の
直列接続体と、第５データ線（２ｄ）に接続されるＮ型
ＭＯＢｈランジスタα！９＠（財）（至）の直列接続体
と、第６データ線（２ｅ）に接続されるＮ型ＭＯ８）％
ンジスタσ９＠ｃ＃（至）の直列接続体と、第７データ
ーーに接続されるＮ型ＭＯＳトランジスタｒ１９ｅＢ＠
（至）の直列接続体と、第８データ線（２ｇ）に接続さ
れるＮ型ＭＯ１３）→ンジスタａ！９（ハ）＠翰の直列
体と、・・・を有するものである。
（至）は上記セレクタ部（１４）忙おける出力端、つ一
１直列接続体Ｏ他端に入力端が接続されるＭＯ＋３トラ
ンジスタから構成される出力アンプとなるインバータ部
、ｒ３υはこのインバータ部の出力端とデータバスＤＢ
との間ニ接続すレタトランスミッションゲートで、Ｎ型
ＭＯ８ｈランジスタとＰ型ＭＯ８トランジスタとを並列
接続したものである。（至）は電源電位点とセレクタ部
（１４ｃ）出力端との間に接続された電荷プリチャージ
用Ｐ型ＭＯＳ ）ランジスタで、上記メモリ部（１）の
Ｎ型ＭＯＥ！）ランジスタα謙のゲートに印加されるク
ロック信号φ１がゲートに印刀口されるものである。（
至）は上記インバータ部（至）の入力端と電源電位点と
の間に接続２れ、ゲートがインバータ部（至）の出力端
に接続された帰還用Ｐ型ＭＯ８トランジスタで、インバ
ータ部（至）とトランスミッションゲートＯＤと電荷プ
リチャージ用ｐＨＭＯＳトランジスタ（至）とで出カバ
ソファ部を構成してｂるものである。なお２図において
はメモリ部（１１を１つしか示していないが、データ線
（２１（２ａ） （２ｂ）・・・にはそれぞれ複数のメ
モリ部が接続されてｂるものである。
１直列接続体Ｏ他端に入力端が接続されるＭＯ＋３トラ
ンジスタから構成される出力アンプとなるインバータ部
、ｒ３υはこのインバータ部の出力端とデータバスＤＢ
との間ニ接続すレタトランスミッションゲートで、Ｎ型
ＭＯ８ｈランジスタとＰ型ＭＯ８トランジスタとを並列
接続したものである。（至）は電源電位点とセレクタ部
（１４ｃ）出力端との間に接続された電荷プリチャージ
用Ｐ型ＭＯＳ ）ランジスタで、上記メモリ部（１）の
Ｎ型ＭＯＥ！）ランジスタα謙のゲートに印加されるク
ロック信号φ１がゲートに印刀口されるものである。（
至）は上記インバータ部（至）の入力端と電源電位点と
の間に接続２れ、ゲートがインバータ部（至）の出力端
に接続された帰還用Ｐ型ＭＯ８トランジスタで、インバ
ータ部（至）とトランスミッションゲートＯＤと電荷プ
リチャージ用ｐＨＭＯＳトランジスタ（至）とで出カバ
ソファ部を構成してｂるものである。なお２図において
はメモリ部（１１を１つしか示していないが、データ線
（２１（２ａ） （２ｂ）・・・にはそれぞれ複数のメ
モリ部が接続されてｂるものである。
次に、この様に構成された読み出し専用メモリの読み出
し動作につｂて第４図を用すて説明する。
し動作につｂて第４図を用すて説明する。
第４図におりては、 ｔ１〜ｔ４はそれぞれ読み出し
期間を示してかｐ、 ｔｌ、 ｔ２は全てのメモリ部
にＡＮＤ論理が成立しなかった期間を示し、 ｔ３．
ｔ４はメモリ部ＫＡＮＤ論理が成立した期間を示し。
期間を示してかｐ、 ｔｌ、 ｔ２は全てのメモリ部
にＡＮＤ論理が成立しなかった期間を示し、 ｔ３．
ｔ４はメモリ部ＫＡＮＤ論理が成立した期間を示し。
ｐｔ１〜Ｐｔ４はそれぞれ読み出し期間におけるプリチ
ャージ期間を示し、その後の期間にメモリ部の内容が読
み出される期間である。まず、Ｐｔ１のプリチャージ期
間において、クロック信号φ１ が″Ｌ″レベルである
ため、Ｎ型ＭＯ８トランジスタａ国が非導通状態であシ
、メモリ部（１）は不活性状態である。同様に他のメモ
リ部も不活性状態である。
ャージ期間を示し、その後の期間にメモリ部の内容が読
み出される期間である。まず、Ｐｔ１のプリチャージ期
間において、クロック信号φ１ が″Ｌ″レベルである
ため、Ｎ型ＭＯ８トランジスタａ国が非導通状態であシ
、メモリ部（１）は不活性状態である。同様に他のメモ
リ部も不活性状態である。
一方、Ｐ型ＭＯＳ）、ランジスタ（至）は導通状態であ
るので、インバータ部（至）の入力端の電位ｖｘ１は−
”レベルの電位に充電される。この時、セレクタ部Ｉで
選択されたデータ線１例えば（２）が選択されると、デ
ータ線（２）の電位ＶｘＯも充電される。また、インバ
ータ部（至）の出力端の電位ＶＸ２は入力端の電位ＶＸ
１が７Ｈ”レベルであるため−”レベルになっている。
るので、インバータ部（至）の入力端の電位ｖｘ１は−
”レベルの電位に充電される。この時、セレクタ部Ｉで
選択されたデータ線１例えば（２）が選択されると、デ
ータ線（２）の電位ＶｘＯも充電される。また、インバ
ータ部（至）の出力端の電位ＶＸ２は入力端の電位ＶＸ
１が７Ｈ”レベルであるため−”レベルになっている。
そして、プリチャージ期間Ｐｔ１が過ぎてクロック信号
φ１が″′Ｈ″レベルに変化すると。
φ１が″′Ｈ″レベルに変化すると。
Ｎ型ＭＯＳトランジスタ峙が導通状態にな九メモ＋）
部（１１は活性状態となる。同様に他のメモリ部も活性
状態になる。一方、Ｐ型ＭＯＳトランジスタ（至）は非
導通状態となる。この時、全てのメモリ部にアドレス信
号ＡＤＯ〜ＡＤ９によるＡＮＤ論理が成立していないた
め、データ線（２）の電位は若干下がるものの”Ｈ”レ
ベルであるため、インバータ部（至）の入力端の電位ｖ
Ｘ１は−”レベル、出力端の電位ｖｘ２は”Ｌ”レベル
であ）、データバスＤＢにはトランスミッションゲート
Ｃ３１１を介してｌ″Ｌ”レベルが現われる。
部（１１は活性状態となる。同様に他のメモリ部も活性
状態になる。一方、Ｐ型ＭＯＳトランジスタ（至）は非
導通状態となる。この時、全てのメモリ部にアドレス信
号ＡＤＯ〜ＡＤ９によるＡＮＤ論理が成立していないた
め、データ線（２）の電位は若干下がるものの”Ｈ”レ
ベルであるため、インバータ部（至）の入力端の電位ｖ
Ｘ１は−”レベル、出力端の電位ｖｘ２は”Ｌ”レベル
であ）、データバスＤＢにはトランスミッションゲート
Ｃ３１１を介してｌ″Ｌ”レベルが現われる。
次に、Ｐｔ２のプリチャージ期間において、クロック信
号φ１が″′Ｈルベルから′Ｌ”レベルにかわるため、
Ｐｔ１のプＩＪ ４−ヤージ期間と同様にプリチャ
ージされる。そして、プリチャージ期間が過ぎてクロッ
ク信号φ１がＨ”レベルに変化すると。
号φ１が″′Ｈルベルから′Ｌ”レベルにかわるため、
Ｐｔ１のプＩＪ ４−ヤージ期間と同様にプリチャ
ージされる。そして、プリチャージ期間が過ぎてクロッ
ク信号φ１がＨ”レベルに変化すると。
メモリ部が活性状態となる。この時、メモリ部（１）に
おいてアドレス信号ＡＤＯ〜ＡＤ９によるＡＮＤ論理が
成立していると、データ線（２）はＮ形ＭＯＳトランジ
スタ（３）〜０を介して接地電位点に接続され、データ
線（２）の電位ｖｘＯはＬ”レベルに変化し。
おいてアドレス信号ＡＤＯ〜ＡＤ９によるＡＮＤ論理が
成立していると、データ線（２）はＮ形ＭＯＳトランジ
スタ（３）〜０を介して接地電位点に接続され、データ
線（２）の電位ｖｘＯはＬ”レベルに変化し。
セレクタ部ａ４１を介してインバータ部（１）の入力端
の電位ＶＸＩも″′Ｌ″レベルに変化し、出力端の電位
”１１２は″Ｈ″レベルに変化する。その結果、データ
バスＤ１３にハツトランスミッションケート０υヲ介し
て−”レベルの電位が現われることになる。
の電位ＶＸＩも″′Ｌ″レベルに変化し、出力端の電位
”１１２は″Ｈ″レベルに変化する。その結果、データ
バスＤ１３にハツトランスミッションケート０υヲ介し
て−”レベルの電位が現われることになる。
また、 ｔ５の読み出し期間はｔｌの読み出し期間と
、 ｔ４の読み出し期間はｔ２の読み出し期間と同様
にして読み出されるものである。
、 ｔ４の読み出し期間はｔ２の読み出し期間と同様
にして読み出されるものである。
しかるに、この様に構成された読み出し専用メモリにお
いては、高速化を図るためにプリチャージ期間を短かぐ
すると、インバータ部（至）の入力端の電位”ＩＸｌが
充分に”Ｈ”レベルまで充電されないうちに読み出すこ
とになシ、データ線（２）Ｏ電位ＶＸＯも充分に充電さ
れず２選択されたメモリ部（２）において了ドレス信号
ＡＤＤ〜ＡＤ９によるＡＮＤ論理が成立しなかった場合
、データ線（２）の電位ＶＸＯが若干下がることにょ勺
インバータ部（至）の入力端の電位ＶＸ１も下がること
になる。その結果。
いては、高速化を図るためにプリチャージ期間を短かぐ
すると、インバータ部（至）の入力端の電位”ＩＸｌが
充分に”Ｈ”レベルまで充電されないうちに読み出すこ
とになシ、データ線（２）Ｏ電位ＶＸＯも充分に充電さ
れず２選択されたメモリ部（２）において了ドレス信号
ＡＤＤ〜ＡＤ９によるＡＮＤ論理が成立しなかった場合
、データ線（２）の電位ＶＸＯが若干下がることにょ勺
インバータ部（至）の入力端の電位ＶＸ１も下がること
になる。その結果。
インバータ部（至）を構成している非導通状態でなけれ
ばならないＭＯＳ）ランジスタはそのゲート電位が’Ｖ
’ｔｈを越えることにょジインピーダンスが高いものの
導通状態とな先インバーメ部（至）に貫通電流が流れて
しまうことになる。その結果、消費電流が増大すること
にな）、集積化された読み出しメモリとしては、実用上
非常に問題となるものである。さらに、インバータ部（
至）に貫通電流が流れることによ）、その出力端の電位
ＶＸ２も′Ｌ”レベル、つｔＭａｖよシ大き（なるため
、データバスＤＢに現われる出力電位が不安定になると
いう問題点をも有するものであった。
ばならないＭＯＳ）ランジスタはそのゲート電位が’Ｖ
’ｔｈを越えることにょジインピーダンスが高いものの
導通状態とな先インバーメ部（至）に貫通電流が流れて
しまうことになる。その結果、消費電流が増大すること
にな）、集積化された読み出しメモリとしては、実用上
非常に問題となるものである。さらに、インバータ部（
至）に貫通電流が流れることによ）、その出力端の電位
ＶＸ２も′Ｌ”レベル、つｔＭａｖよシ大き（なるため
、データバスＤＢに現われる出力電位が不安定になると
いう問題点をも有するものであった。
この発明は上記した点に鑑みてなされたものであり、イ
ンバータ部における貫通電流を抑制して消費電流の増大
を防止でき、高速化に適した読み出し専用メモリを得る
ことを目的とするものである。
ンバータ部における貫通電流を抑制して消費電流の増大
を防止でき、高速化に適した読み出し専用メモリを得る
ことを目的とするものである。
２、）発明に係る読み出し専用メモリは、複数のＭｏｓ
トランジスタが直列接続されたメモリ部を有したものに
おいて、このメモリ部が接続されるデータ線と電源電位
点との間に第２の電荷プリチャージ用ＭＯＳトランジス
タを接続したものである。
トランジスタが直列接続されたメモリ部を有したものに
おいて、このメモリ部が接続されるデータ線と電源電位
点との間に第２の電荷プリチャージ用ＭＯＳトランジス
タを接続したものである。
この発明忙おりては、第２の電荷プリチャージ用ＭＯＳ
トランジスタがプリチャージ期間に導通状態となって、
データ線の電位を充電させ、メモリ部においてアドレス
信号によるＡＮＤ論理が成立していな込時に、第１の電
荷プリチャージ用ＭＯＳトランジスタを介してプリチャ
ージされたインバータ部の入力端の電位を低下古せない
ように機能するものである。
トランジスタがプリチャージ期間に導通状態となって、
データ線の電位を充電させ、メモリ部においてアドレス
信号によるＡＮＤ論理が成立していな込時に、第１の電
荷プリチャージ用ＭＯＳトランジスタを介してプリチャ
ージされたインバータ部の入力端の電位を低下古せない
ように機能するものである。
以下にこの発明の一実施例を第１図に基づいて説明する
と２図にお込て（至）ｆｉ電源電位点とデータ線（２）
との間に接続された電荷プリチャージ用Ｎ型ＭＯＳトラ
ンジスタで、メモリ部（１１のＮ型ＭＯＳトランジスタ
０のゲートに印力ａされるクロック信号φ１と相補の関
係であるクロック信号φ１がゲートに入力されているも
のである。なお１図にはデータ線（２）のみに接続した
ものを示してｂるが、他のデータ線（２ａ）−にもそれ
ぞれ電荷プルアップ用Ｎ型トランジスタが接続されて込
るものである。
と２図にお込て（至）ｆｉ電源電位点とデータ線（２）
との間に接続された電荷プリチャージ用Ｎ型ＭＯＳトラ
ンジスタで、メモリ部（１１のＮ型ＭＯＳトランジスタ
０のゲートに印力ａされるクロック信号φ１と相補の関
係であるクロック信号φ１がゲートに入力されているも
のである。なお１図にはデータ線（２）のみに接続した
ものを示してｂるが、他のデータ線（２ａ）−にもそれ
ぞれ電荷プルアップ用Ｎ型トランジスタが接続されて込
るものである。
次にこの様に構成された読み出し専用メモリの読み出し
動作について第２図を用−て説明する。
動作について第２図を用−て説明する。
まず、 Ｉ’Ｈのプリチャージ期間にお込て、クロッ
ク信号φ１が′Ｌ”レベルであるため、Ｎ型ＭＯＳトラ
ンジスタ（１１が非導通状態であり、メモリ部（１）は
不活性状態である。同様に他のメモリ部も不活性状態で
おる。一方、電荷プリチャージ用Ｐ型Ｍ０８）ランジス
タ（至）は導通状態となってインバータ部（至）の入力
端の電位ＶＸ１が１”レベルの電位に充電されるととも
に、クロック信号φ１が１”レベルであるため電荷プル
アップ用Ｎ型ＭＯ８）うンジスク（至）も導通状態とな
ってデータ線（２）の電位ＶＸＯも′Ｈ”レベルの電位
に充電されるものである。
ク信号φ１が′Ｌ”レベルであるため、Ｎ型ＭＯＳトラ
ンジスタ（１１が非導通状態であり、メモリ部（１）は
不活性状態である。同様に他のメモリ部も不活性状態で
おる。一方、電荷プリチャージ用Ｐ型Ｍ０８）ランジス
タ（至）は導通状態となってインバータ部（至）の入力
端の電位ＶＸ１が１”レベルの電位に充電されるととも
に、クロック信号φ１が１”レベルであるため電荷プル
アップ用Ｎ型ＭＯ８）うンジスク（至）も導通状態とな
ってデータ線（２）の電位ＶＸＯも′Ｈ”レベルの電位
に充電されるものである。
この時、データ線（２）の電位Ｖｘｏは電源電位から電
荷フルアップ用Ｎ型ＭＯｓトランジスタ（至）のスレシ
ョルド電圧を差し引込九分まで上昇され、また。
荷フルアップ用Ｎ型ＭＯｓトランジスタ（至）のスレシ
ョルド電圧を差し引込九分まで上昇され、また。
インバータ部（至）の入力端の電位’Ｖｘ１は電荷プリ
チャージ用Ｎ型ＭＯＳトランジスタ（至）を接続しなか
った電位よシも高い電位まで上昇されるものである。そ
して、プリチャージ期間ｔ２が過ぎてクロック信号φ１
がＨ”レベルに、クロック信号φ１が”Ｌ”レベルに変
化すると９、Ｎ型ＭＯＳトランジスタ０は導通状態にな
シ、メモリ部（１）は活性状態になる。同様に他のメモ
リ部も活性状態になる。
チャージ用Ｎ型ＭＯＳトランジスタ（至）を接続しなか
った電位よシも高い電位まで上昇されるものである。そ
して、プリチャージ期間ｔ２が過ぎてクロック信号φ１
がＨ”レベルに、クロック信号φ１が”Ｌ”レベルに変
化すると９、Ｎ型ＭＯＳトランジスタ０は導通状態にな
シ、メモリ部（１）は活性状態になる。同様に他のメモ
リ部も活性状態になる。
一方、電荷プリチャージ用ＰＩＩＭ ＯＢ ）ランジス
タ（至）及び電荷プリチャージ用Ｎ型ＭＯＳトランジス
タ（至）は非導通状態となる。この時、全てのメモリ部
にアドレス信号ＡＤＱ〜ＡＤ９ ＫよるＡＮＤ論理が成
立していないため、データ線（２）の電位は若干下がシ
、インバータ部（至）の入力端の電位ＶＸ１も若干下が
るものの、プリチャージ期間Ｐｔ１で充分な電位に充電
しているため、インバータ部（至）を構成している非導
通状態でなければならないＭＯＳトランジスタのゲート
電位はスレッシュホルド電位を越えないので、非導通状
態を維持し続け、インバータ部（至）の貫通電流は全く
流れないものである。その結果、インバータ部（至）の
出力端の電位ＶＸ２はＱＶである′Ｌ”レベルであシ、
データバスＤＢにはトランスミッションゲート０υを介
して”Ｌ”レベルが現われる。
タ（至）及び電荷プリチャージ用Ｎ型ＭＯＳトランジス
タ（至）は非導通状態となる。この時、全てのメモリ部
にアドレス信号ＡＤＱ〜ＡＤ９ ＫよるＡＮＤ論理が成
立していないため、データ線（２）の電位は若干下がシ
、インバータ部（至）の入力端の電位ＶＸ１も若干下が
るものの、プリチャージ期間Ｐｔ１で充分な電位に充電
しているため、インバータ部（至）を構成している非導
通状態でなければならないＭＯＳトランジスタのゲート
電位はスレッシュホルド電位を越えないので、非導通状
態を維持し続け、インバータ部（至）の貫通電流は全く
流れないものである。その結果、インバータ部（至）の
出力端の電位ＶＸ２はＱＶである′Ｌ”レベルであシ、
データバスＤＢにはトランスミッションゲート０υを介
して”Ｌ”レベルが現われる。
次に、Ｐｔ２のプリチャージ期間において、クロック信
号φ１が′Ｈ”レベルから”Ｌ”レベルに、クロッ／４
８号φ１が６Ｌ”レベルからＨ”レベルに変化するため
、Ｐｔ１のプリチャージ期間と同様にプリチャージされ
る。そして、プリチャージ期間がすぎてクロック信号φ
１妙Ｅ’″Ｌ”レベルからＥ”レベルに、クロック信号
φ１がＨ”レベルから”Ｌ”レベルに変化すると、メモ
リ部が活性状態となる。
号φ１が′Ｈ”レベルから”Ｌ”レベルに、クロッ／４
８号φ１が６Ｌ”レベルからＨ”レベルに変化するため
、Ｐｔ１のプリチャージ期間と同様にプリチャージされ
る。そして、プリチャージ期間がすぎてクロック信号φ
１妙Ｅ’″Ｌ”レベルからＥ”レベルに、クロック信号
φ１がＨ”レベルから”Ｌ”レベルに変化すると、メモ
リ部が活性状態となる。
この時、メモリ部（１）におりてアドレス信号ＡＤＱ〜
ＡＤ９によるＡＮＤ論理が成立していると、データ線（
２１ハＮ 形Ｍ ＯＳ ）−ランジスタ（３）〜α違を
介して接地電位点に接続され、データ線（２）の電位ｖ
ｘｏはＬ”レベルに変化し、セレクタ部Ｉを介してイン
バータ（至）の入力端の、Ｗ位ＶＸ１も−”レベルに変
化し、出力端の電位Ｖｘ２は１”レベルに変化する。
ＡＤ９によるＡＮＤ論理が成立していると、データ線（
２１ハＮ 形Ｍ ＯＳ ）−ランジスタ（３）〜α違を
介して接地電位点に接続され、データ線（２）の電位ｖ
ｘｏはＬ”レベルに変化し、セレクタ部Ｉを介してイン
バータ（至）の入力端の、Ｗ位ＶＸ１も−”レベルに変
化し、出力端の電位Ｖｘ２は１”レベルに変化する。
その結果、データバスＤＢにはトランスミッションゲー
）Ｃ（ｎを介してＨ”レベルの電位が現われることにな
る。
）Ｃ（ｎを介してＨ”レベルの電位が現われることにな
る。
また、 ｔ３の読み出し期間はｔｌの読み出し期間と
、 ｔ４の読み出し期間はｔ２の読み出し期間と同様
にして読み出されるものである。
、 ｔ４の読み出し期間はｔ２の読み出し期間と同様
にして読み出されるものである。
従って、上記の様に構成されたものにあっては。
プリチャージ期間を短かくして高速化を図っても。
プリチャージ期間にインバータ部（至）の入力端の電位
”ｌ’Ｘ１を充分高く充電できるため、Ａ１１Ｄ論理が
成立していない場合においてこの電位Ｖｘ１の電位降下
を非常に小さくでき、インバータ部（至）の貫通電流が
なく消費電流の増大を抑制でき、かつインバータ部（至
）の出力電位が安定するものである。
”ｌ’Ｘ１を充分高く充電できるため、Ａ１１Ｄ論理が
成立していない場合においてこの電位Ｖｘ１の電位降下
を非常に小さくでき、インバータ部（至）の貫通電流が
なく消費電流の増大を抑制でき、かつインバータ部（至
）の出力電位が安定するものである。
この発明は以上に述べたように、複数のＭＯＳトランジ
スタが直列接続されたメモリ部を有した読み出し専用メ
モリにおいて、メモリ部が接続されるデータ線と電源電
位点との間に第２の電荷プリチャージ用ＭＯＳトランジ
スタを接続したので。
スタが直列接続されたメモリ部を有した読み出し専用メ
モリにおいて、メモリ部が接続されるデータ線と電源電
位点との間に第２の電荷プリチャージ用ＭＯＳトランジ
スタを接続したので。
第１の電荷プリチャージＪＩＭＯ８）→ンジスタにより
プリチャージされるインバータ部の入力端の電位を充分
高くでき、インバータ部における貫通電流を抑制して消
費電流の増大を防止できるとともに、高速化を図れると
いう効果を有するものである。
プリチャージされるインバータ部の入力端の電位を充分
高くでき、インバータ部における貫通電流を抑制して消
費電流の増大を防止できるとともに、高速化を図れると
いう効果を有するものである。
第１図はこの発明の一実施例を示す要部回路図。
第２図は第１図のものにおける各部のタイミングチャー
トを示す図、第３図は従来の読み出し専用メモリを示す
要部回路図、第４図は第３図のものにおける第２図相当
図である。 図において（１１はメモリ部、（２）はデータ線、０着
はセレクタ部、（至）はインバータ部、 Ｃ３３は第１
の電荷プリチャージ４Ｍ０Ｓトランジスタ、ｃａｑ第２
の電荷プリチャージ用ＭＯ８トランジスタである。 なお、各図中同一符号は同−又は相当部分を示す。
トを示す図、第３図は従来の読み出し専用メモリを示す
要部回路図、第４図は第３図のものにおける第２図相当
図である。 図において（１１はメモリ部、（２）はデータ線、０着
はセレクタ部、（至）はインバータ部、 Ｃ３３は第１
の電荷プリチャージ４Ｍ０Ｓトランジスタ、ｃａｑ第２
の電荷プリチャージ用ＭＯ８トランジスタである。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）ゲートにアドレス信号が入力されるＭＯＳトラン
ジスタを複数直列接続したものからなり、データ線と接
地電位点との間に接続されたメモリ部、ゲートにセレク
タ信号が入力されるＭＯＳトランジスタを複数直列接続
した直列接続体を有し、この直列接続体の一端が上記デ
ータ線に接続されたセレクタ部、このセレクタ部におけ
る直列接続体の他端に入力端が接続されるＭＯＳトラン
ジスタにて構成されるインバータ部、上記セレクタ部に
おける直列接続体の他端と電源電位点との間に接続され
た第１の電荷プリチャージ用ＭＯＳトランジスタ、上記
データ線と上記電源電位点との間に接続された第２の電
荷プリチヤージ用ＭＯＳトランジスタを備えた読み出し
専用メモリ。 - （２）メモリ部及びセレクタ部を構成するＭＯＳトラン
ジスタと第２の電荷プリチヤージ用ＭＯＳトランジスタ
はＮ型ＭＯＳトランジスタであり、第１の電荷プリチャ
ージ用ＭＯＳトランジスタはＰ型ＭＯＳトランジスタで
あることを特徴とする特許請求の範囲第１項記載の読み
出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106301A JPS61264596A (ja) | 1985-05-16 | 1985-05-16 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106301A JPS61264596A (ja) | 1985-05-16 | 1985-05-16 | 読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264596A true JPS61264596A (ja) | 1986-11-22 |
Family
ID=14430192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60106301A Pending JPS61264596A (ja) | 1985-05-16 | 1985-05-16 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264596A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231497A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH01191392A (ja) * | 1987-10-22 | 1989-08-01 | Advanced Micro Devicds Inc | 伝搬先入れ先出し記憶装置 |
| JPH0212694A (ja) * | 1988-06-30 | 1990-01-17 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-05-16 JP JP60106301A patent/JPS61264596A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231497A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH01191392A (ja) * | 1987-10-22 | 1989-08-01 | Advanced Micro Devicds Inc | 伝搬先入れ先出し記憶装置 |
| JPH0212694A (ja) * | 1988-06-30 | 1990-01-17 | Fujitsu Ltd | 半導体記憶装置 |
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