JPS5995728A - Ｍｏｓｔ出力回路 - Google Patents
Ｍｏｓｔ出力回路Info
- Publication number
- JPS5995728A JPS5995728A JP57206590A JP20659082A JPS5995728A JP S5995728 A JPS5995728 A JP S5995728A JP 57206590 A JP57206590 A JP 57206590A JP 20659082 A JP20659082 A JP 20659082A JP S5995728 A JPS5995728 A JP S5995728A
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- JP
- Japan
- Prior art keywords
- circuit
- mo5t
- gate
- pull
- input signal
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Physics & Mathematics (AREA)
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｌ）産業上の利用分野
木兄Ｆ３Ａは、ＭＯ８Ｔを多数組み込んだＭＯ５型集積
回路からの出力信８−を外部回路に出力する際に用いら
れるＭＯ５Ｔ出力回路に関する。
回路からの出力信８−を外部回路に出力する際に用いら
れるＭＯ５Ｔ出力回路に関する。
■）従来技術
此種ＭＯ３Ｔ出力回路の基本構成を′？＋１因に示す。
この第１図に於て、ＣＱｌ）ＣＱｌ）ｔ／ｉ電源（ＶＤ
Ｄ、）とアース（ＧＮＤ）との間に直列に挿入接続され
た一対の駆動Ｍ ＯＳ Ｔで、この両ＭＯ５Ｔ（Ｑｌ）
（Ｑ２）Ｋ依って駆動回路を構成している。（Ｑ３）（
Ｑ４）は該駆動回路の一方の五（Ｏ８Ｔ（Ｑｌ）のゲー
トと入力端子（ＩＮ）との間に設けられた負荷回路を構
成している負荷ＭＯ８Ｔ並ひにスイッチングＭＯ５Ｔで
ある。（ＣＸ）はこの負荷回路の出力端の中間容量、（
ＣＬ）は駆動回路の出力端の負荷容量である。尚、上記
ＭＯ３Ｔのうち（Ｑｌ）（Ｑ２）ｆ″ｉｉエンハンスメ
ント型ニュートラル型、（Ｑ３）はデプレッションＪＭ
、（Ｑ＜）１．ｉエンハンスメントＱＭＯ５Ｔから成っ
ている。祈る構成の回路に依ると、負荷容量（Ｃｔ）が
相当大きい為に駆動回路のＭＯ５Ｔ（Ｑｌ ）（Ｑ２
）のゲイン定数βとしては非電に大きなものが要求され
、中間容量（ＣＸ）も大さくなるので、所る出力回路に
於ける動作を高速で行わしめる為には反転回路の負荷Ｍ
Ｏ５Ｔ（Ｑ３）のゲイン定数βをも大きく設定しなけれ
ばならない。その結果、消費電力の増大を招いていた。
Ｄ、）とアース（ＧＮＤ）との間に直列に挿入接続され
た一対の駆動Ｍ ＯＳ Ｔで、この両ＭＯ５Ｔ（Ｑｌ）
（Ｑ２）Ｋ依って駆動回路を構成している。（Ｑ３）（
Ｑ４）は該駆動回路の一方の五（Ｏ８Ｔ（Ｑｌ）のゲー
トと入力端子（ＩＮ）との間に設けられた負荷回路を構
成している負荷ＭＯ８Ｔ並ひにスイッチングＭＯ５Ｔで
ある。（ＣＸ）はこの負荷回路の出力端の中間容量、（
ＣＬ）は駆動回路の出力端の負荷容量である。尚、上記
ＭＯ３Ｔのうち（Ｑｌ）（Ｑ２）ｆ″ｉｉエンハンスメ
ント型ニュートラル型、（Ｑ３）はデプレッションＪＭ
、（Ｑ＜）１．ｉエンハンスメントＱＭＯ５Ｔから成っ
ている。祈る構成の回路に依ると、負荷容量（Ｃｔ）が
相当大きい為に駆動回路のＭＯ５Ｔ（Ｑｌ ）（Ｑ２
）のゲイン定数βとしては非電に大きなものが要求され
、中間容量（ＣＸ）も大さくなるので、所る出力回路に
於ける動作を高速で行わしめる為には反転回路の負荷Ｍ
Ｏ５Ｔ（Ｑ３）のゲイン定数βをも大きく設定しなけれ
ばならない。その結果、消費電力の増大を招いていた。
一方、出力振巾が不要な時は、駆動回路のＭＯ５Ｔ（Ｑ
ｌにニュートラル型とか、′Ｘ−ンハンスメント型とか
を用いる事に依って低消費電力化が図られていたが１反
転回路での消費電力の減少は果し得なかった。このよう
な問題点に鑑みで第２図に示すような改善案が提栗され
た。この改善案は第１図に示した出力回路の反転回路を
構成している負４Ｍ０５Ｔ（Ｑｌ）にゲートストラップ
回路を付加している。即ち負荷ＭＯ５Ｔ（Ｑｌ）のソー
スとゲートとの闇にプルアップ容量（ｃ。
ｌにニュートラル型とか、′Ｘ−ンハンスメント型とか
を用いる事に依って低消費電力化が図られていたが１反
転回路での消費電力の減少は果し得なかった。このよう
な問題点に鑑みで第２図に示すような改善案が提栗され
た。この改善案は第１図に示した出力回路の反転回路を
構成している負４Ｍ０５Ｔ（Ｑｌ）にゲートストラップ
回路を付加している。即ち負荷ＭＯ５Ｔ（Ｑｌ）のソー
スとゲートとの闇にプルアップ容量（ｃ。
）ｆ！ｔ：挿入接続すると共に該ゲートと電源（ＶＤＤ
）との間にプルアップＭＯ５Ｔ（Ｑ５）を挿入接続して
いる。同、このプルアップＭＯＳＴ （Ｑ ｓ〕はデプ
レッション型ＭＯＳＴから成っている。
）との間にプルアップＭＯ５Ｔ（Ｑ５）を挿入接続して
いる。同、このプルアップＭＯＳＴ （Ｑ ｓ〕はデプ
レッション型ＭＯＳＴから成っている。
周知の如く、ｎ％のＭＯ５Ｔは出力波形の立上りは遅く
、立下りが速い。その為にこのゲートストラップ回路を
付加する事に依って−ｊ１．的な応答を艮くして立上り
波形を改みしている。
、立下りが速い。その為にこのゲートストラップ回路を
付加する事に依って−ｊ１．的な応答を艮くして立上り
波形を改みしている。
と仁ろが折るプートストラップ回路を追加する事に依っ
て５Ｌ上り特性が改善されてはいるが、入力端子（ＩＮ
）に入力される信号がハイレベルになって、定常状愚に
なった時に負荷ＭＯ５Ｔ（Ｑｌ）のゲートの電位（へ）
はハイレベルに保たれ、この負荷Ｍ ＯＳ Ｔ（Ｑ ３
）のゲート・ソース間電位は大きくなるので消賛電力
番″ｉ増加する。
て５Ｌ上り特性が改善されてはいるが、入力端子（ＩＮ
）に入力される信号がハイレベルになって、定常状愚に
なった時に負荷ＭＯ５Ｔ（Ｑｌ）のゲートの電位（へ）
はハイレベルに保たれ、この負荷Ｍ ＯＳ Ｔ（Ｑ ３
）のゲート・ソース間電位は大きくなるので消賛電力
番″ｉ増加する。
町発明の目的
本発明はこのような不都合を改良すべく為されたもので
あって、動作特性を害う事ｌＸ ＜低消費電力化を図っ
たＭ ＯＳ Ｔ出力回路を提供する事を目的としている
。
あって、動作特性を害う事ｌＸ ＜低消費電力化を図っ
たＭ ＯＳ Ｔ出力回路を提供する事を目的としている
。
■）発明の構成
本発明は、プートストラップ回路を有するＭＯ８Ｔ出力
回路に於て、反転回路を構成しているＭＯ３Ｔの接続中
点と負荷Ｍ ＯＳ Ｔのゲートとの間に、ゲートに入力
信号が印加される付加ＭＯ８Ｔを押入接続したところに
特徴を有する。
回路に於て、反転回路を構成しているＭＯ３Ｔの接続中
点と負荷Ｍ ＯＳ Ｔのゲートとの間に、ゲートに入力
信号が印加される付加ＭＯ８Ｔを押入接続したところに
特徴を有する。
実施例
第３図は本発明回路を示しており、（Ｑｌ）（Ｑ２）、
（Ｑｌ（Ｑ４）及び（Ｑ５）Ｒ第２図の場合と同様に、
駆動回路を構成しているＭＯ８Ｔ１負荷回路を構成して
いるＭＯ５Ｔ、及びゲートストラップ回路を構成してい
るＭＯ５Ｔであり、本発明に放ては、これ等のＭＯ５Ｔ
の外に負荷ＭＯ５Ｔ（Ｑｌ）のソースとゲートとの間に
、ゲートに入力信号が供給される付加ＭＯ５Ｔ（Ｑｅ）
を挿入接続している。尚、（Ｃｏ）はゲートストラップ
回路を構成しているプルアップ容量、（Ｃ１）は負荷Ｍ
Ｏ５Ｔ（Ｑｌ）のゲート容量、（Ｃ２）は中間容量で、
これ等の容量間には、Ｃｚ＞＞Ｃ１ ＣＤ ＞ＣＩ の関係が設定されている。
（Ｑｌ（Ｑ４）及び（Ｑ５）Ｒ第２図の場合と同様に、
駆動回路を構成しているＭＯ８Ｔ１負荷回路を構成して
いるＭＯ５Ｔ、及びゲートストラップ回路を構成してい
るＭＯ５Ｔであり、本発明に放ては、これ等のＭＯ５Ｔ
の外に負荷ＭＯ５Ｔ（Ｑｌ）のソースとゲートとの間に
、ゲートに入力信号が供給される付加ＭＯ５Ｔ（Ｑｅ）
を挿入接続している。尚、（Ｃｏ）はゲートストラップ
回路を構成しているプルアップ容量、（Ｃ１）は負荷Ｍ
Ｏ５Ｔ（Ｑｌ）のゲート容量、（Ｃ２）は中間容量で、
これ等の容量間には、Ｃｚ＞＞Ｃ１ ＣＤ ＞ＣＩ の関係が設定されている。
次に祈る構成に於ける動作について第４図の波形図を参
照しながら考えてみる。
照しながら考えてみる。
入力信号（ＶＩＮ）がローレベル但）から７１イレベル
０）に変化する時、負荷ＭＯ５Ｔ（Ｑｌ）のゲートの電
位囚は、反転回路のスイッチングＭＯ５Ｔ（Ｑ４）がＯ
Ｎするので、プルアップ容量（ＣＯ）の突き下げ効果に
依って低くなり、また付加ＭＯＳＴ（Ｑｅ）もＯＮする
ので更に低下する。
０）に変化する時、負荷ＭＯ５Ｔ（Ｑｌ）のゲートの電
位囚は、反転回路のスイッチングＭＯ５Ｔ（Ｑ４）がＯ
Ｎするので、プルアップ容量（ＣＯ）の突き下げ効果に
依って低くなり、また付加ＭＯＳＴ（Ｑｅ）もＯＮする
ので更に低下する。
その結果、入力信号（Ｖｌ）ｒ）が卸の時は、負荷ＭＯ
５Ｔ（Ｑｌ）のゲート・ソース間電位は小さくなり、該
ＭＯ８Ｔ（Ｑｌ）を流れる電流は少い。
５Ｔ（Ｑｌ）のゲート・ソース間電位は小さくなり、該
ＭＯ８Ｔ（Ｑｌ）を流れる電流は少い。
この時プルアップＭＯ８Ｔ（Ｑ５）を流れる電流は、ゲ
ート容量（Ｃ１）が中間容量より遥かに小さいので、僅
かなものである。従って入力信号（ＶＩＮ）が（６）の
期間に於ける消費電力は第２図のものより格段に少い事
が理解出来であろう。
ート容量（Ｃ１）が中間容量より遥かに小さいので、僅
かなものである。従って入力信号（ＶＩＮ）が（６）の
期間に於ける消費電力は第２図のものより格段に少い事
が理解出来であろう。
次に入力信号（ＶＩＮ）が（６）から但）に変化する時
は、第４図の■の一時点で反転回路の出力点電位の）は
アース（ＧＮＤ）より少し高いので、付加ＭＯ５Ｔ（Ｑ
ｅ）のゲート・ソース間電圧は反転回路のスイッチング
ＭＯ５Ｔ（Ｑ４）のそれより小さくなり、このスイッチ
ングＭＯ５Ｔ（Ｑ４）はＯＮのままで、付加ＭＯＳＴ（
ＱｅンけＯＦＦするので、Ｑ点の電位は高くなって行く
。次に■の時点で入力信号（ＹＥＮ）が更に低下すると
、スイッチングＭＯ５Ｔ（Ｑ４）もＯＦＦするので（６
）点の電位は上昇を開始するが、ゲート容量（Ｃ１）は
プルアップ’ｄｉ（Ｃｏ）より小さいので、ゲート容量
（Ｃ１）はプルアップ容量（ＣＯ）より速く充電され、
（８）点の電位上昇の方が（６）点より大きなものとな
る。そして四点の電位が電源電位（ＶＤＤ）と同じとな
った時点■では、に）点との）点との電位差はかなり大
きなものとなっていて、（イ）点の電位はプルアップ容
量（ＣＯ）の突き上は効果に依って丈に高められる。■
の時点を過ぎると、０）点の電位は徐々に電源（ＶＤＤ
）レベルに接近して行き、またに）点の電位もゾルアッ
プＭＯＳＴ（Ｑ、５）を通して電源（ＶＤＤ）に電流が
逆流して電源レベル（ＶＤＤ）に近すいて行く。
は、第４図の■の一時点で反転回路の出力点電位の）は
アース（ＧＮＤ）より少し高いので、付加ＭＯ５Ｔ（Ｑ
ｅ）のゲート・ソース間電圧は反転回路のスイッチング
ＭＯ５Ｔ（Ｑ４）のそれより小さくなり、このスイッチ
ングＭＯ５Ｔ（Ｑ４）はＯＮのままで、付加ＭＯＳＴ（
ＱｅンけＯＦＦするので、Ｑ点の電位は高くなって行く
。次に■の時点で入力信号（ＹＥＮ）が更に低下すると
、スイッチングＭＯ５Ｔ（Ｑ４）もＯＦＦするので（６
）点の電位は上昇を開始するが、ゲート容量（Ｃ１）は
プルアップ’ｄｉ（Ｃｏ）より小さいので、ゲート容量
（Ｃ１）はプルアップ容量（ＣＯ）より速く充電され、
（８）点の電位上昇の方が（６）点より大きなものとな
る。そして四点の電位が電源電位（ＶＤＤ）と同じとな
った時点■では、に）点との）点との電位差はかなり大
きなものとなっていて、（イ）点の電位はプルアップ容
量（ＣＯ）の突き上は効果に依って丈に高められる。■
の時点を過ぎると、０）点の電位は徐々に電源（ＶＤＤ
）レベルに接近して行き、またに）点の電位もゾルアッ
プＭＯＳＴ（Ｑ、５）を通して電源（ＶＤＤ）に電流が
逆流して電源レベル（ＶＤＤ）に近すいて行く。
り発明の効果
本発明は以上の説明から明らかな如く、ゲートストラッ
プ回路を有する出力回路に付加ＭＯ５Ｔを追加している
ので、少い消費電力で前作速度の速いＭＯ８Ｔ出力回路
が得られ、本発明がＭＯ８型集積回路に寄与する効果は
多大である。
プ回路を有する出力回路に付加ＭＯ５Ｔを追加している
ので、少い消費電力で前作速度の速いＭＯ８Ｔ出力回路
が得られ、本発明がＭＯ８型集積回路に寄与する効果は
多大である。
第１図、第２図は従来のＭＯ５Ｔ出力回路の電気回路図
、第６図は本発明ＭＯ５Ｔ出力回路の電気回路図であっ
て、（財）はＭＯ５Ｔ、（Ｃ）は容量、を犬々示してい
る。 第１図 ＧＨＤ ＧＮｕ ）４図 手 続 補 正 書（方式） 昭和５８年６月７日 特許庁長官殿 １、事件の表示 昭和５７年特許願第２０６５９０号 ２、発明の名称 ＭＯ８Ｔ出力回路 ６、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 連絡先：電話（東京） ８３５−１１１１特許センター
駐在鎌田５、補正命令の日付く発送日） 昭和５８年２月２２日 ６、補正の対象 明細書の、図面の簡単な説明、の欄 ７、補正の内容 明細書第７．第８頁にある、図面の簡単な説明、の欄を
下記の通り補正します。 記 第１図、第２図は従来のＭＯ８Ｔ出力回路の電気回路図
、第３図は本発明ＭＯ８Ｔ出力回路の電気回路図、第４
図は第２図、第３図の動作説明の為の波形図であって、
（ＱンはＭＯ３Ｔ、（Ｃ）は容量、を夫々示している。 以上 手 続 補 正 書 （自発）昭和５８年６月
δ日 特許庁長官殿 １、事件の表示 昭和５７年特許願第２０６５９０号 ２、発明の名称 ＭＯ８Ｔ出力回路 ６、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 住所 守口市京阪本通２丁目１８番地 ５、補正の対象 （１）明細書の、発明の詳細な説明、の欄（２）図面 ６、補正の内容 （１−１）明細書第３頁第３行目ニある、’ＭＯ３Ｔ（
Ｑ３）」を、’ＭＯ３Ｔ（Ｑｌ）Ｊ と、補正シます。 （ｉ−２） ｉｌＪ］細書第５ 頁＄１２行目ｉ： ア
ル、’ＣＤ＞０１」を、’Ｃｏ＞ＣＩＪと、補正します
。 （１−３）明細書第６頁第９行目にある、′理解出来て
あろう。」とあるのを、「理解出来るであろう。」と補
正します。 （１−４）下記の箇所にある１ゲート容量ヨを、「浮遊
容量」と、補正します。 記 第５頁第９行目、 第６頁第６行目、 第６頁第２０行目、 第７頁第１．２行目、 （２〉図面中、第２図並びに第３図を別紙の通り補正し
ます。 以上 第２図 Ｖｏ。 第３図 Ｖｌ）Ｄ １５５−
、第６図は本発明ＭＯ５Ｔ出力回路の電気回路図であっ
て、（財）はＭＯ５Ｔ、（Ｃ）は容量、を犬々示してい
る。 第１図 ＧＨＤ ＧＮｕ ）４図 手 続 補 正 書（方式） 昭和５８年６月７日 特許庁長官殿 １、事件の表示 昭和５７年特許願第２０６５９０号 ２、発明の名称 ＭＯ８Ｔ出力回路 ６、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 連絡先：電話（東京） ８３５−１１１１特許センター
駐在鎌田５、補正命令の日付く発送日） 昭和５８年２月２２日 ６、補正の対象 明細書の、図面の簡単な説明、の欄 ７、補正の内容 明細書第７．第８頁にある、図面の簡単な説明、の欄を
下記の通り補正します。 記 第１図、第２図は従来のＭＯ８Ｔ出力回路の電気回路図
、第３図は本発明ＭＯ８Ｔ出力回路の電気回路図、第４
図は第２図、第３図の動作説明の為の波形図であって、
（ＱンはＭＯ３Ｔ、（Ｃ）は容量、を夫々示している。 以上 手 続 補 正 書 （自発）昭和５８年６月
δ日 特許庁長官殿 １、事件の表示 昭和５７年特許願第２０６５９０号 ２、発明の名称 ＭＯ８Ｔ出力回路 ６、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 住所 守口市京阪本通２丁目１８番地 ５、補正の対象 （１）明細書の、発明の詳細な説明、の欄（２）図面 ６、補正の内容 （１−１）明細書第３頁第３行目ニある、’ＭＯ３Ｔ（
Ｑ３）」を、’ＭＯ３Ｔ（Ｑｌ）Ｊ と、補正シます。 （ｉ−２） ｉｌＪ］細書第５ 頁＄１２行目ｉ： ア
ル、’ＣＤ＞０１」を、’Ｃｏ＞ＣＩＪと、補正します
。 （１−３）明細書第６頁第９行目にある、′理解出来て
あろう。」とあるのを、「理解出来るであろう。」と補
正します。 （１−４）下記の箇所にある１ゲート容量ヨを、「浮遊
容量」と、補正します。 記 第５頁第９行目、 第６頁第６行目、 第６頁第２０行目、 第７頁第１．２行目、 （２〉図面中、第２図並びに第３図を別紙の通り補正し
ます。 以上 第２図 Ｖｏ。 第３図 Ｖｌ）Ｄ １５５−
Claims (1)
- イ）電源とアースとの間に直列に接続された一対の駆ｍ
ＪＭＯ５Ｔから成る駆動回路と、該駆動回路の一方のＭ
Ｏ５Ｔと入力端子との間に孜けられた反転回路と、該反
転回路の負荷ＭＯ５Ｔに関連付られたプートストジップ
回路と２から成るＭＯ５Ｔ出力回路例於て、上記反転回
路を構成する２個のＭＯ５Ｔの接続甲点とこの反転回路
の負荷ＭＯ５Ｔのゲートとの間に、ゲートを入力端子に
接続した付加１１０ Ｓ Ｔを挿入接続して成るＭ Ｏ
Ｓ Ｔ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206590A JPS5995728A (ja) | 1982-11-24 | 1982-11-24 | Ｍｏｓｔ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206590A JPS5995728A (ja) | 1982-11-24 | 1982-11-24 | Ｍｏｓｔ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5995728A true JPS5995728A (ja) | 1984-06-01 |
Family
ID=16525918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57206590A Pending JPS5995728A (ja) | 1982-11-24 | 1982-11-24 | Ｍｏｓｔ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995728A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710901A (en) * | 1984-08-17 | 1987-12-01 | Mitsubishi Denki Kabushiki Kaisha | Driving circuit for a shared sense amplifier |
| US4719597A (en) * | 1984-08-17 | 1988-01-12 | Mitsubishi Denki Kabushiki Kaisha | Driving circuit for a shared sense amplifier with increased speed clock generation circuit for reading addressed memory cells |
| JPS63190420A (ja) * | 1986-11-13 | 1988-08-08 | フェアチャイルド セミコンダクタ コーポレーション | 高速ブートストラップドライバ回路 |
| JPS63190423A (ja) * | 1986-11-13 | 1988-08-08 | フェアチャイルド セミコンダクタ コーポレーション | バイポーラトランジスタスイッチング向上回路 |
| JP2008147972A (ja) * | 2006-12-08 | 2008-06-26 | Chi Mei El Corp | ロジック回路とその応用回路 |
| EP2346168A3 (de) * | 2010-01-12 | 2012-05-09 | Thales Defence Deutschland GmbH | Pegelwandlerschaltung |
-
1982
- 1982-11-24 JP JP57206590A patent/JPS5995728A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710901A (en) * | 1984-08-17 | 1987-12-01 | Mitsubishi Denki Kabushiki Kaisha | Driving circuit for a shared sense amplifier |
| US4719597A (en) * | 1984-08-17 | 1988-01-12 | Mitsubishi Denki Kabushiki Kaisha | Driving circuit for a shared sense amplifier with increased speed clock generation circuit for reading addressed memory cells |
| JPS63190420A (ja) * | 1986-11-13 | 1988-08-08 | フェアチャイルド セミコンダクタ コーポレーション | 高速ブートストラップドライバ回路 |
| JPS63190423A (ja) * | 1986-11-13 | 1988-08-08 | フェアチャイルド セミコンダクタ コーポレーション | バイポーラトランジスタスイッチング向上回路 |
| JP2008147972A (ja) * | 2006-12-08 | 2008-06-26 | Chi Mei El Corp | ロジック回路とその応用回路 |
| EP2346168A3 (de) * | 2010-01-12 | 2012-05-09 | Thales Defence Deutschland GmbH | Pegelwandlerschaltung |
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