JPS5887911A - 比較器 - Google Patents
比較器Info
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- JPS5887911A JPS5887911A JP18583681A JP18583681A JPS5887911A JP S5887911 A JPS5887911 A JP S5887911A JP 18583681 A JP18583681 A JP 18583681A JP 18583681 A JP18583681 A JP 18583681A JP S5887911 A JPS5887911 A JP S5887911A
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- JP
- Japan
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- voltage
- transistor
- transistors
- conductivity type
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯ８（相補型絶縁ダート電界効果トランジ
スタ）よりなる比較器に関する。
スタ）よりなる比較器に関する。
この種の比較器は、たとえば第１図に示すように構成さ
れていた。すなわち、１１は電源■ＤＤが接続される第
１電源端子、１２は第２電源端子であって本例では接地
されており、１３は基準電圧■８が印加される基準入力
端子、１４は比較人力ｖＩが印加される比較入力端子、
１５は差動増幅回路であって、差動対をなすＮチャンネ
ルのトランジスタＴ１１Ｔ２およびＮチャンネルの定電
流源トランジスタＴ３ならびにＰチャンネルの負荷トラ
ンジスタ’ｒ４ 、’ｒ５が図示の如く接続されてなり
、１６はＣＭＯＳインバータ、１７は比較出力端子であ
る。
れていた。すなわち、１１は電源■ＤＤが接続される第
１電源端子、１２は第２電源端子であって本例では接地
されており、１３は基準電圧■８が印加される基準入力
端子、１４は比較人力ｖＩが印加される比較入力端子、
１５は差動増幅回路であって、差動対をなすＮチャンネ
ルのトランジスタＴ１１Ｔ２およびＮチャンネルの定電
流源トランジスタＴ３ならびにＰチャンネルの負荷トラ
ンジスタ’ｒ４ 、’ｒ５が図示の如く接続されてなり
、１６はＣＭＯＳインバータ、１７は比較出力端子であ
る。
上記比較器においては、入力比較直圧■１が基準′直圧
■８より高いとき、トランジスタＴ２のドレインがほぼ
接順蜜位（”０”レベル）に近くなるので、インバータ
１６の出力は電源′亀圧（“１″レベル）になる。逆に
入力比較電圧■□が基準電圧ｖＲより低いとき、トラン
ジスタＴｌのドレインがほぼ“０”レベルに近くな９、
しだがってトランジスタＴ５がオンし、そのドレインが
１”レベルになるので、インノ々−タ１６の出力は゛０
″レベルになる。
■８より高いとき、トランジスタＴ２のドレインがほぼ
接順蜜位（”０”レベル）に近くなるので、インバータ
１６の出力は電源′亀圧（“１″レベル）になる。逆に
入力比較電圧■□が基準電圧ｖＲより低いとき、トラン
ジスタＴｌのドレインがほぼ“０”レベルに近くな９、
しだがってトランジスタＴ５がオンし、そのドレインが
１”レベルになるので、インノ々−タ１６の出力は゛０
″レベルになる。
ところで、上記差動増幅回路１５は、基本的にアナログ
回路として動作するので、０Ｍ０８回路の特徴である低
消費電力の面を活かせない欠点があった。また、上記差
動増幅回路１５は、使用素子の精密な設計および製造工
程管理を行なえば所望の特性を得ることが可能ではある
が、素子の変動に対する特性の変動が非常に敏感であり
、かつＬＳＩ（大規模集積回路）化に際してチラノ上の
占有面積が大きくなる欠点があった。
回路として動作するので、０Ｍ０８回路の特徴である低
消費電力の面を活かせない欠点があった。また、上記差
動増幅回路１５は、使用素子の精密な設計および製造工
程管理を行なえば所望の特性を得ることが可能ではある
が、素子の変動に対する特性の変動が非常に敏感であり
、かつＬＳＩ（大規模集積回路）化に際してチラノ上の
占有面積が大きくなる欠点があった。
このような欠点を除去すべく、ダイナミック駆動型のＣ
ＭＯ３比較回路を用いることによって、低消費電力であ
って素子の設計が容易であり、ＬＳＩ化に好適な第２図
に示すような比較器が考えられている。
ＭＯ３比較回路を用いることによって、低消費電力であ
って素子の設計が容易であり、ＬＳＩ化に好適な第２図
に示すような比較器が考えられている。
すなわち、第２図において、２１は比較回路、２２およ
び２３は２人力ノアｔ”−）、２４および２５はインバ
ータであり、それぞれ０ＭＯ８よシなる。上Ｈ己ノアダ
ート２２．２３はＲ−８７す。
び２３は２人力ノアｔ”−）、２４および２５はインバ
ータであり、それぞれ０ＭＯ８よシなる。上Ｈ己ノアダ
ート２２．２３はＲ−８７す。
グフロッグ２６を形成するように接続されており、０１
〜Ｃ４はコンデンサであるが、第２図の回路がＩＣ化さ
れる場合には浮遊容量を利用してもよい。
〜Ｃ４はコンデンサであるが、第２図の回路がＩＣ化さ
れる場合には浮遊容量を利用してもよい。
前記比較回路２１において、’ｒｌ”’−Ｔ４はＮチャ
ンネルトランジスタ、Ｔ１．およびＴ６はＰチャンネル
トランジスタであり、このトランジスタ’ｒ５ 、’ｒ
、はソースが第１電源端子３１（を源電圧■ＤＤが印加
される）に接続され、ダートがクロック入力端子３２に
接続されている。
ンネルトランジスタ、Ｔ１．およびＴ６はＰチャンネル
トランジスタであり、このトランジスタ’ｒ５ 、’ｒ
、はソースが第１電源端子３１（を源電圧■ＤＤが印加
される）に接続され、ダートがクロック入力端子３２に
接続されている。
上記トランジスタＴ５＋Ｔ６の各ドレインに対応して前
記トランジスタＴＩ、Ｔ２のドレインが接続され、この
トランジスタＴｌ＋Ｔ２の各ダートは対応して基準入力
端子２７（基準電圧ｖＲが印加される）、比較入力端子
２８（比較電圧ｖ１が印加される）に接続されている。
記トランジスタＴＩ、Ｔ２のドレインが接続され、この
トランジスタＴｌ＋Ｔ２の各ダートは対応して基準入力
端子２７（基準電圧ｖＲが印加される）、比較入力端子
２８（比較電圧ｖ１が印加される）に接続されている。
そして、上記トランジスタＴ１＋Ｔ２の各ソースは対応
してトランジスタＴ３＋Ｔ４のドレイン ソースパスを
介して第２電源端子２９（本例では接地されている）に
接続され、このトランジスタ’ｒ３ 、’ｒ４のダート
は前記クロック入力端子３２に接続されている。
してトランジスタＴ３＋Ｔ４のドレイン ソースパスを
介して第２電源端子２９（本例では接地されている）に
接続され、このトランジスタ’ｒ３ 、’ｒ４のダート
は前記クロック入力端子３２に接続されている。
そして、前記トランジスタＴ５＋Ｔｌのドレイン相互接
続点（ノード）Ａ１ トランジスタ５− Ｔ６＋Ｔ２のドレイン相互接続点（ノード）Ｂは前記フ
リツノフロッグ２６のリセット入力端Ｒ、セット入力端
Ｓに接続されておシ、この入力端Ｒ，Ｓは対応してコン
デンサＣ，，Ｃ２を介して接地されている。また、上記
フリツノフロッグ２６の出力端Ｑおよび出力端Ｑは対応
してコンデンサＣ３＋Ｃ４を介して接地され、出力端Ｑ
はインバータ２４．２５を介して比較出力端子３０に接
続されている。
続点（ノード）Ａ１ トランジスタ５− Ｔ６＋Ｔ２のドレイン相互接続点（ノード）Ｂは前記フ
リツノフロッグ２６のリセット入力端Ｒ、セット入力端
Ｓに接続されておシ、この入力端Ｒ，Ｓは対応してコン
デンサＣ，，Ｃ２を介して接地されている。また、上記
フリツノフロッグ２６の出力端Ｑおよび出力端Ｑは対応
してコンデンサＣ３＋Ｃ４を介して接地され、出力端Ｑ
はインバータ２４．２５を介して比較出力端子３０に接
続されている。
次に、上記構成における動作を第３図を参照して説明す
る。クロック入力端子２３にたとえば第３図に示すよう
なりロック・９ルスφが印加されるものとし、第３図に
示すように基準電圧■８に対して比較電圧ｖ１が高い値
から低い値へ変化した場合を考察する。
る。クロック入力端子２３にたとえば第３図に示すよう
なりロック・９ルスφが印加されるものとし、第３図に
示すように基準電圧■８に対して比較電圧ｖ１が高い値
から低い値へ変化した場合を考察する。
（イ）クロックφがロウレベル（“０＃レベル）の期間
１ 、 Ｉ’においては、トランジスタＴ５１Ｔ６はオ
ン、トランジスタＴ３＋Ｔ４はオフになり、ノードＡ、
Ｂは電源端子３ノからトランジスタＴｌｐＴａを通じて
ノリチャージされて６− 電源電圧ｖＤＤ （” １″レベル）になっており、コ
ンデンサＣＩ＋ＣＩは充電される。したがって、フリッ
プフロップ２６のノアク゛９−ト２２゜２３はそれぞれ
”Ｏ”レベルを出力し、出力端Ｑ、Ｑは第３図に示すよ
うに０”レベルになり、比較出力端子３０の比較出力■
。は第３図に示すように０”レベルである。
１ 、 Ｉ’においては、トランジスタＴ５１Ｔ６はオ
ン、トランジスタＴ３＋Ｔ４はオフになり、ノードＡ、
Ｂは電源端子３ノからトランジスタＴｌｐＴａを通じて
ノリチャージされて６− 電源電圧ｖＤＤ （” １″レベル）になっており、コ
ンデンサＣＩ＋ＣＩは充電される。したがって、フリッ
プフロップ２６のノアク゛９−ト２２゜２３はそれぞれ
”Ｏ”レベルを出力し、出力端Ｑ、Ｑは第３図に示すよ
うに０”レベルになり、比較出力端子３０の比較出力■
。は第３図に示すように０”レベルである。
（ｌ：Ｉ）Ｖｌ〉ｖＲであってクロックφがハイレベル
（１”レベル）の期間Ｈにおいては、トランジスタＴＳ
ｅＴ６がオフ、トランジスタＴ３＋Ｔ４がオン、トラン
ジスタＴ、、Ｔ２はｖＲ２ｖＸに応じて前記コンデンサ
Ｃ，，Ｃ２（前述したように■期間に充電されている）
からの放電電流が流れる。なお、予めトランジスタＴ３
＋Ｔ４同志、トランジスタＴ１ ＋ Ｔ ２同志の寸
法（望ましくはさらに電流の流れる方向）を厳密に同じ
くするように設計しておき、さらにコンデフッＣ１＋０
２同志、コンデンサＣ３、Ｃ。
（１”レベル）の期間Ｈにおいては、トランジスタＴＳ
ｅＴ６がオフ、トランジスタＴ３＋Ｔ４がオン、トラン
ジスタＴ、、Ｔ２はｖＲ２ｖＸに応じて前記コンデンサ
Ｃ，，Ｃ２（前述したように■期間に充電されている）
からの放電電流が流れる。なお、予めトランジスタＴ３
＋Ｔ４同志、トランジスタＴ１ ＋ Ｔ ２同志の寸
法（望ましくはさらに電流の流れる方向）を厳密に同じ
くするように設計しておき、さらにコンデフッＣ１＋０
２同志、コンデンサＣ３、Ｃ。
同志の容量が厳密に同じになるように設計しておけば、
■１＝ｖＲのとき前記ノードＡ、Ｈの放電電圧波形は等
しくなるが、上記■１〉ｖＲの条件では第３図に示すよ
うにノードＢがノードＡよりも放電速度が速い。このた
め、ノードＢの電圧がノードＡの電圧よりも早くフリツ
ノフロラｆ２６の閾値電圧ｖＴＨに達するので、フリッ
ゾフロッｆ２６はセット入力端Ｓの”０”入力により出
力端Ｑが６１＃レベルになり、このため出力端Ｑはリセ
ット入力端Ｒの入力（ノードＡの電圧）に無関係に“０
”レベルになる。したがって、このとき比較出力端子３
０には′１”レベルの比較出力が得られる。
■１＝ｖＲのとき前記ノードＡ、Ｈの放電電圧波形は等
しくなるが、上記■１〉ｖＲの条件では第３図に示すよ
うにノードＢがノードＡよりも放電速度が速い。このた
め、ノードＢの電圧がノードＡの電圧よりも早くフリツ
ノフロラｆ２６の閾値電圧ｖＴＨに達するので、フリッ
ゾフロッｆ２６はセット入力端Ｓの”０”入力により出
力端Ｑが６１＃レベルになり、このため出力端Ｑはリセ
ット入力端Ｒの入力（ノードＡの電圧）に無関係に“０
”レベルになる。したがって、このとき比較出力端子３
０には′１”レベルの比較出力が得られる。
（ハ） ■１〈■、テアっテクロ、りφがハイレベルの
期間ＩＩ’においては、上述（ロ）のときに準じた動作
が行われるが、この場合はトランジスタＴ１の方にトラ
ンジスタＴ２よりも大きな放電電流が流れ、ノードＡが
ノードＢよりも放電速度が速い。したがって、フリップ
フロラｆ２６はリセット入力端Ｒの０”入力により出力
端Ｑが１”レベルになり、このため出力端Ｑは゛０＃レ
ベルになり、比較出力端子３０には“０＃レベルの比較
出力が得られる。
期間ＩＩ’においては、上述（ロ）のときに準じた動作
が行われるが、この場合はトランジスタＴ１の方にトラ
ンジスタＴ２よりも大きな放電電流が流れ、ノードＡが
ノードＢよりも放電速度が速い。したがって、フリップ
フロラｆ２６はリセット入力端Ｒの０”入力により出力
端Ｑが１”レベルになり、このため出力端Ｑは゛０＃レ
ベルになり、比較出力端子３０には“０＃レベルの比較
出力が得られる。
上述したよりなＭ２図の比較器によれば、比較回路２１
はクロックパルスφによりダイナミック駆動されるので
、電源端子３ノと接地端との間に貫通電流が流れること
はなく、フリッゾフロッ７’２６に直流電流が流れるの
は、ノードＡ、Ｈの電圧のうち放電速度の速い方の電圧
が放電開始からフリップフロップの閾値に達するまでの
僅かの時間（第３図中Δｔｌ、Δｔｚ）であるが、コン
デンサＣ１、Ｃ２は通常１ ｐＦ程度であって充電電荷
は少ないので、上記比較器はＣＭＯ８回路の％徴を失な
うことなく消費′成力は低くて済む。
はクロックパルスφによりダイナミック駆動されるので
、電源端子３ノと接地端との間に貫通電流が流れること
はなく、フリッゾフロッ７’２６に直流電流が流れるの
は、ノードＡ、Ｈの電圧のうち放電速度の速い方の電圧
が放電開始からフリップフロップの閾値に達するまでの
僅かの時間（第３図中Δｔｌ、Δｔｚ）であるが、コン
デンサＣ１、Ｃ２は通常１ ｐＦ程度であって充電電荷
は少ないので、上記比較器はＣＭＯ８回路の％徴を失な
うことなく消費′成力は低くて済む。
しかも、前述したようにトランジスタＴｌ 。
Ｔ２同志、トランジスタＴａｐＴ４同志を等しく設計す
ることは、集損回路においては容易である。
ることは、集損回路においては容易である。
なお、上記した第２図の比較器においては、トランジス
タ’ｒ１ 、’ｒ、がカットオフし々い範囲、つまりト
ランジスタＴ１ 、Ｔ２に電流が流９− れる条件は、Ｎチャンネルトランジスタの閾値電圧をｖ
ＴＨＮで表わすとｖＤＤ−ｖＴＨＮであシ、換言すれば
比較可能な電圧レンジはＶＤＤ−ｖＴｌＩＮ に限定さ
れる。たとえばｖＴＨＮ−１０ｖとすると、１、０ Ｖ
以下の電圧ではトランジスタＴ１ 、Ｔ。
タ’ｒ１ 、’ｒ、がカットオフし々い範囲、つまりト
ランジスタＴ１ 、Ｔ２に電流が流９− れる条件は、Ｎチャンネルトランジスタの閾値電圧をｖ
ＴＨＮで表わすとｖＤＤ−ｖＴＨＮであシ、換言すれば
比較可能な電圧レンジはＶＤＤ−ｖＴｌＩＮ に限定さ
れる。たとえばｖＴＨＮ−１０ｖとすると、１、０ Ｖ
以下の電圧ではトランジスタＴ１ 、Ｔ。
がオンしないため比較できない。
本発明は上記の事情に鑑みてなされたもので、基３ｖ！
電圧および比較電圧がダート入力となるトランジスタ部
を、ＮチャンネルトランジスタとＰチャンネルトラン・
ゾスタとの並列接続とすることによって、比較可能な電
圧レンジをＯｖ〜電源電圧まで拡大し得る比較器を提供
するものである。
電圧および比較電圧がダート入力となるトランジスタ部
を、ＮチャンネルトランジスタとＰチャンネルトラン・
ゾスタとの並列接続とすることによって、比較可能な電
圧レンジをＯｖ〜電源電圧まで拡大し得る比較器を提供
するものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第４図に示す比較器は、第２図を参照して前述した比較
器に比べて、ＮチャンネルトランジスタＴ１＋Ｔ２にそ
れぞれ並列にＰチャンネルトランジスタＴ／、 、
Ｔ／２を付加接続し、トランジスタＴ／、のゲートにト
ランジスタＴｌと同じ１０− く基準電圧を印加し、トランジスタＩｌｌ ／２のケ゛
−トにトランジスタＴ２と同じく比較電圧ｖ１を印加す
る比較回路２１′を用いた点が異なシ、その他は同じで
あるから第４図中第２図と同一部分は同一符号を付して
その説明を省略する。
器に比べて、ＮチャンネルトランジスタＴ１＋Ｔ２にそ
れぞれ並列にＰチャンネルトランジスタＴ／、 、
Ｔ／２を付加接続し、トランジスタＴ／、のゲートにト
ランジスタＴｌと同じ１０− く基準電圧を印加し、トランジスタＩｌｌ ／２のケ゛
−トにトランジスタＴ２と同じく比較電圧ｖ１を印加す
る比較回路２１′を用いた点が異なシ、その他は同じで
あるから第４図中第２図と同一部分は同一符号を付して
その説明を省略する。
上記比較器における動作は、第２図を参照して前述した
動作とほぼ同様であるが、さらに上記付加接続されたト
ランジスタＴ’ｌ ＋ Ｔ’２による動作が得られる
。すなわち、電圧入力■１゜■８がＮチャンネルトラン
ジスタの閾値電圧■ＴＩＮより大きい場合は、前述した
ようにＱ出力はｖＩ＞ｖＲノとき′１″、ｖ、＜ｖ、ｏ
ときｔａ Ｏｓになる。これに対してｖｌ、ｖＲが■Ｔ
ＨＮより小さい場合、たとえば■ＴＨＮ ＝ ＋１．
ＯＶ、”Ｒ＝ ＋０．５ Ｖ、ｖＩ ＝＋ ０．２ Ｖ
あるいは＋０．７ｖの場合、Ｎ ｆ −？ンネルのトラ
ンジスタ’ｒｌ 、’ｒ２がカットオフするが、Ｐチャ
ンネルのトランジスタＴ／ｌ、 Ｔ／２はトランジスタ
’ｒ５ 、’ｒ６がオン状態のプリチャージ期間、トラ
ンジスタＴ６＋Ｔ６がオフ状態のディスチャージ期間と
もオン状態になる。
動作とほぼ同様であるが、さらに上記付加接続されたト
ランジスタＴ’ｌ ＋ Ｔ’２による動作が得られる
。すなわち、電圧入力■１゜■８がＮチャンネルトラン
ジスタの閾値電圧■ＴＩＮより大きい場合は、前述した
ようにＱ出力はｖＩ＞ｖＲノとき′１″、ｖ、＜ｖ、ｏ
ときｔａ Ｏｓになる。これに対してｖｌ、ｖＲが■Ｔ
ＨＮより小さい場合、たとえば■ＴＨＮ ＝ ＋１．
ＯＶ、”Ｒ＝ ＋０．５ Ｖ、ｖＩ ＝＋ ０．２ Ｖ
あるいは＋０．７ｖの場合、Ｎ ｆ −？ンネルのトラ
ンジスタ’ｒｌ 、’ｒ２がカットオフするが、Ｐチャ
ンネルのトランジスタＴ／ｌ、 Ｔ／２はトランジスタ
’ｒ５ 、’ｒ６がオン状態のプリチャージ期間、トラ
ンジスタＴ６＋Ｔ６がオフ状態のディスチャージ期間と
もオン状態になる。
したがって、この場合も正常な比較動作が行われ、Ｑ出
力端および比較出力端子３０にはＶ、 ＞九のときパ１
”、ｖｌ＜ｖＲのとき１０”レベルが得られる。
力端および比較出力端子３０にはＶ、 ＞九のときパ１
”、ｖｌ＜ｖＲのとき１０”レベルが得られる。
なお、本発明は上記実施例に限定されるものではなく、
第５図に示すように上記実施例の各トランジスタを異な
る導電型のものに置換、すなわちＮチャンネルトランジ
スタＴ３．Ｔ４をＰチャンネルトランジスタＴ／３．
Ｔ／、に、またＰチャンネルトランジスタＴ６１Ｔ、を
Ｎチャンネルトラン・ゾスタＴ／、 、 ｌ１１７６
に置換すると共に、フリツノフロラ７°２６のノアゲー
ト２２゜２３をナントゲート２２’、２３’に置換して
もよい。この場合は、クロックφが” １ ’のときプ
リチャージされ、クロックφが０＃のときコンデンサＣ
Ｉ＋Ｃ２から放電される。
第５図に示すように上記実施例の各トランジスタを異な
る導電型のものに置換、すなわちＮチャンネルトランジ
スタＴ３．Ｔ４をＰチャンネルトランジスタＴ／３．
Ｔ／、に、またＰチャンネルトランジスタＴ６１Ｔ、を
Ｎチャンネルトラン・ゾスタＴ／、 、 ｌ１１７６
に置換すると共に、フリツノフロラ７°２６のノアゲー
ト２２゜２３をナントゲート２２’、２３’に置換して
もよい。この場合は、クロックφが” １ ’のときプ
リチャージされ、クロックφが０＃のときコンデンサＣ
Ｉ＋Ｃ２から放電される。
上述したような比較器によれば、Ｐチャンネルトランジ
スタとＮチャンネルトランジスタとを並列接続し、この
両トランジスタの各ダートに入力電圧（基準電圧、比較
電圧）を印加するようにしたので、入力電圧の大きさが
上記並列トランジスタの一方のトランジスタのカットオ
フ範囲内であっても他方のトランジスタをオン駆動する
ことが可能になる。したがって、電圧比較動作が可能な
入力電圧範囲、つまシ比較器の動作範囲を広くすること
ができ、本例では０■〜ｖＤＤまでの動作範囲を得てい
る。
スタとＮチャンネルトランジスタとを並列接続し、この
両トランジスタの各ダートに入力電圧（基準電圧、比較
電圧）を印加するようにしたので、入力電圧の大きさが
上記並列トランジスタの一方のトランジスタのカットオ
フ範囲内であっても他方のトランジスタをオン駆動する
ことが可能になる。したがって、電圧比較動作が可能な
入力電圧範囲、つまシ比較器の動作範囲を広くすること
ができ、本例では０■〜ｖＤＤまでの動作範囲を得てい
る。
第１図は従来の比較器を示す回路図、第２図は従来考え
られている比較器を示す回路図、第３図は第２図の動作
を説明するために示す波形図、第４図は本発明に係る比
較器の一実施例を示す回路図、第５図は他の実施例を示
す回路図である。 ２６・・・Ｒ−Ｓフリップフロップ、２９．３１・・・
電源端子、３２・・・クロック入力端子、Ｔ１〜Ｔ６゜
Ｔ′１＋ Ｔ’２・・・トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１３− 第１図 １ 第２図 １ ３１ ｒ−一一工− ＶＤＤ ’ １ 、Ｔ５’＋ １２５ ｃ ２４２５３（） ３２１■。 １へ φ ２７１１１ＩＣ４ ■ １１ １／Ｔ、。 ゝ Ｃ１” ２３°１ｐ ９
られている比較器を示す回路図、第３図は第２図の動作
を説明するために示す波形図、第４図は本発明に係る比
較器の一実施例を示す回路図、第５図は他の実施例を示
す回路図である。 ２６・・・Ｒ−Ｓフリップフロップ、２９．３１・・・
電源端子、３２・・・クロック入力端子、Ｔ１〜Ｔ６゜
Ｔ′１＋ Ｔ’２・・・トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１３− 第１図 １ 第２図 １ ３１ ｒ−一一工− ＶＤＤ ’ １ 、Ｔ５’＋ １２５ ｃ ２４２５３（） ３２１■。 １へ φ ２７１１１ＩＣ４ ■ １１ １／Ｔ、。 ゝ Ｃ１” ２３°１ｐ ９
Claims (3)
- （１）第１電源端子にそれぞれ一端が接続された第１導
電型のトランジスタＴ５＋Ｔ６ と、第２電源端子にそ
れぞれ一端が接続された第２導電型のトランジスタＴ３
＋Ｔ４ と、これらの各トランジスタのダートにクロッ
クパルスを供給する手段と、前記トランジスタ’ｒ、、
’ｒ３の各他端間に挿入されると共に互いに並列接続さ
れ、それぞれのダートに基準′−圧■８が印加される第
１導電型のトランジスタＴ′！および第２導電型のトラ
ンジスタＴ１ と、前自己トランジスタＴｆｌ＋Ｔ４の
各他端間に挿入されると共に互いに並列接続され、それ
ぞれのダートに比較電圧■１が印加される第２導電型の
トランジスタＴ′２および第１導′就型のトラン・ゾス
タＴ２と、前記トランジスタＴ、、Ｔ６の各他端に対応
して一対の入力端が接続されるＲ−Ｓフリップフロップ
とを具備することを特徴とする比較器。 - （２）前記第１導電型のトランジスタは、Ｐチャンネル
の絶縁ダート型電界効果トランジスタであり、第２導電
型のトランジスタはＮチャンネルの絶縁ダート電界効果
トランジスタであることを特徴とする特許請求の範囲第
１項記載の比較器。 - （３）前記第１導電型のトランジスタは、Ｎチャンネル
の絶縁ダート型電界効果トランジスタであり、第２導電
型のトランジスタはＰチャンネルの絶縁ダート型電界効
果トランジスタであることを特徴とする特許請求の範囲
第１項記載の比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18583681A JPS5887911A (ja) | 1981-11-19 | 1981-11-19 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18583681A JPS5887911A (ja) | 1981-11-19 | 1981-11-19 | 比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887911A true JPS5887911A (ja) | 1983-05-25 |
Family
ID=16177724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18583681A Pending JPS5887911A (ja) | 1981-11-19 | 1981-11-19 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887911A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192878A (en) * | 1988-10-11 | 1993-03-09 | Oki Electric Industry Co., Ltd. | High-speed differential amplifier |
-
1981
- 1981-11-19 JP JP18583681A patent/JPS5887911A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192878A (en) * | 1988-10-11 | 1993-03-09 | Oki Electric Industry Co., Ltd. | High-speed differential amplifier |
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