JPH0328855B2 - - Google Patents
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- JPH0328855B2 JPH0328855B2 JP57131489A JP13148982A JPH0328855B2 JP H0328855 B2 JPH0328855 B2 JP H0328855B2 JP 57131489 A JP57131489 A JP 57131489A JP 13148982 A JP13148982 A JP 13148982A JP H0328855 B2 JPH0328855 B2 JP H0328855B2
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- 239000003990 capacitor Substances 0.000 claims description 36
- 230000005669 field effect Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
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- H03K—PULSE TECHNIQUE
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- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Manipulation Of Pulses (AREA)
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Description
【発明の詳細な説明】
本発明は駆動回路、特にブートストラツプ回路
により出力を電源電圧レベルまで引き上げる大容
量の絶縁ゲート型電界効果トランジスタからなる
駆動回路に関する。
により出力を電源電圧レベルまで引き上げる大容
量の絶縁ゲート型電界効果トランジスタからなる
駆動回路に関する。
第１図はかかる従来例の駆動回路を示す回路図
である。なお以下の説明は簡単のため電界効果ト
ランジスタとしては、ＮチヤンネルMOS型トラ
ンジスタ（以下単にFETという）を用いたとし
て行う。図で、Q1，Q9，Q10はデプレツシヨン型
FET、Q2〜Q8，Q11，Q12はエンハンスメント型
FET及びCBはブートコンデンサである。
である。なお以下の説明は簡単のため電界効果ト
ランジスタとしては、ＮチヤンネルMOS型トラ
ンジスタ（以下単にFETという）を用いたとし
て行う。図で、Q1，Q9，Q10はデプレツシヨン型
FET、Q2〜Q8，Q11，Q12はエンハンスメント型
FET及びCBはブートコンデンサである。
次にこの回路の動作を、第２図に示す各点の動
作波形を用いて説明する。まず初めに、図に示す
ようにT0時に入力端子Ａに加えられる入力信号
が高レベルから低レベルに遷移し、ある程度の長
時間（ブートコンデンサの充電に要する時間以
上）維持される場合について説明する。この場合
ブートコンデンサCBの一端である節点２は入力
端子Ａが低レベルに低下するに伴つて高レベルに
上昇する。一方ブートコンデンサCBの他端であ
る節点３は、FETQ10，Q11，Q12からなる充電制
御回路により、ブートコンデンサCBの充電時間
だけ節点２よりも遅れて立上る。これがブートコ
ンデンサCBを通して節点２に帰還されて節点２
のレベルを電源電圧レベル（以下VDDレベルとい
う）以上に押上げる。この結果第２のFETQ7の
ゲート電位はVDDレベル以上となり、出力FETで
ある第１のFETQ8の出力端子ＢはVDDレベルまで
上昇することになる。なお図示のように節点２の
電位は一度VDDレベル以上に上昇してもその後電
荷の補給が無いのでVDD−VTQ1（FETQ1のしきい
値電圧）で定まるレベルまで低下する。一方それ
にもかかわらず出力端子Ｂのレベルはレベル補償
用FETQ9によりVDDレベルに保たれる。
作波形を用いて説明する。まず初めに、図に示す
ようにT0時に入力端子Ａに加えられる入力信号
が高レベルから低レベルに遷移し、ある程度の長
時間（ブートコンデンサの充電に要する時間以
上）維持される場合について説明する。この場合
ブートコンデンサCBの一端である節点２は入力
端子Ａが低レベルに低下するに伴つて高レベルに
上昇する。一方ブートコンデンサCBの他端であ
る節点３は、FETQ10，Q11，Q12からなる充電制
御回路により、ブートコンデンサCBの充電時間
だけ節点２よりも遅れて立上る。これがブートコ
ンデンサCBを通して節点２に帰還されて節点２
のレベルを電源電圧レベル（以下VDDレベルとい
う）以上に押上げる。この結果第２のFETQ7の
ゲート電位はVDDレベル以上となり、出力FETで
ある第１のFETQ8の出力端子ＢはVDDレベルまで
上昇することになる。なお図示のように節点２の
電位は一度VDDレベル以上に上昇してもその後電
荷の補給が無いのでVDD−VTQ1（FETQ1のしきい
値電圧）で定まるレベルまで低下する。一方それ
にもかかわらず出力端子Ｂのレベルはレベル補償
用FETQ9によりVDDレベルに保たれる。
ところで、入力端子Ａに第２図T1時に示すよ
うに例えば短いパルス状の信号が与えられると、
ブートストラツプ回路が作動せず出力端子Ｂのレ
ベルはVDDレベルより低下してしまい駆動回路と
しての安定な動作が阻害される。
うに例えば短いパルス状の信号が与えられると、
ブートストラツプ回路が作動せず出力端子Ｂのレ
ベルはVDDレベルより低下してしまい駆動回路と
しての安定な動作が阻害される。
すなわち、ブートストラツプ効果によつてVDD
レベルまで上つた出力が、入力端子Ａが高レベル
になることによつて低レベルになつた後、再び入
力端子が低レベルになつてブートストラツプ回路
が作動するときは、若しも入力端子が高レベルの
時間が短いと、FETQ10〜Q12からなるブートコ
ンデンサの充電制御回路が完全にリセツトされ
（つまり節点４のレベルが十分高レベルになる）、
節点３のレベルが十分に低レベルにならないうち
に節点２のレベルが上り始めるため、充電時間が
不足し十分なブートストラツプ効果が得られなく
なる結果、出力レベルはVDDレベルまで速かに上
昇しなくなる。このことは従来回路によると、ブ
ートコンデンサの充電制御回路のリセツトが出力
端子Ｂや節点２，３などのリセツトより遅れて行
われているため、出力が落ち始める時刻から充電
制御回路がリセツトされる時刻までの短い時間内
に入力が変化するような場合にブートストラツプ
効果が失われてしまうことを意味している。
レベルまで上つた出力が、入力端子Ａが高レベル
になることによつて低レベルになつた後、再び入
力端子が低レベルになつてブートストラツプ回路
が作動するときは、若しも入力端子が高レベルの
時間が短いと、FETQ10〜Q12からなるブートコ
ンデンサの充電制御回路が完全にリセツトされ
（つまり節点４のレベルが十分高レベルになる）、
節点３のレベルが十分に低レベルにならないうち
に節点２のレベルが上り始めるため、充電時間が
不足し十分なブートストラツプ効果が得られなく
なる結果、出力レベルはVDDレベルまで速かに上
昇しなくなる。このことは従来回路によると、ブ
ートコンデンサの充電制御回路のリセツトが出力
端子Ｂや節点２，３などのリセツトより遅れて行
われているため、出力が落ち始める時刻から充電
制御回路がリセツトされる時刻までの短い時間内
に入力が変化するような場合にブートストラツプ
効果が失われてしまうことを意味している。
更に、ブートストラツプコンデンサCBの他端
（節点３）、ブートコンデンサの一端（節点２）及
び出力ＢをリセツトするFETQ2，Q3，Q6，Q8の
ゲート信号が共通になつているために、ブートス
トラツプ回路が作動しない回路状態でも出力端子
Ｂのレベルは落ちてしまう。特に節点３の電位が
（VDD−VTQ1−VTQ5）レベルに落着いているときは
ブートコンデンサCBにはほとんど充電されてい
ない。この状態で入力に短かいパルスが加わると
節点２，３及び出力端子Ｂは僅かにレベルが下が
つたままになりVDDレベルに戻るまでにかなりの
時間がかかることになる。
（節点３）、ブートコンデンサの一端（節点２）及
び出力ＢをリセツトするFETQ2，Q3，Q6，Q8の
ゲート信号が共通になつているために、ブートス
トラツプ回路が作動しない回路状態でも出力端子
Ｂのレベルは落ちてしまう。特に節点３の電位が
（VDD−VTQ1−VTQ5）レベルに落着いているときは
ブートコンデンサCBにはほとんど充電されてい
ない。この状態で入力に短かいパルスが加わると
節点２，３及び出力端子Ｂは僅かにレベルが下が
つたままになりVDDレベルに戻るまでにかなりの
時間がかかることになる。
以上説明したように従来回路には、ブートコン
デンサCBの充電時間よりも短かい時間幅の例え
ば短かいパルス状の信号が入力されると、ブート
ストラツプ回路が十分に作動せず、出力レベルが
VDDレベル以下になり回復に時間がかかるなど不
安定な動作をすると言う欠点がある。
デンサCBの充電時間よりも短かい時間幅の例え
ば短かいパルス状の信号が入力されると、ブート
ストラツプ回路が十分に作動せず、出力レベルが
VDDレベル以下になり回復に時間がかかるなど不
安定な動作をすると言う欠点がある。
本発明の目的は、上述のかかる欠点を除去する
ことにより、あらゆる入力条件に対しては常に出
力がVDD充電まで引上げられ安定な動作をすると
ころの駆動回路を提供することにある。
ことにより、あらゆる入力条件に対しては常に出
力がVDD充電まで引上げられ安定な動作をすると
ころの駆動回路を提供することにある。
本発明の駆動回路は、ドレインが出力端子に接
続されソースが接地された第１の電界効果トラン
ジスタと、ドレインが電源に接続されたソースが
前記出力端子に接続されたゲートがブートコンデ
ンサの一端に接続された第２の電界効果トランジ
スタとを含み該第２の電界効果トランジスタのゲ
ート電位を電源電圧以上に引上げることにより出
力を電源電圧まで引上げる駆動回路において、前
記ブートコンデンサの他端と入力端子とをそれぞ
れの入力端に接続しその出力端が前記第１の電界
効果トランジスタのゲートに接続されたNOR回
路と、該NOR回路の出力端を入力端に接続し出
力端が前記ブートコンデンサの一端に接続された
第１のインバータ回路と、該第１のインバータ回
路の出力端と前記入力端子とをそれぞれの入力端
に接続するNAND回路と、該NAND回路の出力
端を入力端に接続し出力端が前記ブートコンデン
サの他端に接続された第２のインバータ回路とを
含むことからなつている。
続されソースが接地された第１の電界効果トラン
ジスタと、ドレインが電源に接続されたソースが
前記出力端子に接続されたゲートがブートコンデ
ンサの一端に接続された第２の電界効果トランジ
スタとを含み該第２の電界効果トランジスタのゲ
ート電位を電源電圧以上に引上げることにより出
力を電源電圧まで引上げる駆動回路において、前
記ブートコンデンサの他端と入力端子とをそれぞ
れの入力端に接続しその出力端が前記第１の電界
効果トランジスタのゲートに接続されたNOR回
路と、該NOR回路の出力端を入力端に接続し出
力端が前記ブートコンデンサの一端に接続された
第１のインバータ回路と、該第１のインバータ回
路の出力端と前記入力端子とをそれぞれの入力端
に接続するNAND回路と、該NAND回路の出力
端を入力端に接続し出力端が前記ブートコンデン
サの他端に接続された第２のインバータ回路とを
含むことからなつている。
以下本発明について図面を参照して詳細に説明
する。
する。
第３図は本発明の一実施例の回路図である。図
でFETQ21，Q26，Q33はデプレツシヨン型
FETQ22〜Q25，Q27〜Q32はエンハンスメント型
FET、C′Bはブートコンデンサである。ブートコ
ンデンサC′Bの他端（節点１３）と入力端子A′を
入力とするFETQ21，Q22，Q23からなる２入力
NOR回路と、このNOR回路の出力を入力とし出
力がブートコンデンサC′Bの一端（節点１２）に
接続されているFETQ24，Q25からなる第１のイ
ンバータ回路と、この第１のインバータ回路の出
力と入力端子A′とを入力とするFFTQ26，Q27，
Q28からなる２入力NAND回路と、このNAND
回路出力を入力とし出力がブートコンデンサC′B
の他端（節点１３）に接続されたFETQ29，Q30
からなる第２のインバータ回路と、ゲートが前記
NOR回路出力に接続されソースが接地されれド
レインが出力端子B′に接続された出力用の第１
のFETQ32と、ゲートがブートコンデンサC′Bの
一端（節点１２）に接続されたドレインが電源
VDDに接続されたソースが出力端子B′に接続され
た第２のFETQ31と、ゲート及びソースが出力端
子B′に接続されドレインが電源VDDに接続された
レベル補償用FETQ33とからこの実施例の回路は
構成されている。
でFETQ21，Q26，Q33はデプレツシヨン型
FETQ22〜Q25，Q27〜Q32はエンハンスメント型
FET、C′Bはブートコンデンサである。ブートコ
ンデンサC′Bの他端（節点１３）と入力端子A′を
入力とするFETQ21，Q22，Q23からなる２入力
NOR回路と、このNOR回路の出力を入力とし出
力がブートコンデンサC′Bの一端（節点１２）に
接続されているFETQ24，Q25からなる第１のイ
ンバータ回路と、この第１のインバータ回路の出
力と入力端子A′とを入力とするFFTQ26，Q27，
Q28からなる２入力NAND回路と、このNAND
回路出力を入力とし出力がブートコンデンサC′B
の他端（節点１３）に接続されたFETQ29，Q30
からなる第２のインバータ回路と、ゲートが前記
NOR回路出力に接続されソースが接地されれド
レインが出力端子B′に接続された出力用の第１
のFETQ32と、ゲートがブートコンデンサC′Bの
一端（節点１２）に接続されたドレインが電源
VDDに接続されたソースが出力端子B′に接続され
た第２のFETQ31と、ゲート及びソースが出力端
子B′に接続されドレインが電源VDDに接続された
レベル補償用FETQ33とからこの実施例の回路は
構成されている。
この実施例の回路が第１図に示した従来例の回
路と基本的に異なる点は、第１図のFETQ10，
Q11，Q12からなるブートコンデンサ充電制御回
路の代りに、上述の２入力NOR回路と２入力
NAND回路を設けたことである。以下この実施
例回路の動作を、第４図〜第６図に示す各点の動
作波形図を用いて説明する。
路と基本的に異なる点は、第１図のFETQ10，
Q11，Q12からなるブートコンデンサ充電制御回
路の代りに、上述の２入力NOR回路と２入力
NAND回路を設けたことである。以下この実施
例回路の動作を、第４図〜第６図に示す各点の動
作波形図を用いて説明する。
まず第４図を用い入力信号が通常の場合と短時
間の小さなパルス状信号の場合について説明す
る。初めにT0時に入力端子A′に加えられる入力
信号が低レベルから高レベルに遷移し、ある程度
の長時間（ブートコンデンサの充電に要する時間
以上）維持される通常動作について説明する。入
力A′が低レベルから高レベルに遷移すると、そ
れに応じてNOR回路の出力である節点１１のレ
ベルは高レベルから低レベルに低下する。これに
伴いFETQ25，Q32がオフになり節点１２と出力
端子B′のレベルは低レベルから高レベル（VDDレ
ベル）に立上り始める。節点１２が高レベルにな
るとNAND回路の出力節点１４のレベルは両入
力が高レベルなので低レベルになる。この結果
FETQ30はオフし節点１３のレベルが低レベルか
ら高レベルに上昇する。かくしてブートコンデン
サC′Bを通して節点２のレベルがVDDレベル以上に
昇圧され、出力端子B′のレベルはVDDレベルまで
上昇しVDDレベルの出力が得られることになる。
間の小さなパルス状信号の場合について説明す
る。初めにT0時に入力端子A′に加えられる入力
信号が低レベルから高レベルに遷移し、ある程度
の長時間（ブートコンデンサの充電に要する時間
以上）維持される通常動作について説明する。入
力A′が低レベルから高レベルに遷移すると、そ
れに応じてNOR回路の出力である節点１１のレ
ベルは高レベルから低レベルに低下する。これに
伴いFETQ25，Q32がオフになり節点１２と出力
端子B′のレベルは低レベルから高レベル（VDDレ
ベル）に立上り始める。節点１２が高レベルにな
るとNAND回路の出力節点１４のレベルは両入
力が高レベルなので低レベルになる。この結果
FETQ30はオフし節点１３のレベルが低レベルか
ら高レベルに上昇する。かくしてブートコンデン
サC′Bを通して節点２のレベルがVDDレベル以上に
昇圧され、出力端子B′のレベルはVDDレベルまで
上昇しVDDレベルの出力が得られることになる。
次に、第４図T1時に示すように短時間の小さ
なパルス状の信号が入力端子Ａに印加された場合
を説明する。FETQ22のゲートに加わるこの小さ
なパルス状の信号にかかわらずFETQ23のゲート
は節点１３の高レベルに保たれているので節点１
１のレベルは低レベルに保持され、従つて
FETQ25，Q32もオフ状態を保持するので節点１
２及び出力端子B′のレベルは変らずVDDレベルの
出力が保持される。
なパルス状の信号が入力端子Ａに印加された場合
を説明する。FETQ22のゲートに加わるこの小さ
なパルス状の信号にかかわらずFETQ23のゲート
は節点１３の高レベルに保たれているので節点１
１のレベルは低レベルに保持され、従つて
FETQ25，Q32もオフ状態を保持するので節点１
２及び出力端子B′のレベルは変らずVDDレベルの
出力が保持される。
なお、このT1時に加わる短時間のパルス状信
号の大きさが第５図に示すように第４図の場合よ
りも大きい場合にも、節点１１のレベルは低レベ
ルに保持されるので、出力端子B′はVDDレベルに
保持される。一方節点１４のレベル上昇が比較的
大きくなり、これに対応して節点１３のレベル及
び節点１２のレベルの低下が大きくなるが出力レ
ベルに影響を与えることはない。
号の大きさが第５図に示すように第４図の場合よ
りも大きい場合にも、節点１１のレベルは低レベ
ルに保持されるので、出力端子B′はVDDレベルに
保持される。一方節点１４のレベル上昇が比較的
大きくなり、これに対応して節点１３のレベル及
び節点１２のレベルの低下が大きくなるが出力レ
ベルに影響を与えることはない。
なお更に、このT1時に加わる短時間のパルス
状信号の大きさが第６図に示すよう第５図の場合
よりも一層大きい場合には、出力のレベルに極く
僅かな落ち込みが観測されるけれども直ちにVDD
ラインに戻り実質的に特性を損うことはない。す
なわち、節点１４のレベル上昇が大となり、これ
に伴いブートストラツプ回路は節点１３のレベル
が低レベルの近くまで下ることによりリセツトさ
れるのでパルス入力が低レベルから高レベルにな
るに伴い節点１２のレベルが上つてブートコンデ
ンサC′Bに充電されてから節点１４が低レベルに
なり節点１３が上がるため、確実にブートストラ
ツプ回路が作動し急速に節点１２のレベルはVDD
レベル以上となり出力端子B′はすみやかにVDDレ
ベルに復帰する。
状信号の大きさが第６図に示すよう第５図の場合
よりも一層大きい場合には、出力のレベルに極く
僅かな落ち込みが観測されるけれども直ちにVDD
ラインに戻り実質的に特性を損うことはない。す
なわち、節点１４のレベル上昇が大となり、これ
に伴いブートストラツプ回路は節点１３のレベル
が低レベルの近くまで下ることによりリセツトさ
れるのでパルス入力が低レベルから高レベルにな
るに伴い節点１２のレベルが上つてブートコンデ
ンサC′Bに充電されてから節点１４が低レベルに
なり節点１３が上がるため、確実にブートストラ
ツプ回路が作動し急速に節点１２のレベルはVDD
レベル以上となり出力端子B′はすみやかにVDDレ
ベルに復帰する。
以上一実施例の回路について詳しく説明した通
り本発明の回路は、リセツトの順序を充電制御
回路（NAND回路に相当）、ブートコンデンサ
の他端（節点１３）、ブートコンデンサの一端
（節点１２）及び出力端子B′の順とし、かつ充電
制御回路の入力信号としては節点１２と入力端子
信号のNAND論理をとつたものとし、節点１２
と出力端子B′をリセツトする信号は節点１３と
入力端子信号のNOR論理をとつたものとしてい
る。これによりリセツト時はまず節点１４が上つ
て節点１３のレベルを下げる。このとき節点１２
のレベルはブートコンデンサC′Bのカツプリング
によりいつたん下り始めるがFETQ24によりコン
デンサは再び充電される。節点１３が下がるまで
は節点１１は低レベルにあるから節点１２及び出
力のレベルは落ちない。この状態で入力信号が高
レベルになつても節点１１は低レベルのままなの
で出力はVDDレベルを保持している。
り本発明の回路は、リセツトの順序を充電制御
回路（NAND回路に相当）、ブートコンデンサ
の他端（節点１３）、ブートコンデンサの一端
（節点１２）及び出力端子B′の順とし、かつ充電
制御回路の入力信号としては節点１２と入力端子
信号のNAND論理をとつたものとし、節点１２
と出力端子B′をリセツトする信号は節点１３と
入力端子信号のNOR論理をとつたものとしてい
る。これによりリセツト時はまず節点１４が上つ
て節点１３のレベルを下げる。このとき節点１２
のレベルはブートコンデンサC′Bのカツプリング
によりいつたん下り始めるがFETQ24によりコン
デンサは再び充電される。節点１３が下がるまで
は節点１１は低レベルにあるから節点１２及び出
力のレベルは落ちない。この状態で入力信号が高
レベルになつても節点１１は低レベルのままなの
で出力はVDDレベルを保持している。
節点１３のレベルが落ち節点１１のレベルが上
るとFETQ25により節点１２が、FETQ32により
出力端子B′のレベルが下るわけであるが、この
とき既にブートコンデンサ充電制御回路が完全に
リセツトされているため、入力端子がいつ高レベ
ルになつてもブートストラツプ回路は十分に作動
し出力は速かにVDDレベルまで上る。
るとFETQ25により節点１２が、FETQ32により
出力端子B′のレベルが下るわけであるが、この
とき既にブートコンデンサ充電制御回路が完全に
リセツトされているため、入力端子がいつ高レベ
ルになつてもブートストラツプ回路は十分に作動
し出力は速かにVDDレベルまで上る。
なお、以上の実施例において用いたNOR回路
およびNAND回路はこれと等価な他の論理回路
で置換できることは言うまでもない。又、電界効
果トランジスタとしてＮチヤンネル型MOSトラ
ンジスタを用いたが、これも一般的には絶縁ゲー
ト型電界効果トランジスタ全般に適用されること
は言うまでもない。
およびNAND回路はこれと等価な他の論理回路
で置換できることは言うまでもない。又、電界効
果トランジスタとしてＮチヤンネル型MOSトラ
ンジスタを用いたが、これも一般的には絶縁ゲー
ト型電界効果トランジスタ全般に適用されること
は言うまでもない。
以上詳細に説明した通り、本発明によれば、あ
らゆる入力条件に対しても常に出力が電源電圧レ
ベルまで引上げられ安定な動作をするところの駆
動回路が得られ、その効果は大きい。
らゆる入力条件に対しても常に出力が電源電圧レ
ベルまで引上げられ安定な動作をするところの駆
動回路が得られ、その効果は大きい。
第１図は一従来例の回路図、第２図はその各点
電位の動作波形図、第３図は本発明の一実施例の
回路図、第４図ないし第６図はその各点電位の動
作波形図である。 ２，３，４，１１，１２，１３，１４…節点、
Ａ，A′…入力端子（入力）、Ｂ，B′…出力端子
（出力）、CB，C′B…ブートコンデンサ、Q1，Q9，
Q10，Q21，Q26，Q33…デイプレツシヨン型FET、
Q2〜Q8，Q11，Q12，Q22〜Q25，Q27〜Q32…エン
ハンスメント型FET。
電位の動作波形図、第３図は本発明の一実施例の
回路図、第４図ないし第６図はその各点電位の動
作波形図である。 ２，３，４，１１，１２，１３，１４…節点、
Ａ，A′…入力端子（入力）、Ｂ，B′…出力端子
（出力）、CB，C′B…ブートコンデンサ、Q1，Q9，
Q10，Q21，Q26，Q33…デイプレツシヨン型FET、
Q2〜Q8，Q11，Q12，Q22〜Q25，Q27〜Q32…エン
ハンスメント型FET。
Claims (1)
- １ ドレインが出力端子に接続されソースが接地
された第１の電界効果トランジスタと、ドレイン
が電源に接続されソースが前記出力端子に接続さ
れゲートがブートコンデンサの一端に接続された
第２の電界効果トランジスタとを含み該第２の電
界効果トランジスタのゲート電位を電源電圧以上
に引上げることにより出力を電源電圧まで引上げ
る駆動回路において、前記ブートコンデンサの他
端と入力端子とをそれぞれの入力端に接続しその
出力端が前記第１の電界効果トランジスタのゲー
トに接続されたNOR回路と、該NOR回路の出力
端を入力端に接続し出力端が前記ブートコンデン
サの一端に接続された第１のインバータ回路と、
該第１のインバータ回路の出力端と前記入力端子
とをそれぞれの入力端に接続するNAND回路と、
該NAND回路の出力端を入力端に接続し出力端
が前記ブートコンデンサの他端に接続された第２
のインバータ回路とを含むことを特徴とする駆動
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131489A JPS5922444A (ja) | 1982-07-28 | 1982-07-28 | 駆動回路 |
| EP83107445A EP0101947B1 (en) | 1982-07-28 | 1983-07-28 | Driving circuit |
| US06/518,259 US4611134A (en) | 1982-07-28 | 1983-07-28 | Bootstrap driving circuit |
| DE8383107445T DE3367307D1 (en) | 1982-07-28 | 1983-07-28 | Driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131489A JPS5922444A (ja) | 1982-07-28 | 1982-07-28 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922444A JPS5922444A (ja) | 1984-02-04 |
| JPH0328855B2 true JPH0328855B2 (ja) | 1991-04-22 |
Family
ID=15059184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131489A Granted JPS5922444A (ja) | 1982-07-28 | 1982-07-28 | 駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4611134A (ja) |
| EP (1) | EP0101947B1 (ja) |
| JP (1) | JPS5922444A (ja) |
| DE (1) | DE3367307D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638577B2 (ja) * | 1984-11-16 | 1994-05-18 | 日本電気株式会社 | 信号発生回路 |
| US4689505A (en) * | 1986-11-13 | 1987-08-25 | Microelectronics And Computer Technology Corporation | High speed bootstrapped CMOS driver |
| US6008687A (en) * | 1988-08-29 | 1999-12-28 | Hitachi, Ltd. | Switching circuit and display device using the same |
| DE3904901A1 (de) * | 1989-02-17 | 1990-08-23 | Texas Instruments Deutschland | Integrierte gegentakt-ausgangsstufe |
| US5124585A (en) * | 1991-01-16 | 1992-06-23 | Jun Kim | Pulsed bootstrapping output buffer and associated method |
| IT1251097B (it) * | 1991-07-24 | 1995-05-04 | St Microelectronics Srl | Circuito di bootstrap per il pilotaggio di un transistore mos di potenza in configurazione high side driver. |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3898479A (en) * | 1973-03-01 | 1975-08-05 | Mostek Corp | Low power, high speed, high output voltage fet delay-inverter stage |
| JPS52119160A (en) * | 1976-03-31 | 1977-10-06 | Nec Corp | Semiconductor circuit with insulating gate type field dffect transisto r |
| US4395644A (en) * | 1979-08-15 | 1983-07-26 | Nippon Electric Co., Ltd. | Drive circuit |
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| JPS609370B2 (ja) * | 1980-12-24 | 1985-03-09 | 富士通株式会社 | バッファ回路 |
| US4484092A (en) * | 1982-03-22 | 1984-11-20 | Motorola, Inc. | MOS Driver circuit having capacitive voltage boosting |
-
1982
- 1982-07-28 JP JP57131489A patent/JPS5922444A/ja active Granted
-
1983
- 1983-07-28 EP EP83107445A patent/EP0101947B1/en not_active Expired
- 1983-07-28 DE DE8383107445T patent/DE3367307D1/de not_active Expired
- 1983-07-28 US US06/518,259 patent/US4611134A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4611134A (en) | 1986-09-09 |
| EP0101947A1 (en) | 1984-03-07 |
| DE3367307D1 (en) | 1986-12-04 |
| EP0101947B1 (en) | 1986-10-29 |
| JPS5922444A (ja) | 1984-02-04 |
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