JPS6412412B2 - - Google Patents

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JPS6412412B2
JPS6412412B2 JP54157751A JP15775179A JPS6412412B2 JP S6412412 B2 JPS6412412 B2 JP S6412412B2 JP 54157751 A JP54157751 A JP 54157751A JP 15775179 A JP15775179 A JP 15775179A JP S6412412 B2 JPS6412412 B2 JP S6412412B2
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capacitor
transistor
driver
voltage
clock
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Fumio Baba
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Description

【発明の詳細な説明】 本発明は、電源電圧より高いレベルのクロツク
を発生させるレベルアツプ回路に関する。
近年集積回路で使用される電源電圧は、トラン
ジスタの性能上の理由或いはTTLレベルに合せ
る等の理由によつて、在来の12Vから7V、5Vと
いう値に低下する傾向にあり、かゝる電圧でIC
メモリなどの動作速度を高めるためにクロツクを
レベルアツプする回路（クロツクたたきあげ回
路）が必要になる。第１図はこのような目的で使
用されるレベルアツプ回路LUCの基本構成で、
カツプリング用の容量CBをその要部とする。CL
は負荷容量（例えばワード線駆動回路の漂遊容
量）であり、ドライバDRVによつて電源電圧VDD
まで充電される。レベルアツプ回路LUCは容量
CLの電圧ＶをVDD以上に上昇させるもので、予め
容量CBを充電した状態でクロツク入力端CPにク
ロツクφを印加して容量CBの電荷を容量CLに流
入させ、該容量CLの電圧Ｖを高める。電位上昇
の程度はクロツクφの電圧と容量CB，CLの比に
よつて定まり、クロツクφの電圧をV1とすれば
CB／CL＋CBV1である。従つて電圧V1の1/2だけＶを 上昇させるにはCB＝CLとする必要がある。この
電位変化の態様をもう少し詳しく説明するに、
CB＝CLに設定し、φ＝Ｌ（＝0V）の状態でドライ
バDRVから電圧V1（＝VDD）でCB，CLに充電する
と、容量CL，CBの電圧Ｖは第２図のように変化
してV1になる。この後φ＝Ｈ（＝V1）にすると、
容量CBの電荷CBV1の一部（この場合は1/2）が容
量CL側に移つてＶ＝V2＝3V1／２となり、電圧Ｖ
はクロツクφの振幅V1の1/2だけ上昇する。
前述したように電圧Ｖの上昇はCB，CLの容量
比に依存するので、所望とする電圧Ｖを得るため
には（浮遊）容量CLの増大に伴ない容量CBの値
を増加する必要がある。ところが、従来回路では
CBの充電はドライバDRVが行なうので、ドライ
バDRVから見ると容量CBはCLと共に負荷となり、
CB＝CLの場合該ドライバは負荷容量C1の２倍の
負荷を駆動しなければならず、該負荷がワード線
駆動回路であればその電圧波形がなまつてメモリ
の動作速度が長くなるなどの欠点が生じる。
本発明はこの点を解決するために、ドライバの
出力電圧Ｖで充電する負荷容量CLに、充電した
結合容量CBの一端を接続し、該結合容量の他端
にクロツクφを印加することで該負荷容量にかゝ
る電圧を該ドライバの出力電圧以上に昇圧するレ
ベルアツプ回路において、該結合容量を充電する
充電回路T2，VDDを該ドライバとは別に設け、ま
た該結合容量の一端と該負荷容量との間に第１の
トランジスタQ1を接続し、該第１のトランジス
タのゲートと該クロツクの入力端との間に該結合
容量より小容量の第３の容量CGを接続し、また
該第３の容量に対する充放電経路形成用の第２の
トランジスタQ2を、該第３の容量と該ドライバ
の出力端との間に接続し、また前記出力電圧Ｖと
ドライバへの入力クロツクVINの反転クロツク
を受ける第１のインバータINV3、及び該インバ
ータの出力と反転クロツクを受ける第２のイン
バータINV4を設けて、該第２のインバータの出
力端を、ゲートが電源へ接続された第３のトラン
ジスタQ24を介して第２のトランジスタQ2のゲー
トへ接続したことを特徴とするものであるが、以
下図示の実施例を参照しながらこれを詳細に説明
する。
第３図は本発明の基本構成を示す回路図で、容
量CBはトランジスタQ1を介してドライバDRVの
出力端および負荷容量CLに結合し、該容量CBに
は別にVDD−Q3なる充電経路を設ける。CGはトラ
ンジスタQ1をオンオフするための容量で、トラ
ンジスタQ2によつて充放電経路が形成される。
このように本発明では容量CBをドライバDRVの
出力で充電するのでなく、トランジスタQ3を介
して電源VCCから充電する点が大きな特色であ
る。トランジスタQ3のゲートにはVDDが印加され
ているので、φ＝Ｌ（0V）であればVDD−Q3−CB
の経路でCBは充電され、その電圧VBはほゞVDD詳
しくはVDD−Vthになる。一方、このとき負荷容
量CLはドライバDRVの出力電圧により充電され
てＶ＝VDDになり、トランジスタQ2はゲートに
VDDが印加されているのでオンになり、DRV−
Q2−CGの経路で容量CGも充電されてその電圧VG
はほゞVDD詳しくはVDD−Vthになる。この充電完
了状態ではトランジスタQ1〜Q3はオンではある
がソース、ドレイン間に電位差がないので電流は
流れない。こうして、容量CBはドライバDRVの
負荷とはならないので、負荷容量CLは速やかに
充電される。尚、新たに容量CGがドライバDRV
の負荷となるが、これはトランジスタQ1のゲー
ト電位を高めるだけのものであるから小容量でよ
く、容量CBの1/100程度（CB＝10pFでCG＝0.1pF
程度）とすることができる。このためCGによる
ドライバDRVの負担増はほとんど無視できる。
次にφ＝Ｈにすると、VB，VG共に2VDDにシフ
トアツプされるので、トランジスタQ1は電流を
流し、またVG，VBがいずれもVDD以上になること
からトランジスタQ2，Q3はオフとなり、等価的
に第１図と同じ状態になつて容量CBの電荷の一
部がトランジスタQ1を通して負荷容量CLに放電
され、CB＝CLであれば、Ｖ＝3VDD／２に上昇す
る。こうしてクロツクＶの叩き上げがなされる。
なおこのときドライバDRVはその出力段の構成
から該ドライバから流出する電流は流し得るが、
流入する電流は流し得ない。このクロツクＶのＨ
レベル状態で所要とする動作が行なわれ、その後
クロツクＶのＬレベル期間になるが、この状態で
はドライバDRVは流入する電流を受入れること
ができる。従つてドライバDRVによつて負荷容
量CLの電荷が抜かれて電圧Ｖが下り、トランジ
スタQ2を通して容量CGの電荷がドライバへ放電
され、トランジスタQ1がオフ状態に復帰する。
このトランジスタQ1のオフは、クロツクＶのＬ
レベル時にVDD−Q3−Q1−DRVの経路で直流電
流を流すようなことがないという意味で重要であ
り、またこのトランジスタQ1のオフを可能にす
るのはトランジスタQ2によるCGの放電である。
第４図は第３図を具体化した本発明の一実施例
であり、第５図はその各部電圧波形である。ドラ
イバDRVはトランジスタQ4〜Q15等からなり、こ
のうちのトランジスタQ4〜Q7は２段のインバー
タINV1，INV2を構成する。初期状態ではインバ
ータINV1，INV2はクロツクでリセツトされて
おり、トランジスタQ5，Q6がオン、出力N1はＨ
レベルにあり、トランジスタQ11，Q13はオン、
ドライバ出力ＶはＬレベルにある。またトランジ
スタQ3もオンになり、トランジスタQ9のゲー
ト・ソース間容量C1をＨレベルに充電する。こ
の状態で外部からのクロツクVINをＨにする（同
時に＝Ｌとする）とトランジスタQ4オン、Q5，
Q6オフ、Q7オンとなつて出力N1はＬレベル、従
つてトランジスタQ11，Q13はオフとなる。クロ
ツクの立下りとクロツクφの立上りには第５図
に示すように時間差があるのでクロツクの立下
り直後ではゲートT1のトランジスタQ14，Q15は
いずれもオフであり、従つてVINがＨになると該
電圧がトランジスタQ9を通してトランジスタ
Q10，Q12に加わり、これらをオンにする。従つ
てドライバ出力Ｖは第５図に鎖線で示す如く立上
り、容量CLを充電する。
レベルアツプ回路LUCはトランジスタQ1，Q2，
Q20〜Q26およびトランジスタQ3相当のトランス
ミツシヨンゲートT2からなり、トランジスタQ20
〜Q23はドライバの入力段のそれと同様に２段の
インバータINV3，INV4を構成する。トランジス
タQ20〜Q24の動作はドライバDRVのトランジス
タQ4〜Q8と同様であり、最初つまり＝Ｈのと
きは出力N2はＨ、がＬになつてドライバ出力
Ｖが立上るとＬになる。N2＝Ｈ、＝Ｈのとき
トランジスタQ2のゲート・ソース間容量C2はト
ランジスタQ24を介してＨレベルに充電され、従
つてがＬになつて（従つてトランジスタQ25は
オフ）Ｖが立上るとき、容量CGはＶ−Q2−CGの
経路で充電される。また容量CBは＝Ｈのとき
VDD−T2−CBの経路でほゞVDDに充電される。VB
VDD、VGＶ（VDD）では前述のようにQ1，
Q2，T2はオフである。かゝる状態でクロツクφ
が立上るとトランジスタQ1を通して容量CBの電
荷が容量CLに流入し、電位Ｖを高める。このと
きドライバDRV側ではトランジスタQ13はオフ、
トランジスタQ12はゲート電圧がVIN（＜Ｖ）であ
るからソース−ドレイン方向の電流は流すことな
く、従つてドライバへ流入する電流はない。その
後クロツクVINが立下り、クロツクが立上る
と、ドライバの出力N1はＨになり、トランジス
タQ11，Q13がオン、Q10，Q12はオフとなり、容
量CLはトランジスタQ13を通して放電し、電位Ｖ
を下げる。またこのとき容量CGの電荷もQ2−Ｖ
−Q13の経路で放電し、従つてトランジスタQ1は
オフとなつてVDD−T2−Q1−Ｖ−Q13の経路の電
流が流れないようにする。この第４図の回路では
トランジスタQ2のゲートは第３図のようにVDDへ
接続されるのではなく、VDDにゲートを接続した
トランジスタQ24を介してインバータINV4の出力
端N2に接続される。このようにするとトランジ
スタQ2のゲート電位はがＬになるときVDD以上
に上昇するのでトランジスタQ2の電圧降下が
ほゞ零にし、容量CGの充電電圧VGをＶにまで高
めることができ、その分CGを小容量化してドラ
イバDRVの負担を更に軽減することができる。
以上述べたように本発明によれば、ドライバ側
から見てドライバ叩き上げ用の容量CBが負荷と
ならないので、負荷容量CLを電源電圧まで充電
する速度が改善され、電源の低電圧化が進む電子
計算機等でのICメモリの動作速度を向上させ得
る等の利点が得られる。
【図面の簡単な説明】
第１図はレベルアツプ回路の基本構成を示す回
路図、第２図は第１図の各部電圧波形図、第３図
は本発明の基本構成を示す回路図、第４図は本発
明の一実施例を示す回路図、第５図は第４図の各
部電圧波形図である。 図中、DRVはドライバ、CLは負荷容量、LUC
はレベルアツプ回路、CBは結合容量、CGはゲー
ト電圧制御用の容量、Q1〜Q3は第１〜第３のト
ランジスタである。

Claims (1)

  1. 【特許請求の範囲】 １ ドライバの出力電圧Ｖで充電する負荷容量
    CLに、充電した結合容量CBの一端を接続し、該
    結合容量の他端にクロツクφを印加することで該
    負荷容量にかゝる電圧を該ドライバの出力電圧以
    上に昇圧するレベルアツプ回路において、 該結合容量を充電する充電回路T2，VDDを該ド
    ライバとは別に設け、また該結合容量の一端と該
    負荷容量との間に第１のトランジスタQ1を接続
    し、 該第１のトランジスタのゲートと該クロツクの
    入力端との間に該結合容量より小容量の第３の容
    量CGを接続し、また該第３の容量に対する充放
    電経路形成用の第２のトランジスタQ2を、該第
    ３の容量と該ドライバの出力端との間に接続し、 また前記出力電圧Ｖとドライバへの入力クロツ
    クVINの反転クロツクを受ける第１のインバー
    タINV3、及び該インバータの出力と反転クロツ
    クを受ける第２のインバータINV4を設けて、
    該第２のインバータの出力端を、ゲートが電源へ
    接続された第３のトランジスタQ24を介して第２
    のトランジスタQ2のゲートへ接続したことを特
    徴とするレベルアツプ回路。
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