JPH05135591A - Ｒａｍ書き込み回路 - Google Patents

Abstract

(57)【要約】 【目的】書き換えのスピ−ドをアップしたＲＡＭのデ−
タ書き込み回路を提供する。 【構成】ＲＡＭを構成するセル１ｃが、互いに直列接続
された一対のインバ−タ２、３と、該一対のインバ−タ
２、３の各接続点（イ）（ロ）に接続されデ−タ書き込
みの際に前記接続点を第１、第２のデ−タライン４、５
に結合する手段６、７とから成り、一方デ−タ書き込み
手段が、デ−タ書き込み前に前記第１、第２のデ−タラ
インを一時的に充電する手段２１、２２と、デ−タ書き
込み時に前記第１、第２のデ−タラインの一方を接地点
に結合する手段１１とから成るＲＡＭのデ−タ書き込み
回路において、デ−タ書き込み時に前記第１、第２のデ
−タラインのうち接地されない方のデ−タラインをハイ
レベル電源に結合する手段１２を設けた構成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＲＡＭにデ−タを書き込
む回路に関するものである。

【０００２】

【従来の技術】図３において、ＲＡＭにおける多数のセ
ルのうち３個のセルを１ａ、１ｂ、１ｃで示す。これら
のセルは１ｃに示すようにラッチ部を形成する２個のイ
ンバ−タ２、３と、それらをデ−タライン４、５に接続
するスイッチ用のＮチャンネルＭＯＳトランジスタ６、
７とから構成されている。

【０００３】そして、前記トランジスタ６、７のゲ−ト
はセレクトラインＡ３に接続される。トランジスタ６、
７に対応する他のセル１ａ、１ｂのトランジスタのゲ−
トは、それぞれセレクトラインＡ１、Ａ２に接続されて
いる。図３の下方に示されているＮチャンネルＭＯＳト
ランジスタＱ１、Ｑ２、Ｑ３及びインバ−タ８はライン
９を通して与えられるデ−タを上記デ−タライン４又は
５へ伝送するためのアンプ１１を構成している。尚、Ｃ
１、Ｃ２は上記回路をＩＣ回路で構成したとき付随的に
生じる容量である。２１、２２は読み出し及び書き換え
の直前にＯＮになって、容量Ｃ１、Ｃ２を充電すること
によりデ−タライン４、５の電圧をＶＤＤに充電するス
イッチである。このスイッチ２１、２２はＭＯＳトラン
ジスタで構成される。

【０００４】次に、この図３に示すＲＡＭの書き込み回
路の動作を説明する。今、セル１ｃには（イ）点が１、
（ロ）点が０となるデ−タが記憶されているものとす
る。この状態で、（イ）点を０、（ロ）点を１とするよ
うにデ−タを書き換える場合、まず、その書き換えのタ
イミングより少し前にスイッチ２１、２２が一時的にＯ
Ｎとなり、デ−タライン４、５を電源電圧ＶＤＤに充電
する。

【０００５】次にセレクトラインＡ３が一定時間ハイレ
ベルになり（図４（ｂ））、同時に書き込みイネ−ブル
ライン１０もハイレベルになる（図４（ｃ））。ライン
１０のハイレベル化によりＰチャンネルＭＯＳトランジ
スタＱ３がＯＮする。

【０００６】一方、デ−タライン９のデ−タによってト
ランジスタＱ２がＯＮ、トランジスタＱ１がＯＦＦとな
る。セレクトラインＡ３のハイレベル化により、セル１
ｃのトランジスタ６、７もＯＮになり、（イ）点の１
（ハイレベル）はトランジスタ６→Ｑ２→Ｑ３→接地点
を通して電流が流れることにより、図４（ｅ）に示す如
くＶＤＤのレベルから接地レベルに下がっていく。この
とき容量Ｃ１が存在するので、容量Ｃ１を含むデ−タラ
イン４の所定の時定数に従って下がる。

【０００７】一方、トランジスタＱ１がＯＦＦであるた
めデ−タライン５は浮いた状態となっており、（ロ）点
のレベル反転は（イ）点のレベルによってのみ決定され
る。即ち、（イ）点のレベルが下がると、それに応じて
インバ−タ３により反転されたレベルが（ロ）点に現わ
れるのである。このようにして、最終的に（イ）点は
０、（ロ）点は１となり、デ−タの書換えが完了する。

【０００８】尚、この状態から更に（イ）点を１、
（ロ）点を０に書き換える際には、トランジスタＱ１が
ＯＮ、トランジスタＱ２がＯＦＦになって、（ロ）点の
レベルが下がり、それに伴って（イ）点のレベルが上が
る。

【０００９】

【発明が解決しようとする課題】しかしながら、この従
来例では、デ−タの書き換えの際に容量Ｃ１やＣ２によ
る時定数の影響を受けて（イ）点及び（ロ）点のレベル
変化が緩慢となり、書き換えスピ−ドが遅いという欠点
があった。例えば（イ）点が１、（ロ）点が０の状態を
書き換えるとき、（イ）点→６→Ｑ２→Ｑ３で電流が流
れるが、Ｃ１にチャ−ジされていた電荷がＱ２→Ｑ３→
接地点へ流れてしまわないと、（イ）点は０にはなら
ず、このＣ１の放電に要する時間によって書き換えスピ
−ドが遅くなる。本発明はこのような点に鑑みなされた
ものであって、書き換えのスピ−ドをアップしたＲＡＭ
の書き込み回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め本発明では、ＲＡＭを構成するセルが、互いに直列接
続された一対のインバ−タと、該一対のインバ−タの各
接続点に接続されデ−タ書き込みの際に前記接続点を第
１、第２のデ−タラインに結合する手段とから成り、一
方デ−タ書き込み手段が、デ−タ書き込み前に前記第
１、第２のデ−タラインを一時的に充電する手段と、デ
−タ書き込み時に前記第１、第２のデ−タラインの一方
を接地点に結合する手段とから成るＲＡＭのデ−タ書き
込み回路において、デ−タ書き込み時に前記第１、第２
のデ−タラインのうち接地されない方のデ−タラインを
ハイレベル電源に結合する手段を設けた構成としてい
る。

【００１１】

【作用】このような構成によると、デ−タの書き込み時
に、接地点に結合されたデ−タラインを通してセルの一
方の接続点から電流が接地点に流れ、その際に容量を含
む放電時定数のため、そのデ−タラインを通しての電位
低下に基づく書き込み動作に加えて、他方のデ−タライ
ンに与えられるハイレベル電源からの電流により、セル
の他方の接続点の電位をハイレベルに保持し、それによ
りインバ−タを介して前記他方の接続点の電位低下が図
られ、総じて書き込みが迅速に行なわれる。

【００１２】

【実施例】本発明を実施した図１において、図３の従来
例と同一部分には同一符号を付して重複した説明を省略
する。本実施例が従来例と相違する点はデ−タの書き換
えの際に、従来電気的に浮いていたデ−タライン５（又
は４）に積極的に電位を与えることによって書き換えの
スピ−ドをアップするように働く補助回路１２を設けた
点である。

【００１３】この補助回路１２はＰチャンネルＭＯＳト
ランジスタＱ４、Ｑ５、Ｑ６を図示のように接続して構
成されており、トランジスタＱ４のゲ−トにはアンプ１
１のトランジスタＱ１と同一極性のデ−タ電圧が与えら
れる。ただし、トランジスタＱ１とＱ４はｎ型とｐ型と
いう具合いに異なる導電型のトランジスタであるため、
一方がＯＮのとき他方はＯＦＦという関係で動作する。

【００１４】トランジスタＱ５のゲ−トにはインバ−タ
１３で反転されたデ−タ電圧が印加されるため、トラン
ジスタＱ２と同一の極性のデ−タ電圧が与えられること
になる。ただし、この場合も互いに異なる導電型のトラ
ンジスタであるので、一方がＯＮのとき他方はＯＦＦと
なる関係で動作する。トランジスタＱ６のゲ−トには書
き込みイネ−ブル信号がインバ−タ１４で反転されて与
えられる。

【００１５】次に書き込みの動作を説明する。今、セル
１ｃの（イ）点が１、（ロ）点が０となるデ−タが記憶
されている状態で、（イ）点を０、（ロ）点を１にする
ようにデ−タを書き換える場合、従来と同様に書き換え
の直前でスイッチ２１、２２が一時的にＯＮとなって、
デ−タライン４、５はハイレベル（ＶＤＤ）になる。次
に書き換えに伴う各信号が図２に示すように変化し、ア
ンプ１１はトランジスタＱ２とＱ３がＯＮで、トランジ
スタＱ１がＯＦＦとなる。このとき、補助回路１２では
トランジスタＱ４とＱ６がＯＮで、トランジスタＱ５が
ＯＦＦとなる。勿論、セル１ｃのトランジスタ６、７も
ＯＮとなる。

【００１６】従って、（イ）点→トランジスタ６→Ｑ２
→Ｑ３→接地点の経路で電流が流れるので、（イ）点の
レベルは下がっていく。一方、トランジスタＱ４、Ｑ６
がＯＮになることにより、ＶＤＤ→Ｑ６→Ｑ４→５→Ｑ
７→（ロ）点の経路で電流が流れるため、（ロ）点の電
位は上昇する。このときＣ２は予め充電されているの
で、（ロ）点の電位上昇がＣ２によって遅延することは
ない。

【００１７】先にも述べたように（イ）点が０になるた
めにはＣ１の電荷が放電しなければならないが、本実施
例では（ロ）点側がＱ６，Ｑ４、７を通して電圧が印加
されるため、Ｃ１の放電動作に加えて（ロ）点側が１に
なり、それをインバ−タ２が反転して（イ）点を０にす
る補助動作が同時に行なわれる。従って、セレクトライ
ンのハイレベル期間（及びイネ−ブル信号のハイレベル
期間）を短縮できる。これは書き込みがＣ１やＣ２に影
響され難くなり、早くなることを意味する。

【００１８】次に、この状態から更に（イ）点を元の
１、（ロ）点を０になるように書き換える場合は、トラ
ンジスタＱ１、Ｑ３、Ｑ５、Ｑ６がＯＮ、トランジスタ
Ｑ２、Ｑ４がＯＦＦとなり、（ロ）点の電位は（イ）点
の電位がすぐにハイレベルとなることにより、迅速にロ
−レベルとなる。

【００１９】

【発明の効果】上述したように本発明によれば、デ−タ
の書き込み時に、接地点に結合されたデ−タラインを通
してセルの一方の接続点から電流が接地点にながれ、そ
の際に容量を含む放電時定数のため、そのデ−タライン
を通しての電位低下に基づく書き込み動作に加えて、他
方のデ−タラインに与えられるハイレベル電源からの電
流により、セルの他方の接続点の電位をハイレベルに保
持し、それによりインバ−タを介して前記他方の接続点
の電位低下が図られ、総じて書き込みが迅速に行なわれ
る。そのため書き込みスピ−ドの早いＲＡＭを実現する
ことができる。

【図面の簡単な説明】

【図１】 本発明を実施したＲＡＭのデ−タ書き込み回
路を示す回路図。

【図２】 その各部の信号のタイムチャ−トを示す図。

【図３】 従来例の回路図。

【図４】 その各部の信号のタイムチャ−トを示す図。

【符号の説明】

１ａ、１ｂ、１ｃ セル ２、３ インバ−タ ４、５ デ−タライン ６、７ スイッチ用ＮチャンネルＭＯＳトランジスタ １１ アンプ １２ 補助回路（アンプ） Ｃ１、Ｃ２ 容量 ＶＤＤ 電源電圧 （イ）（ロ）接続点

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＲＡＭを構成するセルが、互いに直列接続
   された一対のインバ−タと、該一対のインバ−タの各接
   続点に接続されデ−タ書き込みの際に前記接続点を第
   １、第２のデ−タラインに結合する手段とから成り、一
   方デ−タ書き込み手段が、デ−タ書き込み前に前記第
   １、第２のデ−タラインを一時的に充電する手段と、デ
   −タ書き込み時に前記第１、第２のデ−タラインの一方
   を接地点に結合する手段とから成るＲＡＭのデ−タ書き
   込み回路において、 デ−タ書き込み時に前記第１、第２のデ−タラインのう
   ち接地されない方のデ−タラインをハイレベル電源に結
   合する手段を設けたことを特徴とするＲＡＭのデ−タ書
   き込み回路。