JP2923114B2 - 冗長デコーダ回路 - Google Patents
冗長デコーダ回路Info
- Publication number
- JP2923114B2 JP2923114B2 JP3080292A JP3080292A JP2923114B2 JP 2923114 B2 JP2923114 B2 JP 2923114B2 JP 3080292 A JP3080292 A JP 3080292A JP 3080292 A JP3080292 A JP 3080292A JP 2923114 B2 JP2923114 B2 JP 2923114B2
- Authority
- JP
- Japan
- Prior art keywords
- address signal
- fuse
- node
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Description
【０００１】
【産業上の利用分野】本発明はメモリ半導体集積回路、
より具体的にはメモリ半導体集積回路における冗長デコ
ーダ回路に関する。
より具体的にはメモリ半導体集積回路における冗長デコ
ーダ回路に関する。
【０００２】
【従来の技術】周知のように近年、メモリ半導体集積回
路は、その大容量化、高集積化に伴い、歩留りを低下さ
せる種々の要因を含んでいる。この歩留りの低下を防ぐ
ために、たとえば特開昭５８−１７６６３には、記憶装
置の不良ビットを正常ビットと置換し、製造上の歩留り
を向上させる冗長性半導体メモリ装置が開示されてい
る。
路は、その大容量化、高集積化に伴い、歩留りを低下さ
せる種々の要因を含んでいる。この歩留りの低下を防ぐ
ために、たとえば特開昭５８−１７６６３には、記憶装
置の不良ビットを正常ビットと置換し、製造上の歩留り
を向上させる冗長性半導体メモリ装置が開示されてい
る。
【０００３】図４はこの種の半導体メモリ装置における
従来の冗長デコーダ回路である。同図において、アドレ
ス信号Ａ０Ｘ〜Ａ８Ｘはメモリ半導体内部で発生された
アドレス信号であり、−Ａ０Ｘ〜−Ａ８Ｘは前記アドレ
ス信号の相補関係にあるアドレス信号である。なお、本
明細書において、図面に記載された符号に“￣”のある
負論理の信号は、その信号の前に“−”を付し上記−Ａ
０Ｘのように表記する。
従来の冗長デコーダ回路である。同図において、アドレ
ス信号Ａ０Ｘ〜Ａ８Ｘはメモリ半導体内部で発生された
アドレス信号であり、−Ａ０Ｘ〜−Ａ８Ｘは前記アドレ
ス信号の相補関係にあるアドレス信号である。なお、本
明細書において、図面に記載された符号に“￣”のある
負論理の信号は、その信号の前に“−”を付し上記−Ａ
０Ｘのように表記する。
【０００４】ヒューズＲＯＭ７０は、不良ビットを記憶
する回路であり、ヒューズ７２−００〜７２−７０，７
２−０１〜７２−７１とＮＭＯＳトランジスタ７４−０
０〜７４−７０，７４−０１〜７４−７１により構成さ
れている。各ヒューズ７２の一方の端子は共通ノードＮ
１ｐに接続され、他方の端子はＮＭＯＳトランジスタ７
４のドレインに接続されている。ＮＭＯＳトランジスタ
７４はそれぞれ、ゲートがアドレス信号Ａ０Ｘ〜Ａ７Ｘ
及び−Ａ０Ｘ〜−Ａ７Ｘの内の任意の１つに接続され、
ソースが接地されている。
する回路であり、ヒューズ７２−００〜７２−７０，７
２−０１〜７２−７１とＮＭＯＳトランジスタ７４−０
０〜７４−７０，７４−０１〜７４−７１により構成さ
れている。各ヒューズ７２の一方の端子は共通ノードＮ
１ｐに接続され、他方の端子はＮＭＯＳトランジスタ７
４のドレインに接続されている。ＮＭＯＳトランジスタ
７４はそれぞれ、ゲートがアドレス信号Ａ０Ｘ〜Ａ７Ｘ
及び−Ａ０Ｘ〜−Ａ７Ｘの内の任意の１つに接続され、
ソースが接地されている。
【０００５】ヒューズＲＯＭ８０は、ヒューズＲＯＭ７
０と同様に不良ビットを記憶する回路であり、ヒューズ
８２−００〜８２−７０，８２−０１〜８２−７１とＮ
ＭＯＳトランジスタ８４−００〜８４−７０，８４−０
１〜８４−７１により構成されている。各ヒューズ８２
の一方の端子は共通ノードＮ２ｐに接続され、他方の端
子はＮＭＯＳトランジスタのドレインに接続されてい
る。ＮＭＯＳトランジスタ８４は、ゲートがアドレス信
号Ａ０Ｘ〜Ａ７Ｘ及び−Ａ０Ｘ〜−Ａ７Ｘの内の任意の
１つに接続され、ソースが接地されている。
０と同様に不良ビットを記憶する回路であり、ヒューズ
８２−００〜８２−７０，８２−０１〜８２−７１とＮ
ＭＯＳトランジスタ８４−００〜８４−７０，８４−０
１〜８４−７１により構成されている。各ヒューズ８２
の一方の端子は共通ノードＮ２ｐに接続され、他方の端
子はＮＭＯＳトランジスタのドレインに接続されてい
る。ＮＭＯＳトランジスタ８４は、ゲートがアドレス信
号Ａ０Ｘ〜Ａ７Ｘ及び−Ａ０Ｘ〜−Ａ７Ｘの内の任意の
１つに接続され、ソースが接地されている。
【０００６】ＰＭＯＳトランジスタ７８，８８は、ゲー
トが共に−ＸＤＰ信号線に、ソースが共に電源に、ドレ
インが各々ノードＮ１ｐとノードＮ２ｐに接続されてい
る。トランジスタ７８，８８は、−ＸＤＰが“Ｌ”レベ
ルのとき、ノードＮ１ｐ，ノードＮ２ｐを“Ｈ”にプリ
チャージする。
トが共に−ＸＤＰ信号線に、ソースが共に電源に、ドレ
インが各々ノードＮ１ｐとノードＮ２ｐに接続されてい
る。トランジスタ７８，８８は、−ＸＤＰが“Ｌ”レベ
ルのとき、ノードＮ１ｐ，ノードＮ２ｐを“Ｈ”にプリ
チャージする。
【０００７】ＮＭＯＳトランジスタ７６はゲートがアド
レス信号線Ａ８Ｘに接続され、ＮＭＯＳトランジスタ８
６はゲートがアドレス信号線−Ａ８Ｘに接続されてい
る。また、ＮＭＯＳトランジスタ７６，８６は共に、ソ
ースが接地され、ドレインがノードＮ１ｐとノードＮ２
ｐに接続されている。トランジスタ７６、８６は、信号
線Ａ８Ｘあるいは−Ａ８Ｘが“Ｈ”レベルのときにノー
ドＮ１ｐ，ノードＮ２ｐを接地レベルにディスチャージ
する。
レス信号線Ａ８Ｘに接続され、ＮＭＯＳトランジスタ８
６はゲートがアドレス信号線−Ａ８Ｘに接続されてい
る。また、ＮＭＯＳトランジスタ７６，８６は共に、ソ
ースが接地され、ドレインがノードＮ１ｐとノードＮ２
ｐに接続されている。トランジスタ７６、８６は、信号
線Ａ８Ｘあるいは−Ａ８Ｘが“Ｈ”レベルのときにノー
ドＮ１ｐ，ノードＮ２ｐを接地レベルにディスチャージ
する。
【０００８】ＮＯＲ回路１００は、ノードＮ１ｐとノー
ドＮ２ｐを入力とする２入力の否論理和ゲートで、その
出力が冗長デコーダ出力端子−ＲＥｐに接続されてい
る。出力端子−ＲＥより冗長デコーダ出力−ＲＥｐが出
力される。
ドＮ２ｐを入力とする２入力の否論理和ゲートで、その
出力が冗長デコーダ出力端子−ＲＥｐに接続されてい
る。出力端子−ＲＥより冗長デコーダ出力−ＲＥｐが出
力される。
【０００９】図５は、従来の冗長デコーダ回路の動作を
説明する為のタイミングチャートである。なお、ここで
は理解を容易にするため、−Ａ８Ｘアドレス信号が
“Ｌ”から“Ｈ”に遷移し、Ａ８Ｘアドレス信号が
“Ｌ”のままである場合、すなわちヒューズＲＯＭ８０
の内容に関係なくノードＮ２ｐが“Ｈ”から“Ｌ”に遷
移して冗長デコーダ出力−ＲＥｐには、ヒューズＲＯＭ
７０の内容のみが出力される場合を例に従来技術の動作
を説明する。
説明する為のタイミングチャートである。なお、ここで
は理解を容易にするため、−Ａ８Ｘアドレス信号が
“Ｌ”から“Ｈ”に遷移し、Ａ８Ｘアドレス信号が
“Ｌ”のままである場合、すなわちヒューズＲＯＭ８０
の内容に関係なくノードＮ２ｐが“Ｈ”から“Ｌ”に遷
移して冗長デコーダ出力−ＲＥｐには、ヒューズＲＯＭ
７０の内容のみが出力される場合を例に従来技術の動作
を説明する。
【００１０】ａ）ｔ1 期間中 ヒューズＲＯＭ７０の内容とアドレス信号の情報の内容
が一致するときノードＮ１ｐは“Ｈ”レベルを保持す
る。すなわち、アドレス信号“Ａ０Ｘ，−Ａ０Ｘ”〜
“Ａ７Ｘ，−Ａ７Ｘ”の任意の１つをゲート入力とする
ＮＭＯＳトランジスタ７４がＯＮ状態にあって（アドレ
ス信号が“Ｈ”状態にある）、このＯＮ状態にあるすべ
てのトランジスタ７４のドレインに接続されたヒューズ
７２がノードＮ１ｐから見て電気的に開放されており、
さらにＮＭＯＳトランジスタ７４がＯＦＦ状態にあって
（アドレス信号が“Ｌ”状態にある）、このＯＦＦ状態
にあるすべてのトランジスタ７４のドレインに接続され
たヒューズ７２がノードＮ１ｐから見て電気的に短絡さ
れているとき、ノードＮ１ｐは“Ｈ”レベルを保持され
る。一方、ノードＮ２ｐはヒューズＲＯＭ８０の内容に
関係なく、ＮＭＯＳトランジスタ８６により“Ｈ”から
“Ｌ”に遷移するので、冗長デコーダ出力−ＲＥは
“Ｌ”レベルを保持する。
が一致するときノードＮ１ｐは“Ｈ”レベルを保持す
る。すなわち、アドレス信号“Ａ０Ｘ，−Ａ０Ｘ”〜
“Ａ７Ｘ，−Ａ７Ｘ”の任意の１つをゲート入力とする
ＮＭＯＳトランジスタ７４がＯＮ状態にあって（アドレ
ス信号が“Ｈ”状態にある）、このＯＮ状態にあるすべ
てのトランジスタ７４のドレインに接続されたヒューズ
７２がノードＮ１ｐから見て電気的に開放されており、
さらにＮＭＯＳトランジスタ７４がＯＦＦ状態にあって
（アドレス信号が“Ｌ”状態にある）、このＯＦＦ状態
にあるすべてのトランジスタ７４のドレインに接続され
たヒューズ７２がノードＮ１ｐから見て電気的に短絡さ
れているとき、ノードＮ１ｐは“Ｈ”レベルを保持され
る。一方、ノードＮ２ｐはヒューズＲＯＭ８０の内容に
関係なく、ＮＭＯＳトランジスタ８６により“Ｈ”から
“Ｌ”に遷移するので、冗長デコーダ出力−ＲＥは
“Ｌ”レベルを保持する。
【００１１】ｂ）ｔ2 期間中 ヒューズＲＯＭ７０の内容とアドレス信号の情報の内容
が不一致のときノードＮ１ｐは“Ｈ”から“Ｌ”に遷移
する。すなわち、アドレス信号“Ａ０Ｘ，−Ａ０Ｘ”〜
“Ａ７Ｘ，−Ａ７Ｘ”の任意の１つをゲート入力とする
ＮＭＯＳトランジスタ７４がＯＮ状態にあって、このＯ
Ｎ状態にある少なくとも１つのトランジスタ７４のドレ
インに接続されたヒューズ７２がノードＮ１ｐから見て
電気的に短絡されているとき、ノードＮ１ｐは“Ｈ”か
ら“Ｌ”に遷移する。一方、ノードＮ２ｐは“Ｈ”から
“Ｌ”に遷移するので冗長デコーダ出力−ＲＥは“Ｌ”
から“Ｈ”に遷移する。
が不一致のときノードＮ１ｐは“Ｈ”から“Ｌ”に遷移
する。すなわち、アドレス信号“Ａ０Ｘ，−Ａ０Ｘ”〜
“Ａ７Ｘ，−Ａ７Ｘ”の任意の１つをゲート入力とする
ＮＭＯＳトランジスタ７４がＯＮ状態にあって、このＯ
Ｎ状態にある少なくとも１つのトランジスタ７４のドレ
インに接続されたヒューズ７２がノードＮ１ｐから見て
電気的に短絡されているとき、ノードＮ１ｐは“Ｈ”か
ら“Ｌ”に遷移する。一方、ノードＮ２ｐは“Ｈ”から
“Ｌ”に遷移するので冗長デコーダ出力−ＲＥは“Ｌ”
から“Ｈ”に遷移する。
【００１２】
【発明が解決しようとする課題】しかしながら、メモリ
の大容量化に伴いヒューズＲＯＭの数が多くなると従来
の冗長デコーダ回路では、下記の２つの問題点があっ
た。
の大容量化に伴いヒューズＲＯＭの数が多くなると従来
の冗長デコーダ回路では、下記の２つの問題点があっ
た。
【００１３】１．ヒューズＲＯＭが非選択のとき、ヒュ
ーズＲＯＭの出力端子（従来例のノードＮ１ｐ，Ｎ２
ｐ）をディスチャージする必要があるので、非選択ヒュ
ーズＲＯＭの数が多くなるに伴い消費電流が大きい。
ーズＲＯＭの出力端子（従来例のノードＮ１ｐ，Ｎ２
ｐ）をディスチャージする必要があるので、非選択ヒュ
ーズＲＯＭの数が多くなるに伴い消費電流が大きい。
【００１４】２．ヒューズＲＯＭが非選択のとき、ヒュ
ーズＲＯＭ内のＮＭＯＳトランジスタは、図６に示す様
に、ソースとドレインは接地される為、アドレス信号に
対してはゲート容量負荷として働くので、非選択ヒュー
ズＲＯＭの数が多くなるに伴いアドレス信号の負荷容量
が大きくなる。
ーズＲＯＭ内のＮＭＯＳトランジスタは、図６に示す様
に、ソースとドレインは接地される為、アドレス信号に
対してはゲート容量負荷として働くので、非選択ヒュー
ズＲＯＭの数が多くなるに伴いアドレス信号の負荷容量
が大きくなる。
【００１５】本発明はこのような動作時の消費電流が大
きい、アドレス信号の負荷容量が大きいという従来技術
の問題点を解消し、消費電流が少なくかつアドレス信号
の負荷容量が小さい冗長デコーダ回路を提供することを
目的とする。
きい、アドレス信号の負荷容量が大きいという従来技術
の問題点を解消し、消費電流が少なくかつアドレス信号
の負荷容量が小さい冗長デコーダ回路を提供することを
目的とする。
【００１６】
【課題を解決するための手段】本発明は上述の課題を解
決するために、選択されたヒューズＲＯＭの内容がこの
ヒューズＲＯＭに入力されたアドレス信号と一致してい
るか否かを判定する冗長デコーダ回路において、ヒュー
ズＲＯＭはアドレス信号をゲート入力とする複数のトラ
ンジスタを有する。これらトランジスタは、ソースが第
一の端子に、ドレインが第二の端子に共通接続され、ヒ
ューズＲＯＭの非選択時には第一の端子と第二の端子は
電源に接続されて電源レベルに充電される。また、ヒュ
ーズＲＯＭの選択時には、第一の端子は接地レベルに放
電され、第二の端子は前記電源と分離される。
決するために、選択されたヒューズＲＯＭの内容がこの
ヒューズＲＯＭに入力されたアドレス信号と一致してい
るか否かを判定する冗長デコーダ回路において、ヒュー
ズＲＯＭはアドレス信号をゲート入力とする複数のトラ
ンジスタを有する。これらトランジスタは、ソースが第
一の端子に、ドレインが第二の端子に共通接続され、ヒ
ューズＲＯＭの非選択時には第一の端子と第二の端子は
電源に接続されて電源レベルに充電される。また、ヒュ
ーズＲＯＭの選択時には、第一の端子は接地レベルに放
電され、第二の端子は前記電源と分離される。
【００１７】
【作用】本発明によれば、ヒューズＲＯＭが選択されて
いない場合には、第一の端子と第二の端子がともに電源
レベルになり、トランジスタがアドレス信号を入力して
も、これがヒューズＲＯＭの内容と一致しているか否か
の判定は行われない。また、ヒューズＲＯＭが選択され
たとき、第一の端子は接地レベルに放電されるととも
に、第二の端子は初期電位である電源レベルが保持され
る。このため、選択時に、アドレス信号を入力すると、
この信号とヒューズＲＯＭの内容とが一致している場合
には第二の端子は電源レベルに保持され、一致していな
い場合には第二の端子は第一の端子と接続されて接地レ
ベルに放電される。
いない場合には、第一の端子と第二の端子がともに電源
レベルになり、トランジスタがアドレス信号を入力して
も、これがヒューズＲＯＭの内容と一致しているか否か
の判定は行われない。また、ヒューズＲＯＭが選択され
たとき、第一の端子は接地レベルに放電されるととも
に、第二の端子は初期電位である電源レベルが保持され
る。このため、選択時に、アドレス信号を入力すると、
この信号とヒューズＲＯＭの内容とが一致している場合
には第二の端子は電源レベルに保持され、一致していな
い場合には第二の端子は第一の端子と接続されて接地レ
ベルに放電される。
【００１８】
【実施例】次に添付図面を参照して本発明による冗長デ
コーダ回路の実施例を詳細に説明する。
コーダ回路の実施例を詳細に説明する。
【００１９】図１は、本発明による冗長デコーダ回路の
実施例を示す回路図である。アドレス信号Ａ０Ｘ〜Ａ８
Ｘはメモリ半導体内部で発生されたアドレス信号で、ア
ドレス信号−Ａ０Ｘ〜−Ａ８Ｘはこのアドレス信号の相
補関係にあるアドレス信号である。これらアドレス信号
は同符号のアドレス信号線により伝送される。
実施例を示す回路図である。アドレス信号Ａ０Ｘ〜Ａ８
Ｘはメモリ半導体内部で発生されたアドレス信号で、ア
ドレス信号−Ａ０Ｘ〜−Ａ８Ｘはこのアドレス信号の相
補関係にあるアドレス信号である。これらアドレス信号
は同符号のアドレス信号線により伝送される。
【００２０】ヒューズＲＯＭ１０は、不良ビットを記憶
する回路であり、ヒューズ１２−００〜１２−７０およ
び１２−０１〜１２−７１と、ＮＭＯＳトランジスタ１
４−００〜１４−７０および１４−０１〜１４−７１と
により構成されている。各ヒューズ１２の一方の端子は
共通ノードＮ１に接続され、他方の端子はＮＭＯＳトラ
ンジスタ１４−００〜１４−７１のいずれかのドレイン
に接続されている。ＮＭＯＳトランジスタ１４−００〜
１４−７１はそれぞれ、そのゲートがアドレス信号線Ａ
０Ｘ〜Ａ７Ｘまたは−Ａ０Ｘ〜−Ａ７Ｘの内の任意の１
つに接続され、ソースが共通ノードＮ３に接続されてい
る。
する回路であり、ヒューズ１２−００〜１２−７０およ
び１２−０１〜１２−７１と、ＮＭＯＳトランジスタ１
４−００〜１４−７０および１４−０１〜１４−７１と
により構成されている。各ヒューズ１２の一方の端子は
共通ノードＮ１に接続され、他方の端子はＮＭＯＳトラ
ンジスタ１４−００〜１４−７１のいずれかのドレイン
に接続されている。ＮＭＯＳトランジスタ１４−００〜
１４−７１はそれぞれ、そのゲートがアドレス信号線Ａ
０Ｘ〜Ａ７Ｘまたは−Ａ０Ｘ〜−Ａ７Ｘの内の任意の１
つに接続され、ソースが共通ノードＮ３に接続されてい
る。
【００２１】ヒューズＲＯＭ３０は、ヒューズＲＯＭ１
０と同様に不良ビットを記憶する回路であり、ヒューズ
３２−００〜３２−７０および３２−０１〜３２−７１
と、ＮＭＯＳトランジスタ３４−００〜３４−７０およ
び３４−０１〜３４−７１とにより構成されている。各
ヒューズ３２の一方の端子は共通ノードＮ２に接続さ
れ、他方の端子はＮＭＯＳトランジスタ３４−００〜３
４−７１のいずれかのドレインに接続されている。ＮＭ
ＯＳトランジスタ３４−００〜３４−７１はそれぞれ、
そのゲートがアドレス信号線Ａ０Ｘ〜Ａ７Ｘまたは−Ａ
０Ｘ〜−Ａ７Ｘの内の任意の１つに接続され、ソースが
共通ノードＮ４に接続されている。
０と同様に不良ビットを記憶する回路であり、ヒューズ
３２−００〜３２−７０および３２−０１〜３２−７１
と、ＮＭＯＳトランジスタ３４−００〜３４−７０およ
び３４−０１〜３４−７１とにより構成されている。各
ヒューズ３２の一方の端子は共通ノードＮ２に接続さ
れ、他方の端子はＮＭＯＳトランジスタ３４−００〜３
４−７１のいずれかのドレインに接続されている。ＮＭ
ＯＳトランジスタ３４−００〜３４−７１はそれぞれ、
そのゲートがアドレス信号線Ａ０Ｘ〜Ａ７Ｘまたは−Ａ
０Ｘ〜−Ａ７Ｘの内の任意の１つに接続され、ソースが
共通ノードＮ４に接続されている。
【００２２】ＰＭＯＳトランジスタ１８、２０およびＮ
ＭＯＳトランジスタ１６は、ヒューズＲＯＭ１０の選択
の際に制御されるスイッチである。ＰＭＯＳトランジス
タ１８、２０およびＮＭＯＳトランジスタ１６はそれぞ
れ、ゲートがアドレス信号線−Ａ８Ｘに接続され、信号
−Ａ８Ｘの値によりオン／オフ制御される。すなわち、
ＰＭＯＳトランジスタ１８は、ソースが電源にドレイン
がノードＮ１に接続され、アドレス信号−Ａ８Ｘが
“Ｌ”レベルのとき、ノードＮ１を“Ｈ”にプリチャー
ジする。また、ＰＭＯＳトランジスタ２０はソースが電
源に、ドレインがノードＮ３に接続され、ＮＭＯＳトラ
ンジスタ１６はドレインがノードＮ３に、ソースが接地
されている。これにより、ＰＭＯＳトランジスタ２０と
ＮＭＯＳトランジスタ１６は、ドレインをともにノード
Ｎ３に接続したインバータを構成し、信号−Ａ８Ｘが
“Ｈ”のときノードＮ３を“Ｌ”にディスチャージし、
信号−Ａ８Ｘが“Ｌ”のときノードＮ３を“Ｈ”にプリ
チャージする。
ＭＯＳトランジスタ１６は、ヒューズＲＯＭ１０の選択
の際に制御されるスイッチである。ＰＭＯＳトランジス
タ１８、２０およびＮＭＯＳトランジスタ１６はそれぞ
れ、ゲートがアドレス信号線−Ａ８Ｘに接続され、信号
−Ａ８Ｘの値によりオン／オフ制御される。すなわち、
ＰＭＯＳトランジスタ１８は、ソースが電源にドレイン
がノードＮ１に接続され、アドレス信号−Ａ８Ｘが
“Ｌ”レベルのとき、ノードＮ１を“Ｈ”にプリチャー
ジする。また、ＰＭＯＳトランジスタ２０はソースが電
源に、ドレインがノードＮ３に接続され、ＮＭＯＳトラ
ンジスタ１６はドレインがノードＮ３に、ソースが接地
されている。これにより、ＰＭＯＳトランジスタ２０と
ＮＭＯＳトランジスタ１６は、ドレインをともにノード
Ｎ３に接続したインバータを構成し、信号−Ａ８Ｘが
“Ｈ”のときノードＮ３を“Ｌ”にディスチャージし、
信号−Ａ８Ｘが“Ｌ”のときノードＮ３を“Ｈ”にプリ
チャージする。
【００２３】同様に、ＰＭＯＳトランジスタ３８、４０
およびＮＭＯＳトランジスタ３６は、ヒューズＲＯＭ３
０の選択の際に制御されるスイッチである。ＰＭＯＳト
ランジスタ３８、４０およびＮＭＯＳトランジスタ３６
はそれぞれ、ゲートがアドレス信号線Ａ８Ｘに接続さ
れ、信号Ａ８Ｘの値によりオン／オフ制御される。すな
わち、ＰＭＯＳトランジスタ３８は、ソースが電源にド
レインがノードＮ２に接続され、アドレス信号Ａ８Ｘが
“Ｌ”レベルのとき、ノードＮ２を“Ｈ”にプリチャー
ジする。また、ＰＭＯＳトランジスタ４０はソースが電
源に、ドレインがノードＮ４に接続され、ＮＭＯＳトラ
ンジスタ３６はドレインがノードＮ４に、ソースが接地
されている。これにより、ＰＭＯＳトランジスタ４０と
ＮＭＯＳトランジスタ３６は、ドレインをともにノード
Ｎ４に接続したインバータを構成し、信号Ａ８Ｘが
“Ｈ”のときノードＮ４を“Ｌ”にディスチャージし、
信号Ａ８Ｘが“Ｌ”のときノードＮ４を“Ｈ”にプリチ
ャージする。
およびＮＭＯＳトランジスタ３６は、ヒューズＲＯＭ３
０の選択の際に制御されるスイッチである。ＰＭＯＳト
ランジスタ３８、４０およびＮＭＯＳトランジスタ３６
はそれぞれ、ゲートがアドレス信号線Ａ８Ｘに接続さ
れ、信号Ａ８Ｘの値によりオン／オフ制御される。すな
わち、ＰＭＯＳトランジスタ３８は、ソースが電源にド
レインがノードＮ２に接続され、アドレス信号Ａ８Ｘが
“Ｌ”レベルのとき、ノードＮ２を“Ｈ”にプリチャー
ジする。また、ＰＭＯＳトランジスタ４０はソースが電
源に、ドレインがノードＮ４に接続され、ＮＭＯＳトラ
ンジスタ３６はドレインがノードＮ４に、ソースが接地
されている。これにより、ＰＭＯＳトランジスタ４０と
ＮＭＯＳトランジスタ３６は、ドレインをともにノード
Ｎ４に接続したインバータを構成し、信号Ａ８Ｘが
“Ｈ”のときノードＮ４を“Ｌ”にディスチャージし、
信号Ａ８Ｘが“Ｌ”のときノードＮ４を“Ｈ”にプリチ
ャージする。
【００２４】ノードＮ１およびＮ２は、２入力否論理積
ゲート６０の入力端子に接続されている。否論理積ゲー
ト６０は、出力端子が冗長デコーダ出力端子−ＲＥに接
続され、ノードＮ１およびＮ２の信号の否論理積をと
り、これを冗長デコーダ出力−ＲＥとして出力する。
ゲート６０の入力端子に接続されている。否論理積ゲー
ト６０は、出力端子が冗長デコーダ出力端子−ＲＥに接
続され、ノードＮ１およびＮ２の信号の否論理積をと
り、これを冗長デコーダ出力−ＲＥとして出力する。
【００２５】図２は、図１に示した実施例の動作を説明
するためのタイミングチャートである。なお、ここでは
理解を容易にするため、アドレス信号−Ａ８Ｘが“Ｌ”
から“Ｈ”に遷移し、アドレス信号Ａ８Ｘが“Ｌ”のま
まである場合、すなわちヒューズＲＯＭ３０の内容に関
係なくノードＮ２が“Ｈ”レベルを保持し、冗長デコー
ダ出力−ＲＥにはヒューズＲＯＭ１０の内容のみが出力
される場合の動作を説明する。
するためのタイミングチャートである。なお、ここでは
理解を容易にするため、アドレス信号−Ａ８Ｘが“Ｌ”
から“Ｈ”に遷移し、アドレス信号Ａ８Ｘが“Ｌ”のま
まである場合、すなわちヒューズＲＯＭ３０の内容に関
係なくノードＮ２が“Ｈ”レベルを保持し、冗長デコー
ダ出力−ＲＥにはヒューズＲＯＭ１０の内容のみが出力
される場合の動作を説明する。
【００２６】ａ）ｔ1 期間中 ヒューズＲＯＭ１０の内容とアドレス信号の情報の内容
が一致するとき、−Ａ８Ｘが“Ｌ”から“Ｈ”に遷移す
ると、ノードＮ３は“Ｈ”から“Ｌ”に遷移するがノー
ドＮ１は“Ｈ”レベルを保持する。一方、アドレス信号
Ａ８Ｘは“Ｌ”を保持するので、ヒューズＲＯＭ３０の
内容に関係なくノードＮ２、Ｎ４は“Ｈ”を保持し、冗
長デコーダ出力−ＲＥは“Ｌ”レベルを保持する。
が一致するとき、−Ａ８Ｘが“Ｌ”から“Ｈ”に遷移す
ると、ノードＮ３は“Ｈ”から“Ｌ”に遷移するがノー
ドＮ１は“Ｈ”レベルを保持する。一方、アドレス信号
Ａ８Ｘは“Ｌ”を保持するので、ヒューズＲＯＭ３０の
内容に関係なくノードＮ２、Ｎ４は“Ｈ”を保持し、冗
長デコーダ出力−ＲＥは“Ｌ”レベルを保持する。
【００２７】ｂ）ｔ2 期間中 ヒューズＲＯＭ１０の内容とアドレス信号の情報の内容
が不一致のとき、アドレス信号−Ａ８Ｘが“Ｌ”から
“Ｈ”に遷移すると、ノードＮ３は“Ｈ”から“Ｌ”に
遷移するに伴い、ノードＮ１も“Ｈ”から“Ｌ”に遷移
する。一方、ｔ1期間中と同様にノードＮ２、Ｎ４は、
“Ｈ”を保持するので冗長デコーダ出力−ＲＥは“Ｌ”
から“Ｈ”に遷移する。
が不一致のとき、アドレス信号−Ａ８Ｘが“Ｌ”から
“Ｈ”に遷移すると、ノードＮ３は“Ｈ”から“Ｌ”に
遷移するに伴い、ノードＮ１も“Ｈ”から“Ｌ”に遷移
する。一方、ｔ1期間中と同様にノードＮ２、Ｎ４は、
“Ｈ”を保持するので冗長デコーダ出力−ＲＥは“Ｌ”
から“Ｈ”に遷移する。
【００２８】図３には、本実施例におけるｔ1 ，ｔ2 期
間中のバイアス状態とゲートから見た等価容量を示した
説明図である。本実施例では、非選択のヒューズＲＯＭ
内のアドレス信号をゲート入力とするＮＭＯＳトランジ
スタのソースとドレインは“Ｈ”レベルにチャージされ
ている。このため、図３に示すように、アドレス信号に
対してはゲート容量と接合容量の直列接続容量として働
き、従来例に比べアドレス信号の負荷容量が小さくなる
間中のバイアス状態とゲートから見た等価容量を示した
説明図である。本実施例では、非選択のヒューズＲＯＭ
内のアドレス信号をゲート入力とするＮＭＯＳトランジ
スタのソースとドレインは“Ｈ”レベルにチャージされ
ている。このため、図３に示すように、アドレス信号に
対してはゲート容量と接合容量の直列接続容量として働
き、従来例に比べアドレス信号の負荷容量が小さくなる
【００２９】
【発明の効果】このように本発明の冗長デコーダ回路に
よれば、非選択のヒューズＲＯＭ内のノードの電位が、
初期電位である電源レベルに保持されるので、従来例の
ような非選択のヒューズＲＯＭの充放電流がなくなる。
また、非選択のヒューズＲＯＭ内のアドレス信号をゲー
ト入力とするＮＭＯＳトランジスタのソースとドレイン
は“Ｈ”レベルにチャージされているので、アドレス信
号に対してはゲート容量と接合容量の直列接続容量とし
て働き、従来例に比べアドレス信号の負荷容量が小さく
なるという効果が期待できる。
よれば、非選択のヒューズＲＯＭ内のノードの電位が、
初期電位である電源レベルに保持されるので、従来例の
ような非選択のヒューズＲＯＭの充放電流がなくなる。
また、非選択のヒューズＲＯＭ内のアドレス信号をゲー
ト入力とするＮＭＯＳトランジスタのソースとドレイン
は“Ｈ”レベルにチャージされているので、アドレス信
号に対してはゲート容量と接合容量の直列接続容量とし
て働き、従来例に比べアドレス信号の負荷容量が小さく
なるという効果が期待できる。
【図１】本発明による冗長デコーダ回路の実施例を示す
回路図、
回路図、
【図２】図１の実施例における動作例を示した動作タイ
ミングチャート、
ミングチャート、
【図３】図２に示されたｔ1 ，ｔ2 期間中のバイアス状
態とゲートから見た等価容量を示した説明図、
態とゲートから見た等価容量を示した説明図、
【図４】従来技術における冗長デコーダ回路の回路図、
【図５】図４に示した冗長デコーダ回路の動作例を示し
た動作タイミングチャート、
た動作タイミングチャート、
【図６】図５に示した従来技術におけるｔ1 ，ｔ2 期間
中のバイアス状態とゲートから見た等価容量を示した説
明図である。
中のバイアス状態とゲートから見た等価容量を示した説
明図である。
１０、３０ ヒューズＲＯＭ １２−００〜１２−７１，３２−００〜３２−７１ヒュ
ーズ １４−００〜１４−７１，３４−００〜３４−７１，１
６，３６ＮＭＯＳトランジスタ ２０，４０ ＰＭＯＳトランジスタ ６０ 否定論理積ゲート
ーズ １４−００〜１４−７１，３４−００〜３４−７１，１
６，３６ＮＭＯＳトランジスタ ２０，４０ ＰＭＯＳトランジスタ ６０ 否定論理積ゲート
Claims (2)
- 【請求項１】 所定のアドレス信号がゲートに入力され
るトランジスタとヒューズとから構成されるヒューズ回
路を所定数有する複数のヒューズROMと、 一つのヒューズROMにおけるヒューズ回路の一方の端子
を共通に接続した第1の信号線と、 前記一つのヒューズROMにおけるヒューズ回路の他方の
端子を共通に接続した第２の信号線と、 非選択レベルの他のアドレス信号に応答して前記第1の
信号線に"H"レベルの電位を付与し、選択状態の前記他
のアドレス信号に応答して前記"H"レベルの電位の付与
を停止する第1電位付与回路と、 前記非選択レベルの他のアドレス信号に応答して前記第
２の信号線に"H"レベルの電位を付与し、前記選択状態
の他のアドレス信号に応答して前記"L"レベルの電位を
付与する第２電位付与回路とを有る冗長デコーダ回路。 - 【請求項２】 前記第1電位付与回路は、ゲートに前記
他のアドレス信号が与えられ、ソースが電源に、ドレイ
ンが前記第1の信号線に接続されたPMOSトランジスタで
構成され、前記第２電位付与回路は入力に前記他のアド
レス信号が与えられ、出力が前記第２の信号線に接続さ
れたインバータで構成された請求項1記載の冗長デコー
ダ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080292A JP2923114B2 (ja) | 1992-02-18 | 1992-02-18 | 冗長デコーダ回路 |
| US08/019,154 US5337278A (en) | 1992-02-18 | 1993-02-17 | Low-power decoder for selecting redundant memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080292A JP2923114B2 (ja) | 1992-02-18 | 1992-02-18 | 冗長デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06282998A JPH06282998A (ja) | 1994-10-07 |
| JP2923114B2 true JP2923114B2 (ja) | 1999-07-26 |
Family
ID=12313816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080292A Expired - Fee Related JP2923114B2 (ja) | 1992-02-18 | 1992-02-18 | 冗長デコーダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5337278A (ja) |
| JP (1) | JP2923114B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785689A (ja) * | 1993-06-28 | 1995-03-31 | Hitachi Ltd | 半導体記憶装置 |
| EP0670548A1 (en) * | 1994-02-28 | 1995-09-06 | STMicroelectronics, Inc. | Method and structure for recovering smaller density memories from larger density memories |
| KR0157344B1 (ko) * | 1995-05-25 | 1998-12-01 | 김광호 | 반도체 메모리 장치의 퓨즈소자 회로 |
| US5790462A (en) * | 1995-12-29 | 1998-08-04 | Sgs-Thomson Microelectronics, Inc. | Redundancy control |
| US5612918A (en) * | 1995-12-29 | 1997-03-18 | Sgs-Thomson Microelectronics, Inc. | Redundancy architecture |
| US6037799A (en) * | 1995-12-29 | 2000-03-14 | Stmicroelectronics, Inc. | Circuit and method for selecting a signal |
| US5771195A (en) * | 1995-12-29 | 1998-06-23 | Sgs-Thomson Microelectronics, Inc. | Circuit and method for replacing a defective memory cell with a redundant memory cell |
| US5841709A (en) * | 1995-12-29 | 1998-11-24 | Stmicroelectronics, Inc. | Memory having and method for testing redundant memory cells |
| KR100526866B1 (ko) * | 1998-06-19 | 2006-02-28 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던트 프리디코더 |
| KR20000021181A (ko) * | 1998-09-26 | 2000-04-15 | 김영환 | 퓨즈롬장치 |
| KR100526455B1 (ko) * | 1999-04-15 | 2005-11-08 | 주식회사 하이닉스반도체 | 리던던시 인에이블 회로를 포함하는 반도체장치 |
| US6281736B1 (en) * | 1999-12-02 | 2001-08-28 | Sun Microsystems, Inc. | Method and circuitry for soft fuse row redundancy with simple fuse programming |
| FR2815176B1 (fr) * | 2000-10-11 | 2003-01-10 | A S K | Antenne spirale d'emission et/ou reception a coupures |
| KR100356774B1 (ko) * | 2000-11-22 | 2002-10-18 | 삼성전자 주식회사 | 반도체 메모리 장치의 결함 어드레스 저장 회로 |
| US6577156B2 (en) * | 2000-12-05 | 2003-06-10 | International Business Machines Corporation | Method and apparatus for initializing an integrated circuit using compressed data from a remote fusebox |
| US6868019B2 (en) * | 2003-07-02 | 2005-03-15 | Micron Technology, Inc. | Reduced power redundancy address decoder and comparison circuit |
| KR100790819B1 (ko) * | 2006-07-20 | 2008-01-02 | 삼성전자주식회사 | 반도체 집적 회로 및 그의 제조 방법 |
| US7623367B2 (en) * | 2006-10-13 | 2009-11-24 | Agere Systems Inc. | Read-only memory device and related method of design |
| US7672150B2 (en) * | 2007-09-27 | 2010-03-02 | Infineon Technologies Ag | Apparatus, embedded memory, address decoder, method of reading out data and method of configuring a memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
| US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
| JPH0235699A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 化合物半導体メモリデバイス |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
-
1992
- 1992-02-18 JP JP3080292A patent/JP2923114B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-17 US US08/019,154 patent/US5337278A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5337278A (en) | 1994-08-09 |
| JPH06282998A (ja) | 1994-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2923114B2 (ja) | 冗長デコーダ回路 | |
| US4689494A (en) | Redundancy enable/disable circuit | |
| US4654831A (en) | High speed CMOS current sense amplifier | |
| JPH0355913B2 (ja) | ||
| US5544125A (en) | Semiconductor integrated circuit having logic gates | |
| US4638459A (en) | Virtual ground read only memory | |
| JPH09185897A (ja) | 半導体メモリ装置の冗長用ヒューズ回路 | |
| EP0342592B1 (en) | Chip enable input circuit in semiconductor memory device | |
| JP2760326B2 (ja) | 半導体記憶装置 | |
| US5446694A (en) | Semiconductor memory device | |
| JP2768298B2 (ja) | 論理回路 | |
| US6741493B1 (en) | Split local and continuous bitline requiring fewer wires | |
| JP2000182380A (ja) | 半導体記憶装置 | |
| JP3313383B2 (ja) | 読み出し専用記憶装置 | |
| JP2630274B2 (ja) | 半導体記憶装置 | |
| US6353560B1 (en) | Semiconductor memory device | |
| JPH05314776A (ja) | メモリセルアレイ及び半導体記憶装置 | |
| US5309397A (en) | Read only memory device equipped with output data buffer circuits less affectable by noises on power voltage line | |
| JPH07244995A (ja) | リードオンリメモリのセンス回路 | |
| JPH0745074A (ja) | 半導体記憶装置 | |
| JPH10320993A (ja) | 半導体記憶装置 | |
| JPH08273385A (ja) | プログラムメモリ | |
| JPH0541096A (ja) | 半導体記憶装置 | |
| JPH0689592A (ja) | 半導体記憶装置 | |
| JP2000021192A (ja) | プログラム回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |