JP2000021192A - プログラム回路 - Google Patents

Abstract

(57)【要約】 【課題】 スタンバイ状態でのサブスレッショルド電流
を低減することができるプログラム回路を提供する。 【解決手段】 各々が対応するヒューズＦ０ａ−Ｆｎ
ａ，Ｆ０ｂ−Ｆｎｂと接地ノードＶｓｓとの間に接続さ
れるＮチャネルＭＯＳトランジスタＱＮ０ａ−ＱＮｎ
ａ，ＱＮ０ｂ−ＱＮｎｂと、判定ノードＮと接地ノード
Ｖｓｓとの間に接続されスタンバイ状態でオンになるＮ
チャネルＭＯＳトランジスタＱＮＬと、電源ノードＶｄ
ｄと判定ノードＮとの間に接続されスタンバイ状態でオ
フになるＰチャネルＭＯＳトランジスタＱＰＨ１，ＱＰ
Ｈ２とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はプログラム回路に
関し、さらに詳しくは、ヒューズを切断することにより
不良アドレス情報をプログラムするプログラム回路に関
する。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）と呼ばれる半導体記憶装置では、メモ
リセルアレイの一部に欠陥が生じた場合、その欠陥部分
をチップ上に予め設けられた冗長回路で置き換えて救済
する。

【０００３】救済方式としては、メモリセルアレイに予
備（スペア）の行と列を予め設けておいて、欠陥により
正常に動作しないメモリセルを行または列単位でスペア
のメモリセルと置き換える方式が主流である。この方式
では、正常に動作しないメモリセルを選択しようとする
アドレス（以下、不良アドレスという。）が入力された
ときにスペアのメモリセルのアドレスへ切換をするた
め、不良アドレス情報をＤＲＡＭの内部のプログラム回
路にプログラムする必要がある。このプログラム方式と
しては、レーザビームでヒューズをブローする方式が近
年の大容量メモリでは広く採用されている。

【０００４】図１５は、上記のようなプログラム回路の
構成の一例を示すブロック図である。図１５を参照し
て、このプログラム回路は、判定ノードＮと、ヒューズ
Ｆ０ａ−Ｆｎａ，Ｆ０ｂ−Ｆｎｂと、ＮチャネルＭＯＳ
トランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂ
と、ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２と、
インバータＩＮＶとを備える。

【０００５】上記プログラム回路においては、あらかじ
め、不良アドレスの各ビット信号およびその信号と相補
的な信号のうちＨ（論理ハイ）レベルにある信号に対応
するヒューズをレーザビームで切断する。

【０００６】図１６に示されるように、行アドレススト
ローブ信号ＲＡＳがＬ（倫理ロー）レベルのとき、この
プログラム回路はスタンバイ状態になる。このとき、Ｎ
チャネルＭＯＳトランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ
０ｂ−ＱＮｎｂの各々のゲートにはＬレベルの信号が入
力され、ＮチャネルＭＯＳトランジスタＱＮ０ａ−ＱＮ
ｎａ，ＱＮ０ｂ−ＱＮｎｂはオフになる。また、行アド
レスストローブ信号ＲＡＳをゲートに受けるＰチャネル
ＭＯＳトランジスタＱＰ１はオンになる。したがって、
判定ノードＮは電源電位Ｖｄｄにプリチャージされる。

【０００７】行アドレスストローブ信号ＲＡＳがＨレベ
ルになると、このプログラム回路はアクティブ状態とな
る。このとき、ＰチャネルＭＯＳトランジスタＱＰ１は
オフになるが、インバータ回路ＩＮＶとＰチャネルＭＯ
ＳトランジスタＱＰ２により判定ノードＮは電源電圧Ｖ
ｄｄに維持される。

【０００８】この状態でアドレス信号ＡＤＤ０−ＡＤＤ
ｎおよびその相補信号／ＡＤＤ０−／ＡＤＤｎがＮチャ
ネルＭＯＳトランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ
−ＱＮｎｂに入力される。

【０００９】入力されたアドレス信号が予めプログラム
された不良アドレスと一致しない場合は、切断されてい
ないヒューズに対応するＮチャネルＭＯＳトランジスタ
のうち少なくとも１つがオンになるため、判定ノードＮ
は接地電圧Ｖｓｓに引き抜かれて冗長活性化信号ＨＩＴ
はＨレベルになり、冗長回路が不活性化される。

【００１０】入力されたアドレス信号が予めプログラム
された不良アドレスと一致する場合は、切断されたヒュ
ーズに対応するＮチャネルＭＯＳトランジスタだけがオ
ンになるため、判定ノードＮは電源電圧Ｖｄｄに維持さ
れる。このとき、冗長活性化信号ＨＩＴはＬレベルとな
り冗長回路が活性化され、メモリセルアレイの欠陥部分
が救済される。

【００１１】このようにアドレス信号が入力される期
間、すなわちアドレス判定期間において、入力アドレス
信号ＡＤＤ０−ＡＤＤｎと予めプログラムされた不良ア
ドレスとが一致するか否かが判定され、一致する場合に
冗長活性化信号ＨＩＴがＬレベルとなり冗長回路が活性
化される。

【００１２】上記プログラム回路では、スタンバイ状態
でＮチャネルＭＯＳトランジスタＱＮ０ａ−ＱＮｎａ，
ＱＮ０ｂ−ＱＮｎｂはオフになる。このため、Ｎチャネ
ルＭＯＳトランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−
ＱＮｎｂの各々を通じて判定ノードＮと接地ノードＶｓ
ｓとの間にサブスレッショルド電流が流れる。

【００１３】ここで、サブスレッショルド電流について
簡単に説明する。図１７に示されるインバータ回路にお
いて、入力ＩＮが０ＶのときＮチャネルＭＯＳトランジ
スタＱＮはオフになるが完全にはカットオフされておら
ず、ＮチャネルＭＯＳトランジスタＱＮにサブスレッシ
ョルド電流ＩＬが流れる。また、入力ＩＮがＶｄｄのと
きＰチャネルＭＯＳトランジスタＱＰはオフになるが完
全にはカットオフされておらず、ＰチャネルＭＯＳトラ
ンジスタＱＰにサブスレッショルド電流ＩＬが流れる。
このサブスレッショルド電流はトランジスタの大きさ
（Ｗ／Ｌ）に比例する。また、図１８に示されるよう
に、しきい値がＶｔｈ１のトランジスタに流れるサブス
レッショルド電流ＩＬ１としきい値がＶｔｈ２のトラン
ジスタに流れるサブスレッショルド電流ＩＬ２とを比べ
ると、しきい値がＶｔｈ２のトランジスタに流れるサブ
スレッショルド電流ＩＬ２のほうが大きい。このよう
に、トランジスタのしきい値が小さいほどサブスレッシ
ョルド電流は大きくなる。

【００１４】

【発明が解決しようとする課題】メモリセルの大規模化
によりアドレス信号のビット幅およびメモリセルアレイ
に予め設けられる予備（スペア）の行，列の数が増加し
ている。これに伴ってプログラム回路も増大している。
また、近年のトランジスタの微細化に伴ってそのしきい
値は低下し、これによりスタンバイ状態でトランジスタ
に流れるサブスレッショルド電流が増大している。これ
らの要因によってスタンバイ状態でプログラム回路に流
れるサブスレッショルド電流が増大している。

【００１５】この発明は、以上のような問題を解決する
ためになされたもので、その目的は、スタンバイ状態で
のサブスレッショルド電流を低減することができるプロ
グラム回路を提供することである。

【００１６】

【課題を解決するための手段】この発明の１つの局面に
従ったプログラム回路は、不良アドレスがプログラム可
能であって、アクティブ状態およびスタンバイ状態を有
し、アクティブ状態で入力アドレスがそのプログラムさ
れた不良アドレスと一致するとき冗長回路を活性化する
プログラム回路であって、判定ノードと、プリチャージ
手段と、複数のヒューズと、複数の第１のトランジスタ
と、第２のトランジスタとを備える。判定ノードには、
冗長回路を活性化するか否かを判定するための信号が生
成される。プリチャージ手段は、アクティブ状態であっ
て入力アドレスが与えられる前に判定ノードを電源電圧
にプリチャージする。複数のヒューズは、各々が判定ノ
ードに接続される。複数の第１のトランジスタは、複数
のヒューズに対応して設けられ、各々が対応するヒュー
ズと接地ノードとの間に接続されかつ入力アドレスの対
応するビットの信号またはその相補的な信号を受けるゲ
ートを有する。第２のトランジスタは、判定ノードと接
地ノードとの間に接続され、スタンバイ状態でオンにな
りアクティブ状態でオフになる。

【００１７】上記プログラム回路においては、スタンバ
イ状態で第２のトランジスタがオンになり、判定ノード
の電圧が接地電圧となる。これにより、複数の第１のト
ランジスタのソース電圧とドレイン電圧とが等しくな
る。この結果、複数の第１のトランジスタを通じて判定
ノードと接地ノードとの間にサブスレッショルド電流は
流れない。

【００１８】好ましくは、上記プリチャージ手段は、電
源ノードと判定ノードとの間に接続され、行アドレスス
トローブ信号に応答してオン／オフするＭＯＳトランジ
スタである。

【００１９】上記プログラム回路においては、スタンバ
イ状態でＭＯＳトランジスタはオフになる。また、アク
ティブ状態であって入力アドレスが与えられる前にＭＯ
Ｓトランジスタはオンになり、判定ノードが電源電圧に
プリチャージされる。

【００２０】好ましくは、上記ＭＯＳトランジスタは、
複数の第１のトランジスタのしきい値よりも大きいしき
い値を有する。

【００２１】上記プログラム回路においては、ＭＯＳト
ランジスタは、複数の第１のトランジスタのしきい値よ
りも大きいしきい値を有するため、スタンバイ状態でＭ
ＯＳトランジスタを通じて電源ノードと判定ノードとの
間に流れるサブスレッショルド電流がより有効に低減さ
れる。

【００２２】好ましくは、上記プログラム回路はさら
に、ラッチ回路を備える。ラッチ回路は、入力アドレス
が与えられた後スタンバイ状態になる前に判定ノードの
値をラッチする。

【００２３】上記プログラム回路においては、入力アド
レスが与えられた後判定ノードの値がラッチされる。し
たがって、判定ノードの値がラッチされた後すぐにプロ
グラム回路をスタンバイ状態にすることができる。この
結果、消費電流の多いアクティブ状態の期間が短くな
り、プログラム回路での消費電流が低減される。

【００２４】この発明のもう１つの局面に従ったプログ
ラム回路は、不良アドレスがプログラム可能であって、
アクティブ状態およびスタンバイ状態を有し、アクティ
ブ状態で入力アドレスがそのプログラムされた不良アド
レスと一致するとき冗長回路を活性化するプログラム回
路であって、判定ノードと、プリチャージ手段と、複数
のヒューズと、複数の第１のトランジスタと、第２のト
ランジスタとを備える。判定ノードは、冗長回路を活性
化するか否かを判定するための信号が生成される。プリ
チャージ手段は、スタンバイ状態で判定ノードを電源電
圧にプリチャージする。複数のヒューズは、各々が判定
ノードに接続される。複数の第１のトランジスタは、複
数のヒューズに対応して設けられ、各々が対応するヒュ
ーズと第１のノードとの間に接続されかつ入力アドレス
の対応するビットの信号またはその相補的な信号を受け
るゲートを有する。第２のトランジスタは、第１のノー
ドと接地ノードとの間に接続され、スタンバイ状態でオ
フになりかつ複数の第１のトランジスタに入力アドレス
が与えられるときオンになる。

【００２５】上記プログラム回路においては、スタンバ
イ状態で複数の第１のトランジスタのゲートにＬ（論理
ロー）レベルの信号が入力され、複数の第１のトランジ
スタはオフになる。またこのとき、第２のトランジスタ
はオフになるため、第１のノードの電圧は（接地電圧＋
第２のトランジスタのしきい値）となる。このため、複
数の第１のトランジスタのゲート・ソース間に逆バイア
スがかかる。この結果、複数の第１のトランジスタに流
れるサブスレッショルド電流が低減される。

【００２６】好ましくは、上記プリチャージ手段は、電
源ノードと判定ノードとの間に接続され、行アドレスス
トローブ信号に応答してオン／オフするＭＯＳトランジ
スタである。

【００２７】上記プログラム回路においては、スタンバ
イ状態でＭＯＳトランジスタはオンになり、判定ノード
は電源電圧にプリチャージされる。

【００２８】好ましくは、上記第２のトランジスタは、
複数の第１のトランジスタのしきい値よりも大きいしき
い値を有する。

【００２９】上記プログラム回路においては、スタンバ
イ状態で複数の第１のトランジスタのゲート・ソース間
にかかる逆バイアスが強くなる。この結果、スタンバイ
状態で複数の第１のトランジスタに流れるサブスレッシ
ョルド電流がより有効に低減される。

【００３０】好ましくは、上記プログラム回路はさら
に、ラッチ回路を備える。ラッチ回路は、入力アドレス
が与えられた後スタンバイ状態になる前に判定ノードの
値をラッチする。

【００３１】上記プログラム回路においては、入力アド
レスが与えられた後の判定ノードの値がラッチされる。
したがって、判定ノードの値がラッチされた後すぐにプ
ログラム回路をスタンバイ状態にすることができる。こ
の結果、消費電流の多いアクティブ状態の期間が短くな
り、プログラム回路での消費電流が低減される。

【００３２】好ましくは、上記第２のトランジスタは、
複数の第１のトランジスタに入力アドレスが与えられる
期間のうち所定期間オンになる。

【００３３】上記プログラム回路においては、上記所定
期間以外は第２のトランジスタがオフになり、スタンバ
イ状態同様の消費電流が少ない状態となる。この結果、
プログラム回路での消費電流が低減される。

【００３４】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。

【００３５】［実施の形態１］図１は、この発明の実施
の形態１によるプログラム回路を含んだＤＲＡＭの全体
構成を示すブロック図である。図１を参照して、このＤ
ＲＡＭは、アドレスバッファ１０と、バンクデコーダ１
１と、ｍ個のメモリバンクＢＫ１−ＢＫｍと、ｍ個のプ
ログラム回路１２とを備える。アドレスバッファ１０
は、外部アドレス信号ＥＡＤを行アドレス信号ＲＡＤま
たは列アドレス信号ＣＡＤに変換する。バンクデコーダ
１１は、バンクアドレス信号ＢＡを受けてバンク活性化
信号ＲＡＳ１−ＲＡＳｍを生成する。ｍ個のメモリバン
クＢＫ１−ＢＫｍの各々は、メモリセルアレイ２０と、
行デコーダ２１と、列デコーダ２２と、冗長回路２３と
を含み、バンク活性化信号ＲＡＳ０−ＲＡＳｍによって
選択的に活性化される。メモリセルアレイ２０は、行お
よび列に配置された複数のメモリセル（図示せず）と、
行に配置された複数のワード線（図示せず）と、列に配
置された複数のビット線対（図示せず）とを含む。行デ
コーダ２１は、アドレスバッファ１０からの行アドレス
信号ＲＡＤに応答してワード線を選択的に活性化する。
列デコーダ２２は、アドレスバッファ１０からの列アド
レス信号ＣＡＤに応答してビット線を選択する。冗長回
路２３は、スペア行デコーダ３０と、行に配置された複
数のスペアワード線（図示せず）とを含む。スペア行デ
コーダ３０は、冗長活性化信号ＨＩＴに応答してスペア
ワード線を選択的に活性化する。ｍ個のプログラム回路
１２の各々は、不良のワード線のアドレスがプログラム
可能であって、対応するバンク活性化信号ＲＡＳ１−Ｒ
ＡＳｍに応答して活性化され、行デコーダ２１に与えら
れる行アドレス信号ＲＡＤがそのプログラムされた不良
アドレスと一致するとき、スペア行デコーダ３０を活性
化する。

【００３６】図２は、図１に示されるプログラム回路１
２の全体構成を示すブロック図である。図２を参照し
て、このプログラム回路１２は、判定ノードＮと、ヒュ
ーズＦ０ａ−Ｆｎａ，Ｆ０ｂ−Ｆｎｂと、ＮチャネルＭ
ＯＳトランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮ
ｎｂ，ＱＮＬと、ＰチャネルＭＯＳトランジスタＱＰＨ
１，ＱＰＨ２と、インバータＩＮＶとを備える。判定ノ
ードＮの電圧は、インバータＩＮＶで反転されて冗長回
路２３を活性化するか否かを判定するための冗長活性化
信号ＨＩＴとなる。ヒューズＦ０ａ−Ｆｎａ，Ｆ０ｂ−
Ｆｎｂの各々は、判定ノードＮに接続される。Ｎチャネ
ルＭＯＳトランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−
ＱＮｎｂは、それぞれ対応するヒューズＦ０ａ−Ｆｎ
ａ，Ｆ０ｂ−Ｆｎｂと接地ノードＶｓｓとの間に接続さ
れる。ＮチャネルＭＯＳトランジスタＱＮ０ａ−ＱＮｎ
ａのゲートには、アクティブ状態でそれぞれ行アドレス
信号ＲＡＤの各ビット信号ＡＤＤ０−ＡＤＤｎが入力さ
れる。ＮチャネルＭＯＳトランジスタＱＮ０ｂ−ＱＮｎ
ｂのゲートには、アクティブ状態でそれぞれ行アドレス
信号ＲＡＤの各ビット信号ＡＤＤ０−ＡＤＤｎの相補信
号／ＡＤＤ０−／ＡＤＤｎが入力される。ＮチャネルＭ
ＯＳトランジスタＱＮＬは、判定ノードＮと接地ノード
Ｖｓｓとの間に接続され、バンク活性化信号ＲＡＳＸに
応答してオン／オフする。ＰチャネルＭＯＳトランジス
タＱＰＨ１は、ＮチャネルＭＯＳトランジスタＱＮ０ａ
−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂのしきい値よりも大き
いしきい値を有し、電源ノードＶｄｄと判定ノードＮと
の間に接続され、行アドレスストローブ信号ＲＡＳに応
答してオン／オフする。ＰチャネルＭＯＳトランジスタ
ＱＰＨ２は、ＮチャネルＭＯＳトランジスタＱＮ０ａ−
ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂのしきい値よりも大きい
しきい値を有し、電源ノードＶｄｄと判定ノードＮとの
間に接続され、インバータＩＮＶからの出力信号に応答
してオン／オフする。インバータＩＮＶは、判定ノード
Ｎの電圧を反転する。

【００３７】次に、以上のように構成されたプログラム
回路１２の動作について図３を参照しつつ説明する。

【００３８】予め、正常に動作しないメモリセルのアド
レスの各ビット信号およびその相補的な信号のうちＨレ
ベルにある信号に対応するヒューズＦ０ａ−Ｆｎａ，Ｆ
０ｂ−Ｆｎｂを切断する。このようにして、不良アドレ
ス情報がプログラム回路１２にプログラムされる。

【００３９】バンクデコーダ１１からのバンク活性化信
号ＲＡＳＸがＨレベルのとき、プログラム回路１２はス
タンバイ状態となる。このとき、ＮチャネルＭＯＳトラ
ンジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂのゲ
ートにはＬレベルの信号が入力され、ＮチャネルＭＯＳ
トランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂ
はオフになる。また、Ｈレベルの行アドレスストローブ
信号ＲＡＳを受けるＰチャネルＭＯＳトランジスタＱＰ
Ｈ１はオフになり、バンク活性化信号ＲＡＳＸを受ける
ＮチャネルＭＯＳトランジスタＱＮＬはオンになる。こ
れにより、判定ノードＮの電圧は接地電圧Ｖｓｓとな
り、判定ノードＮの反転電圧を受けるＰチャネルＭＯＳ
トランジスタＱＰＨ２はオフになる。

【００４０】この結果、ＮチャネルＭＯＳトランジスタ
ＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂのソース電圧
とドレイン電圧とが等しくなる。したがって、Ｎチャネ
ルＭＯＳトランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−
ＱＮｎｂを通じて判定ノードＮと接地ノードＶｓｓとの
間にサブスレッショルド電流は流れない。

【００４１】また、ＰチャネルＭＯＳトランジスタＱＰ
Ｈ１およびＱＰＨ２は大きいしきい値を有するため、Ｐ
チャネルＭＯＳトランジスタＱＰＨ１およびＱＰＨ２を
通じて電源ノードＶｄｄと判定ノードＮとの間に流れる
サブスレッショルド電流が低減される。

【００４２】バンク活性化信号ＲＡＳＸがＨレベルから
Ｌレベルになるとプログラム回路１２はアクティブ状態
となる。

【００４３】まず、行アドレスストローブ信号ＲＡＳが
所定時間ｔだけＬレベルとなる。これによりＰチャネル
ＭＯＳトランジスタＱＰＨ１がオンになり、判定ノード
Ｎが電源電圧Ｖｄｄにプリチャージされる。所定時間ｔ
を経過すると行アドレスストローブ信号ＲＡＳがＨレベ
ルとなりＰチャネルＭＯＳトランジスタＱＰＨ１はオフ
になるが、ＰチャネルＭＯＳトランジスタＱＰＨ２によ
って判定ノードＮの電圧は電源電圧Ｖｄｄに保たれる。

【００４４】続いて、行アドレス信号ＲＡＤの各ビット
信号ＡＤＤ０−ＡＤＤｎおよびその相補ビット信号／Ａ
ＤＤ０−／ＡＤＤｎが入力される。

【００４５】行アドレス信号ＲＡＤがプログラムされた
不良アドレスと一致するときは、判定ノードＮの電圧は
電源電圧Ｖｄｄに保たれる。これにより、Ｌレベルの冗
長活性化信号ＨＩＴがメモリバンクＢＫＸ中の行デコー
ダ２１およびスペア行デコーダ３０に出力される。この
結果、行デコーダ２１が不活性化、スペア行デコーダ３
０が活性化され不良のメモリセルがスペアのメモリセル
と置換えられる。

【００４６】行アドレス信号ＲＡＤがプログラムされた
不良アドレスと一致しないときは、一致しないビット信
号ＡＤＤ０−ＡＤＤｎまたはその相補ビット信号／ＡＤ
Ｄ０−／ＡＤＤｎに対応するＮチャネルＭＯＳトランジ
スタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂを通じ
て、判定ノードＮの電圧は接地電圧Ｖｓｓに引き抜かれ
る。これにより、Ｌレベルの冗長活性化信号ＨＩＴがメ
モリバンクＢＫＸ中の行デコーダ２１およびスペア行デ
コーダ３０に出力される。この結果、行デコーダ２１が
活性化、スペア行デコーダ３０が不活性化される。

【００４７】このように、行アドレス信号ＲＡＤが入力
される期間（アドレス入力期間）をアドレス判定期間と
し、このアドレス判定期間の冗長活性化信号ＨＩＴによ
って不良のメモリセルを救済する。

【００４８】以上のように、この実施の形態１によれ
ば、ＮチャネルＭＯＳトランジスタＱＮＬを設けたた
め、スタンバイ状態でＮチャネルＭＯＳトランジスタＱ
Ｎ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂのソース電圧と
ドレイン電圧とが等しくなる。したがって、Ｎチャネル
ＭＯＳトランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−Ｑ
Ｎｎｂを通じて判定ノードＮと接地ノードＶｓｓとの間
にサブスレッショルド電流は流れない。また、Ｐチャネ
ルＭＯＳトランジスタＱＰＨ１およびＱＰＨ２は大きい
しきい値を有するため、スタンバイ状態でＰチャネルＭ
ＯＳトランジスタＱＰＨ１およびＱＰＨ２を通じて電源
ノードＶｄｄと判定ノードＮとの間に流れるサブスレッ
ショルド電流が低減される。

【００４９】なお、ここでは、ＮチャネルＭＯＳトラン
ジスタＱＮＬのゲートにバンク活性化信号ＲＡＳＸを入
力したが、これをチップの待機信号としてもよい。

【００５０】［実施の形態２］図４は、この発明の実施
の形態２によるプログラム回路の全体構成を示すブロッ
ク図である。この発明の実施の形態２におけるプログラ
ム回路は、図２に示される構成に加えて、さらにラッチ
回路４０を備える。

【００５１】ラッチ回路４０は、ラッチ信号ＲＡＳＬを
受けるクロック端子ＣＬＫと、インバータＩＮＶからの
出力を受けるデータ端子Ｄａｔａと、出力端子Ｑとを含
む。このラッチ回路４０は、ラッチ信号ＲＡＳＬがＬレ
ベルのときはインバータＩＮＶからの出力をそのまま出
力端子Ｑから出力し、ラッチ信号ＲＡＳＬがＬレベルか
らＨレベルに変わるとインバータＩＮＶからの出力をラ
ッチする。また、出力端子Ｑからの出力が冗長活性化信
号ＨＩＴとなる。

【００５２】以上のように構成されたプログラム回路の
動作について、図５を参照しつつ説明する。

【００５３】スタンバイ状態では、実施の形態１に示さ
れるのと同様にして、ＮチャネルＭＯＳトランジスタＱ
Ｎ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂを通じて判定ノ
ードＮと接地ノードＶｓｓとの間にサブスレッショルド
電流は流れない。また、ＰチャネルＭＯＳトランジスタ
ＱＰＨ１およびＱＰＨ２を通じて電源ノードＶｄｄと判
定ノードＮとの間に流れるサブスレッショルド電流が低
減される。

【００５４】アクティブ状態になると、実施の形態１に
示されるのと同様にして、判定ノードＮが電源電圧Ｖｄ
ｄにプリチャージされる。

【００５５】続いて、実施の形態１に示されるのと同様
にして、行アドレス信号ＲＡＤの各ビット信号ＡＤＤ０
−ＡＤＤｎおよびその相補信号／ＡＤＤ０−／ＡＤＤｎ
が入力され、不良アドレスとの比較が行われる。その結
果、不良アドレスと一致するときは判定ノードＮが電源
電圧Ｖｄｄに維持され、一致しないときは接地電圧Ｖｓ
ｓに引き抜かれる。

【００５６】このアドレス入力期間にラッチ信号ＲＡＳ
Ｌが立上がり、ラッチ回路４０によってインバータＩＮ
Ｖの出力、すなわち不良アドレスとの比較の結果がラッ
チされる。

【００５７】その後、アドレス入力期間が終了し、プロ
グラム回路１２はスタンバイ状態になるが、不良アドレ
スとの比較結果はラッチ回路４０によって保持される。

【００５８】実施の形態１によるプログラム回路では、
入力される行アドレス信号ＲＡＤと不良アドレスとの比
較が終了しても、その結果である冗長活性化信号ＨＩＴ
による冗長回路２３の活性化または不活性化が終了する
まではアドレス入力期間を終了することができない。な
ぜなら、行アドレス信号ＲＡＤの入力を終了するとそれ
に応じて比較結果である冗長活性化信号ＨＩＴの値が変
わってしまうからである。

【００５９】しかし、この実施の形態２によれば、ラッ
チ回路４０を設けたため、不良アドレスとの比較結果が
ラッチ回路４０によって保持された後は、行アドレス信
号ＲＡＤの入力を終了しプログラム回路１２を消費電流
の少ないスタンバイ状態に移行させることができる。こ
の結果、消費電流の多いアクティブ状態の期間が短くな
り、プログラム回路の消費電流が低減される。

【００６０】なお、ここでは、ＮチャネルＭＯＳトラン
ジスタＱＮＬのゲートにバンク活性化信号ＲＡＳＸを入
力したが、これをチップの待機信号としてもよい。

【００６１】［実施の形態３］図６は、この発明の実施
の形態３によるプログラム回路の全体構成を示すブロッ
ク図である。図６を参照して、この発明の実施の形態３
によるプログラム回路は、図２に示されるＰチャネルＭ
ＯＳトランジスタＱＰＨ１およびＱＰＨ２に代えてＰチ
ャネルＭＯＳトランジスタＱＰ１およびＱＰ２、Ｎチャ
ネルＭＯＳトランジスタＱＮＬに代えてＮチャネルＭＯ
ＳトランジスタＱＮＨを設け、さらにＮチャネルＭＯＳ
トランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂ
が接続される接地ノードＶｓｓをノードＮ１に代えたも
のである。

【００６２】ＰチャネルＭＯＳトランジスタＱＰ１は、
電源ノードＶｄｄと判定ノードＮとの間に接続され、行
アドレスストローブ信号ＲＡＳに応答してオン／オフす
る。ＰチャネルＭＯＳトランジスタＱＰ２は、電源ノー
ドＶｄｄと判定ノードＮとの間に接続され、インバータ
ＩＮＶからの出力に応答してオン／オフする。Ｎチャネ
ルＭＯＳトランジスタＱＮＨは、ＮチャネルＭＯＳトラ
ンジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂのし
きい値よりも大きいしきい値を有し、ノードＮ１と接地
ノードＶｓｓとの間に接続され、行アドレスストローブ
信号ＲＡＳに応答してオン／オフする。

【００６３】次に、以上のように構成されたプログラム
回路の動作について図７を参照しつつ説明する。

【００６４】バンク活性化信号ＲＡＳＸがＨレベルのと
き、プログラム回路はスタンバイ状態となる。このと
き、ＮチャネルＭＯＳトランジスタＱＮ０ａ−ＱＮｎ
ａ，ＱＮ０ｂ−ＱＮｎｂのゲートには、Ｌレベルの信号
が入力され、ＮチャネルＭＯＳトランジスタＱＮ０ａ−
ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂはオフになる。また、行
アドレスストローブ信号ＲＡＳはＬレベルとなり、これ
を受けるＰチャネルＭＯＳトランジスタＱＰ１はオンに
なり、判定ノードＮが電源電圧にプリチャージされる。
また、ＮチャネルＭＯＳトランジスタＱＮＨはオフにな
る。この結果、ノードＮ１の電圧は（接地電圧Ｖｓｓ）
＋（ＮチャネルＭＯＳトランジスタＱＮＨのしきい値Ｖ
ｔｈ）となる。このときＮチャネルＭＯＳトランジスタ
ＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂにサブスレッ
ショルド電流が流れるが、この値はＮチャネルＭＯＳト
ランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂの
ソースが接地ノードＶｓｓに接続された場合と比べて小
さくなる。以下、この理由について説明する。

【００６５】図８に示されるように、ＰチャネルＭＯＳ
トランジスタＱＬＰとＮチャネルＭＯＳトランジスタＱ
ＬＮとで構成されるインバータ回路において、Ｎチャネ
ルＭＯＳトランジスタＱＬＮのソースと接地ノードＶｓ
ｓとの間に、ＮチャネルＭＯＳトランジスタＱＬＮのし
きい値よりも大きいしきい値を有するＮチャネルＭＯＳ
トランジスタＱＨＮを設けた回路について考える。

【００６６】図９に示されるように、アクティブ状態で
ＮチャネルＭＯＳトランジスタＱＨＮのゲートにＨレベ
ルの信号ＳＣが入力されるため、ＮチャネルＭＯＳトラ
ンジスタＱＨＮはオンになる。これにより、インバータ
回路は通常の動作を行う。

【００６７】スタンバイ状態のとき、インバータ回路へ
の入力ＩＮはＬレベル（０Ｖ）となる。このとき、Ｎチ
ャネルＭＯＳトランジスタＱＨＮのゲートにはＬレベル
の信号ＳＣが入力され、ＮチャネルＭＯＳトランジスタ
ＱＨＮはオフになる。この結果、ＮチャネルＭＯＳトラ
ンジスタＱＬＮとＮチャネルＭＯＳトランジスタＱＨＮ
との相互接続ノードＶＮの電圧は、（接地電圧）＋（Ｎ
チャネルＭＯＳトランジスタＱＨＮのしきい値）、すな
わち（０Ｖ＋Ｖｖｎ）となる。これにより、Ｎチャネル
ＭＯＳトランジスタＱＬＮのゲート・ソース間電圧Ｖｇ
ｓの値は−Ｖｖｎとなり、ＮチャネルＭＯＳトランジス
タＱＬＮには逆バイアスがかかる。図１０に示されるよ
うに、このときにＮチャネルＭＯＳトランジスタＱＬＮ
に流れるサブスレッショルド電流値はＩＬ２であり、こ
れはＮチャネルＭＯＳトランジスタＱＨＮを設けないと
き、すなわちＮチャネルＭＯＳトランジスタＱＬＮのゲ
ート・ソース間電圧Ｖｇｓの値が０Ｖのときのサブスレ
ッショルド電流値ＩＬ１よりも小さい。

【００６８】以上のように、ＮチャネルＭＯＳトランジ
スタＱＨＮを設け、スタンバイ状態でＮチャネルＭＯＳ
トランジスタＱＬＮに逆バイアスをかけることによって
サブスレッショルド電流が低減される。なお、スタンバ
イ状態でのインバータ回路への入力ＩＮがＨレベル（Ｖ
ｄｄ）の場合は、ＰチャネルＭＯＳトランジスタを電源
ノードＶｄｄ側に設けることにより同じ効果が得られ
る。

【００６９】以上の説明と同じ理由によって、この実施
の形態３によるプログラム回路においても、スタンバイ
状態でＮチャネルＭＯＳトランジスタＱＮ０ａ−ＱＮｎ
ａ，ＱＮ０ｂ−ＱＮｎｂに逆バイアスがかかるためサブ
スレッショルド電流が低減される。

【００７０】バンク活性化信号ＲＡＳＸがＨレベルから
Ｌレベルになるとプログラム回路はアクティブ状態とな
る。

【００７１】このとき、行アドレスストローブ信号ＲＡ
ＳがＨレベルとなる。これによりＮチャネルＭＯＳトラ
ンジスタＱＮＨはオンになり、ノードＮ１の電圧は接地
電圧Ｖｓｓとなる。また、ＰチャネルＭＯＳトランジス
タＱＰ１がオフになるが、ＰチャネルＭＯＳトランジス
タＱＰ２によって判定ノードＮの電圧は電源電圧Ｖｄｄ
に保たれる。

【００７２】続いて、行アドレス信号ＲＡＤの各ビット
信号ＡＤＤ０−ＡＤＤｎおよびその相補ビット信号／Ａ
ＤＤ０−／ＡＤＤｎが入力され、実施の形態１と同様に
して予めプログラムされた不良アドレスとの比較が行わ
れ、行アドレス信号ＲＡＤがプログラムされた不良アド
レスと一致するときは、不良のメモリセルがスペアのメ
モリセルと置換えられる。

【００７３】以上のように、この実施の形態３によれ
ば、スタンバイ状態でオフになるＮチャネルＭＯＳトラ
ンジスタＱＮＨを設けたため、スタンバイ状態でＮチャ
ネルＭＯＳトランジスタＱＮ０ａ−ＱＮｎａ，ＱＮ０ｂ
−ＱＮｎｂのゲート・ソース間に逆バイアスがかかる。
これにより、ＮチャネルＭＯＳトランジスタＱＮ０ａ−
ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂに流れるサブスレッショ
ルド電流が低減される。

【００７４】なお、ここではＮチャネルＭＯＳトランジ
スタＱＮＨのゲートに与えられる信号を行アドレススト
ローブ信号ＲＡＳとしたが、これを図１１に示されるタ
イミング信号ＲＡＳＴとしてもよい。タイミング信号Ｒ
ＡＳＴは、ＮチャネルＭＯＳトランジスタＱＮ０ａ−Ｑ
Ｎｎａ，ＱＮ０ｂ−ＱＮｎｂに入力される信号ＡＤＤ０
−ＡＤＤｎ，／ＡＤＤ０−／ＡＤＤｎが確定した後にＨ
レベルに立ち上がる。これに同期してＮチャネルＭＯＳ
トランジスタＱＮＨがオンになり、入力アドレスと不良
アドレスとの比較が行われ、冗長回路を活性化するか否
かの判定が行われる。このように、タイミング信号ＲＡ
ＳＴと同期した判定が行えるため、次段にタイミング調
整回路を設ける必要がない。また、タイミング信号ＲＡ
ＳＴがＨレベルになる時間を短くすることによりＮチャ
ネルＭＯＳトランジスタＱＮＨがオフになる時間が長く
なり、この結果、アクティブ状態の期間内においてスタ
ンバイ状態同様の消費電流が少ない状態ｄ１，ｄ２を長
くすることができる。

【００７５】［実施の形態４］図１２は、この発明の実
施の形態４によるプログラム回路の全体構成を示すブロ
ック図である。図１２を参照して、このプログラム回路
は、図６に示される構成に加えて、さらに図４に示され
るのと同様のラッチ回路４０を備える。

【００７６】以上のように構成されたプログラム回路の
動作について、図１３を参照しつつ説明する。

【００７７】スタンバイ状態では、実施の形態３に示さ
れるのと同様にして、ＮチャネルＭＯＳトランジスタＱ
Ｎ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂに流れるサブス
レッショルド電流が低減される。

【００７８】アクティブ状態で、行アドレス信号ＲＡＤ
の各ビット信号ＡＤＤ０−ＡＤＤｎおよびその相補ビッ
ト信号／ＡＤＤ０−／ＡＤＤｎが入力され、不良アドレ
スとの比較が行われる。その結果、不良アドレスと一致
するときは判定ノードＮが電源電圧Ｖｄｄに維持され、
一致しないときは接地電圧Ｖｓｓに引き抜かれる。

【００７９】このアドレス入力期間にラッチ信号ＲＡＳ
Ｌが立上がり、ラッチ回路４０によってインバータＩＮ
Ｖの出力、すなわち不良アドレスとの比較の結果がラッ
チされる。

【００８０】その後、アドレス入力期間が終了し、プロ
グラム回路はスタンバイ状態になるが、不良アドレスと
の比較結果はラッチ回路４０によって保持される。

【００８１】実施の形態３によるプログラム回路では、
入力される行アドレス信号ＲＡＤと不良アドレスとの比
較が終了しても、その結果である冗長活性化信号ＨＩＴ
による冗長回路２３の活性化または不活性化が終了する
まではアドレス入力期間を終了することができない。な
ぜなら、行アドレス信号ＲＡＤの入力を終了するとそれ
に応じて比較結果である冗長活性化信号ＨＩＴの値が変
わってしまうからである。

【００８２】しかし、この実施の形態４によれば、ラッ
チ回路４０を設けたため、不良アドレスとの比較結果が
ラッチ回路４０によって保持された後は、行アドレス信
号ＲＡＤの入力を終了しプログラム回路を消費電流の少
ないスタンバイ状態に移行させることができる。この結
果、消費電流の多いアクティブ状態の期間が短くなり、
プログラム回路の消費電流が低減される。

【００８３】なお、ここではＮチャネルＭＯＳトランジ
スタＱＮＨのゲートに与えられる信号を行アドレススト
ローブ信号ＲＡＳとしたが、これを図１４に示されるタ
イミング信号ＲＡＳＴとしてもよい。タイミング信号Ｒ
ＡＳＴは、ＮチャネルＭＯＳトランジスタＱＮ０ａ−Ｑ
Ｎｎａ，ＱＮ０ｂ−ＱＮｎｂに入力される信号ＡＤＤ０
−ＡＤＤｎ，／ＡＤＤ０−／ＡＤＤｎが確定した後にＨ
レベルに立ち上がる。これに同期してＮチャネルＭＯＳ
トランジスタＱＮＨがオンになり、入力アドレスと不良
アドレスとの比較が行われ、冗長回路を活性化するか否
かの判定が行われる。このように、タイミング信号ＲＡ
ＳＴと同期した判定が行えるため、次段にタイミング調
整回路を設ける必要がない。また、タイミング信号ＲＡ
ＳＴがＨレベルになる時間を短くすることによりＮチャ
ネルＭＯＳトランジスタＱＮＨがオフになる時間が長く
なり、この結果、アクティブ状態の期間内においてスタ
ンバイ状態同様の消費電流が少ない状態ｄ１，ｄ２を長
くすることができる。

【００８４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８５】

【発明の効果】この発明の１つの局面に従ったプログラ
ム回路は、判定ノードと接地ノードとの間に接続され、
スタンバイ状態でオンになりアクティブ状態でオフにな
る第２のトランジスタを設けたため、スタンバイ状態で
複数の第１のトランジスタのソース電圧とドレイン電圧
とが等しくなる。この結果、複数の第１のトランジスタ
を通じて判定ノードと接地ノードとの間にサブスレッシ
ョルド電流は流れない。

【００８６】また、プリチャージ手段は複数の第１のト
ランジスタのしきい値よりも大きいしきい値を有するＭ
ＯＳトランジスタであるため、スタンバイ状態でＭＯＳ
トランジスタを通じて電源ノードと判定ノードとの間に
流れるサブスレッショルド電流がより有効に低減され
る。

【００８７】また、入力アドレスが与えられた後スタン
バイ状態になる前に判定ノードの値をラッチするラッチ
回路を設けたため、判定ノードの値がラッチされた後は
すぐにでもプログラム回路をスタンバイ状態にすること
ができる。この結果、消費電流の多いアクティブ状態の
期間が短くなり、プログラム回路での消費電流が低減さ
れる。この発明のもう１つの局面に従った半導体記憶装
置は、第１のノードと接地ノードとの間に接続され、ス
タンバイ状態でオフになりかつ複数の第１のトランジス
タに入力アドレスが与えられるときオンになる第２のト
ランジスタを設けたため、スタンバイ状態で複数の第１
のトランジスタのゲート・ソース間に逆バイアスがかか
る。この結果、スタンバイ状態で複数の第１のトランジ
スタに流れるサブスレッショルド電流が低減される。

【００８８】また、第２のトランジスタは複数のトラン
ジスタのしきい値よりも大きいしきい値を有するため、
スタンバイ状態で複数の第１のトランジスタのゲート・
ソース間にかかる逆バイアスが強くなる。この結果、ス
タンバイ状態で複数の第１のトランジスタに流れるサブ
スレッショルド電流がより有効に低減される。

【００８９】また、入力アドレスが与えられた後スタン
バイ状態になる前に判定ノードの値をラッチするラッチ
回路を設けたため、判定ノードの値がラッチされた後は
すぐにでもプログラム回路をスタンバイ状態にすること
ができる。この結果、消費電流の多いアクティブ状態の
期間が短くなり、プログラム回路での消費電流が低減さ
れる。

【００９０】また、第２のトランジスタは、複数の第１
のトランジスタに入力アドレスが与えられる期間のうち
所定期間オンになるため、第２のトランジスタがオフに
なる時間をより長くすることができる。この結果、プロ
グラム回路での消費電流が低減される。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるプログラム回
路を含むＤＲＡＭの全体構成を示すブロック図である。

【図２】 図１に示されたプログラム回路の全体構成を
示すブロック図である。

【図３】 図２に示されたプログラム回路の動作を説明
するためのタイミングチャートである。

【図４】 この発明の実施の形態２によるプログラム回
路の全体構成を示すブロック図である。

【図５】 図４に示されたプログラム回路の動作を説明
するためのタイミングチャートである。

【図６】 この発明の実施の形態３によるプログラム回
路の全体構成を示すブロック図である。

【図７】 図６に示されたプログラム回路の動作を説明
すためのタイミングチャートである。

【図８】 サブスレッショルド電流を低減するための回
路の一例を示す回路図である。

【図９】 図８に示される回路の動作を説明するための
図である。

【図１０】 ゲート・ソース間電圧とサブスレッショル
ド電流の関係を示す図である。

【図１１】 この発明の実施の形態３によるプログラム
回路の変形例の動作を説明するためのタイミングチャー
トである。

【図１２】 この発明の実施の形態４によるプログラム
回路の全体構成を示すブロック図である。

【図１３】 図１２に示されたプログラム回路の動作を
説明するためのタイミングチャートである。

【図１４】 この発明の実施の形態４によるプログラム
回路の変形例の動作を説明するためのタイミングチャー
トである。

【図１５】 従来のプログラム回路の構成の一例を示す
ブロック図である。

【図１６】 図１５に示されたプログラム回路の動作を
説明するためのタイミングチャートである。

【図１７】 サブスレッショルド電流の発生原理を説明
するための回路図である。

【図１８】 トランジスタのしきい値とサブスレッショ
ルド電流との関係を示す図である。

【符号の説明】

２３ 冗長回路、４０ ラッチ回路、ＱＰＨ１，ＱＰＨ
２，ＱＰ１，ＱＰ２ＰチャネルＭＯＳトランジスタ、Ｑ
Ｎ０ａ−ＱＮｎａ，ＱＮ０ｂ−ＱＮｎｂ，ＱＮＬ，ＱＮ
Ｈ ＮチャネルＭＯＳトランジスタ、Ｆ０ａ−Ｆｎａ，
Ｆ０ｂ−Ｆｎｂ ヒューズ、Ｎ 判定ノード、Ｖｄｄ
電源ノード、Ｖｓｓ 接地ノード、ＨＩＴ 冗長活性化
信号、ＲＡＤ，ＡＤＤ０−ＡＤＤｎ 行アドレス信号、
ＲＡＳ行アドレスストローブ信号。

フロントページの続き (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5L106 AA01 CC04 CC12 CC22

Claims (9)

【特許請求の範囲】
1. 【請求項１】 不良アドレスがプログラム可能であっ
   て、アクティブ状態およびスタンバイ状態を有し、アク
   ティブ状態で入力アドレスがそのプログラムされた不良
   アドレスと一致するとき冗長回路を活性化するプログラ
   ム回路であって、 前記冗長回路を活性化するか否かを判定するための信号
   が生成される判定ノードと、 アクティブ状態であって前記入力アドレスが与えられる
   前に前記判定ノードを電源電圧にプリチャージするプリ
   チャージ手段と、 各々が前記判定ノードに接続された複数のヒューズと、 前記複数のヒューズに対応して設けられ、各々が対応す
   るヒューズと接地ノードとの間に接続されかつ前記入力
   アドレスの対応するビットの信号またはその相補的な信
   号を受けるゲートを有する複数の第１のトランジスタ
   と、 前記判定ノードと接地ノードとの間に接続され、スタン
   バイ状態でオンになりアクティブ状態でオフになる第２
   のトランジスタとを備える、プログラム回路。
2. 【請求項２】 前記プリチャージ手段は、電源ノードと
   前記判定ノードとの間に接続され、行アドレスストロー
   ブ信号に応答してオン／オフするＭＯＳトランジスタで
   ある、請求項１に記載のプログラム回路。
3. 【請求項３】 前記ＭＯＳトランジスタは、前記複数の
   第１のトランジスタのしきい値よりも大きいしきい値を
   有する、請求項２に記載のプログラム回路。
4. 【請求項４】 前記プログラム回路はさらに、前記入力
   アドレスが与えられた後スタンバイ状態になる前に前記
   判定ノードの値をラッチするラッチ回路を備える、請求
   項１に記載のプログラム回路。
5. 【請求項５】 不良アドレスがプログラム可能であっ
   て、アクティブ状態およびスタンバイ状態を有し、アク
   ティブ状態で入力アドレスがそのプログラムされた不良
   アドレスと一致するとき冗長回路を活性化するプログラ
   ム回路であって、 前記冗長回路を活性化するか否かを判定するための信号
   が生成される判定ノードと、 スタンバイ状態で前記判定ノードを電源電圧にプリチャ
   ージするプリチャージ手段と、 各々が前記判定ノードに接続された複数のヒューズと、 前記複数のヒューズに対応して設けられ、各々が対応す
   るヒューズと第１のノードとの間に接続されかつ前記入
   力アドレスの対応するビットの信号またはその相補的な
   信号を受けるゲートを有する複数の第１のトランジスタ
   と、 前記第１のノードと接地ノードとの間に接続され、スタ
   ンバイ状態でオフになりかつ前記複数の第１のトランジ
   スタに前記入力アドレスが与えられるときオンになる第
   ２のトランジスタとを備える、プログラム回路。
6. 【請求項６】 前記プリチャージ手段は、電源ノードと
   前記判定ノードとの間に接続され、行アドレスストロー
   ブ信号に応答してオン／オフするＭＯＳトランジスタで
   ある、請求項５に記載のプログラム回路。
7. 【請求項７】 前記第２のトランジスタは、前記複数の
   第１のトランジスタのしきい値よりも大きいしきい値を
   有する、請求項５に記載のプログラム回路。
8. 【請求項８】 前記プログラム回路はさらに、前記入力
   アドレスが与えられた後スタンバイ状態になる前に前記
   判定ノードの値をラッチするラッチ回路を備える、請求
   項５に記載のプログラム回路。
9. 【請求項９】 前記第２のトランジスタは、前記複数の
   第１のトランジスタに前記入力アドレスが与えられる期
   間のうち所定期間オンになる、請求項５または請求項８
   に記載のプログラム回路。