JP2001297596A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 小面積による情報記憶比較回路、省面積・高
効率救済を実現した救済回路を備えた半導体集積回路装
置を提供する。 【解決手段】 相補の入力信号の各々がゲート供給され
た第１と第２のＭＯＳＦＥＴの一方のソース，ドレイン
を出力線に接続し、上記第１のＭＯＳＦＥＴの他方のソ
ース，ドレインと基準電位との間にヒューズを設け、上
記ヒューズに対してその切断の有無に対応したハイレベ
ル／ロウレベルの電圧信号を形成する読み出し回路を設
け、上記電圧信号がゲートに供給された第３ＭＯＳＦＥ
Ｔを上記第２のＭＯＳＦＥＴの他方のソース，ドレイン
と基準電圧との設けてなる単位回路の複数個と、上記出
力線に設けられたプリチャージ回路とラッチ回路とによ
り、複数の入力信号と上記ヒューズにに記憶された複数
の記憶情報との比較一致信号を得ることにより、占有面
積の低減を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば不良アドレスの記憶と比較回路を含
む不良救済回路に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】半導体記憶装置の不良救済技術の例とし
て、培風館発行の「超ＬＳＩメモリ」伊藤清男著、pp．
181 ‐183 がある。この文献においては、救済ヒューズ
セツトと，冗長メモリセルを１対１に対応させ救済アド
レスをプログラムするというものである。

【０００３】

【発明が解決しようとする課題】ＤＲＡＭの高集積化に
伴い、チップ当りの不良ビット数は増加傾向にある。高
歩留りを維持しようとすると、ヒューズ本数及び冗長メ
モリセル数を増加する必要があり、救済回路の面積増大
が問題となる。例えば、不良救済回路の例として、図８
に示すような１アドレス／２ヒューズ型（２ヒューズ＋
２ＭＯＳ）と図９に示すような１アドレス／１ヒューズ
型がある。図９の１アドレス／１ヒューズ型救済回路で
は、パワーアップ時にヒューズ情報を読み出しラッチす
ることにより、ヒューズを１本で構成する。この１アド
レス／１ヒューズ型救済回路は、図８の１アドレス／２
ヒューズ型と比べ、比較的大きな占有面積を有するヒュ
ーズが上記のように１本で済むが、ヒューズ付属回路と
して読み出し回路（１ＭＯＳ）とラッチ回路（５ＭＯ
Ｓ）及びアドレス比較回路（４ＭＯＳ）が必要となり、
トータル面積は小さくならない。

【０００４】この発明の目的は、小面積による情報記憶
比較回路を備えた半導体集積回路装置を提供することに
ある。この発明の他の目的は、省面積・高効率救済を実
現した救済回路を備えた半導体集積回路装置を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。相補の入力信号の各々がゲート供給さ
れた第１と第２のＭＯＳＦＥＴの一方のソース，ドレイ
ンを出力線に接続し、上記第１のＭＯＳＦＥＴの他方の
ソース，ドレインと基準電位との間にヒューズを設け、
上記ヒューズに対してその切断の有無に対応したハイレ
ベル／ロウレベルの電圧信号を形成する読み出し回路を
設け、上記電圧信号がゲートに供給された第３ＭＯＳＦ
ＥＴを上記第２のＭＯＳＦＥＴの他方のソース，ドレイ
ンと基準電圧との設けてなる単位回路の複数個と、上記
出力線に設けられたプリチャージ回路とラッチ回路とに
より、複数の入力信号と上記ヒューズにに記憶された複
数の記憶情報との比較一致信号を得る。

【０００６】

【発明の実施の形態】図１には、この発明に係る情報記
憶比較回路の一実施例の回路図が示されている。特に制
限されないが、この実施例の情報記憶比較回路は、半導
体記憶装置の不良救済回路に向けられている。この実施
例の各回路素子は、公知の半導体集積回路の製造技術に
よって、半導体記憶回路を構成する他の回路素子ととも
に単結晶シリコンのような１個の半導体基板上において
形成される。

【０００７】この実施例の不良救済回路は、１アドレス
を１ヒューズ＋４ＭＯＳで記憶と比較を行なうものであ
る。すなわち、１本のヒューズの切断／非切断（cut/un
cut）をアドレス信号のハイレベル／ロウレベル（Ｈ／
Ｌ）に対応させ、１本のヒューズＦ０で１アドレスａ０
を記憶する。例えば、記憶すべき不良アドレスに対応し
たトルー（Ｔrue)のアドレス信号ａ０がハイレベル
（Ｈ）のときにヒューズＦ０は切断（cut)される。上記
記憶すべき不良アドレスに対応したトルー（Ｔrue)のア
ドレス信号ａ０がロウレベル（Ｌ）のときにヒューズＦ
０は非切断（uncut)とされる。このことは、記憶すべき
不良アドレスに対応したバー（Ｂar) のアドレス信号／
ａ０でみると、それがロウレベル（Ｌ）のときにヒュー
ズＦ０は切断（cut)され、ハイレベル（Ｈ）のときにヒ
ューズＦ０は非切断（uncut)とされるものである。

【０００８】この実施例では、ヒューズ情報をＡＣＴＶ
コマンドが入力されてからダイナミックに読み出すこと
により，救済アドレスラッチ回路を削減することに特徴
を有する。すなわち、ヒューズＦ０が切断（cut)された
状態は、アドレス信号のTrue側（ａ０）によりいわば直
接的に比較し、ヒューズＦ０が非切断（uncut)された状
態は、図２の概略波形図に示すように、アドレスのBar
側（／ａ０）において救済アドレスがアクティブコマン
ドＡＣＴＶが入力されてからアドレス信号が活性化され
るまでの間のプリチャージ期間に記憶ノードに読み出
し、入力アドレスと比較する。

【０００９】例えば、アドレス信号が１３ビットからな
るとき、１３個のアドレス記憶単位からなる単位回路
と、かかるアドレス記憶単位の記憶情報が有効であるか
否かを指示するイネーブルヒューズとが出力線にワイヤ
ードオア論理で接続される。上記出力線には、プリチャ
ージ信号ＰＳをゲートに受け、電源電圧ＶＤＤのような
プリチャージ電圧を供給するＰチャンネル型ＭＯＳＦＥ
ＴＱ５からなるプリチャージ回路が設けられる。そし
て、出力線に得られた比較一致出力は、インバータ回路
ＩＮ１と、その入力端子と電源電圧ＶＤＤとの間に設け
られ，ゲートに出力信号ＲＭＩＳＴを受けるＰチャンネ
ル型ＭＯＳＦＥＴＱ６からなるラッチ回路が設けられ
る。

【００１０】上記単位回路は、アドレス信号ａ０と／ａ
０に対応した回路が代表として例示的に示されているよ
うに、救済アドレス読出回路とアドレス比較回路から構
成される。アドレス比較回路は、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ２なしいＱ４とヒューズＦ０から構成される。
上記ＭＯＳＦＥＴＱ２とＱ３の一方のソース，ドレイン
は出力線に接続される。ＭＯＳＦＥＴＱ２とＱ３の各々
のゲートには、トルー側のアドレス信号ａ０とバー側の
アドレス信号／ａ０が供給される。上記ＭＯＳＦＥＴＱ
２の他方のソース，ドレインと回路の接地電位ＶＳＳと
の間には、ヒューズＦ０が設けられる。また、上記ＭＯ
ＳＦＥＴＱ２の他方のソース，ドレインは、上記ＭＯＳ
ＦＥＴＱ４のゲートに接続される。このＭＯＳＦＥＴＱ
４のソース，ドレイン経路は、上記ＭＯＳＦＥＴＱ３の
他方のソース，ドレインと回路の接地電位ＶＳＳとの間
に接続される。そして、上記ＭＯＳＦＥＴＱ２とヒュー
ズＦ０との接続点である記憶ノードと、出力線との間に
は救済アドレス読出回路を構成するＰチャンネル型のＭ
ＯＳＦＥＴＱ１が設けられる。

【００１１】前記のようにアドレス信号が１３ビットか
らなるとき、残りのアドレス信号ａ１，／ａ１〜ａ１
２，／ａ１２に対しても前記同様な単位回路が設けられ
る。そして、イネーブルヒューズは、上記単位回路のＭ
ＯＳＦＥＴＱ１とヒューズＦ０と同様なＭＯＳＦＥＴと
ヒューズからなる直列回路により構成される。このイネ
ーブルヒューズは、前記のような１３からなる単位回路
に不良アドレスが記憶された状態のときにはヒューズが
切断される。従つて、例えば、１つのワード線を救済す
るのに、１４本のヒューズと５３個のＭＯＳで構成する
ことができる。

【００１２】図３には、前記不良救済回路の動作の一例
を説明するための波形図が示されている。同図には、冗
長ヒット時の動作波形例が示されている。クロック信号
ＣＬＬＫに対応してＡＣＴＶ（アクティブ）コマンドが
入力されてから、読み出し信号ＲＳがロウレベルに活性
化され、Ｐチャンネル型ＭＯＳＦＥＴＱ１のオン状態に
より記憶ノードが出力線のプリチャージレベルに対応し
てハイレベルにプリチャージされる。その後、読み出し
信号ＲＳの非活性のハイレベルレベルによりＭＯＳＦＥ
ＴＱ１がオフ状態になると、ヒューズＦ０の切断状況に
応じて記憶ノードが変化する。

【００１３】すなわち，ヒューズＦ０が切断（cut)され
ていると、記億ノードがハイレベルに保持される。従っ
て、アドレス信号のTrue側（ａ０）のハイレベルによ
り、ＭＯＳＦＥＴＱ２がオン状態にされても、出力線の
プリチャージ電位はそのままに維持される。したがっ
て、出力信号ＲＲＭＩＳＴはロウレベルのままである。
一方、ヒューズＦ０が非切断（uncut)だと、記憶ノード
がロウレベルに引き抜かれる。これにより、記憶ノード
のロウレベルがゲートに供給されたＭＯＳＦＥＴＱ４が
オフ状態となるため、アドレス信号のBar 側（／ａ０）
のハイレベルによりＭＯＳＦＥＴＱ３がオン状態となっ
ても、出力線のプリチャージ電位はそのままに維持され
て出力信号ＲＲＭＩＳＴはロウレベルのままである。こ
のことは、前記残りのアドレス信号ａ１，／ａ１〜ａ１
３，／ａ１３含めた全ビットについて同様である。この
ような冗長ヒット時の出力線のプリチャージ電圧は、出
力信号ＲＲＭＩＳＴのロウレベルを受けてオン状態にな
るＰチャンネル型ＭＯＳＦＥＴＱ６のオン状態によりラ
ッチされる。

【００１４】図４には、前記不良救済回路の動作の他の
一例を説明するための波形図が示されている。同図に
は、冗長ミス時の動作波形例が示されている。前記同様
にクロック信号ＣＬＬＫに対応してＡＣＴＶ（アクティ
ブ）コマンドが入力されてから、読み出し信号ＲＳがロ
ウレベルに活性化され、Ｐチャンネル型ＭＯＳＦＥＴＱ
１のオン状態により記憶ノードが出力線のプリチャージ
レベルに対応してハイレベルにプリチャージされる。そ
の後、読み出し信号ＲＳの非活性のハイレベルレベルに
よりＭＯＳＦＥＴＱ１がオフ状態になると、ヒューズＦ
０の切断状況に応じて記憶ノードが変化する。

【００１５】すなわち，ヒューズＦ０が切断（cut)され
ていると、記億ノードがハイレベルに保持される。従っ
て、ＭＯＳＦＥＴＱ４がオン状態となっており、アドレ
スのBar 側（／ａ０）のハイレベル入力に対応してＭＯ
ＳＦＥＴＱ２がオン状態となると、出力線をプリチャー
ジ電位をロウレベルに引き抜く電流経路が形成されるた
めインバータ回路ＩＮ１により出力信号ＲＲＭＩＳＴが
ハイレベルとなる。これに対して、ヒューズＦ０が非切
断（uncut)だと、記憶ノードがロウレベルに引き抜かれ
てＭＯＳＦＥＴＱ４はオフ状態となるが、アドレスのTr
ue側（ａ０）のハイレベルによりＭＯＳＦＥＴＱ２がオ
ン状態となり、出力線のプリチャージ電位をディスチャ
ージさせる経路が形成されて出力線をロウレベルにする
ので、インバータ回路ＩＮ１により出力信号ＲＲＭＩＳ
Ｔがハイレベルにされる。上記１３個の単位回路のう
ち、いずれか１つでも救済アドレスと入力アドレスとが
不一致だと上記冗長ミスの出力信号が形成される。

【００１６】以上のような救済アドレスの記憶動作と、
入力アドレスとの比較動作とによって、救済判定が可能
となるものである。この場合、アクセス時間としては
（アドレスが確定するまでに時間的余裕があるため、Ａ
ＣＴＶコマンドが入力されてからヒューズ情報を読み出
してもアクセス劣化とい問題は生じ無い。

【００１７】図５には、この発明に係る情報記憶比較回
路の他の一実施例の回路図が示されている。この実施例
では、読み出し時にヒューズuncut 状態のときの貫通電
流を低減させるために、言い換えるならば、低消費電力
化のためにＭＯＳＦＥＴＱ７が追加される。つまり、各
単位回路におけるヒューズの接地電位側を共通に接続
し、ＭＯＳＦＥＴＱ７を介して接地電位を供給するよう
にするものである。このＭＯＳＦＥＴＱ７の追加によっ
て、読み出し信号ＲＳにより、ヒューズの記憶状態を読
み出すときのみに非切断のヒューズに電流が流れるた
め、低消費電力とすることができる。

【００１８】図６には、この発明を説明するためのレイ
アウト図が示さている。同図には、この発明の理解を容
易すにために、前記図８や図９の不良救済回路のレイア
ウトも合わせて示されている。図８の不良救済回路は、
ＭＯＳの数が最も少ないが、配線領域が必要。さらにヒ
ューズが２本必要である。従って、（Ａ）に示すように
ヒューズ本数と配線数で面積が決まりそれを基準１とす
る。図９の不良救済回路は、ヒューズが１本で良いが、
ＭＯＳの数が多く、面積的には（Ｂ）のように１．２の
ように大きくなってしまう（下地律束）。

【００１９】これに対して、本願発明に係る不良救済回
路では、ヒューズの数も１本で良く、ＭＯＳの数も４個
と少ない。従って図８と同様な配線領域を使ってＭＯＳ
をレイアウトできるため、（Ｃ）に示すように半分のサ
イズ０．５でレイアウト可能となり、不良救済回路を大
幅な面積低減が可能になる。そして、前記図５の実施例
のようなＭＯＳＦＥＴ１個の追加することにより、大幅
な低消費電力とすることができるものとなる。

【００２０】つまり、前記図８の不良救済回路では、１
アドレスを２ヒューズ＋２ＭＯＳで記憶する回路例であ
る。すなわち，２本のヒューズをアドレスのＨ／Ｌ(Tru
e/bar)に対応させ、どちらを切るかでアドレスを記憶す
る。従って、２５６Ｍビットのようなダイナミック型Ｒ
ＡＭでは、Ｘアドレスが１３アドレス（１３ビット）有
るため、１本のワード線を救済するのに、２６本のヒュ
ーズと２６個のＭＯＳが必要となるものである。

【００２１】また、図９の不良救済回路では、１アドレ
スを１ヒューズ＋１０ＭＯＳで記憶する回路例である。
１本のヒューズのcut/uncut をアドレスのＨ／Ｌに対応
させ、１ヒューズで１アドレスを記憶する。ただし、未
使用のヒューズセットにもアドレスが記憶されてしまう
ため、イネーブルヒューズを設ける。従つて、１ワード
線当たり１４本のヒューズと１４０個のものＭＯＳが必
要となるものである。

【００２２】これに対して、本願発明に係る不良救済回
路では、１アドレスを１ヒューズ＋４ＭＯＳで記憶と比
較を行なうものである。すなわち、１本のヒューズの切
断／非切断（cut/uncut ）をアドレス信号のハイレベル
／ロウレベル（Ｈ／Ｌ）に対応させ、１本のヒューズＦ
０で１アドレスａ０を記憶する。これにより、前記と同
様な救済を１４本のヒューズと５３個のＭＯＳで構成す
ることができる。

【００２３】図７には、この発明に係る半導体記憶装置
の一実施例のチップ全体構成図が示されている。特に制
限されないが、この実施例の半導体記憶装置は、ＳＤＲ
ＡＭ（シンクロナス・ダイナミック型ランダム・アクセ
ス・メモリ）に向けられており、公知の半導体集積回路
の製造技術によって単結晶シリコンのような１つの半導
体基板上に形成される。

【００２４】この実施例のＳＤＲＡＭは、複数のメモリ
ブロック又はバンクを構成するようチップが全体として
８分割される。８つに分割された各々のブロックは、そ
れぞれが同様な構成とされ、メモリアレイに一端に沿っ
てＸデコーダＸＤＣが設けられ、それと直交する方向の
チップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡ
が配置される。上記８個のメモリブロックは、２つが１
組とされてＸデコーダが隣接するよう上下対称的に配置
される。また、上記各々２組のメモリブロックも、同図
において上下対称的に配置される。また、チップの縦中
央に設けられた救済回路（ヒューズ）を中心にして上記
Ｙデコーダが互いに隣接するように左右対称的に配置さ
れる。

【００２５】１つのメモリブロックのメモリアレイ部
は、上記Ｘデコーダから同図に縦方向に延びるワード線
にそって複数個に分割されたアレイと、それぞれのアレ
イに設けられたサブワード線を、上記複数個のアレイを
貫通するように配置されたメインワード線と、サブワー
ド線選択線により選択されるという階層ワード線方式が
採られる。これにより、サブワード線に接続されるメモ
リセルの数が減り、サブワード線選択動作を高速にす
る。

【００２６】同様に、メモリアレイ部は、ＹデコーダＹ
ＤＣから延びるＹ選択線にそって複数個に分割されたア
レイを有し、各アレイ毎にビット線が分割される。これ
により、ビット線に接続されるメモリセルの数が減り、
メモリセルからビット線に読み出される信号電圧を確保
するものである。メモリセルは、ダイナミック型メモリ
セルから構成され、記憶キャパシタに電荷が有るか無い
かを情報の１と０に対応させるものであり、記憶キャパ
シタの電荷とビット線のプリチャージ電荷との電荷結合
によって読み出し動作を行なうので、上記ビット線に接
続されるメモリセルの減らすことによって、必要な信号
量を確保することができる。

【００２７】上記のように分割されたアレイには、マト
リクス配置されたダイナミック型メモリセルを備えてお
り、図に従えば縦方向に配置されたメモリセルの選択端
子は各列毎のワード線（図示せず）に結合され、横方向
の同一行に配置されたメモリセルのデータ入出力端子は
行毎にビット線に結合される。

【００２８】上記メモリアレイ部は、上記分割されたア
レイの上下には、サブワードドライバＳＷＤが配置さ
れ、アレイの左右にはセンスアンプＳＡが配置される。
センスアンプＳＡには、カラム選択回路やビット線プリ
チャージ回路等が設けられており、ワード線（サブワー
ド線）の選択によるメモリセルからのデータ読み出しに
よって夫々のビット線に現れる微小電位差をセンスアン
プにより検出して増幅する。

【００２９】図示しないが、チップの中央部に次に説明
するような周辺回路が適宜に設けられる。アドレス入力
端子から供給されたアドレス信号は、ロウアドレスバッ
ファ回路とカラムアドレスバッファにアドレスマルチプ
レクス形式で取り込まれる。供給されたアドレス信号は
それぞれのアドレスバッファが保持する。例えば、ロウ
アドレスバッファとカラムアドレスバッファは、１つの
メモリサイクル期間にわたって上記取り込まれたアドレ
ス信号をそれぞれ保持する。そして、チップの中央部に
は、前記のようなヒューズとアドレス比較を行なうＭＯ
ＳＦＥＴ等からなる救済回路が設けられる。

【００３０】上記ロウアドレスバッファはリフレッシュ
動作モードにおいてはリフレッシュ制御回路から出力さ
れるリフレッシュアドレス信号をロウアドレス信号とし
て取り込む。この実施例では、特に制限されないが、ク
ロック発生回路を介して上記リフレッシュアドレス信号
をロウアドレス信号として取り込むようにされている。
カラムアドレスバッファに取り込まれたアドレス信号
は、制御回路に含まれるカラムアドレスカウンタにプリ
セットデータとして供給される。上記カラムアドレスカ
ウンタは後述のコマンドなどで指定される動作モードに
応じて、上記プリセットデータとしてのカラムアドレス
信号、又はそのカラムアドレス信号を順次インクリメン
トした値を、ＹデコーダＹＤＣに向けて出力する。

【００３１】制御回路は、特に制限されなが、クロック
信号、クロックイネーブル信号、チップセレクト信号、
カラムアドレスストローブ信号、ロウアドレスストロー
ブ信号、ライトイネーブル信号、データ入出力マスクコ
ントロール信号などの外部制御信号と、メモリバンクに
対応されたアドレス信号とが供給され、それらの信号の
レベルの変化やタイミングなどに基づいてＳＤＲＡＭの
動作モード等の各種制御信号とそれに対応した各種タイ
ミング信号を形成し、そのためのコントロールロジック
とモードレジスタを備える。

【００３２】上記チップセレクト信号がハイレベルのと
き（チップ非選択状態）やその他の入力は意味を持たな
い。但し、メモリバンクの選択状態やバースト動作など
の内部動作はチップ非選択状態への変化によって影響さ
れない。カラムアドレスストローブ信号、ロウアドレス
ストローブ信号、ライトイネーブル信号の各信号は通常
のＤＲＡＭにおける対応信号とは機能が相違され、コマ
ンドサイクルを定義するときに有意の信号とされる。

【００３３】上記のようなＤＲＡＭのチップ面積低減手
法としては、（ａ）プロセスのシュリンクによる低減
と、（ｂ）メモリセル占有率の向上が有る。特に後者
は、プロセスを複雑化する必要が無く、回路的工夫によ
り間接周辺回路の面積を低減し、チップコスト低減が可
能である。間接周辺回路の割合としては、最も大きいの
がパッド領域（４０％）で、次に大きいのが救済回路領
域（１０％）である。特に、微細加工に伴い高歩留まり
を維持しようとすると、救済回路数を増やす傾向に有る
ため、面積低減が必要不可欠である。

【００３４】そこで、かかるＤＲＡＭにおいて、前記実
施例のような不良救済回路を用いることにより、救済回
路の素子数及びヒューズ本数を低減し、セル占有率を向
上することができるものとなる。

【００３５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 相補の入力信号の各々がゲート供給された第１
と第２のＭＯＳＦＥＴの一方のソース，ドレインを出力
線に接続し、上記第１のＭＯＳＦＥＴの他方のソース，
ドレインと基準電位との間にヒューズを設け、上記ヒュ
ーズに対してその切断の有無に対応したハイレベル／ロ
ウレベルの電圧信号を形成する読み出し回路を設け、上
記電圧信号がゲートに供給された第３ＭＯＳＦＥＴを上
記第２のＭＯＳＦＥＴの他方のソース，ドレインと基準
電圧との設けてなる単位回路の複数個と、上記出力線に
設けられたプリチャージ回路とラッチ回路とにより、複
数の入力信号と上記ヒューズにに記憶された複数の記憶
情報との比較一致信号を得ることにより、占有面積の低
減を行なうことができるという効果が得られる。

【００３６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、前記
実施例では、Ｘ系の救済動作を説明したが、同様にＹ系
の救済にも適用することができる。冗長切替回路のヒュ
ーズは、Ｐ検査後のレーザー光線等を用いるもの他、電
気的に切断するものあってもよい。

【００３７】メモリセルは、前記のようなダイナミック
型メモリセルの他に、記憶手段として強誘電体キャパシ
タを用いて不揮発化するものであってもよい。あるい
は、フローティングゲートに電荷を蓄積するような不揮
発性のメモリセルであってもよい。この発明は、不良救
済回路の他、記憶された情報と入力された情報との比較
一致を判定する回路に同様に適用することができる。例
えば、機能ブロック又は半導体集積回路装置それ自身に
ＩＤ情報やアドレスを割り振っておいて、それ自身で自
己が選択されたことを検出する自己認識回路等を備えた
半導体集積回路装置に広く利用することができる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。相補の入力信号の各々がゲート供給さ
れた第１と第２のＭＯＳＦＥＴの一方のソース，ドレイ
ンを出力線に接続し、上記第１のＭＯＳＦＥＴの他方の
ソース，ドレインと基準電位との間にヒューズを設け、
上記ヒューズに対してその切断の有無に対応したハイレ
ベル／ロウレベルの電圧信号を形成する読み出し回路を
設け、上記電圧信号がゲートに供給された第３ＭＯＳＦ
ＥＴを上記第２のＭＯＳＦＥＴの他方のソース，ドレイ
ンと基準電圧との設けてなる単位回路の複数個と、上記
出力線に設けられたプリチャージ回路とラッチ回路とに
より、複数の入力信号と上記ヒューズにに記憶された複
数の記憶情報との比較一致信号を得ることにより占有面
積の低減を行なうことができる。

【図面の簡単な説明】

【図１】この発明に係る情報記憶比較回路の一実施例を
示す回路図である。

【図２】図１の情報記憶比較回路の動作の概略を説明す
るための波形図である。

【図３】図１の不良救済回路の動作の一例を説明するた
めの波形図である。

【図４】図１の不良救済回路の動作の他の一例を説明す
るための波形図である。

【図５】この発明に係る情報記憶比較回路の他の一実施
例を示す回路図である。

【図６】この発明に係る情報記憶比較回路を説明するた
めのレイアウト図である。

【図７】この発明に係る半導体記憶装置の一実施例を示
すチップ全体構成図である。

【図８】この発明に先立って検討された不良救済回路の
一例を示す回路図である。

【図９】この発明に先立って検討された不良救済回路の
他の一例を示す回路図である。

【符号の説明】

Ｑ１〜Ｑ２７…ＭＯＳＦＥＴ、ＩＮ１〜ＩＮ５…インバ
ータ回路、ＩＮ３…インバータ回路、Ｆ０〜Ｆ２０…ヒ
ューズ、ＸＤＣ…Ｘデコーダ、ＹＤＣ…Ｙデコーダ、Ｍ
Ａ…メインアンプ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一方のソース，ドレインが出力線に接続
   され、ゲートに相補の入力信号が各々に供給された第１
   と第２のＭＯＳＦＥＴと、 上記第１のＭＯＳＦＥＴの他方のソース，ドレインと基
   準電位との間に設けられて記憶情報に対応して電流経路
   が形成されるか否かが決定される記憶素子と、 上記記憶素子の記憶状態に対応してハイレベル／ロウレ
   ベルの電圧信号を形成する読み出し回路と、 上記記憶素子の記憶状態に対応した電圧信号がゲートに
   供給され、上記第２のＭＯＳＦＥＴの他方のソースドレ
   インと基準電圧との間に設けられた第３ＭＯＳＦＥＴと
   かなる単位回路の複数個と、 上記出力線にプリチャージ電圧を与えるプリチャージ回
   路と、 上記出力線の出力信号を保持するラッチ回路とから成
   り、 上記複数の入力信号と上記記憶素子に記憶された複数の
   記憶情報との比較一致信号を出力する情報記憶比較回路
   を具備することを特徴とする半導体集積回路装置。