KR950001731B1 - 저전력퓨우즈박스 및 이를 구비하는 리던던시회로 - Google Patents

Abstract

내용 없음.

Description

저전력퓨우즈박스 및 이를 구비하는 리던던시회로

제1도는 종래 기술에 의한 퓨우즈박스를 구비하는 리던던시회로.

제2도는 제1도의 동작타이밍도, 및

제3도는 본 발명에 의한 저전력퓨우즈박스의 실시예이다.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 저전력소비가 이루어지는 퓨우즈박스(fuse box) 및 이를 구비하는 리던던시(redundancy)회로에 관한 것이다.

반도체 메모리장치에는 노멀 메모리쎌 어레이(normal memory cell array : 이는 주기억단위를 의미함)내에 존재하는 다수개의 메모리쎌 중에서 하나라도 결함(defect)쎌이 발생하게 되면, 이에 해당하는 로우어드레스(row address)를 디코딩(decoding)하여 스페어 쎌(spair cell : 이는 보조기억단위를 의미함)로서 결함이 발생한 노멀 메모리쎌을 대치하게 하는 리던던시회로(이는 보조기억단위의 구동수단을 의미함)가 구비되어 있다. 한편 이와 같은 일련의 과정을 리페어(repair)동작이라고 한다. 스페어 쎌(이는 또한 '리던던트 쎌'이라고도 통칭함)들이 배열되어 있는 스페어 쎌 어레이는 노멀 쎌 어레이 주변에 배치되고, 어드레스 디코딩 및 리던던트 쎌의 선택에 필요한 디코더들이 아울러 구비된다. 이 분야에 통상적으로 알려져 있는 스페어 쎌의 설치방법은 일단의 센스앰프그룹에 의해 구분되는 미니멈 어레이 블럭(minimum array block)마다 하나씩 구비되는 방법이 일반적이다. 그리고 동시에 칩의 집적도가 높아지면서 어레이의 액티브영역(active region)을 줄여 동작전류를 감소시키는 것과 같은 것을 위하여 하나의 칩내에 미니멈 어레이 블럭의 수를 많게 하는 추세이다. 이때 소정의 결함이 발생한 메모리쎌은 내부신호로서의 로우어드레스의 LSB(least significant bit)에 의해 정의된다. 그리고 리페어동작도 LSB를 제외한 나머지 비트들의 정보(information)를 퓨우즈박스(fuse box)등에 저장하는 방법으로 수행하는 것이 통상적인 방법으로 사용되어지고 있다.

이와 관련하여 이 분야에 공지된 기술로서의 퓨우즈박스를 가지는 리던던시회로를 제1도에 도시하였다. 제1도의 구성은 퓨우즈박스와 리던던트 디코더로 이루어지는 구성으로서, 제1도와 같은 구성의 리던던시회로가 통상적으로 칩내의 미니멈 어레이마다 각각 구비된다. 그 구성상의 특징은 제1도회로가 리던던시에 사용될 경우에는 해당 어드레스의 게이트입력을 가지는 트랜지스터에 연결된 퓨우즈(f1,f2,…,f8)중 소정갯수를 절단하여 사용하고, 제1도회로가 리던던시에 사용되지 않을 경우에는 모든 퓨우즈(f1,f2,…,f8)를 절단하지 않고 연결된 상태로 유지하게 함에 있다. 제1도회로의 동작특성을 동작타이밍도인 제2도를 참조하여 간단히 설명하면 다음과 같다. 프리차아지신호 ΦDPX는 예를 들어 로우어드레스 스트로우브가 프리차아지시에는 ＂로우＂ low : 이하 본 명세서 상에서 ＂로우＂라 함은 접지전압(GND)레벨의 상태를 의미하는 것이고, ＂하이(high)＂라 함은 전원전압(Vcc)레벨의 상태를 의미하는 것으로 한다)로 되고, 로우어드레스 스트로우브신호가 액티브신호로 발생되면 ＂하이＂로 되는 신호이다. 그리고 로우어드레스(RAi,,…,의 프리차아지상태는 모두 ＂로우＂로 된다. 그래서 로우어드레스 스트로우브신호의 프리차아지시에는 프리차아지신호 ΦDPX가 ＂로우＂로 되므로 퓨우즈(f1,f2,…,f8)의 공통노드에 걸리며 리던던시의 여부를 알려주는 리던던시 활성화신호 ()는 ＂하이＂로 프리차아지된다. 리던던시 활성화신호 ΦREDi가 ＂하이＂이면 해당되는 노멀 메모리쎌의 출력은 디세이블(disable)되고 스페어 쎌의 출력이 인에이블(enable)된다. 리던던시 활성화신호 ΦREDi신호가 ＂하이＂로 프리차아지된 상태에서 로우어드레스 스트로우브신호가 ＂로우＂로 액티브되면 프리차아지신호 ΦDPX가 ＂하이＂로 되고 또한 로우어드레스(RAi,,…,)가 입력되면 이는 트랜스퍼(transfer)게이트들(n1,n2,…,n8)에 의해 리던던시 활성화신호 ΦREDi는 ＂로우＂로 방전된다. 이로부터 노드 7은 ＂하이＂로 유지되고 노드 10 및 12는 각각 ＂로우＂로 되어 워드라인신호 ΦXi가 입력되어도 스페어 워드라인신호 SWLi는 인에이블 되지 않는다.

한편, 공지의 기술인 바와 같이, 소정의 메모리쎌에 결함에 발생되어 리던던시가 인에이블될 시에는 소정의 결함정보를 가지는 어드레스의 상보 어드레스가 입력되는 퓨우즈를 절단하게 되는데 제1도의 구성에서 예를들어 결함어드레스가, RAj,,RAl라 가정하면 이때에는 어드레스 RAi,,RAk,가 입력되는 퓨우즈 f1, f4, f5, f8을 절단하게 된다. 그래서 로우어드레스 스트로우브신호가 ＂로우＂로 액티브되면 프리차아지신호 ΦDPX가 ＂하이＂로 되고 또한 결함어드레스, RAj,,RAl가 입력되면 방전경로(discharge path)인 퓨우즈 f1, f4, f5, f8을 통한 방전이 이루어지지 않게 된다. 그리고 리던던트 디코더 인에이블 클럭 ΦXie신호가 ＂하이＂로 입력된 후, 노드 7은 ＂로우＂로, 노드 10은 ＂하이＂로, 노드 12는 Vcc-Vth레벨의 ＂하이＂로 각각 천이하게 된다.(여기서 Vth는 엔모오스 트랜지스터 11의 문턱전압임)이 이후에 워드라인신호 ΦXi가 입력되면 엔모오스 트랜지스터 13에 의한 자가승압(self-boosting)현상을 통해 승압된 워드라인신호 ΦXi가 스페어 워드라인신호 SWLi로 전달되고, 이로부터 결함이 발생한 노멀 메모리쎌을 대치하기 위한 스페어 쎌의 출력이 인에이블 된다. 그러나 제1도와 같은 퓨우즈박스를 가지는 리던던시회로에서는 노멀 메모리쎌이 선택될 시에나 또는 리던던시로 퓨우즈가 사용되지 않을 시 어드레스에 의해 리던던시 활성화신호 ΦREDi신호가 ＂하이＂레벨에서 ＂로우＂레벨로 천이되기 때문에 불필요한 전류 소모가 수반된다. 이는 점점 초고집적화하면서 저전원전압을 채용하는 반도체 메모리장치에서는 그 부담이 더욱 가중되게 된다.

한편, 제1도와 같은 퓨우즈박스 외에도 유우이찌 다쯔미등에 의해 발명되어 도시바사에 양도된 미국특허 4,858,192호에 개시되어 있는 퓨우즈박스의 경우나, 본 출원인에 의해 ＂반도체 메모리장치의 컬럼 리던던시＂라는 제목으로 1991년 5월 6일자로 국내에 기 출원된 특허출원번호 1992-7621호에 개시되어 있는 퓨우즈박스의 경우와 같이 제1도보다 개량된 퓨우즈박스는 리던던시의 효율을 높이는 효과는 있으나, 대기시 불필요한 전류소모가 발생되는 문제점을 해결하지 못하게 된다.

따라서, 본 발명의 목적은 동작전류를 감소시키는 리던던시회로를 제공함에 있다.

본 발명의 다른 목적은 대기시 불필요한 전류소모가 방지되는 리던던시회로를 제공함에 있다.

본 발명의 또 다른 목적은 전류소모가 최대한 억제되는 퓨우즈박스를 구비하는 리던던시회로를 제공함에 있다.

본 발명의 또 다른 목적은 노멀 메모리쎌에 결함이 발생되지 않아서 리던던시 동작이 발생되지 않을 시에도 불필요한 전류소모가 방지되는 퓨우즈박스 및 이를 구비하는 리던던시회로를 제공함에 있다.

본 발명의 또 다른 목적은 칩이 리던던시상태로 되고 결함정보를 가지는 어드레스가 입력될 시에만 전류소비가 이루어지는 저전력퓨우즈박스를 제공함에 있다.

이러한 본 발명의 목적들을 용이하게 달성하기 위하여 본 발명은, 소정의 데이타를 저장하는 다수의 메모리쎌을 가지는 노멀 메모리쎌 어레이와, 상기 노멀 메모리쎌 어레이내의 임의의 메모리쎌에 결함이 발생시에 이를 대치하기 위한 스페어 메모리쎌 어레이와, 상기 결함 발생 시에 상기 메모리쎌 어레이를 구동하는 리던던시회로를 적어도 포함하는 반도체 메모리장치에 있어서, 상기 결함 발생여부에 따라 선택적으로 절단되는 마스터퓨우즈(MF)를 가지며 전원전압(Vcc)에 접속되고 칩 외부에서 공급되는 로우어드레스 스트로우브신호()에 동기되어 발생되는 소정의 프리차아지 클럭()의 제어에 의해 상기 전원전압(Vcc)을 스위칭하는 스위칭회로(100)와, 상기 스위칭회로(100)의 접속노드(30)에 공통으로 접속하며 상기 결함발생 여부에 따라 선택적으로 절단되는 다수의 퓨우즈(F1,F2)(F3,F4)와 상기 퓨우즈에 접속하며 어드레스 신호(RAi, RAj, RAk, RAl)와 그 상보 어드레스신호()를 각각 제어입력하는 트랜스퍼게이트(P1,P2)(P3,P4)를 가지는 트랜스퍼부(201)(202)(202)(204)로 구성된 퓨우즈단(200)과, 상기 트랜스퍼부(201)(202)(202)(204)의 출력신호를 입력하여 상기 스페어 메모리쎌 어레이의 인에이블 여부를 제어하는 리던던시 활성화신호()를 발생하는 출력단(300)을 적어도 구비하며, 노멀동작인 경우 상기 마스터퓨우즈(MF)와 상기 퓨우즈(F1,F2)(F3,F4)를 그대로 두고 상기 스위칭회로(100)와 상기 퓨우즈단(200)의 접속을 차단하여 상기 리던던시 활성화신호()를 프리차아지상태로 유지하며, 리던던시 동작인 경우 상기 마스터퓨우즈(MF)와 결함어드레스에 상응하는 상기 퓨우즈(F1,F2)(F3,F4)를 절단한 후 상기 스위칭회로(100)와 상기 퓨우즈단(200)을 접속하여 상기 리던던시 활성화신호()를 인에이블 시킴을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.

본 발명에 의한 퓨우즈박스의 실시예를 제3도에 도시하였다. 본 발명에 의한 퓨우즈박스의 구성은 다음과 같다. 본 발명에 의한 퓨우즈박스는 도시된 바와 같이 제어회로(100)와 퓨우즈단(200)과 출력단(300)으로 이루어진다. 제어회로(100)는, 칩 외부에서 공급되는 로우어드레스 스트로우브신호의 입력에 동기되어 칩 내부에서 발생되는 퓨우즈박스 프리차아지 클럭()과, 퓨우즈박스 프리차아지 클럭()에 의해 제어되어 제1전원을 공급하는 풀엎트랜지스터(21)와, 풀엎트랜지스터(21)에 연결되어 퓨우즈박스의 리던던시동작을 결정하는 마스터퓨우즈(MF)와, 퓨우즈박스 프리차아지 클럭()에 의해 제어되어 마스터퓨우즈(MF)의 접속노드 22의 전압을 풀다운시키기 위해 제1풀다운 트랜지스터(23)와, 접속노드 22에 입력단자가 접속되는 제1인버터(25)와, 제1인버터(25)에 의해 제어되어 접속노드 22의 전압을 풀다운시키기 위한 제2풀다운 트랜지스터(24)와, 제1인버터(25)의 출력단에 입력단자가 접속된 제2인버터(29)와, 제1인버터 및 제2인버터(25),(29)의 출력단에 의해 각각 제어되는 스위칭소자(27,28)로 이루어진다. 그리고 퓨우즈단(200)은, 로우어드레스의 수에 따라 다수개의 트랜스퍼부(201)(202)(203)(204)로 이루어진다. 제1트랜스퍼부(201)는 제어회로(100)의 스위칭소자(27,28)의 접속노드(30)에 제1퓨우즈(F1)를 개재하여 연결되고 로우어드레스를 제어입력하는 제1트랜스퍼게이트(P1)와, 접속노드(30)에 제2퓨우즈(F2)를 개재하여 연결되고 로우어드레스를 제어입력하는 제2트랜스퍼게이트(P2)와, 채널이 제1 및 제2트랜스퍼게이트(P1,P2)의 공통접속노드와 접지전압단(GND) 사이에 연결되고 퓨우즈박스 프리차아지 클럭()에 의해 제어되는 풀다운트랜지스터(31)와, 제1 및 제2트랜스퍼게이트(P1,P2)의 공통접속노드와 접속하고 이 공통접속노드가 연결된 지연회로(32,33)의 출력단이 공통으로 접속된 제1트랜스퍼 출력노드(34)로 이루어진다. 그리고 제2, 제3 및 제4트랜스퍼부(202),(203),(204)는 각각 제1트랜스퍼부(201)와 그 구성을 같이 한다. 그리고 퓨우즈박스의 출력단(300)은 제1 및 제2트랜스퍼부(201),(202)의 각 출력노드(34),(38)가 각각 일 입력으로씩 연결되는 제1낸드게이트(39)와, 제3 및 제4트랜스퍼부(203),(204)의 각 출력노드가 각각 일 입력으로씩 연결되는 제2낸드게이트(40)와, 제1 및 제2낸드게이트(39),(40)의 각 출력신호가 각각 일 입력으로 연결되는 노아게이트(41)와, 노아게이트(41)에 연결된 출력용 인버터(42)로 이루어진다.

이러한 구성에 따른 본 발명에 의한 퓨우즈박스의 동작특성은 다음과 같다. 마스터퓨우즈(MF)는 퓨우즈박스가 리던던시에 사용되지 않으면 공지된 바와 같이 절단되지 않고 원래의 상태대로 유지된다. 퓨우즈박스 프리차아지 클럭()은 로우어드레스 스트로우브신호가 ＂하이＂로 프리차아지시에는 ＂로우＂로, 그리고 로우어드레스 스트로우브신호 RAS가 ＂로우＂로 프리차아지시에는 ＂하이＂로 인에이블 되는 쇼트-펄스(short-pulse)이며, 퓨우즈박스의 리세트기능을 하게 된다. 이러한 퓨우즈박스 프리차아지 클럭()이 ＂하이＂로 되면 노드 22는 ＂로우＂로, 그리고 각 트랜스퍼부(201),(202),(203),(204)의 각 출력노드인 ,), i, j, k, I은 퓨우즈박스 프리차아지 클럭()에 게이트단자가 접속된 풀다운트랜지스터(31),(35),(…)에 의해서 각각 ＂로우＂로 프리차아지되고, 이로부터 리던던시 활성화신호신호는 ＂하이＂로 프리차아지된다.

한편, 퓨우즈박스 프리차아지 클럭()이 ＂로우＂로 된 후, 마스터퓨우즈(MF)가 절단되지 않으면 노드22는 ＂하이＂로 되고 트랜스미션게이트(transmission gate)로 실현된 스위칭소자(27,28)는 비도통(turn-off)된다. 그래서 전원전압(Vcc)로부터 퓨우즈(F1,F2,…)가 차단되기 때문에 어떠한 어드레스의 조합에서도 각 트랜스퍼게이트(P1),(P2),(P3),(…)를 통한 차아지 셰어링동작은 발생되지 않게 되고, 리던던시 활성화신호신호는 ＂하이＂로 계속 프리차아지되어 퓨우즈에 의한 전류소모가 방지된다. 한편, 퓨우즈박스가 리던던시에 사용되는 경우에는 공지의 기술인 바와 같이 결함정보를 가지는 어드레스와 그 상보어드레스에 입력되는 트랜스퍼부(201),(202),(203),(204)의 퓨우즈를 절단하게 되고 또한 마스터퓨우즈(MF)도 절단하게 된다. 트랜스퍼부(201),(202),(203),(204)에 입력되는 로우어드레스인 들은 각각 ＂하이＂신호로 프리차아지되는 신호들이다. 로우어드레스 스트로우브신호가 ＂하이＂로 프리차아지하는 경우 노드 22는 ＂로우＂로 되고, 로우어드레스 스트로우브신호가 신호가 ＂로우＂로 액티브하는 경우에도 노드 22는 전원전압(Vcc)으로부터 전류유입이 없고 또한 제2풀다운 트랜지스터(24)에 의해서 ＂로우＂상태로 된다. 이로부터 스위칭소자(27,28)는 도통되어 전류공급을 시작하게 된다. 이때 만일 절단된 퓨우즈와 일치되는 어드레스가 입력되지 않으면, 예를 들어 어드레스가 입력(이때에는 RAi에 연결된 퓨우즈가 절단됨)되면, 즉 어드레스가가 ＂하이＂, 어드레스RAi가 ＂로우＂로 되어도 노드 30으로부터 유입되는 전류는 없기 때문에 전력소모가 없게 된다. 그리고 해당 어드레스가 입력될 시에 즉, 어드레스 RAi가 ＂로우＂로 되면 퓨우즈 F1과 어드레스 RAi가 ＂로우＂이므로 제1트랜스퍼게이트(P1)를 통해서 노드 ⓘ를 ＂하이＂로 만든다. 따라서 모든 어드레스의 조합이 정확하게 입력되면, 낸드게이트(39),(40)가 도통되고 노아게이트(41)도 도통되어 리던던시 활성화신호가 ＂로우＂로 인에이블 된다. 그래서 상술한 바와 같이 퓨우즈에 의한 필요없는 전력소모를 줄일 수 있게 된다.

제3도에 도시된 회로는 본 발명의 사상에 입각한 실현한 최적의 실시예로서, 이는 제3도의 각 블럭구성의 로직을 고려하여 다른 구성으로도 실시할 수 있음을 유의하여야 할 것이다.

상술한 바와 같이, 본 발명은 퓨우즈박스에 제어회로으로서의 스위칭회로를 구비하여, 칩의 대기상태나 또는 노멀 메모리쎌에 결함이 발생되지 않아 리던던시 동작이 수행되지 않는 경우에 소비되었던 불필요한 전력소비를 방지하게 된다. 이로부터 저전력퓨우즈박스 및 이를 구비하는 리던던시회로를 실현할 수 있으며, 특히 저전압을 채용하는 초고집적 반도체 메모리장치의 전류소비를 억제할 수 있다.

Claims (4)

1. 소정의 데이터를 저장하는 다수의 메모리쎌을 가지는 노멀 메모리쎌 어레이와, 상기 노멀 메모리쎌 어레이내의 임의의 메모리쎌에 결함이 발생시에 이를 대치하기 위한 스페어 메모리쎌 어레이와, 상기 결함 발생시에 상기 메모리쎌 어레이를 구동하는 리던던시회로를 적어도 포함하는 반도체 메모리장치에 있어서, 상기 결함발생 여부에 따라 선택적으로 절단되는 마스터퓨우즈(MF)를 가지며 전원전압(Vcc)에 접속되고 칩 외부에서 공급되는 로우어드레스 스트로우브신호()에 동기되어 발생되는 소정의 프리차아지 클럭()의 제어에 의해 상기 전원전압(Vcc)을 스위칭하는 스위칭회로(100)와, 상기 스위칭회로(100)의 접속노드(30)에 공통으로 접속하며 상기 결함발생 여부에 따라 선택적으로 절단되는 다수의 퓨우즈(F1,F2)(F3,F4)와 상기 퓨우즈에 접속하며 어드레스신호(RAi,RAj,RAk,RAl)와 그 상보 어드레스신호()를 각각 제어입력하는 트랜스퍼게이트(P1,P2)(P3,P4)를 가지는 트랜스퍼부(201)(202)(202)(204)로 구성된 퓨우즈단(200)과, 상기 트랜스퍼부(201)(202)(202)(204)의 출력신호를 입력하여 상기 스페어 메모리쎌 어레이의 인에이블 여부를 제어하는 리던던시 활성화신호(를 발생하는 출력단(300)을 적어도 구비하여, 노멀동작인 경우 상기 마스터퓨우즈(MF)와 상기 퓨우즈(F1,F2)(F3,F4)를 그대로 두고 상기 스위칭회로(100)와 상기 퓨우즈단(200)의 접속을 차단하여 상기 리던던시 활성화신호(를 프리차아지상태로 유지하며, 리던던시 동작인 경우 상기 마스터퓨우즈(MF)와 결함어드레스에 상응하는 상기 퓨우즈(F1,F2)(F3,F4)를 절단한 후 상기 스위칭회로(100)와 상기 퓨우즈단(200)을 접속하여 상기 리던던시 활성화신호()를 인에이블 시킴을 특징으로 하는 장치.
2. 제1항에 있어서, 상기 스위칭회로는 일단이 상기 전원전압(Vcc)에 접속하고 타단이 상기 마스터퓨우즈(MF)에 접속하고, 상기 프리차아지 클럭()에 제어되어 상기 전원전압(Vcc)을 공급하는 풀엎트랜지스터(21)와, 상기 마스터퓨즈(MF)에 접속하는 소정의 충전노드(22)와, 상기 프리차아지 클럭()에 제어되어 상기 충전노드(22)의 전압을 풀다운시키기 위한 제1풀다운 트랜지스터(23)와, 상기 충전노드(22)에 입력단자가 접속되는 제1인버터(25)와, 상기 제1인버터(25)에 제어되어 상기 충전노드(22)의 전압을 풀다운시키기 위한 제2풀다운 트랜지스터(24)와, 상기 제1인버터(25)의 출력단에 입력단자가 접속된 제2인버터(29)와, 상기 제1인버터(25) 및 제2인버터(29)의 출력단에 의해 각각 제어되는 스위칭소자(27,28)를 구비함을 특징으로 하는 장치.
3. 제1항에 있어서, 상기 퓨우즈단(200)은 채널이 상기 트랜스퍼게이트(P1,P2)(P3,P4)의 공통접속노드와 접지전압(GND) 사이에 연결되고 상기 프리차아지 클럭()에 제어되는 풀다운 트랜지스터(31)(35)와, 입력단이 상기 트랜스퍼게이트(P1,P2)(P3,P4)의 공통접속노드와 접속하고 출력노드(34)(38)이 상기 공통접속노드에 접속하는 지연회로(32,33),(36,37)를 구비함을 특징으로 하는 장치.
4. 제1항에 있어서, 상기 출력단(300)은 상기 트랜스퍼부(201)(202)의 각 출력노드(24)(28)가 각각 일 입력으로 연결되는 제1낸드게이트(39)와, 상기 트랜스퍼부(203)(204)의 각 출력노드가 각각 일 입력으로 연결되는 제2낸드게이트(40)와, 상기 제1 및 제2낸드게이트(39)(40)의 각 출력신호가 각각 일 입력으로 연결되는 노아게이트(41)와, 상기 노아게이트(41)에 접속되어 상기 리던던시 활성화신호()를 발생하는 출력용 인버터(42)를 구비함을 특징으로 하는 장치.