KR0164398B1 - 반도체 메모리의 고속 리던던시 디코더 회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

반도체 메모리의 리던던시 디코더 회로

2. 발명이 해결하려고 하는 기술적 과제

동작 지연시간을 줄일 수 있는 고속 리던던시 회로를 제공한다.

3. 발명의 해결방법의 요지

개선된 반도체 메모리의 리던던시 디코더 회로는 어드레스 입력부와; 전류 스위칭부와; 에미터 플로워와; 전류 오소스부를 가짐을 특징으로 한다.

4. 발명의 중요한 용도

반도체 메모리의 리던던시 디코더로서 적합하게 사용된다.

Description

반도체 메모리의 고속 리던던시 디코더 회로

제1도는 종래의 리던던시 디코더 회로도.

제2도는 본 발명에 따른 리던던시 디코더 회로도.

제3도중 (a)도는 제1도에 따른 회로의 시간 대 전압특성을 보여주는 도면.

제3도중 (b)도는 제2도의 회로에 따른 개선된 시간 대 전압특성을 보여주는 도면.

제4도는 본 발명의 다른 실시예에 따른 리던던시 디코더의 회로도.

본 발명은 고속의 억세스 타임이 요구되는 고집적 반도체 기억소자, 특히 다수개의 분할된 메모리 셀 어레이를 가지는 스테이틱 반도체 메모리에 적합한 리던던시 디코더회로에 관한 것이다.

일반적으로, 반도체 메모리의 리던던시 회로는 정상적인 메모리 셀 어레이내의 메모리 셀에서 결함이 발생한 경우에 이를 구제하기 위한 리던던트 셀로써 신속히 셀 단위 또는 셀들로 이루어진 블럭단위로 대체키시는 작업을 외부의 조작에 응답하여 칩내부에서 담당한다. 리던던시 회로의 동작에 의해 대치된 리던던시 메모리 셀은 결함있는 메모리 셀의 리드 및 라이트 동작을 영구적으로 대신하게된다. 대치된 메모리 셀이 선택 또는 비선택되도록 하기 위하여, 리던던시 디코더는 인가되는 리던던시 어드레스에 응답하여 특정한 리던던시 셀 어레이 블럭내의 메모리 셀을 인에이블 또는 디스에이블시키는 디코딩 신호를 발생한다.

제1도는 종래의 리던던시 디코더 회로를 도시한 회로도로서, 전원전압을 일단으로 수신하는 퓨징 가능한 퓨즈(F1), 상기 퓨즈(F1)의 타단과 접지간에 연결된 고 저항(R1), 상기 퓨즈(F1)와 상기 고 저항(R1)간의 중간접속점에 게이트 단자가 연결되고 소오스-드레인 채널이 전원전압에 직렬연결된 피형 모오스 트랜지스터(PMOS;P1), 상기 PMOS(P1)의 드레인 단자 Y에 공통으로 연결된 다수의 퓨즈들(F2-F5), 상기 퓨즈들(F2-F5)과 접지간에 드레인-소오스 채널이 각기 연결된 엔형 모오스 트랜지스터들(N1-N4), 및 상기 피모오스의 드레인 단자 Y에 차례로 연결된 인버터들(I1,I2)은 상기 디코더를 구성한다. 여기서, 상기 퓨즈들은 모두 레이저등과 같은 광원으로 퓨징가능한 소자들이다. 상기 제1도의 디코더는 리던던시용 어드레스 신호들(RAi, RAiB, RAj, RAjB)을 상기 엔 모오스 트랜지스터들(N1-N4)의 게이트 단자로 각기 수신하여 트랜지스터들의 동작에 따른 디코딩을 행한 후, 상기 두개의 종속접속된 인버터들(I1,I2)을 통해 리던던트 어레이 블럭내의 메모리 셀을 인에이블 또는 디스에이블하기 위한 디코딩 신호(RY)를 출력하는 기술적 구성으로 되어있다.

상기 제1도의 디코더 회로의 동작을 설명하면 다음과 같다. 예를들어, 어드레스신호가 모두 0인 메모리 셀에서 결함이 발생되어 리던던시 회로가 그에 대응되는 리던던시 메모리 셀을 대치하였다면, 디코너내의 피형 모오스 트랜지스터(P1)가 인에이블되도록 하기 위해 퓨즈(F1)를 제조공정단계에서 퓨징한다. 따라서, 상기 퓨즈(F1)의 타단에 있는 중간 접속점은 상기 전원전압으로 부터 전기적으로 오픈된다. 이에 따라, 피형 모오스 트랜지스터(P1)는 게이트 단자로 로우상태의 전압을 수신하므로 턴온된다. 또한, 리던던시 셀이 지정될 수 있도록 상기 퓨즈들중 리던던시 상보 어드레스신호(RAiB, RAjB)를 수신하는 퓨즈(F3, F5)를 각기 퓨징하여 오픈 상태로 한다. 이때 엔형 모오스 트랜지스터들(N1, N3)의 게이트 입력은 모두 0인 어드레스 신호들을 수신하는 상태이므로, 엔형 모오스 트랜지스터들(N1, N3)이 턴 오프 상태이며, 나머지 엔형 모오스 트랜지스터들은 0의 반전신호인 1을 게이트단자로 수신하지만, 상기 퓨즈들(F3,F5)이 오프되어 있으므로 턴 오프상태와 마찬가지의 상태이다. 그러므로, 상기 피형 모오스 트랜지스터(P1)의 소오스-드레인 채널을 통과하는 전류가 접지측으로는 흐르지 못하게 된다. 따라서, 상기 인버터(I1)는 하이상태의 전압을 수신하여 로우 레벨의 전압을 출력한다. 이를 수신하는 상기 인버터(I2)는 하이레벨의 전압을 상기 디코딩 신호(RY)로서 제공한다. 상기 신호는 후단에 위치된 리던던트 메모리 셀 블럭중 어드레스가 모두 0에 대응되는 리던던트 메모리 셀을 인에이블 시킨다.

한편, 리던던시 셀의 인에이블을 수행하는 동작과는 반대로, 리던던시 메모리 셀 어레이 블럭내의 특정셀을 비선택하기 위한 디스에이블 동작은 다음과 같다. 특정한 메모리 셀을 비선택하기 위해, 상기 엔 모오스 트랜지스터들(N1-N3)에 인가되는 어드레스 중 특정한 어드레스 신호(RAi,RAj)가 하이로서 인가된다. 그에 따라, 엔 모오스 트랜지스터들(N1-N3)중 턴온된 트랜지스터에 의해 상기 공통 드레인 단자의 노드(Y)는 특정한 상태로 천이된다. 여기서, 특정한 상태를 로우상태로 만들기 위해서는 레이아웃시에 상기 제1도내의 피 모오스4(P1)의 채널 사이즈를 작게하여 엔 모오스 트랜지스터들(N1, N3)의 저항값보다 상당히 크게 해준다. 그러면, 상기 피 모오스 트랜지스터(P1)의 저항과 엔 모오스 트랜지스터(N1 또는 N3)의 저항비에 따라 상기 노드 Y의 상태를 로우상태의 레벨로 만들 수 있게된다. 따라서, 상기 인버터(I2)로 부터 출력되는 디코딩 신호(RY)는 로직레벨 로우 상태가 되어 리던던트 어레이 블럭내의 특정한 셀을 디스에이블 시킨다.

그러나 상기한 종래의 회로는 제3도(a)에 도시한 바와 같이 몇가지 문제점을 가지고 있다. 첫째로, 인에이블동작시와 디스에이블동작시 입력되는 어드레스 신호에 응답하여 각기 인에이블용 디코딩 신호와 디스에이블용 디코딩 신호를 출력할때 지연시간의 차이를 가지고 있다는 것이다. 특히, 디스에이블 동작시, 어드레스 입력에 대한 출력의 지연시간은 상당히 길다. 그 이유는 제1도의 회로에서 상기한 바와같이 피모오스(P1)와 엔모오스(N1, N3)의 저항비로써 로우 레벨을 설정하기 때문이다. 레이아웃시 상기 피모오스(P1)의 저항값을 엔모오스(N1, 또는 N3)의 저항값에 비해 상당히 크게 설계한다는 기술적 사항은 전술한 바와 같다. 둘째로, 어드레스 입력 신호들(RAi,RAj)중에서 특정한 리던던시 어드레스신호가 하나만 변하여 인가될때 출력되는 디코딩 신호(RY1)와 여려개가 모두 변할때 출력되는 디코딩 신호(RY2)의 지연시간도 제3도(a)에서 볼 수 있듯이 차이를 가지고 있다. 그 이유는 각기 병렬로 연결된 엔모오스들(N1,N3)의 저항값들이 병렬 합성되어 상기 피모오스 트랜지스터의 저항값에 대한 저항비가 변화되어지기 때문이다.

상기한 바와 같이, 종래에는 리던던시 메모리 셀을 비선택하기 위해 디코딩신호를 출력하는 디스에이블 동작시에 입력과 출력간의 바람직하지 못한 지연문제가 발생하므로 메모리 셀의 고속 동작은 방해를 받아왔다. 또한, 레이아웃시에 메모리셀을 비선택하는 디스에이블용 디코딩신호를 로우 상태로 하기 위해 피 모오스 트랜지스터의 사이즈와 엔모오스 트랜지스터의 사이즈를 고려하여 저항비를 설정하여야 하는 설계상의 문제점 및 그에 따른 제조공정상의 문제점이 있었다.

따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해소할 수 있는 스태이틱 반도체 메모리용 리던던시 디코더회로를 제공함에 있다.

본 발명의 다른 목적은 인에이블동작시와 디스에이블동작시 입력되는 어드레스 신호에 응답하여 각기 인에이블용 디코딩 신호와 디스에이블용 디코딩 신호를 출력할때 발생하는 지연시간의 차이를 제거할 수 있는 디코더를 제공함에 있다.

본 발명의 또 다른 목적은 어드레스 입력 신호들(RAi, RAj)중에서 특정한 리던던시 어드레스신호가 하나만 변하여 인가될때 출력되는 디코딩 신호(RY1)와 여러개가 변할때 출력되는 디코딩 신호(RY2)의 지연시간에 대한 문제를 개선할 수 있는 고속 리던던시 디코더 및 그 디코딩 방법을 제공함에 있다.

본 발명의 또 다른 목적도 디스에이블 동작시의 디코딩 신호를 만들기 위한 종래의 설계상의 문제 및 제조공정상의 문제점을 해소할 수 있는 고속 스태이틱 램에 적합한 리던던시 디코더를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 디코더에 따르면, 각각의 콜렉터단자로는 전원전압을 수신하며 각각의 베이스 단자로는 리던던시 어드레스 및 상보 어드레스의 신호를 차례로 각기 수신하는 바이폴라 트랜지스터들과, 상기 바이폴라 트랜지스터들의 각각의 에미터와 풀다운 노드간에 각기 접속된 퓨징가능한 퓨즈들을 포함하는 어드레스 입력부와; 미리설정된 기준전압을 베이스단자로 수신하는 바이폴라 트랜지스터와, 상기 바이폴라 트랜지스터의 에미터와 상기 풀다운 노드간에 접속된 퓨즈, 및 상기 바이폴라 트랜지스터의 콜렉터단자와 상기 전원전압간에 연결된 저항을 포함하는 전류 스위칭부와; 상기 전류 스위칭부의 상기 저항과 상기 콜렉터단자간의 중간접속점에 베이스 단자가 연결되고 콜렉터단자가 상기 전원전압에 연결되며 출력노드에 에미터가 연결된 바이폴라 트랜지스터 및 상기 출력노드에 드레인 단자가 연결되고 접지단에 소오스 단자가 연결되고 전류소오스 제어노드에 게이트 단자가 연결된 모오스 트랜지스터를 포함하는 에미터 플로워와; 및 상기 전원전압에 일단이 연결된 저항 및 상기 저항의 타단이 되는 상기 전류소오스 제어노드와 접지간에 연결된 퓨즈와 상기 전류소오스 제어노드에 게이트 단자가 연결되고 상기 풀다운 노드와 접지간에 드레인 소오스 채널이 연결된 풀다운 트랜지스터를 포함하는 전류 소오스부를 가진다. 여기서, 상기 출력노드에는 논리레벨의 반전이 필요시 인버터가 연결될 수 있으며, 상기 어드레스 입력부내의 바이폴라 트랜지스터들을 모두 모오스 트랜지스터들로 교체하는 것도 가능하다.

상기한 본 발명의 디코더에 따르면, 입력 어드레스에 대한 출력응답이 인에이블 또는 디스에이블 동작시 일정하고 빠른 특성을 얻을 수 있으므로 상기한 종래의 문제점들을 해결할 수 있게된다.

이하 본 발명의 바람직한 실시예의 구성 및 동작에 따른 설명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도를 참조하면, 어드레스 입력부는 각각의 콜렉터단자로 전원전압 Vcc을 수신하며 각각의 베이스 단자로는 리던던시 어드레스 및 상보 어드레스의 신호(RAi,RAiB,...,RAi,RAjB)를 차례로 각기 수신하는 바이폴라 트랜지스터들(Q1,Q2,...Q3,Q4)과, 상기 바이폴라 트랜지스터들의 각각의 에미터와 풀다운 노드 20간에 각기 접속된 퓨징가능한 퓨즈들(F12,F13,...F14,F15)을 포함한다. 전류 스위칭부는 미리설정된 기준전압 Vref을 베이스단자로 수신하는 바이폴라 트랜지스터 Q5와, 상기 바이폴라 트랜지스터 Q5의 에미터와 상기 풀다운 노드 20간에 접속된 퓨즈 F16, 및 상기 바이폴라 트랜지스터의 Q5의 콜렉터단자와 상기 전원전압간에 연결된 저항 R12을 포함한다. 에미터 플로워는 상기 전류 스위칭부의 상기 저항 R12과 상기 콜렉터단자간의 중간접속점에 베이스 단자가 연결되고 콜렉터단자가 상기 전원전압에 연결되며 출력노드 30에 에미터가 연결된 바이폴라 트랜지스터 Q6 및 상기 출력노드 30에 드레인 단자가 연결되고 접지단에 소오스 단자가 연결되고 전류소오스 제어노드 10에 게이트 단자가 연결된 모오스 트랜지스터 N11를 포함한다. 전류 소오스부는 상기 전원전압에 일단이 연결된 저항 R11 및 상기 저항 R11의 타단이 되는 상기 전류소오스 제어노드 10와 접지간에 연결된 퓨즈 F11와 상기 전류소오스 제어노드 10에 게이트 단자가 연결되고 상기 풀다운 노즈 20와 접지간에 드레인 소오스 채널이 연결된 풀다운 트랜지스터 N10을 포함한다. 또한, 메모리 셀을 인에이블하기 위한 디코딩 신호를 하이로서 인가하기 위해 상기 출력노드 30에는 인버터 I11가 연결된다.

상기한 제2도의 회로구성에 대한 동작을 설명하면, 예를들어 어드레스가 전부 0인 메모리 셀 어레이의 셀에서 결함이 발생하였다면 우선 엔 모오스 트랜지스터(N10)를 인에이블시키기 위해 퓨즈(F11)를 오픈하여 상기 엔 모오스 트랜지스터(N10)의 게이트 단자의 전압레벨을 하이로 만들었고, 퓨즈들(F13,F15)을 퓨징한다. 따라서 바이폴라 트랜지스터들(Q2, Q4)는 단락되어 있으므로 전류를 도통할 수 없는 상태이다. 리던던시 셀을 선택하는 인에이블시에 상기 바이폴라 트랜지스터들(Q1,Q3)의 베이스 입력은 모두 로우레벨의 어드레스를 수신하다. 또한, 트랜지스터(Q5)의 베이스 단자에 인가되는 기준전압 Vref은 상기 어드레스 입력신호들(RAi, RAiB, RAj, RAjB)의 하이와 로우 레벨의 중간정도에 설정한다. 그러면, 상기 풀다운 노드 20에 각기 병렬로 연결된 상기 바이폴라 트랜지스터(Q1, Q3)는 턴 오프상태이므로 상기 어드레스 입력부를 통한 전류는 차단된다. 이 경우에 상기 바이폴라 트랜지스터(Q5)는 턴온을 하므로, 퓨즈(F16)을 통하여 전류가 흐른다. 이때 흐르는 전류는 저항(R12)에 의해 전압강하를 유발하고, 그에 따라 상기 전류 스위칭부의 상기 저항 R12과 상기 콜렉터단자간의 중간접속점의 전압은 로우레벨로 천이된다. 따라서, 에미터 플로워의 바이폴라 트랜지스터(Q6)는 차단상태로 가고, 모오스 트랜지스터(N11)는 턴온되어 있는 상태이므로 출력노드 30의은 로우 레벨이 된다. 상기 로우레벨은 인버터 I11을 통해 하이로서 출력된다. 이 출력 RY는 리던던시 메모리 셀을 인에이블 시키는 디코딩 신호로서 기능하게 된다.

리던던시 메모리 셀을 비선택하는 디스에이블 동작시에 상기 바이폴라 트랜지스터(Q1, Q3)의 베이스 입력은 하나 또는 여러개가 하이로서 제공된다. 따라서, 전류는 트랜지스터(Q1, Q3)를 통하여 흐르고, 상기 바이폴라 트랜지스터(Q5)는 턴 오프상태로 동작되어 전류가 흐르지 않는다. 따라사 저항(R12)에서의 전압강하 없이 전원전압 VCC 레벨이 상기 트랜지스터(Q6)의 베이스에 입력되어 턴온시킨다. 따라서, 출력노드 30는 하이 레벨이 되고, 인버터(I11)를 통한 출력(RY)는 로우 레벨이 되어 특정한 메모리 셀을 디스에이블 시키게 된다.

이와같이 동작하게 되는 제2도의 디코더는 종래기술인 제1도의 피 모오스 트랜지스터(P1)가 항상 온상태로 있는 동작에 비해 여러가지 장점을 지닌다. 즉, 제2도의 상기 바이폴라 트랜지스터(Q5)는 턴온, 또는 턴오프상태중의 하나의 상태를 가지므로 제3도(b)에서 나타나 있듯이 종래의 기술의 문제점이었던 인에이블시와 디스에이블시의 지연시간의 차이가 없고, 어드레스 입력신호가 하나만 변할때와 여러개의 변할때의 지연시간도 거의 없게 된다. 모오스 트랜지스터의 동작은 일반적으로 바이폴라 트랜지스터의 동작에 비해 느리므로, 본 발명의 실시예에서는 이를 이용하여 고속화에 용이한 바이폴라 트랜지스터를 사용하였으며, 종래의 디코딩 동작과는 다른 테크닉을 구현한 것이다.

제4도는 본 발명의 또다른 실시예의 디코더 회로를 나타낸 도면이다. 제4도는 종래의 기술에 비해 고속화에 유리하면서도 칩의 사이즈를 감소할 수 이는 디코더의 회로이다. 제4도에서는 제3도의 어드레스 입력부내의 바이폴라 트랜지스터(Q1-Q4)를 엔모오스(N21-N24)로 대체한 것을 알 수 있으며, 그 나머지의 구성은 제3도와 동일하다. 제4도의 동작은 제3도의 동작과 거의 동일한 것으로 본원 출원인의 시뮬레이션 결과에 의해 판명되어졌다. 상기 엔모오스 트랜지스터로의 교체는 칩 면적의 축소에 또 다른 이점을 제공한다. 다만, 엔모오스 트랜지스터들의 각각의 문턱전압을 설계시 바이폴라 트랜지스터들의 빌트-인(Built-In) 전압과 동일하게 설정해 주는 것이 바람직하다.

상기한 본 발명의 디코더에 따르면, 입력 어드레스에 대한 출력응답이 인에이블 또는 디스에이블 동작시 일정하고 빠른 특성을 얻을 수 있는 효과가 있다.

Claims (4)

1. 반도체 메모리의 리던던시 디코더 회로에 있어서: 각각의 콜렉터단자로는 전원전압을 수신하며 각각의 베이스 단자로는 리던던시 어드레스 및 상보 어드레스의 신호를 차례로 각기 수신하는 바이폴라 트랜지스터들과, 상기 바이폴라 트랜지스터들의 각각의 에미터와 풀다운 노드간에 각기 접속된 퓨징가능한 퓨즈들을 포함하는 어드레스 입력부와; 미리설정된 기준전압을 베이스단자로 수신하는 바이폴라 트랜지스터와, 상기 바이폴라 트랜지스터의 에미터와 상기 풀다운 노드간에 접속된 퓨즈, 및 상기 바이폴라 트랜지스터의 콜렉터단자와 상기 전원전압간에 연결된 저항을 포함하는 전류 스위칭부와; 상기 전류 스위칭부의 상기 저항과 상기 콜렉터단자간의 중간접속점에 베이스 단자가 연결되고 콜렉터단자가 상기 전원전압에 연결되며 출력노드에 에미터가 연결된 바이폴라 트랜지스터 및 상기 출력노드에 드레인 단자가 연결되고 접지단에 소오스 단자가 연결되고 전류소오스 제어노드에 게이트 단자가 연결된 모오스 트랜지스터를 포함하는 에미터 플로워와; 및 상기 전원전압에 일단이 연결된 저항 및 상기 저항의 타단이 되는 상기 전류소오스 제어노드와 접지간에 연결된 퓨즈와 상기 전류소오스 제어노드에 게이트 단자가 연결되고 상기 풀다운 노드와 접지간에 드레인 소오스 채널이 연결된 풀다운 트랜지스터를 포함하는 전류 소오스부를 가짐을 특징으로 하는 디코더 회로.
2. 스태이틱 반도체 메모리의 리던던시 디코더 회로에 있어서:각각의 드레인 단자로는 전원전압을 수신하며 각각의 게이트 단자로는 리던던시 어드레스 및 상보 어드레스의 신호를 차례로 각기 수신하는 모오스 트랜지스터들과, 상기 모오스 트랜지스터들의 각각의 소오스와 풀다운 노드간에 각기 접속된 퓨징가능한 퓨즈들을 포함하는 어드레스 입력부와; 미리설정된 기준전압을 베이스단자로 수신하는 바이폴라 트랜지스터와, 상기 바이폴라 트랜지스터의 에미터와 상기 풀다운 노드간에 접속된 퓨즈, 및 상기 바이폴라 트랜지스터의 콜렉터단자와 상기 전원전압간에 연결된 저항을 포함하는 전류 스위칭부와; 상기 전류 스위칭부의 상기 저항과 상기 콜렉터단자간의 중간접속점에 베이스 단자가 연결되고 콜렉터단자가 상기 전원전압에 연결되며 출력노드에 에미터가 연결된 바이폴라 트랜지스터 및 상기 출력노드에 드레인 단자가 연결되고 접지단에 소오스 단자가 연결되고 전류소오스 제어노드에 게이트 단자가 연결된 모오스 트랜지스터를 포함하는 에미터 플로워와; 및 상기 전원전압에 일단이 연결된 저항 및 상기 저항의 타단이 되는 상기 전류소오스 제어노드와 접지간에 연결된 퓨즈와 상기 전류소오스 제어노드에 게이트 단자가 연결되고 상기 풀다운 노드와 접지간에 드레인 소오스 채널이 연결된 풀다운 트랜지스터를 포함하는 전류 소오스부와; 상기 출력노드의 전압레벨을 인버팅하여 디코딩 신호로서 제공하는 인버터를 포함하는 것을 특징으로 하는 디코더 회로.
3. 제2항에 있어서, 상기 퓨즈들은 레이저 광에 의해 퓨징되는 것을 특징으로 하는 디코더 회로.
4. 제2항에 있어서, 상기 미리설정된 기준전압은 상기 리던던시 어드레스 신호의 로직 하이와 로우의 중간레벨 정도의 전압임을 특징으로 하는 디코더 회로.