KR960003404B1 - 리던던시 장치를 가지는 반도체 메모리 장치 - Google Patents
리던던시 장치를 가지는 반도체 메모리 장치 Download PDFInfo
- Publication number
- KR960003404B1 KR960003404B1 KR1019930010142A KR930010142A KR960003404B1 KR 960003404 B1 KR960003404 B1 KR 960003404B1 KR 1019930010142 A KR1019930010142 A KR 1019930010142A KR 930010142 A KR930010142 A KR 930010142A KR 960003404 B1 KR960003404 B1 KR 960003404B1
- Authority
- KR
- South Korea
- Prior art keywords
- redundant
- word line
- memory cell
- node
- redundant word
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 기술에 의한 반도체 메모리 장치의 개략적 블럭 다이어그램.
제2도는 종래의 기술에 의한 리던던트 워드라인 선택 구동 회로를 보이는 도면.
제3도는 제2도에 따른 각 신호의 인가 상태를 보이는 타이밍도.
제4도는 본 발명에 따른 리던던트 워드라인 선택 구동 회로를 보이는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대체할 리던던트 셀에 결함 발생시 결함 리던던트 셀을 비활성화시킴으로서 다른 리던던트 셀로 대체할 수 있는 반도체 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 노멀 메모리 셀 어레이의 노멀 메모리 셀에 결함이 발생하였을 경우, 결함 메모리 셀에 해당하는 어드레스 신호를 디코드하여 리던던트 메모리 셀로 대치하는 리던던시 회로를 구비하고 있다. 따라서 노멀 메모리 셀 어레이의 결함 메모리 셀들은 리던던트 메모리 어레이의 상응하는 메모리 셀에 의해 대치된다. 이때 결함 메모리 셀을 지정하는 어드레스 신호는 소정의 회로를 통하여 결함 대치된 리던던트 메모리셀들을 지정하는데 사용된다.
이러한 기능을 수행하기 위해서는 결함 어드레스 신호로 부터 결함 어드레스를 감지할 수 있는 휴즈 회로와 같은 감지 장치와 감지된 결함 어드레스 신호로 부터 리던던트 메모리 셀 어레이의 리던던트 워드라인을 선택하기 위한 리던던시 디코더등이 필요하다.
제1도는 반도체 메모리 장치의 개략적인 블럭 다이어그램이다. 노멀 메모리 셀 어레이 20과 리던던트 메모리 셀 어레이 25는 각각 다수의 노멀 메모리 셀과 다수의 리던던트 메모리 셀을 각각 구비하고 있다. 이러한 각 메모리 셀은 소정의 메모리 셀을 지정하는 특정 어드레스 신호에 따라 선택되어 데이타가 기록되거나 독출 동작이 이루어진다. 워드라인 및 리던던트 워드라인을 선택함에 따라 노멀 메모리 셀 어레이 20 및 리던던트 메모리 셀 어레이 25의 X-어드레스가 각각 지정되고, 비트라인을 선택함에 따라 노멀 메모리 셀 어레이 20 및 리던던트 메모리 셀 어레이 25의 Y-어드레스를 각각 지정한다.
노멀 워드라인 및 리던던트 워드라인 구동 신호 ΦX는 노멀 디코더/워드 드라이버 15와 리던던트 디코더/워드 드라이버 30으로 각각 인가된다. 한편, 외부에서 인가되는 어드레스 신호 An(n=1-n)은 어드레스 버퍼 5를 통하여 노멀 디코더/워드 드라이버 15와, 리던던트 디코더/워드 드라이버 30으로 각각 인가된다.
도시된 바와 같이 노멀 메모리 셀 어레이 20은 노멀 디코더/워드 드라이버 15 연결되어 있으며, 리던던트 메모리 셀 어레이 25는 리던던트 디코더/워드 드라이버 30과 연결되어 있다.
이에 관한 설명은 1985년 8월 27일 특허 발행된 미합중국 특허번호 4,538,245호 및 1990년 2월 27일 특허 발행된 미합중국 특허번호 4,905,192호에 상세하게 개시되어 있다.
제2도 및 제3도를 참조하여 종래의 기술에 의한 리던던시 동작을 설명한다. 제2도는 종래의 기술에 의한 리던던트 워드라인 선택 구동 회로를 보이는 도면이다. 이와같은 리던던트 워드라인 선택 구동 회로는 제1도의 리던던트 디코더/워드 드라이버 30에 적어도 하나 이상 구비되어 있다. 즉, 다수의 리던던트 메모리 셀과 연결된 리던던트 워드라인에 상응하는 다수의 리던던트 워드라인 선택 구동 회로가 구비되어 있음은 명백하다.
제3도의 타이밍도에 있어서, 실선으로 표시된 부분은 리던던시 동작을 수행하는 경우의 각 신호의 상태를 보이는 도면이며, 점선으로 표시된 부분은 리던던시 동작을 수행하지 않는 경우, 즉 노멀 동작에서의 각 신호의 상태를 보이는 도면이다.
제2도에 도시된 리던던트 워드라인 선택 구동 회로의 구성은 게이트에 어드레스 신호 An이 인가되는 다수의 NMOS 트랜지스터 100, 105,.......120과, 각 NMOS 트랜지스터에 직렬로 연결된 다수의 휴즈 50, 55,......70과, 각 휴즈의 일단을 서로 연결하는 프리차아지 노드 N1과, 프리차아지 노드N1의 프리차아지 상태를 제어하는 트랜스미션 게이트 45가 구비되어 있다. 트랜스미션 게이트는 바람직하게는 한쌍의 PMOS 트랜지스터 35 및 40으로 구성되며, 프리차아지 신호 ΦPR 및 노드 N2에 설정된 전위에 따라 도통 또는 비도통되어 프리차이지 노드 N1과 전원 전압의 접속을 제어한다.
또한 리더던트 워드라인 선택 구동 회로는 리던던트 워드라인 구동 신호ΦX 신호를 입력받아 리던던트 워드라인을 활성화하는 장치를 포함하고 있다. 이러한 구성에 의하여 리던던트 워드라인 구동 신호ΦX는 NMOS 트랜지스터 90의 드레인 전극으로 입력되며, 노드 N4에 설정되는 전위가 논리 “하이” 상태인 경우 NMOS 트랜지스터 90은 도통되어 리던던트 워드라인 SWL이 선택된다.
리던던트 모드시 휴즈를 차단하는 방법은 전기적인 방법 및 레이저를 이용하는 방법등이 있으며, 이는 당해 분야에 통상적인 지식을 가진 자에게는 자명하다. 한편, 이때 사용되어지는 휴즈는 통상적으로 폴리 실리콘으로 만들어 진다.
제2도 및 제3도를 참조로 하여 종래의 기술에 의한 리던던시 동작을 설명하면 다음과 같다.
일반적으로 반도체 메모리 장치에 있어서의 동작 주기는 크게 액티브 주기 및 프리차아지 주기로 구분 된다. 액티브 주기는 소정의 워드라인이 활성화되어 이러한 워드라인과 연결된 메모리 셀로 부터 데이타를 엑세스하는 주기이며, 프리차아지 주기는 후속되는 액티브 주기를 준비하는 과정이다.
액티브 주기에 있어서, 리페어가 필요하지 않은 경우, 즉 리던던시 동작이 필요하지 않는 경우에는 휴즈50, 55,...70은 차단 되지 않는다. 논리 “로우” 상태의 프리차아지 신호 ΦPR이 논리 “하이” 상태로 천이한 후 트랜스미션 게이트 45의 PMOS 트랜지스터 35로 인가되면, 논리 “하이” 상태로 프리차아지 되어 있던 노드 N1의 전위는 논리 “로우” 상태가 된다. 왜냐하면, 노드 N1에 설정된 전압은 휴즈 50, 55,...70와 각각 연결된 NOMS 트랜지스터 100, 105,...120을 통하여 전원 전압단으로 계속하여 방전되며, 노드 N2에 논리 “하이”의 전위가 설정되어 트랜스미션 게이트 45의 PMOS 40은 비도통되어 전원 전압 VCC가 노드 N1에 인가되는 것을 완전히 차단하기 때문이다.
프리차아지 신호 ΦPR은 프리차아지 주기 동안 논리 “로우” 상태를 유지하며, 따라서 노드 N1의 전위를 논리 “하이” 상태로 프리차아지 시킨다. 따라서 노드 N1의 전위는 인버터 75 및 80을 통하여 노드 N3를 논리 “하이” 상태로 유지시키고, 그 결과로 노드 N4에는 논리 “하이” 상태의 전위가 설정된다. 따라서 NMOS 트랜지스터 90은 도통 상태에서 리던던트 워드라인 SWL을 선택할 준비를 하고 있다.
액티브 주기에 있어서, 리페어가 필요한 경우, 즉 리던던시 동작이 필요한 경우에 있어서 휴즈 50, 55,...70 중 결함 메모리셀에 해당하는 어드레스 신호가 인가되는 NMOS 트랜지스터와 연결된 휴즈는 차단된다. 논리 “로우” 상태의 프리차아지 신호 ΦPR이 논리 “하이”상태로 천이한 후 트랜스미션 게이트 45의 PMOS트랜지스터 35로 인가되면, 논리 “하이” 상태로 프리차아지되어 있던 노드 N1의 전위는 계속하여 논리 “하이” 상태를 유지한다. 왜냐하면, 노드 N1에 설정된 전위는 휴즈 50, 55,...70 중 결함메모리셀에 해당하는 어드레서 신호가 인가되는 NMOS 트랜지스터와 연결된 휴즈를 차단함으로써, 그리고 노드 N2에 논리 “로우”의 전위가 설정되어 트랜스미션 게이트 45의 PMOS 40이 도통됨으로써 전원 전압 VCC가 노드 N1에 계속하여 인가되기 때문이다. 그 결과로, 노드 N3에는 전원 전압 레벨의 전위가 설정된다.
노드 N4의 전위는 대략 VCC -Vth (Vth는 NMOS 트랜지스터 85의 문턱 전압)이다. 따라서 NMOS 트랜지스터 90은 도통되어 워드라인 구동 출력 신호 ΦX는 해당 리던던트 메모리셀에 연결된 리던던트 워드라인 SWL로 전달된다. 이러한 일련의 동작을 통해서 결함 메모리셀은 리던던트 메모리셀로 대체된다.
그러나 상기와 같은 종래의 리던던시 방법은, 노멀 메모리셀 어레이의 결함 메모리셀을 리던던트 메모리셀로 대체하는 경우에 있어서, 대체된 리던던트 메모리셀에 결함이 있는 경우에는 결함 메모리셀의 리페어를 정상적으로 수행하지 못하는 문제점이 있었다. 즉, 결함이 발생된 노멀 메모리셀을 리던던트 메모리셀로 대체한 후, 대체한 리던던트 메모리셀에 결함이 있으면 이를 다른 리던던트 메모리셀로 대체할 수 없게 된다. 이로 인하여 리던던시 동작이 정확하게 수행되지 않을 뿐만 아니라, 반도체 메모리 장치 전체를 사용할 수 없게 되는 문제점이 발생하였다.
따라서, 본 발명의 목적은 반도체 메모리 장치에서 대체한 리던던트 메모리셀에 결함이 있을시 결함 리던던트 메모리셀의 선택을 비활성화시켜 다른 정상적인 리던던트 메모리셀로 대체할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 목적을 달성하기 위하여 노멀 메모리셀의 결함 메모리셀을 대체하기 위한 리던던트 메모리셀과 연결된 리던던트 워드라인 선택 구동 회로가, 게이트로 결함 메모리셀을 감지하는 어드레스 신호가 인가되는 트랜지스터 그리고 상기 트랜지스터와 직렬로 연결되어 있는 휴즈 회로 및 상기 휴즈 회로와 연결된 프리차이지 노드를 가지는 감지 수단과, 소정의 프리차아지 제어 신호에 응답하여 상기 프리차아지 노드에 프리차아지 전압을 공급하는 프리차아지 제어 수단과, 상기 프리차아지 노드와 상기 프리차아지 제어수단 사이에 위치하는 스위칭수단과, 상기 프리차아지 노드와 연결되며 리던던트 워드라인 구동 신호를 입력하여 상기 리던던트 워드라인을 구동하기 위한 구동 수단을 구비함을 특징으로 하는 리던던트 워드라인 선택 구동 회로를 제공함으로써 달성된다.
이하 본 발명을 첨부한 도면을 참고로 하여 상세히 설명한다.
제4도를 참고로 본 발명에 의한 리던던트 워드라인 선택 구동 회로의 구성 및 그에 따른 동작을 설명한다.
제4도의 구성에 있어서는 리던던트 워드라인 선택 구동 회로의 구성은 게이트에 어드레스 신호 An이 인가되는 다수의 NMOS 트랜지스터 100, 105,...120와, 각 NMOS 트랜지스터에 직렬로 연결된 다수의 휴즈 50, 55,...70와 각 휴즈의 일단을 서로 연결하는 프리차아지 노드 N1과, 프리차아지 노드 N1의 프리차아지 상태를 제어하는 트랜스미션 게이트 45와, 트랜스미션 게이트 45와 프리차아지 노드 N1 사이에 연결되어 있는 휴즈 125가 구비되어 있다. 휴즈 125는 통상적으로 폴리실리콘으로 만들어진다.
본 발명에 의한 리던던트 워드라인 선택 구동 회로는 종래의 기술에 의한 리던던트 워드라인 선택 구동회로와 동일하게 리던던트 워드라인 SWL을 활성화하는 장치를 포함하고 있다.
제4도를 참고로 하여 본 발명에 의한 리던던시 회로의 동작을 설명하면 다음과 같다.
액티브 주기에 있어서, 리페어가 필요하지 않는 경우, 즉 리던던시 동작이 필요하지 않는 경우에는 휴즈 50, 55,...70과 트랜스미션 게이트 45와 프리차아지 노드 N1 사이에 연결된 휴즈 125는 차단되지 않는다. 논리 “로우” 상태의 프리차아지 신호 ΦPR이 논리 “하이” 상태로 천이한 후 트랜스미션 게이트 45의 PMOS 트랜지스터 35로 인가되면, 논리 “하이” 상태로 프리차아지 되어 있던 노드 N1의 전위는 논리 “로우”상태가 된다. 왜냐하면, 노드 N1에 설정된 전압은 휴즈 50, 55,...70와 각각 연결된 NMOS 트랜지스터 100, 105,...120을 통하여 전원 전압단으로 계속하여 방전되며, 노드 N2에 논리 “하이”의 전위가 설정되어 트랜스미션 게이트 45의 PMOS 35는 비도통되어 전원 전압 VCC가 노드 N1에 인가되는 것을 완전히 차단하기 때문이다.
프리차아지 신호 ΦPR의 전위는 프리차아지 사이클 동안 논리 “로우” 상태를 유지하며, 따라서 노드 N1의 전위를 논리 “하이” 상태로 프리차아지 시킨다. 따라서, 노드 N1의 전위는 인버터 75 및 80을 통하여 노드 N3에서 논리 “하이” 상태가 되며, 노드 N4에는 논리 “하이” 상태의 전위가 설정된다. 따라서 NMOS 트랜지스터 90은 도통 상태에서 리던던트 워드라인 SWL을 선택할 준비를 하고 있다.
액티브 주기에서 리페어가 필요한 경우, 즉 리던던시 동작이 필요한 경우 휴즈는 50, 55,...70중 결함 메모리셀에 해당하는 어드레스 신호가 인가되는 NMOS 트랜지스터와 연결된 휴즈는 차단된다. 논리 “로우” 상태의 프리차아지 신호 ΦPR이 논리 “하이 “상태로 천이한 후 트랜스미션 게이트 45의 PMOS 트랜지스터 35로 인가되면, 논리 “하이”상태로 프리차아지되어 있던 노드 N1의 전위는 계속하여 논리 “하이” 상태를 유지한다. 왜냐하면, 노드 N1에 설정된 전위는 휴즈 50, 55,...70중 결합 메모리셀에 해당하는 어드레스 신호가 인가되는 NMOS 트랜지스터와 연결된 휴즈는 차단함으로써, 그리고 노드 N2에 논리 “로우”의 전위가 설정되어 트랜스미션 게이트 45의 PMOS 40이 도통됨으로써 전원 전압 VCC가 노드 N1에 계속하여 인가되기 때문이다.
따라서 NMOS 트랜지스터 90은 도통되어 리던던트 워드라인 구동 신호 ΦX는 리던던트 메모리셀에 연결된 리던던트 워드라인 SWL로 전달된다. 이때, 선택된 리던던트 메모리셀에 결함이 발생하는 경우, 트랜스미션게이트 45와 휴즈 50, 55,...70의 일단과 연결된 프리차아지 노드 N1 사이의 휴즈 125를 차단함으로써, 결함 리던던트 메모리셀을 다른 리던던트 메모리셀로 대체하는 것이 가능해진다. 즉, 종래의 기술에 있어서는 리던던트 메모리셀에 결함이 발생하는 경우에 이러한 메모리 칩은 더 이상 사용하지 못하였으나, 본 발명에서는 결함 리던던트 메모리셀에 해당하는 리던던트 워드라인과 연결된 리던던트 워드라인 선택 구동회로를 비활성화 상태로 만들고, 이웃하는 다른 리던던트 워드라인과 연결된 리던던트 워드라인 선택 구동회로를 활성화시켜 리던던시 동작을 수행한다.
이를 구체적으로 설명하면 다음과 같다.
리던던트 메모리셀에 결함이 발생하는 경우, 휴즈 125를 차단함으로써 리던던시 동작시 논리 “하이”로 설정되어 있던 노드 N1의 전위는 더 이상 논리 “하이” 상태의 전위를 유지하지 못하고, 이로 인하여 리던던트 워드라인 선택 구동 회로는 비활성화 된다. 이것은 비활성화된 워드라인 선택 구동 회로와 연결된 리던던트 워드라인 SWL이 선택되지 않음을 의미한다. 즉, 이는 대체된 1차 리던던트 메모리셀에 결함이 발생하는 경우, 1차 리던던트 메모리셀과 연결된 리던던트 워드라인 선택 구동 회로를 비활성화시키고, 도시되어 있지 않는 또 다른 리던던트 워드라인 선택 구동 회로와 연결된 2차 리던던트 메모리셀을 선택할 수 있음을 의미한다. 이와 동일한 과정에 의하여 선택된 2차 리던던트 메모리셀에 결함이 발생하는 경우 2차 리던던트 메모리셀과 연결된 리던던트 워드라인 선택 구동 회로를 비활성화시키고, 도시되어 있지 않는 또 다른 리던던트 워드라인 선택 구동 회로와 연결된 3차 리던던트 메모리셀을 선택할 수 있음을 당해 분야에 통상적인 지식을 가진자에게는 자명하다.
종래의 기술에 있어서는, 선택된 리던던트 메모리셀에 결함이 발생하는 경우에는 이러한 결함 리던던트 메모리셀을 다른 리던던트 메모리셀로 대체할 수 없었으나, 본 발명에 있어서는 이러한 리던던트 메모리셀에 해당하는 리던던트 워드라인과 연결된 리던던트 워드라인 선택 구동 회로를 비활성화시킨 후, 다른 리던던트 워드라인 선택 구동 회로를 선택함으로써 연속적인 리던던시 동작을 실현할 수 있다.
상술한 바와 같이 본 발명에 의하여 리페어 효율을 향상시켜 고속 동작이 가능하 뿐만 아니라, 결함 리던던트 메모리셀을 다른 정상적인 메모리셀로 대체할 수 있는 효과가 있다.
Claims (2)
- 노멀 메모리셀의 결함 메모리셀을 대체하기 위한 리던던트 메모리셀을 선택하는 반도체 메모리 장치의 리던던트 워드라인 선택 구동 회로에 있어서, 전원 전압에 연결되며, 프리차아지 제어 신호에 의해 제어 되어 프리차아지 전압을 전달하는 전달 게이트와, 상기 전달 게이트와 프리차아지 노드 사이에 연결되는 스위칭 수단과, 상기 프리차아지 노드에 병렬 연결되는 다수의 휴즈들과, 상기 휴즈들과 접지 전압 사이에 직렬 연결되며 각각 로우 어드레스에 의해 제어되는 다수의 트랜지스터들로 구성되며, 상기 휴즈들의 절단에 따라 결함 발생된 노멀 워드라인과 대체되는 리던던트 워드라인을 선택하기 위해 상기 프리차아지 노드의 상태를 결정하는 수단과, 상기 프리차아지 노드의 상태에 따라 리던던트 워드라인의 구동 신호를 발생하는 수단으로 구성되어, 선택된 리던던트 메모리셀에 결함 발생이 상기 스위칭 수단을 차단하여 선택된 리던던트 워드라인을 비활성화시켜 다른 리던던트 메모리셀을 선택할 수 있도록 하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 워드라인 선택 구동 회로.
- 제1항에 있어서, 상기 스위칭 수단이 폴리실리콘의 퓨즈인 것을 특징으로 하는 반도체 메모리 장치의 리던던트 워드라인 선택 구동 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930010142A KR960003404B1 (ko) | 1993-06-05 | 1993-06-05 | 리던던시 장치를 가지는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930010142A KR960003404B1 (ko) | 1993-06-05 | 1993-06-05 | 리던던시 장치를 가지는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950001780A KR950001780A (ko) | 1995-01-03 |
| KR960003404B1 true KR960003404B1 (ko) | 1996-03-09 |
Family
ID=19356839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930010142A KR960003404B1 (ko) | 1993-06-05 | 1993-06-05 | 리던던시 장치를 가지는 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960003404B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671597B1 (ko) * | 2000-12-29 | 2007-01-18 | 주식회사 하이닉스반도체 | 워드라인 리페어 회로 |
| KR100557712B1 (ko) * | 2004-11-10 | 2006-03-07 | 삼성전자주식회사 | 반도체 메모리의 리페어 방법 및 장치 |
-
1993
- 1993-06-05 KR KR1019930010142A patent/KR960003404B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950001780A (ko) | 1995-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5657280A (en) | Defective cell repairing circuit and method of semiconductor memory device | |
| US5905688A (en) | Auto power down circuit for a semiconductor memory device | |
| JP3129440B2 (ja) | 冗長装置を有する集積半導体メモリ | |
| JPH10228778A (ja) | Ｃｍｏｓ ｓｒａｍ装置 | |
| US6285603B1 (en) | Repair circuit of semiconductor memory device | |
| KR20000067346A (ko) | 리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법 | |
| KR970011719B1 (ko) | 리던던시 기능을 가지는 반도체 메모리 장치 | |
| US5732032A (en) | Semiconductor memory device having a burn-in control circuit and burn-in test method thereof | |
| KR100345679B1 (ko) | 메인 워드라인 대치방식의 로우 리페어를 갖는 반도체메모리 장치 | |
| KR100361658B1 (ko) | 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법 | |
| JPH05307899A (ja) | 半導体メモリ装置 | |
| KR100287019B1 (ko) | 트루/컴플리먼트 리던던시 스킴을 가지는 반도체 메모리 장치 | |
| US4464736A (en) | In-package E2 PROM redundancy | |
| KR960003404B1 (ko) | 리던던시 장치를 가지는 반도체 메모리 장치 | |
| US5550776A (en) | Semiconductor memory device capable of driving word lines at high speed | |
| US6456547B1 (en) | Semiconductor memory device with function of repairing stand-by current failure | |
| US5349557A (en) | Semiconductor memory device | |
| KR940002272B1 (ko) | 리던던시 기능을 가지는 반도체 메모리 장치 | |
| US5319599A (en) | Redundancy circuit for semiconductor memory device | |
| KR100348217B1 (ko) | 리던던시회로 | |
| KR100338812B1 (ko) | 반도체 메모리 장치 | |
| KR100246347B1 (ko) | 반도체 메모리의 리던던시 회로 | |
| JP4607360B2 (ja) | 半導体記憶装置 | |
| KR100536578B1 (ko) | 반도체 메모리 장치 | |
| KR0172431B1 (ko) | 저전력 소비용 반도체 메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060207 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |