KR100557712B1

KR100557712B1 - 반도체 메모리의 리페어 방법 및 장치

Info

Publication number: KR100557712B1
Application number: KR1020040091221A
Authority: KR
Inventors: 정창영; 황홍선
Original assignee: 삼성전자주식회사
Priority date: 2004-11-10
Filing date: 2004-11-10
Publication date: 2006-03-07
Also published as: US20060098503A1; US7224596B2; JP4745028B2; CN1815632A; JP2006139907A

Abstract

반도체 메모리 장치의 리페어 방법은 오픈 비트 라인 구조로 이루어진 반도체 메모리 장치의 하나의 셀 어레이 블록으로부터 3개의 워드라인을 함께 활성화시킬 경우, 상기 3개의 워드라인 중 하나에 결합된 불량 메모리 셀을 대체하는 리던던시 셀을 선택한다. 상기 불량 메모리 셀에 연결된 워드 라인의 인에이블 여부를 결정하고, 상기 불량 메모리 셀에 연결된 센스 앰프를 디스에이블 시킨다. 상기 리던던시 셀로의 대체로 인해 중복 선택되는 비트라인에 상응하는 메모리 셀의 워드 라인의 인에이블 여부를 결정한다. 상기 중복 선택되는 비트라인에 상응하는 메모리 셀의 센스 앰프를 디스에이블시킨다. 상기 리던던시 셀을 인에이블 시킨다. 오픈 비트 라인 센스 앰프 구조를 가지는 반도체 메모리 장치의 에지 서브 블록 또는 더미 서브 블록에 불량이 발생된 경우 메인 서브 블록에서 불량 발생한 경우의 리페어 처리 효율과 동일한 효율을 가지고 반도체 메모리 장치의 리페어 처리를 수행할 수 있다.

Description

반도체 메모리의 리페어 방법 및 장치{APPARATUS AND METHOD OF REPAIRING A SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래의 폴디드 비트 라인 센스 엠프를 구비하는 메모리 장치의 정상적인 워드 라인 활성화가 이루어져 총 8개의 DQ 데이터가 출력되는 경우를 나타내는 개념도이다.

도 2는 종래의 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 2개의 워드 라인이 활성화되어 8개의 DQ 데이터를 출력하는 경우를 나타내는 개념도이다.

도 3은 종래의 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 3개의 워드 라인이 활성화되어 8개의 DQ 데이터를 출력하는 경우를 나타내는 개념도이다.

도 4는 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 메인 블록에서의 불량이 발생한 경우의 로우 리던던시(row redundancy) 리페어(repair)를 설명하기 위한 개념도이다.

도 5는 본 발명의 바람직한 일실시예에 따른 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 제1 에지 서브 블록에서의 불량이 발생한 경우의 로우 리던던시 리페어를 설명하기 위한 개념도이다.

도 6은 본 발명의 바람직한 일실시예에 따른 도 5의 제1 에지 서브 블록을 제어하기 위한 제1 에지 서브 블록 제어 회로를 나타낸 회로도이다.

도 7은 본 발명의 바람직한 일실시예에 따른 도 5의 더미 서브 블록을 제어하기 위한 더미 서브 블록 제어 회로를 나타낸 회로도이다.

도 8은 본 발명의 바람직한 일실시예에 따른 도 5의 제2 에지 서브 블록을 제어하기 위한 제2 에지 서브 블록 제어 회로를 나타낸 회로도이다.

도 9는 본 발명의 바람직한 일실시예에 따른 도 5의 제2 에지 서브 블록의 워드 라인의 선택을 제어하기 위한 제2 에지 서브 블록의 워드 라인 제어 회로를 나타낸 회로도이다.

도 10은 본 발명의 바람직한 일실시예에 따른 도 5의 제2 에지 서브 블록의 좌측 센스 엠프등을 컨트롤하기 위한 제2 에지 서브 블록의 센스 엠프 제어 회로를 나타낸 회로도이다.

도 11은 본 발명의 바람직한 일실시예에 따른 도 5의 제2 에지 서브 블록의 우측 센스 엠프등을 컨트롤하기 위한 제2 에지 서브 블록의 센스 엠프 제어 회로를 나타낸 회로도이다.

도 12는 도 5의 제1 에지 서브 블록에서의 불량이 발생한 경우의 로우 리던던시 리페어 방법을 설명하기 위한 타이밍도이다.

도 13은 본 발명의 바람직한 다른 실시예에 따른 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 더미 서브 블록에서의 불량이 발생한 경우의 로우 리던던시 리페어를 설명하기 위한 개념도이다.

도 14는 본 발명의 바람직한 또 다른 실시예에 따른 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 제2 에지 서브 블록의 양쪽 센스 엠프등에서 불량이 발생한 경우의 로우 리던던시 리페어를 설명하기 위한 개념도이다.

도 15는 도 14의 제2 에지 서브 블록의 양쪽 센스 엠프등에서 불량이 발생한 경우의 로우 리던던시 리페어 방법을 설명하기 위한 타이밍도이다.

도 16은 본 발명의 바람직한 또 다른 실시예에 따른 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 제2 에지 서브 블록의 한쪽 센스 엠프등에서 불량이 발생한 경우의 로우 리던던시 리페어를 설명하기 위한 개념도이다.

도 17은 도 16의 제2 에지 서브 블록의 한쪽 센스 엠프등에서 불량이 발생한 경우의 로우 리던던시 리페어 방법을 설명하기 위한 타이밍도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 제1 에지 서브 블록 110 : 제1 메인 서브 블록

120 : 제2 에지 서브 블록 130 : 제2 메인 서브 블록

140 : 더미 서브 블록 600 : 제1 에지 서브 블록 제어 회로

700 : 더미 에지 서브 블록 제어 회로

800 : 제2 에지 서브 블록 제어 회로

900 : 제2 에지 서브 블록의 워드 라인 제어 회로

1000 : 제2 에지 서브 블록의 좌측 센스 엠프 제어 회로

1100 : 제2 에지 서브 블록의 우측 센스 엠프 제어 회로

본 발명은 반도체 메모리의 리페어 방법 및 장치에 관한 것으로, 더욱 상세하게는 오픈 비트 라인 구조를 가진 반도체 메모리 장치의 리페어 방법 및 장치에 관한 것이다.

일반적으로, 리던던시 장치는 메모리를 구성하는 셀 어레이 중에서 임의의 셀에 결함이 발생하게 되면 결함 셀이 접속된 비트라인(bit line)을 여분의 스페어(spare) 비트라인으로 대체하여 결함을 보상하는 장치이다.

결함이 발생한 셀을 선택하는 어드레스가 메모리 장치로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고, 대신 리던던시 장치가 동작하여 리페어된 셀이 접속된 비트라인을 인에이블시킴으로써 상기 리던던시 동작이 이루어지게 된다.

대체하는 상기 결함이 있는 셀을 여분의 메모리 셀로 대체하는 형태에 따라, 각각 스페어 로우(spare row; 또는 리던던트 워드라인)로 대체하는 로우 리던던시(row redundancy)와 스페어 컬럼(spare column; 또는 리던던트 비트라인)으로 대체하는 컬럼 리던던시(column redundancy)가 있다.

로우 리던던시(row redundancy) 방식에는 하나의 메모리 셀 블록에서 비트라인과 비트라인 바(bit line bar)가 하나의 센스 엠프에 연결되는 폴디드 비트라인(folded bit line) 방식과 서로 다른 메모리 셀 블록에 형성되어 있는 비트라인과 비트라인 바가 하나의 센스 엠프에 연결되는 오픈 비트라인(open bit line) 방식이 있다.

도면에는 도시되지 않았지만, 각각의 비트라인(bit line)은 하나의 센스 엠프(S/A)와 연결된다. 로우 어드레스에 해당되는 워드라인(W/L)이 선택되고 컬럼 어드레스에 해당되는 비트라인이 활성화되면 각 센스 엠프는 활성화된 비트라인을 통해 데이터를 센싱하여 복수의 데이터핀 DQs 0~7을 통하여 출력한다. 도 1은 블록 A1 및 블록 B1을 가진 1개의 셀 어레이 블록(또는 메모리 뱅크)을 나타내며, 블록 A1 및 블록 B1 각각은 8K의 W/L들로 구성된다. 도 1에는 로우 어드레스가 0~8K 중의 하나인 워드 라인(W/L)을 나타낸다.

종래의 폴디드 비트 라인 센스 엠프를 구비하는 메모리 장치에서의 정상적인 W/L 활성화는 도 1에 도시된 바와 같이 8K 단위의 리프레시(refresh) 범위에서 한 개의 W/L이 활성화되므로 하나의 셀 어레이 블록에서 항상 2개의 W/L (W/L 1, W/L2)이 활성화된다.

종래 폴디드 비트 라인 센스 엠프 (sense amplifier; S/A) 구조를 가지는 메모리 장치에서는 모든 로우 블록(row block)에서 상기와 동일한 방법으로 W/L이 활성화되어지며, 또한 로우 리던던시 활성화시에도 상기 정상적인 W/L 활성화의 경우와 동일하게 처리되어진다.

종래 폴디드 비트 라인 센스 엠프에 로우 리던던시 리페어 방식을 적용하면, 불량 발생된 W/L에 대하여 1:1로 불량 발생된 W/L을 대체한다. 예를 들어, 8K 단위 의 리프레시 범위 내에서 불량 발생된 W/L을 대체하는 스페어(spare) W/L이 상기와 동일한 방식으로 활성화되어 항상 2개의 W/L이 활성화된다.

그러나, 오픈 비트 라인(open bit line) S/A 구조를 가지는 메모리 장치의 경우에 있어서는 오픈 비트 라인 S/A의 구조적인 특징상 메모리 뱅크의 마지막 에지 블록(edge block)에는 더미 비트 라인(dummy bit line)이 존재한다. 더미 비트 라인을 처리하는 방법에는 라운드 에지 블록(round edge block) 처리 방법과 스트레이트 에지 블록(straight edge block) 처리 방법이 있다. 도 2 및 도 3은 더미 비트 라인이 스트레이트 에지 블록 처리된 경우를 나타낸다.

도 2는 종래의 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 2개의 워드 라인이 활성화되어 8개의 DQ 데이터를 출력하는 경우를 나타내는 개념도이고, 도 3은 종래의 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 3개의 워드 라인이 활성화되어 8개의 DQ 데이터를 출력하는 경우를 나타내는 개념도이다.

도 2 및 도 3에는 예를 들어, 블록 A2 및 블록 B2로 이루어진 1개의 셀 어레이 블록이 도시되어 있다. 이하에서는 블록 A2 및 블록 B2 각각이 8K의 W/L들로 구성된 경우를 예로 들어 설명한다.

블록 A2는 로우 어드레스(X) 0~255에 해당되는 왼쪽 에지 블록(left edge block)인 제1 에지 서브 블록(10) 및 로우 어드레스(X) 256~8K에 해당되는 제1 메인 서브 블록(20)으로 이루어진다. 블록 B2는 로우 어드레스 0~255에 해당되는 센터 의사 에지 블록(center pseudo edge block)인 제2 에지 서브 블록(30), 로우 어드레스 256~8K에 해당되는 제2 메인 서브 블록(40) 및 로우 어드레스 0~255에 해당 되는 더미 서브 블록(50)으로 이루어진다.

도 2에 도시된 바와 같이, 오픈 비트 라인 센스 엠프 구조를 가지는 메모리 장치에서 상기 메인 블록(20, 40)의 W/L을 활성화할 경우 폴디드 비트 라인의 경우와 같이 W/L(12, 22)이 2개 인에이블됨으로써 총 8개의 DQ 데이터가 출력된다. 또한, 로우 리던던시 리페어시에도 종래 폴디드 비트 라인 방법과 동일하게 메인 블록(20, 40) 내에서 선택된 리던던시 셀들의 W/L이 2개 인에이블된다.

그러나, 제1 에지 서브 블록(10), 제2 에지 서브 블록(30) 및 더미 서브 블록(50)을 이용하여 DQ 데이터를 출력하고자 할 경우에는 2개의 W/L이 아닌 3개의 W/L(11, 13, 21)이 활성화되어져야 한다.

즉, 제1 에지 서브 블록(10), 제2 에지 서브 블록(30) 및 더미 서브 블록(50)을 이용하여 DQ 데이터를 출력하고자 할 경우에는 상기와 같이 3개의 W/L(11, 13, 21)이 활성화되어져야 하므로 도 2의 메인 블록을 이용하여 DQ 데이터를 출력하는 경우와 다르다. 또한, 제1 에지 서브 블록(10), 제2 에지 서브 블록(30) 및 더미 서브 블록(50)의 로우 불량 발생시 로우 리던던시 리페어 방법도 정상 동작과는 다르게 처리되어질 필요가 있다.

또한, 기존의 오픈 비트 라인 구조를 가지는 메모리 장치의 더미 비트 라인이 스트레이트 에지 블록 처리된 경우 자기 블록에서 리페어 처리를 수행할 경우 리페어 효율이 떨어지는 문제점이 발생한다.

따라서, 본 발명의 제1 목적은 오픈 비트라인 센스 엠프를 가지는 반도체 메 모리 장치의 스트레이트 에지 블록을 이용하여 3개의 워드 라인이 활성시켜 DQ 데이터를 출력할 경우 로우 불량 발생을 처리하는 반도체 메모리 장치의 리페어 방법을 제공하는 것이다.

본 발명의 제2 목적은 오픈 비트라인 센스 엠프를 가지는 반도체 메모리 장치의 스트레이트 에지 블록을 이용하여 3개의 워드 라인을 활성화시켜 DQ 데이터를 출력할 경우 로우 불량 발생을 처리하는 반도체 메모리 장치의 리페어 장치를 제공하는 것이다.

상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 반도체 메모리 장치의 리페어 방법은 오픈 비트 라인 구조로 이루어진 반도체 메모리 장치의 하나의 셀 어레이 블록으로부터 3개의 워드라인을 함께 활성화시킬 경우의 리페어를 처리한다. 상기 반도체 메모리 장치의 리페어 방법은 상기 3개의 워드라인 중 하나에 결합된 불량 메모리 셀을 대체하는 리던던시 셀을 선택하는 단계; 상기 불량 메모리 셀에 연결된 워드 라인의 인에이블 여부를 결정하는 단계; 상기 불량 메모리 셀에 연결된 센스 엠프를 디스에이블 시키는 단계; 상기 리던던시 셀로의 대체로 인해 중복 선택되는 비트라인에 상응하는 메모리 셀의 워드 라인의 인에이블 여부를 결정하는 단계; 상기 중복 선택되는 비트라인에 상응하는 메모리 셀의 센스 엠프를 디스에이블시키는 단계; 및 상기 리던던시 셀을 인에이블시키는 단계를 포함한다.

또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 반도체 메모리의 리페어 장치는 오픈 비트 라인 구조로 이루어진 반도체 메모리의 제1 에지 서브 블록 및 제1 메인 서브 블록을 가지는 제1 블록, 제2 에지 서브 블록 및 제1 메인 서브 블록을 가지는 제2 블록 및 더미 서브 블록으로 이루어지는 하나의 셀 어레이 블록으로부터 3개의 워드라인을 함께 활성화시킨다. 상기 반도체 메모리의 리페어 장치는 로우 어드레스 및 불량 메모리 셀을 대체하는 리던던시 셀을 선택하기 위한 리던던시 선택 신호에 기초하여 제1 에지 서브 블록의 제1 워드 라인을 디스에이블시키는 제1 워드 라인 제어 신호를 생성하고, 상기 제1 에지 서브 블록의 상기 제1 워드 라인에 연결된 제1 센스 엠프를 디스에이블시키는 제1 센스 엠프 제어 신호를 생성하는 제1 에지 서브 블록 제어 회로; 상기 로우 어드레스 및 상기 리던던시 선택 신호에 기초하여 더미 서브 블록의 제2 워드 라인을 디스에이블시키는 21 워드 라인 제어 신호를 생성하고, 상기 더미 서브 블록의 제2 워드 라인에 연결된 제2 센스 엠프를 디스에이블시키는 제2 센스 엠프 제어 신호를 생성하는 더미 서브 블록 제어 회로; 제2 에지 서브 블록의 제3 워드 라인의 인에이블 여부를 결정하는 제3 워드 라인 제어 신호를 생성하는 제2 에지 서브 블록의 워드 라인 제어 회로; 및 상기 제2 에지 서브 블록의 상기 제3 워드 라인의 제1측에 연결된 제3 센스 엠프를 디스에이블시키는 제3 센스 엠프 제어 신호와 상기 제2 에지 서브 블록의 상기 제3 워드 라인의 제2측에 연결된 제4 센스 엠프를 디스에이블시키는 제4 센스 엠프 제어 신호를 생성하는 제2 에지 서브 블록의 센스 엠프 제어 회로를 포함한다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 4는 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 메인 블록에서의 불량이 발생한 경우의 로우 리던던시(row redundancy) 리페어(repair)를 설명하기 위한 개념도이다. 도면에는 도시되지 않았지만, 각각의 비트라인은 하나의 센스 엠프(S/A)와 연결되며, 각 센스 엠프는 비트라인을 통해 데이터를 센싱한다.

이하, 블록 A3, 블록 B3 및 더미 서브 블록으로 이루어진 1개의 셀 어레이 블록(또는 메모리 뱅크)에서 블록 A3 및 블록 B3 각각은 32개의 서브 블록들로 이루어지고 8K의 W/L들로 구성되는 경우를 예로 들어 설명한다.

블록 A3은 로우 어드레스(X) 0~255에 해당되는 왼쪽 에지 블록(left edge block)인 제1 에지 서브 블록(100) 및 로우 어드레스(X) 256~8K에 해당되는 제1 메인 서브 블록(110)으로 이루어진다. 블록 B3은 로우 어드레스 0~255에 해당되는 센터 의사 에지 블록(center pseudo edge block)인 제2 에지 서브 블록(120) 및 로우 어드레스 256~8K에 해당되는 제2 메인 서브 블록(130)으로 이루어진다. 더미 서브 블록(140)은 어드레스 0~255에 해당된다. 제1 에지 서브 블록(100), 제2 에지 서브 블록(120) 또는 더미 서브 블록(140)에 해당되는 로우 어드레스(X)는 0~255 이외에 0~512등과 같은 8K 범위내의 다른 어드레스를 가질 수 있다.

제1 에지 서브 블록(100)은 블록 A3에서 블록 B3과 인접하지 않은 에지 부분인 블록 A3의 맨 좌측에 배열된 센스 엠프와 연결된 적어도 하나의 제1 워드라인을 포함하는 서브 블록을 나타낸다.

제2 에지 서브 블록(120)은 블록 B3에서 블록 A3과 인접한 에지 부분에 배치되며 상기 제1 에지 서브 블록(100)과 동일한 로우 어드레스로 활성화되는 적어도 하나의 제2 워드 라인을 포함하는 서브 블록을 나타낸다.

제1 메인 서브 블록(110)은 블록 A3에서 상기 제1 에지 서브 블록(100)을 제외한 나머지 서브 블록들을 나타낸다. 제2 메인 서브 블록(130)은 블록 B3에서 상기 제2 에지 서브 블록(120)을 제외한 나머지 서브 블록들을 나타낸다.

더미 서브 블록(140)은 상기 블록 B3의 마지막 에지 서브 블록에 부가적으로 배치되며 제1 에지 서브 블록(100)과 동일한 로우 어드레스로 활성화되는 적어도 하나의 제3 워드라인을 포함하는 서브블록을 나타낸다.

예를 들어, ×8 모드의 경우, 도 4에 도시된 바와 같이, 제1 메인 서브 블록(110) 중의 하나의 W/L (114) 활성화로 비트 라인 0, 1, 2, 3의 DQ 0, 1, 2, 3 데이터가 출력되며, 제2 메인 서브 블록(130) 중의 하나의 W/L (132) 활성화로 비트 라인 4, 5, 6, 7의 DQ 4, 5, 6, 7 데이터가 출력된다.

도 4를 참조하면, 오픈 비트 라인 센스 엠프(S/A) 구조를 가진 메모리 장치의 제1 메인 서브 블록(110) 또는 제2 메인 서브 블록(130)에 불량이 발생한 경우에는 종래의 폴디드 비트 라인 구조를 가진 메모리 장치의 리페어 처리 방식과 동일한 방법을 사용하여 리던던시 리페어 처리가 이루어진다.

즉, 제1 메인 서브 블록(110)에 속하는 워드 라인(114)에 연결된 셀에 결함-예를 들어 비트 라인 및/또는 센스 엠프등의 결함-이 발생이 발생한 경우 결함이 발생한 셀에 대응되는 어드레스가 메모리 장치로 인가되면, 결함 셀을 선택하는 W/L(114)을 통한 정상적인 패스는 끊어지고, 대신 리던던시 장치가 동작하여 스페어(spare) 셀이 접속된 W/L(112)과 결합된 비트라인을 인에이블시킴으로써 리던던시 동작이 이루어진다. 이 경우, 리던던시 리페어 처리가 이루어진 경우, 2개의 워드 라인(112, 132)이 활성화됨을 알 수 있다.

오픈 비트 라인 센스 엠프 구조를 가지는 메모리 장치의 더미 비트 라인이 스트레이트 에지 블록 처리된 경우, 자기 블록 내에서 리페어 처리를 수행하면 리페어 효율이 떨어지게 된다. 따라서, 오픈 비트 라인 센스 엠프 구조를 가지는 메모리 장치의 더미 비트 라인이 스트레이트 에지 블록 처리된 경우 자기 블록이외의 블록으로 리페어 처리를 수행함으로써 메인 서브 블록(110, 130)에서 불량 발생한 경우 리페어 처리 효율과 동일한 리페어 처리 효율을 얻을 수 있다.

오픈 비트 라인 센스 엠프(S/A) 구조를 가지는 메모리 장치에서 제1 에지 서브 블록(100), 제2 에지 서브 블록(120) 및/또는 더미 서브 블록(140)에서 로우 불량 발생시 자기 블록이외의 블록으로 로우 리던던시 리페어하는 방법은 크게 i) 제1 에지 서브 블록(100) 또는 더미 서브 블록(140)에서 불량이 발생하는 경우, ii) 제2 에지 서브 블록(120)에서 한쪽 센스 엠프(S/A)를 통하여 출력되는 데이터의 데이터 경로 상에 불량이 발생한 경우, iii) 제2 에지 서브 블록(120)의 양쪽 센스 엠프(S/A)를 통하여 출력되는 데이터의 데이터 경로상에 모두 불량이 발생하는 경우로 나누어 볼 수 있다. 이하, 상기 세가지 경우에 대해 설명한다.

도 5는 본 발명의 바람직한 일실시예에 따른 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 제1 에지 서브 블록에서의 불량이 발생한 경우의 로우 리던 던시 리페어를 설명하기 위한 개념도이다. 도 5는 상기 첫 번째 경우, 즉 제1 에지 서브 블록(100)에서 불량이 발생하는 경우의 리던던시 리페어 처리를 나타낸다.

예를 들어, ×8 모드의 경우, 도 5에 도시된 바와 같이, 제1 에지 서브 블록(100)의 W/L (111) 활성화로 비트 라인 0, 2의 DQ 0, 2 데이터가 출력되며, 제2 에지 서브 블록(120)의 W/L(122) 활성화로 왼쪽 비트라인들(비트라인 1, 비트 라인 3)과 연결된 왼쪽 S/A들(미도시)을 통하여 DQ 1, 3 데이터가 출력되고, 오른쪽 비트라인들(비트라인 4, 비트 라인 6)과 연결된 오른쪽 S/A들(미도시)을 통하여 DQ 4, 6 데이터가 출력된다. 또한, 더미 서브 블록(140)의 W/L (142) 활성화로 DQ 5, 7 데이터가 출력된다. 따라서, 총 8개의 DQ 0, 1, 2, 3, 4, 5, 6, 7 데이터가 출력된다.

도 5를 참조하면, 제1 에지 서브 블록(100)에서 불량 발생시 상기 제1 에지 서브 블록(100)과 다른 블록인 제1 메인 서브 블록(110)의 W/L(112)과 연결된 로우 리던던시 셀을 사용하여 리페어 처리를 수행함으로써 불량이 발생한 데이터 DQ 0, 2를 대체한다. 이 때, 상기 대체된 워드 라인(112)에 의해서 DQ 1, 3도 같이 리페어 되어져 DQ 0, 1, 2, 3의 4개의 DQ가 출력된다. 블록 B3의 4개의 DQ 4, 5, 6, 7 데이터 중 DQ 5, 7 데이터는 더미 서브 블록(140)에서 나오고 나머지 DQ 4, 6 데이터가 제2 에지 서브 블록(120)에서 출력된다. 따라서, 제2 에지 서브 블록(120)의 DQ 1, 3은 차단(blocking)해 줄 필요가 있다.

그러므로, 제1 에지 서브 블록(100)의 불량이 발생한 워드라인(111)을 디스에이블시키고, 제2 에지 서브 블록(120)의 왼쪽 센스 엠프(미도시)와 이퀄라이저( 미도시)등을 디스에이블시켜 해당 비트 라인을 비활성화시킴으로써 DQ 1, 3을 차단한다. 자세한 설명은 후술한다.

상기 각 블록 A3 및 B3의 32개의 서브 블록마다 블록 제어 회로를 구비한다(도 6, 도 7 및 도 8).

도 6은 본 발명의 바람직한 일실시예에 따른 도 5의 제1 에지 서브 블록을 제어하기위한 제1 에지 서브 블록 제어 회로를 나타낸 회로도이다.

도 6을 참조하면, 제1 에지 서브 블록 제어 회로(600)는 복수의 NAND 게이트(601, 603), 복수의 인버터(605, 607, 609, 613, 615) 및 NOR 게이트(611)로 이루어진다.

제1 에지 서브 블록(100)에서 불량 메모리 셀이 로우 어드레스에 의해 선택되면 상기 불량 메모리 셀을 대체하기 위해 제1 메인 서브 블록(110)의 리던던시 셀을 선택하기 위한 리던던시 선택 신호가 발생된다. 예를 들어, 상기 리던던시 선택 신호는 상기 리던던시 셀의 퓨즈를 절단(fuse cutting)하면 발생되는 로우 (low) 레벨의 퓨즈 상태 신호 PRREBL가 될 수 있다. 상기 퓨즈 상태 신호 PRREBL에 기초하여 상기 제1 메인 서브 블록(110)의 리던던시 셀에 상응하는 W/L(112)이 인에이블된다.

제1 에지 서브 블록 제어 회로(600)는 로우 어드레스의 일부 비트(DXA8, 9, 10 및 DXA 11, 12)와 상기 퓨즈 상태 신호 PRREBL를 입력받고, 상기 불량 발생한 제1 에지 서브 블록(100)의 워드라인을 디스에이블시키기 위한 워드 라인 제어 신호 PNWERESET와 해당 블록, 즉 제1 에지 서브 블록(100)의 센스 엠프와 이퀄라이저 를 디스에이블시키기 위한 센스 엠프 제어 신호(또는 블록 선택 신호) PBLKSI를 발생시킨다. 로우 어드레스의 일부 비트(DXA8, 9, 10 및 DXA 11, 12)는 상기 32개의 서브 블록 중 하나를 선택하기 위한 블록 정보를 가진다.

퓨즈가 절단된 리던던시 셀에서 발생된 로우 레벨 'L'을 가진 퓨즈 상태 신호 PRREBL에 의해 NAND 게이트(603)의 출력은 'H'가 되어 PNWERESET이 하이(high) 레벨 'H'가 되고, 그 결과 불량 발생된 제1 에지 서브 블록(100)의 W/L을 디스에이블시킨다.

또한, 로우 레벨 'L'을 가진 퓨즈 상태 신호 PRREBL는 NOR 게이트(611)의 출력을 'L'로 만들어 PBLKSI가 'L'이 되어 불량이 발생한 제1 에지 서브 블록(100)의 센스 엠프 및 이퀄라이저를 디스에이블시킨다.

도 7은 본 발명의 바람직한 일실시예에 따른 도 5의 더미 서브 블록을 제어하기위한 더미 서브 블록 제어 회로를 나타낸 회로도이다. 더미 서브 블록(140)의 메모리 셀에 불량이 발생한 경우 제2 메인 서브 블록(130) 중의 리던던시 셀로 리페어되며, 이 경우 제2 메인 서브 블록(130)의 리던던시 셀에 대해 퓨즈를 절단(fuse cutting)하면 로우 (low) 레벨의 퓨즈 상태 신호 PRREBR이 발생되어 제2 메인 서브 블록(130)의 리던던시 셀에 상응하는 W/L(132)을 인에이블시킨다(도 13 참조).

도 6과의 차이점은 퓨즈 상태 신호 PRREBL 대신 퓨즈 상태 신호 PRREBR를 입력받는다는 점이다. 그 결과, 도 7의 더미 서브 블록 제어 회로(700)는 상기 불량 발생한 더미 서브 블록(140)의 워드라인을 디스에이블시키기 위한 워드 라인 제어 신호 PNWERESET와 해당 블록, 즉 더미 서브 블록(140)의 센스 엠프와 이퀄라이저를 디스에이블시키기 위한 센스 엠프 제어 신호 PBLKSI를 발생시킨다.

도 8은 본 발명의 바람직한 일실시예에 따른 도 5의 제2 에지 서브 블록을 제어하기위한 제2 에지 서브 블록 제어 회로를 나타낸 회로도이다.

도 8을 참조하면, 제2 에지 서브 블록 제어 회로(800)는 복수의 NAND 게이트(801, 803), 복수의 인버터(807, 809, 811, 815, 817, 819) 및 NOR 게이트(813)로 이루어진다.

제2 에지 서브 블록(120)에서 로우 불량이 발생하여 제1 메인 서브 블록(110)의 로우 리던던시 셀에 대해 퓨즈를 절단(fuse cutting)하면 로우 (low) 레벨의 퓨즈 상태 신호 PRREBL이 발생되어 제1 메인 서브 블록(110)의 리던던시 셀에 상응하는 W/L(112)을 인에이블시킨다. 또한, 제2 에지 서브 블록(120)에서 로우 불량이 발생하여 제2 메인 서브 블록(130)의 로우 리던던시 셀에 대해 퓨즈를 절단(fuse cutting)하면 로우 (low) 레벨의 퓨즈 상태 신호 PRREBR이 발생되어 제2 메인 서브 블록(130)의 리던던시 셀에 상응하는 W/L(112)을 인에이블시킨다. 만약, 제1 또는 제2 메인 서브 블록(110, 130)의 로우 리던던시 셀에 대해 퓨즈를 절단(fuse cutting)하지 않은 경우에는 하이 레벨의 퓨즈 상태 신호 PRREBL 또는 PRREBR이 발생된다.

제2 에지 서브 블록 제어 회로(800)는 로우 어드레스의 일부 비트(DXA8, 9, 10 및 DXA 11, 12)와 퓨즈 상태 신호 PRREBL 및 PRREBR를 입력받고, 불량 발생한 제2 에지 서브 블록(120)의 워드라인을 디스에이블시키기 위한 워드 라인 제어 신 호 PNWERESET와 해당 블록, 즉 제2 에지 서브 블록(120)의 센스 엠프와 이퀄라이저를 디스에이블시키기 위한 센스 엠프 제어 신호 PBLKSI를 발생시킨다.

제2 에지 서브 블록(120)의 양쪽 센스 엠프 등에서 불량이 발생한 경우 퓨즈가 절단된 리던던시 셀에서 발생된 로우 레벨 'L'을 가진 퓨즈 상태 신호 PRREBL 및 PRREBR가 입력되고, NAND 게이트(803)의 출력은 'H'가 되어 워드 라인 제어 신호 PNWERESET이 하이(high) 레벨 'H'가 되고, 그 결과 불량 발생된 제2 에지 서브 블록(120)의 W/L을 디스에이블시킨다. 제2 에지 서브 블록(120)의 한쪽 센스 엠프등에서 불량이 발생한 경우 로우 레벨의 PRREBL 및 하이 레벨의 PRREBR(또는 하이 레벨의 PRREBL 및 로우 레벨의 PRREBR)가 입력되고, NAND 게이트(803)의 출력은 'L'이 되어 워드 라인 제어 신호 PNWERESET는 로우 레벨 'L' 이 되고, 그 결과 불량 발생된 제2 에지 서브 블록(120)의 W/L을 인에이블시킨다.

또한, 로우 레벨 'L'을 가진 퓨즈 상태 신호 PRREBL 및 PRREBR은 NOR 게이트(813)의 출력을 'L'로 만들어 PBLKSI가 'L'이 되어 불량이 발생한 제2 에지 서브 블록(100)의 센스 엠프 및 이퀄라이저를 디스에이블시킨다.

도 9는 본 발명의 바람직한 일 실시예에 따른 도 5의 제2 에지 서브 블록의 워드 라인의 선택을 제어하기위한 제2 에지 서브 블록의 워드 라인 제어 회로를 나타낸 회로도이다.

도 9를 참조하면, 제2 에지 서브 블록(120)의 워드 라인 제어 회로(900)는 NOR 게이트(901) 및 인버터(903)를 포함한다.

PRREBL이 'L'이고 PRREBR 'H'인 경우에는 도 8의 PBLKSI가 'H'가 되어 NOR 게이트(901)의 출력인 제2 에지 서브 블록(120)의 W/L 선택 신호 PBLKSIJ_CNTR_PXI가 'H'가 되어서 제2 에지 서브 블록(120)의 W/L(122)이 인에이블된다.

반면에, 제2 에지 서브 블록(120)의 양쪽 센스 엠프등에 불량이 발생하여 제1 및 제2 메인 서브 블록들(110, 130)의 리던던시 셀들이 모두 사용된 경우 PBLKSI가 'L'이고 PBLKSJ가 'L'이 되고, NOR 게이트(901)의 출력인 제2 에지 서브 블록(120)의 W/L 제어 신호 PBLKSIJ_CNTR_PXI가 ''L'가 되어서 제2 에지 서브 블록(120)의 W/L(122)이 디스에이블된다.

도 10은 본 발명의 바람직한 일 실시예에 따른 도 5의 제2 에지 서브 블록의 좌측 센스 엠프등을 컨트롤하기 위한 제2 에지 서브 블록의 센스 엠프 제어 회로를 나타낸 회로도이다.

도 10을 참조하면, 제2 에지 서브 블록의 좌측 센스 엠프등을 컨트롤하기 위한 센스 엠프 제어 회로(900)는 OR 게이트(1001, 1003), NAND 게이트(1005) 및 인버터(1007)를 포함한다.

제2 에지 서브 블록(120)의 좌측 센스 엠프등을 컨트롤하기 위한 회로(900)는 PBLKSI 신호와 PBLKSJ 신호, 제2 에지 서브 블록(120)의 좌측 센스 엠프등의 불량시 제1 메인 서브 블록(110)의 리던던시 셀에서 발생된 PRREBL 신호 및 PREDI 신호를 입력받아 제2 에지 서브 블록(120)의 좌측 센스 엠프 및 이퀄라이저등을 인에이블 또는 디스에이블시키기 위한 센스 엠프 제어 신호 PBLKSIJ_CNTR를 발생한다. 여기서, PREDI 신호는 제2 에지 서브 블록(120)의 좌우 인접 서브 블록에서 리던던시 셀을 사용하지 않도록 하기 위한 신호로서, 예를 들어 로우 레벨인 경우 제2 에 지 서브 블록(120)의 좌우 인접 서브 블록에서 리던던시 셀을 사용하지 않음을 나타낸다.

도 11은 본 발명의 바람직한 일 실시예에 따른 도 5의 제2 에지 서브 블록의 우측 센스 엠프등을 컨트롤하기 위한 제2 에지 서브 블록의 센스 엠프 제어 회로(1100)를 나타낸 회로도이다. 도 11은 PRREBL 신호대신 PRREBR신호를 입력받는다는 점을 제외하고는 도 10의 회로와 동일하므로 이하 설명을 생략한다.

도 5 및 도 12를 참조하면, 먼저 W/L 어드레스가 메모리 장치의 각각의 서브 블록별로 설치된 서브 블록 제어 회로로 입력된다. 여기서는, W/L 어드레스 중 도 6의 DXA8-10, DXA11-12가 제1 에지 서브 블록(100)에 연결된 제1 에지 서브 블록 제어 회로(600)로 입력된다(a-1).

제1 메인 서브 블록(110)의 리던던시 셀의 퓨즈 커팅에 의해 로우 레벨의 PRREBL 신호가 발생된다(c-1). 도 6을 참조하면, DXA8-10, DXA11-12가 NAND 게이트(601)에 입력되어 NAND 게이트(601)의 출력은 'L'가 되고, 로우 레벨의 PRREBL을 입력받는 NAND 게이트(605)의 출력은 하이가 되어 제1 에지 서브 블록(100)으로 로우 레벨의 PBLKSI 신호가 출력된다(b-1). 따라서, 로우 레벨의 PBLKSI 신호가 출력되어 제1 에지 서브 블록(100)의 센스 엠프, 이퀄라이저등을 디스에이블시킨다. 상기 리던던시 셀의 W/L이 활성화되고(f-1), 도 6의 제1 에지 서브 블록 제어 회로(600)에 의해 PNWERESET 신호가 하이 레벨을 가지게 되고(d-1), 그 결과 불량 발생 된 제1 에지 서브 블록(100)의 W/L이 디스에이블된다(e).

PRREBL이 로우 레벨을 가지고 제2 메인 서브 블록(130)에서는 리던던시 셀로 인한 퓨즈 커팅이 발생하지 않으므로 PRREBR은 하이 레벨을 가진다.

다시 도 8을 참조하면, DXA8-10, DXA11-12가 NAND 게이트(801)에 입력되어 NAND 게이트(801)의 출력은 'L'가 되고, 로우 레벨의 PRREBL 및 하이 레벨의 PRREBR을 입력받는 NOR 게이트(805)의 출력은 로우가 되어 제2 에지 서브 블록(120)으로 하이 레벨의 PBLKSI 신호가 출력된다(g-1, 도 12).

또한, 도 9를 참조하면, 하이 레벨의 PBLKSI 신호 및 로우 레벨의 PBLKSJ 신호(i-1, 도 12)가 입력된 NOR 게이트(901)의 출력은 로우 레벨이 되고, PBLKSIJ_CNTR_PXI 신호는 하이레벨이 된다(h-1), 그 결과, 제2 에지 서브 블록(120)의 W/L은 인에이블된다.

또한, 도 10을 참조하면, 로우 레벨의 PRREBL 및 하이 레벨의 PREDI을 입력받는 OR 게이트(1003)의 출력은 하이가 되고, 하이 레벨의 PBLKSI 신호 및 로우 레벨의 PBLKSJ 신호가 입력된 OR 게이트(1001)의 출력은 하이 레벨이 되고, NAND 게이트(1005)의 출력은 하이레벨이 되고, 그 결과 PBLKSIJ_CNTR은 로우 레벨이 된다. 따라서, 제2 에지 서브 블록(100)의 좌측 센스 엠프 및 이퀄라이저등을 디스에이블시킨다(k-1).

따라서, 본 발명의 일실시예에 따른 제1 에지 서브 블록(100)에서의 불량이 발생한 경우의 로우 리던던시 리페어 방법에 따르면, 리던던시 셀로 인해 중복되는 DQ 1, 3을 차단하기 위해 제2 에지 서브 블록(120)의 W/L은 인에이블시키되, 제2 에지 서브 블록(120)의 좌측 센스 엠프, 이퀄라이저등을 디스에이블시킨다.

도 13을 참조하면, 제1 에지 서브 블록(100) 대신 더미 서브 블록(140)에서 불량이 발생하므로 제2 메인 서브 블록(130) 내의 리던던시 셀의 W/L(132), 제1 에지 서브 블록(100) 내의 W/L(111) 및 제2 에지 서브 블록(120) 내의 W/L(122)이 활성화됨으로써 8개의 DQ 데이터가 출력된다. 이 경우, 리던던시 셀의 W/L(132)이 활성화됨에 따라 중복되는 DQ 데이터 4, 6을 차단하기 위해 제2 에지 서브 블록(120)의 DQ 데이터 4, 6을 차단한다.

상기 더미 서브 블록(140)에는 도 7의 더미 서브 블록 제어 회로(700)가 연결되며, 제2 에지 서브 블록(120)의 센스 엠프등의 디스에이블 동작은 도 11의 제2 에지 서브 블록의 우측 센스 엠프 제어 회로(1100)를 이용하여 수행된다. 이 경우, PRREBR은 로우 레벨을 가지므로 도 7의 PBLKSI 신호는 하이 레벨을 가지며 PNWERESET 신호는 하이 레벨을 가진다. 그 결과, 불량 발생한 더미 서브 블록(140)의 W/L을 디스에이블시킨다.

도 9에서 PBLKSI 신호가 하이 레벨을 가지므로 PBLKSIJ_CNTR_PXI 신호는 하이레벨이 된다. 그 결과, 제2 에지 서브 블록(120)의 W/L은 인에이블된다. 또한, 도 11을 참조하면, PRREBR은 로우 레벨, PBLKSI 신호는 하이 레벨, PREDI 신호는 로우 레벨을 가지므로 PBLKSIJ_CNTR은 로우 레벨이 된다. 따라서, 제2 에지 서브 블록(100)의 우측 센스 엠프 및 이퀄라이저등을 디스에이블시킨다.

도 14는 본 발명의 바람직한 또 다른 실시예에 따른 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 제2 에지 서브 블록의 양쪽 센스 엠프등에서 불량이 발생한 경우의 로우 리던던시 리페어를 설명하기 위한 개념도이다. 도 15는 도 14의 제2 에지 서브 블록의 양쪽 센스 엠프등에서 불량이 발생한 경우의 로우 리던던시 리페어 방법을 설명하기 위한 타이밍도이다.

도 14는 두번째 경우, 즉 제2 에지 서브 블록(120)의 왼쪽 또는 오른쪽 양쪽 센스 엠프등이 모두 불량인 경우로써, 왼쪽 S/A의 DQ는 제1 메인 서브 블록(110) 내의 리던던시 셀로 리페어하고, 오른쪽 S/A의 DQ는 제2 메인 서브 블록(130) 내의 리던던시 셀로 리페어하며, 제1 에지 서브 블록(100) 및 더미 서브 블록(140)을 디스에이블 시킴으로써 중복되는 DQ 데이터가 발생되지 않도록 한다.

도 14 및 도 15를 참조하면, 먼저 W/L 어드레스가 메모리 장치의 각각의 서브 블록별로 설치된 서브 블록 제어 회로로 입력된다(a-2). 여기서는, W/L 어드레스 중 도 6의 DXA8-10, DXA11-12가 제1 에지 서브 블록(100)에 연결된 제1 에지 서브 블록 제어 회로(600), 제2 에지 서브 블록(120)에 연결된 제2 에지 서브 블록 제어 회로(800) 및 더미 서브 블록(140)에 연결된 더미 서브 블록 제어 회로(700)로 입력된다.

제1 메인 서브 블록(110)의 리던던시 셀의 퓨즈 커팅에 의해 로우 레벨의 PRREBL 신호가 발생되고(d-2), 제2 메인 서브 블록(130)의 리던던시 셀의 퓨즈 커팅에 의해 로우 레벨의 PRREBR 신호가 발생된다(b-2). 상기 리던던시 셀들의 W/L들 (112, 132)이 활성화된다(j-2).

도 6을 참조하면, DXA8-10, DXA11-12가 NAND 게이트(601)에 입력되어 NAND 게이트(601)의 출력은 'L'가 되고, 로우 레벨의 PRREBL을 입력받는 NAND 게이트(605)의 출력은 하이가 된다. 그 결과, 제1 에지 서브 블록 제어 회로(600)의 PNWERESET 신호가 하이 레벨을 가지게 되고(f-2), 제1 에지 서브 블록(100)으로 로우 레벨의 PBLKSI 신호가 출력된다(e-2). 따라서, 제1 에지 서브 블록 제어 회로(600)의 PNWERESET 신호가 하이 레벨을 가지게 되므로 제1 에지 서브 블록(100)의 W/L(111)이 디스에이블되고(g-2), 로우 레벨의 PBLKSI 신호가 제1 에지 서브 블록(100)으로 출력되어 제1 에지 서브 블록(100)의 센스 엠프, 이퀄라이저등을 디스에이블 시킨다(h-2).

도 7을 참조하면, DXA8-10, DXA11-12가 NAND 게이트(701)에 입력되어 NAND 게이트(701)의 출력은 'L'가 되고, 로우 레벨의 PRREBR을 입력받는 NAND 게이트(705)의 출력은 하이가 된다. 그 결과, 도 7의 더미 서브 블록 제어 회로(700)의 PNWERESET 신호가 하이 레벨을 가지게 되고(f-2), 더미 서브 블록(140)으로 로우 레벨의 PBLKSI 신호가 출력된다(e-2). 따라서, 도 7의 더미 에지 서브 블록 제어 회로(700)의 PNWERESET 신호가 하이 레벨을 가지게 되므로 더미 서브 블록(140)의 W/L(142)이 디스에이블되고(g-2), 로우 레벨의 PBLKSI 신호가 더미 서브 블록(100)으로 출력되어 더미 서브 블록(100)의 센스 엠프, 이퀄라이저등을 디스에이블 시킨다(h-2).

다시 도 8을 참조하면, DXA8-10, DXA11-12가 NAND 게이트(801)에 입력되어 NAND 게이트(801)의 출력은 'L'가 되고, 로우 레벨의 PRREBL 및 로우 레벨의 PRREBR을 입력받는 NOR 게이트(805)의 출력은 하이가 되어 제2 에지 서브 블록(120)으로 로우 레벨의 PBLKSI 신호가 출력된다(k-2, 도 12).

또한, 도 9를 참조하면, 로우 레벨의 PBLKSI 신호(k-2) 및 로우 레벨의 PBLKSJ 신호(m-2, 도 12)가 입력된 NOR 게이트(901)의 출력은 하이 레벨이 되고, PBLKSIJ_CNTR_PXI 신호는 로우 레벨이 된다(l-2), 그 결과, 제2 에지 서브 블록(120)의 W/L은 디스에이블된다.

또한, 도 10을 참조하면, 로우 레벨의 PRREBL 및 로우 레벨의 PREDI을 입력받는 OR 게이트(1003)의 출력은 로우가 되고, 로우 레벨의 PBLKSI 신호 및 로우 레벨의 PBLKSJ 신호가 입력된 OR 게이트(1001)의 출력은 로우 레벨이 되고, NAND 게이트(1005)의 출력은 하이레벨이 되고, 그 결과 PBLKSIJ_CNTR은 로우 레벨이 된다. 따라서, 제2 에지 서브 블록(100)의 좌측 센스 엠프 및 이퀄라이저등을 디스에이블시킨다(o-2).

마찬가지로, 도 11을 참조하면, 로우 레벨의 PRREBR 및 로우 레벨의 PREDI(n-2, 도 15)을 입력받는 OR 게이트(1003)의 출력은 로우가 되고, 로우 레벨의 PBLKSI 신호 및 로우 레벨의 PBLKSJ 신호(m-2)가 입력된 OR 게이트(1001)의 출력은 로우 레벨이 되고, NAND 게이트(1005)의 출력은 하이레벨이 되고, 그 결과 PBLKSIJ_CNTR은 로우 레벨이 된다. 따라서, 제2 에지 서브 블록(100)의 우측 센스 엠프 및 이퀄라이저등을 디스에이블시킨다(o-2).

따라서, 본 발명의 일실시예에 따른 제2 에지 서브 블록(100)의 양쪽 센스 엠프등에서 불량이 발생한 경우의 로우 리던던시 리페어 방법에 따르면, 리던던시 셀로 인해 중복되는 DQ 1, 3, 4, 6을 차단하기 위해 제1 에지 서브 블록(100)의 W/L(111) 및 더미 서브 블록(140)의 W/L(142)을 디스에이블시키고, 제2 에지 서브 블록(120)의 좌측 및 우측 센스 엠프, 이퀄라이저등을 디스에이블시킨다.

도 16은 본 발명의 바람직한 또 다른 실시예에 따른 오픈 비트 라인 센스 엠프를 구비하는 메모리 장치의 제2 에지 서브 블록의 한쪽 센스 엠프등에서 불량이 발생한 경우의 로우 리던던시 리페어를 설명하기 위한 개념도이다. 도 17은 도 16의 제2 에지 서브 블록의 한쪽 센스 엠프등에서 불량이 발생한 경우의 로우 리던던시 리페어 방법을 설명하기 위한 타이밍도이다.

도 16은 세번째 경우, 즉 제2 에지 서브 블록(120)의 왼쪽 센스 엠프등이 불량인 경우로써, 왼쪽 S/A의 DQ는 제1 메인 서브 블록(110) 내의 리던던시 셀로 리페어하고, 제1 에지 서브 블록(100)을 디스에이블시킴으로써 중복되는 DQ 데이터가 발생되지 않도록 한다. 또한, 제2 에지 서브 블록(120)의 W/L(122)은 인에이블시키고, 제2 에지 서브 블록(120)의 왼쪽 S/A의 DQ 1,3을 차단한다.

도 16 및 도 17을 참조하면, 먼저 W/L 어드레스가 메모리 장치의 각각의 서브 블록별로 설치된 서브 블록 제어 회로로 입력된다(a-3). 여기서는, W/L 어드레스 중 도 6의 DXA8-10, DXA11-12가 제1 에지 서브 블록(100)에 연결된 제1 에지 서브 블록 제어 회로(600), 제2 에지 서브 블록(120)에 연결된 제2 에지 서브 블록 제어 회로(800)로 입력된다.

제1 메인 서브 블록(110)의 리던던시 셀의 퓨즈 커팅에 의해 로우 레벨의 PRREBL 신호가 발생되고(c-3), 제2 메인 서브 블록(130)에서는 리던던시 셀의 퓨즈 커팅이 발생하지 않음으로 하이 레벨의 PRREBR 신호가 발생된다(b-3). 상기 리던던시 셀의 W/L(112)이 활성화된다(f-3).

도 6을 참조하면, DXA8-10, DXA11-12가 NAND 게이트(601)에 입력되어 NAND 게이트(601)의 출력은 'L'가 되고, 로우 레벨의 PRREBL을 입력받는 NAND 게이트(605)의 출력은 하이가 된다. 그 결과, 제1 에지 서브 블록 제어 회로(600)의 PNWERESET 신호가 하이 레벨을 가지게 되고, 제1 에지 서브 블록(100)으로 로우 레벨의 PBLKSI 신호가 출력된다. 따라서, 제1 에지 서브 블록 제어 회로(600)의 PNWERESET 신호가 하이 레벨을 가지게 되므로 제1 에지 서브 블록(100)의 W/L(111)이 디스에이블되고, 로우 레벨의 PBLKSI 신호가 제1 에지 서브 블록(100)으로 출력되어 제1 에지 서브 블록(100)의 센스 엠프, 이퀄라이저등을 디스에이블시킨다.

다시 도 8을 참조하면, DXA8-10, DXA11-12가 NAND 게이트(801)에 입력되어 NAND 게이트(801)의 출력은 'L'가 되고, 로우 레벨의 PRREBL 및 하이 레벨의 PRREBR을 입력받는 NOR 게이트(805)의 출력은 로우가 되어 제2 에지 서브 블록(120)으로 하이 레벨의 PBLKSI 신호가 출력된다(g-3, 도 17).

또한, 도 9를 참조하면, 하이 레벨의 PBLKSI 신호 및 로우 레벨의 PBLKSJ 신호(i-3, 도 17)가 입력된 NOR 게이트(901)의 출력은 로우 레벨이 되고, PBLKSIJ_CNTR_PXI 신호는 하이 레벨이 된다(h-3), 그 결과, 제2 에지 서브 블록(120)의 W/L은 인에이블된다.

또한, 도 10을 참조하면, 로우 레벨의 PRREBL 및 로우 레벨의 PREDI을 입력 받는 OR 게이트(1003)의 출력은 로우가 되고, 하이 레벨의 PBLKSI 신호 및 로우 레벨의 PBLKSJ 신호가 입력된 OR 게이트(1001)의 출력은 하이 레벨이 되고, NAND 게이트(1005)의 출력은 하이 레벨이 되고, 그 결과 PBLKSIJ_CNTR은 로우 레벨이 된다. 따라서, 제2 에지 서브 블록(120)의 좌측 센스 엠프 및 이퀄라이저등을 디스에이블시킨다(k-3).

마찬가지로, 도 11을 참조하면, 로우 레벨의 PRREBR 및 로우 레벨의 PREDI(n-2, 도 15)을 입력받는 OR 게이트(1003)의 출력은 로우가 되고, 로우 레벨의 PBLKSI 신호 및 로우 레벨의 PBLKSJ 신호(m-2)가 입력된 OR 게이트(1001)의 출력은 로우 레벨이 되고, NAND 게이트(1005)의 출력은 하이레벨이 되고, 그 결과 PBLKSIJ_CNTR은 로우 레벨이 된다. 따라서, 도 11에는 도시하지 않았지만, 제2 에지 서브 블록(100)의 우측 센스 엠프 및 이퀄라이저등을 디스에이블시킨다.

상기와 같은 리페어 방법에서는 제1 에지 서브 블록(100), 제2 에지 서브 블록(120) 및 더미 서브 블록(140)에는 리던던시 셀을 구비하지 않도록 할 수 있다. 리던던시 셀을 구비할 경우에도 퓨즈를 포함하지 않도록 구성하여 리던던시로 사용하지 않을 수 있다.

또한, 제2 에지 서브 블록(120)의 리페어시에는 상기 제2 에지 서브 블록(120)의 좌/우 인접 서브 블록에서는 리던던시 셀을 사용하지 않는다. 왜냐하면, 제2 에지 서브 블록(120)의 리페어시 인접하는 서브 블록을 리던던시를 위해 사용할 경우에는 사용된 퓨즈에서 PREDI가 'H'가 발생되어서 제2 에지 서브 블록(120)의 차단할 S/A의 PBLKSIJ_CNTR 신호가 'H'가 되므로 S/A와 이퀄라이저가 에이블될 수 있기 때문이다.

상기와 같은 반도체 메모리 장치의 리페어 방법 및 장치에 따르면, 오픈 비트 라인 센스 엠프 구조를 가지는 반도체 메모리 장치의 에지 서브 블록 또는 더미 서브 블록에 불량이 발생된 경우 상기 에지 서브 블록 또는 상기 더미 서브 블록이외의 블록의 리던던시 셀을 이용하여 리페어 처리를 수행한다. 상기 에지 서브 블록 또는 더미 서브 블록내에 N개의 리던던시 셀이 존재할 때, 상기 N 개 보다 많은 수의 불량이 에지 서브 블록 또는 더미 서브 블록에 발생하는 경우 리페어 처리가 곤란하여 리페어 효율이 저하되는 것을 방지할 수 있다. 그 결과, 메인 서브 블록에서 불량 발생한 경우와 동일한 리페어 처리 효율을 가지고 반도체 메모리 장치의 에지 서브 블록 또는 더미 서브 블록에서 불량시 리페어 처리를 수행할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

오픈 비트 라인 구조로 이루어진 반도체 메모리 장치의 하나의 셀 어레이 블록으로부터 3개의 워드라인을 함께 활성화시킬 경우의 리페어 방법에 있어서,

상기 3개의 워드라인 중 하나에 결합된 불량 메모리 셀을 대체하는 리던던시 셀을 선택하는 단계;

상기 불량 메모리 셀에 연결된 워드 라인의 인에이블 여부를 결정하는 단계;

상기 불량 메모리 셀에 연결된 센스 엠프를 디스에이블시키는 단계;

상기 리던던시 셀로의 대체로 인해 중복 선택되는 비트라인에 상응하는 메모리 셀의 워드 라인의 인에이블 여부를 결정하는 단계;

상기 중복 선택되는 비트라인에 상응하는 메모리 셀의 센스 엠프를 디스에이블시키는 단계; 및

상기 리던던시 셀을 인에이블시키는 단계를 포함하는 것을 특징으로 하는 오픈 비트 라인 구조로 이루어진 반도체 메모리 장치의 리페어 방법.
제1항에 있어서, 상기 하나의 셀 어레이 블록은 제1 블록, 제2 블록 및 더미 서브 블록을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제2항에 있어서, 상기 활성화되는 3개의 워드 라인에는 상기 더미 서브 블록 내의 워드 라인이 포함되는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방 법.
제3항에 있어서, 상기 제1 블록은 제1 에지 서브 블록 및 제1 메인 서브 블록을 포함하고, 상기 제2 블록은 제2 에지 서브 블록 및 제1 메인 서브 블록을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제1항에 있어서, 상기 리던던시 셀을 선택하는 단계는

로우 어드레스가 상기 3개의 워드라인 중 하나에 결합된 불량 메모리 셀에 대응되는 경우 상기 불량 메모리 셀을 대체하는 리던던시 셀을 선택하기 위한 리던던시 선택 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제5항에 있어서, 상기 리던던시 선택 신호는 상기 리던던시 셀의 퓨즈를 끊은 경우에 발생되는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제4항에 있어서, 상기 불량 메모리 셀에 연결된 워드 라인의 인에이블 여부를 결정하는 단계는 상기 로우 어드레스 및 리던던시 선택 신호에 기초하여 상기 불량 메모리 셀에 연결된 워드 라인의 인에이블 여부를 제어하는 제1 워드 라인 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제7항에 있어서, 상기 불량 메모리 셀에 연결된 센스 엠프를 디스에이블시키는 단계는 상기 로우 어드레스 및 상기 리던던시 선택 신호에 기초하여 상기 불량 메모리 셀에 연결된 센스 엠프를 디스에이블시키는 제1 센스 엠프 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제8항에 있어서, 상기 리던던시 셀로의 대체로 인해 중복 선택되는 비트라인에 상응하는 메모리 셀의 워드 라인의 인에이블 여부를 결정하는 단계는 상기 리던던시 선택 신호 및 상기 제1 센스 엠프 제어 신호에 기초하여 상기 리던던시 셀로의 대체로 인해 중복 선택되는 비트라인에 상응하는 메모리 셀의 워드 라인의 인에이블 여부를 결정하는 제2 워드 라인 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제9항에 있어서, 상기 중복 선택되는 비트라인에 상응하는 메모리 셀의 센스 엠프를 디스에이블시키는 단계는 상기 로우 어드레스, 상기 리던던시 선택 신호, 상기 제1 센스 엠프 제어 신호들 중 적어도 하나에 기초하여 상기 중복되는 비트라인에 상응하는 메모리 셀의 센스 엠프를 디스에이블시키는 제2 센스 엠프 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제10항에 있어서, 상기 제2 에지 서브 블록의 양쪽에 인접하는 서브 블록 내 에는 상기 리던던시 셀을 선택하지 않는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제11항에 있어서, 상기 제1 에지 서브 블록 내의 메모리 셀에 불량이 발생한 경우,

상기 제1 메인 블록 내에서 선택된 상기 리던던시 셀을 인에이블시키는 단계;

상기 제1 에지 서브 블록의 불량이 발생한 메모리 셀의 워드라인을 상기 로우 어드레스 및 상기 리던던시 선택 신호에 응답하여 디스에이블시키는 단계;

상기 제1 에지 서브 블록의 불량이 발생한 메모리 셀의 센스 엠프를 상기 로우 어드레스 및 상기 리던던시 선택 신호에 응답하여 디스에이블시키는 단계;

상기 제1 에지 서브 블록의 불량 메모리 셀을 대체하는 리던던시 셀에 결합된 비트라인과 중복되는 비트라인에 상응하는 상기 제2 에지 서브 블록 내의 제1 메모리 셀의 워드 라인을 인에이블시키는 단계; 및

상기 제1 메모리 셀의 센스 엠프를 디스에이블시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제11항에 있어서, 상기 더미 서브 블록 내의 메모리 셀에 불량이 발생한 경우,

상기 제2 메인 블록 내에서 선택된 상기 리던던시 셀을 인에이블시키는 단 계;

상기 더미 서브 블록의 불량이 발생한 메모리 셀의 워드라인을 상기 로우 어드레스 및 상기 리던던시 선택 신호에 응답하여 디스에이블시키는 단계;

상기 더미 서브 블록의 불량이 발생한 메모리 셀의 센스 엠프를 상기 로우 어드레스 및 상기 리던던시 선택 신호에 응답하여 디스에이블시키는 단계;

상기 더미 서브 블록의 불량 메모리 셀을 대체하는 리던던시 셀에 결합된 비트라인과 중복되는 비트라인에 상응하는 상기 제2 에지 서브 블록 내의 제1 메모리 셀의 워드 라인을 인에이블시키는 단계; 및

상기 제1 메모리 셀의 센스 엠프를 디스에이블시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제11항에 있어서, 상기 제2 에지 서브 블록 내의 메모리 셀의 양쪽 센스 엠프에 불량이 발생한 경우

상기 제1 메인 블록 내에서 선택된 제1 리던던시 셀을 인에이블시키고, 상기 제2 메인 블록 내에서 선택된 제2 리던던시 셀을 인에이블시키는 단계;

상기 제2 에지 서브 블록의 불량이 발생한 메모리 셀의 워드라인을 상기 로우 어드레스 및 상기 리던던시 선택 신호에 응답하여 디스에이블시키는 단계;

상기 제1 리던던시 셀에 결합된 비트라인과 중복되는 비트라인에 상응하는 상기 제1 에지 서브 블록 내의 제1 메모리 셀의 워드 라인을 디스에이블시키는 단계;

상기 제2 리던던시 셀에 결합된 비트라인과 중복되는 비트라인에 상응하는 상기 더미 서브 블록 내의 제2 메모리 셀의 워드 라인을 디스에이블시키는 단계; 및

상기 제2 에지 서브 블록의 불량이 발생한 메모리 셀의 상기 양쪽 센스 엠프를 디스에이블시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제2항에 있어서, 상기 제2 에지 서브 블록 내의 메모리 셀의 한쪽 센스 엠프에 불량이 발생한 경우

상기 제1 메인 블록 내에서 선택된 제1 리던던시 셀을 인에이블시키는 단계;

상기 제2 에지 서브 블록의 불량이 발생한 메모리 셀의 워드라인을 상기 로우 어드레스 및 상기 리던던시 선택 신호에 응답하여 인에이블시키는 단계;

상기 제1 리던던시 셀에 결합된 비트라인과 중복되는 비트라인에 상응하는 상기 제1 에지 서브 블록 내의 제1 메모리 셀의 워드 라인을 디스에이블시키는 단계; 및

상기 제2 에지 서브 블록의 불량이 발생한 메모리 셀의 상기 한쪽 센스 엠프를 디스에이블시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제1항에 있어서, 상기 반도체 메모리 장치는 상기 셀 어레이 블록의 에지 블 록에 발생되는 더미 라인을 스트레이트 에지 블록 처리한 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
오픈 비트 라인 구조로 이루어진 반도체 메모리의 제1 에지 서브 블록 및 제1 메인 서브 블록을 가지는 제1 블록, 제2 에지 서브 블록 및 제1 메인 서브 블록을 가지는 제2 블록 및 더미 서브 블록으로 이루어지는 하나의 셀 어레이 블록으로부터 3개의 워드라인을 함께 활성화시킬 경우의 리페어 장치에 있어서,

로우 어드레스 및 불량 메모리 셀을 대체하는 리던던시 셀을 선택하기 위한 리던던시 선택 신호에 기초하여 제1 에지 서브 블록의 제1 워드 라인을 디스에이블시키는 제1 워드 라인 제어 신호를 생성하고, 상기 제1 에지 서브 블록의 상기 제1 워드 라인에 연결된 제1 센스 엠프를 디스에이블시키는 제1 센스 엠프 제어 신호를 생성하는 제1 에지 서브 블록 제어 회로;

상기 로우 어드레스 및 상기 리던던시 선택 신호에 기초하여 더미 서브 블록의 제2 워드 라인을 디스에이블시키는 21 워드 라인 제어 신호를 생성하고, 상기 더미 서브 블록의 제2 워드 라인에 연결된 제2 센스 엠프를 디스에이블 시키는 제2 센스 엠프 제어 신호를 생성하는 더미 서브 블록 제어 회로;

제2 에지 서브 블록의 제3 워드 라인의 인에이블 여부를 결정하는 제3 워드 라인 제어 신호를 생성하는 제2 에지 서브 블록의 워드 라인 제어 회로; 및

상기 제2 에지 서브 블록의 상기 제3 워드 라인의 제1측에 연결된 제3 센스 엠프를 디스에이블 시키는 제3 센스 엠프 제어 신호와 상기 제2 에지 서브 블록의 상기 제3 워드 라인의 제2측에 연결된 제4 센스 엠프를 디스에이블 시키는 제4 센스 엠프 제어 신호를 생성하는 제2 에지 서브 블록의 센스 엠프 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리의 리페어 장치.
제1항에 있어서, 상기 활성화되는 3개의 워드 라인에는 상기 더미 서브 블록 내의 워드 라인이 포함되는 것을 특징으로 하는 반도체 메모리의 리페어 장치.