JP4847048B2 - ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法 - Google Patents

Description

本発明は、半導体メモリ装置に係り、特に、ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法に関する。

半導体メモリ装置、特に、ＤＲＡＭのセル密度が高集積化されるにつれて、ビットラインの間隔が狭まる。それにより、メモリセルデータセンシング時にビットラインカップリングノイズが急増し、それを解決するためのツイストビットライン構造が開発された。
ツイストビットライン構造は、ビットラインＢＬと相補ビットライン

が一定の間隔をおいて位置が置換される構造であって、奇数列と偶数列との配列を適当に調節して、任意のビットラインＢＬと相補ビットライン

で発生するビットラインカップリングノイズを、隣接した列のビットラインで印加されるビットラインカップリングノイズを利用して互いに相殺させることで相互に除去する。

そのようなツイストビットライン構造を有するメモリセルアレイで不良セルが発生すれば、それをスペアセル（または、冗長セル）に置換するリペア技術が使用されている。それにより、半導体生産収率（歩留り）を向上させている。ところが、ツイストビットライン構造は、ビットラインがツイストされているため、一本のワードラインと連結されるメモリセルの位置によってデータスクランブルが異なる。

図１は、ツイストビットライン構造とフォールデッドビットライン構造とにおけるリペア時にデータスクランブル様相を説明する図面である。図１で、第１ビットライン及び相補ビットラインＢＬ０、

はツイストビットライン構造を、そして、第２ビットライン及び相補ビットラインＢＬ１、

はフォールデッドビットライン構造を示す。第１ビットライン及び相補ビットラインＢＬ０、

と第２ビットライン及び相補ビットラインＢＬ１、

とクロス配列される第１ないし第４ワードラインＷＬ０ないしＷＬ３の間にメモリセルが配列されている。メモリセルに保存されるデータパターンが“１”である時をＴ（Ｔｒｕｅ）と示し、“０”である時をＣ（Ｃｏｍｐｌｅｍｅｎｔ）と示す。

ツイストビットライン構造で、第１ないし第４ワードラインＷＬ０ないしＷＬ３に連結されるメモリセルに“ＴＣＣＴ”データパターンを保存したと仮定する。それらのメモリセルが不良であるために、第１ワードラインＷＬ０ないし第４ワードラインＷＬ３を第１スペアワードラインＳＷＬ０ないし第４スペアワードラインＳＷＬ３にリペアすれば、ビットラインがツイストされていることに起因して、第１ないし第４スペアワードラインＳＷＬ０ないしＳＷＬ３に連結されるスペアセルには“ＣＴＴＣ”データパターンが保存されるように示される。それにより、不良セルをリペアした後に、最終的に不良セルをスクリーンするテスト過程でそのようにデータスクランブルが異なる部分については、それについてのデータスクランブル情報がないため、不良セルがスクリーンされないか、または正常のセルが不良セルと誤判断されるおそれがある。

それに対し、フォールデッドビットライン構造では、第１ワードラインＷＬ０ないし第４ワードラインＷＬ３に連結されたメモリセルが不良であるために、それらを第１スペアワードラインＳＷＬ０ないし第４スペアワードラインＳＷＬ３に連結されたスペアセルにリペアすれば、第１ワードラインＷＬ０ないし第４ワードラインＷＬ３に連結されたメモリセルに保存された“ＴＣＣＴ”データパターンが第１スペアワードラインＳＷＬ０ないし第４スペアワードラインＳＷＬ３に連結されるスペアセルでも“ＴＣＣＴ”データパターンとして示される。

したがって、ツイストビットライン構造で不良セルをリペアするには、ビットラインがツイストされる地点を基準に、例えば、ビットライン上でツイストされる地点が１箇所あるならば、不良セルが連結されたワードライン（以下“不良ワードライン”という）をリペアするためのスペアワードラインは、ツイストされる地点を基準に両側で２箇所に存在せねばならない。それにより、フォールデッドビットライン構造のように、不良セルのデータスクランブルの通りに、スペアワードラインに連結されるスペアセルにデータが保存される。

ところが、ツイストビットライン構造で、ツイスト地点を基準にして不良ワードラインをスペアワードラインに置換するには、不良ワードラインに該当するアドレスをスペアワードラインのアドレスに置換するためのアドレスヒューズ切断部を、該当スペアワードラインごとにそれぞれ備えねばならない。アドレスヒューズ切断部は大きなレイアウト面積を占めるため、データスクランブルが異なる個所が多いほど、メモリ装置のチップサイズが比例的に大きくなるという問題点がある。
したがって、ツイストビットライン構造でチップ面積を広げず、冗長効率を柔軟に維持できる方案が要求される。

本発明の目的は、ツイストビットライン構造を有するメモリ装置の冗長回路を提供するところにある。
本発明の他の目的は、ツイストビットライン構造を有するメモリ装置の不良セルを救済する方法を提供するところにある。

前記目的を達成するために、本発明は、複数のツイストビットライン構造を有するメモリ装置内の不良セルを救済する冗長回路において、複数のヒューズを含み、不良セルのアドレスに相応するように前記ヒューズをプログラミングしてリペアアドレスを発生させるヒューズ部と、ツイストビットラインを基準に分けられるメモリ装置内のメモリセルアレイブロックをそれぞれアドレッシングするブロックアドレスを発生させるブロックアドレッシング部と、リペアアドレスと不良セルとが発生したメモリセルアレイブロックを選択するブロックアドレスに応答してスペアワードラインを選択するコーディング部と、を含む。

好ましくは、本発明の冗長回路はメモリセルアレイブロックに共有される。ヒューズ部は、不良セルのアドレスによってヒューズを切断または短絡させてプログラミングし、コーディング部は、リペアアドレスとブロックアドレスとのそれぞれを入力するＮＡＮＤゲートより構成される。スペアワードラインは、メモリセルアレイブロックごとに配列される。

前記他の目的を達成するために、本発明は、複数のツイストビットライン構造を有するメモリ装置の不良セルを救済する方法において、不良セルのアドレスに相応するようにヒューズをプログラミングしてリペアアドレス信号を発生させる段階と、ツイストビットラインを基準に分けられる前記メモリ装置内のメモリセルアレイブロックのうち。不良セルが発生したメモリセルアレイブロックを選択するブロックアドレス信号を発生させる段階と、リペアアドレス信号及びブロックアドレス信号に応答して不良セルが発生したメモリセルアレイブロック内のスペアワードラインを選択する段階と、を含む。 更に好ましくは、本発明のツイストビットライン構造の不良セルの救済方法は、不良セルを選択するアドレスラインが遮断される段階を更に含む。

本発明によれば、ツイストされたビットラインが配列された複数のメモリセルアレイブロックが一つの冗長回路を共有するため、メモリ装置のチップ面積を広げない。また、本発明の一つの冗長回路は、ツイストされたビットラインを基準にして分けられたメモリセルアレイブロックごとに備えられる従来の冗長回路と同一の冗長効率を維持する。

本発明と本発明の動作上の利点、及び本発明の実施によって達成される目的を充分に理解するには、本発明の好ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の好ましい実施例を説明することで本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図２は、本発明に係る冗長回路を共有する第１類型のツイストビットライン構造を有するメモリ装置を説明する図面である。それを参照すれば、メモリ装置２００は、ツイストされたビットラインが第１メモリセルアレイブロック２１０ａと第２メモリセルアレイブロック２１０ｂとにわたって配列されている。第１メモリセルアレイブロック２１０ａと第２メモリセルアレイブロック２１０ｂとは、ビットラインがツイストされているので、そのデータスクランブルが相異なる。第１及び第２メモリセルアレイブロック２１０ａ、２１０ｂ内で発生する不良セルを救済するために、そして、テスト時に不良セルのデータスクランブルと同じデータスクランブルをスペアセルに持たせるために、第１メモリセルアレイブロック２１０ａで発生した不良セルと連結されたワードライン（図示せず）は、冗長回路２３０によって第１メモリセルアレイブロック２１０ａに配置された第１スペアワードラインＳＷＬａに置換され、第２メモリセルアレイブロック２１０ｂで発生した不良セルと連結されたワードライン（図示せず）は、冗長回路２３０によって第２メモリセルアレイブロック（２１０ｂ）に配置された第２スペアワードラインＳＷＬｂに置換される。それにより、不良セルがスペアワードラインに連結されたスペアセルに置換される。

第１類型のツイストビットライン構造は、ツイストビットラインの単位配列２１０において、第１メモリセルアレイブロック２１０ａで順次に第１ビットライン２１２−第２ビットライン２１４−第３ビットライン２１６−第４ビットライン２１８の配列が、第２メモリセルアレイブロック２０１ｂでは第３ビットライン２１６−第１ビットライン２１２−第４ビットライン２１８−第２ビットライン２１４の順に配列されている。第２ビットライン２１４と第３ビットライン２１６とは、第１メモリセルアレイブロック２１０ａ側の第１ビットラインセンスアンプ２２０ａと連結され、第１ビットライン２１２と第４ビットライン２１８とは、第２メモリセルアレイ２１０ｂ側の第２ビットラインセンスアンプ２２０ｂと連結される。第１ビットラインセンスアンプ２２０ａは、第２ビットライン２１４と第３ビットライン２１６との電圧差を感知増幅し、第２ビットラインセンスアンプ２２０ｂは、第１ビットライン２１２と第４ビットライン２１８との電圧差を感知増幅する。

冗長回路２３０は、ヒューズ部２３２、第１及び第２ブロックアドレッシング部２３４、２３６、及び第１及び第２コーディング部２３８、２３９を含む。第１及び第２ブロックアドレッシング部２３４、２３６は、第１及び第２メモリセルアレイブロック２１０ａ、２１０ｂを選択するブロックアドレスをそれぞれ第１及び第２コーディング部２３８、２３９に提供する。ヒューズ部２３２は、アドレス信号ラインと連結される複数のヒューズを含み、第１または第２メモリセルアレイブロック２１０ａ、２１０ｂ内の不良セルのワードラインを選択するアドレスに相応するようにヒューズを短絡または切断して、リペアアドレスを第１及び第２コーディング部２３８、２３９に提供する。第１及び第２コーディング部２３８、２３９は、リペアアドレスと第１及び第２ブロックアドレッシング部２３４、２３６との出力にそれぞれ応答して、第１及び第２スペアワードラインＳＷＥａ、ＳＷＥｂをそれぞれ選択する。

第１スペアワードラインＳＷＬａは、第１メモリセルアレイブロック２１０ａで発生した不良セルが連結されたワードラインが選択される時、その不良ワードラインに代わって選択される。そして、第２スペアワードラインＳＷＬｂは、第２メモリセルアレイブロック２１０ｂで発生した不良セルが連結されたワードラインが選択される時、その不良ワードラインに代わって選択される。その時、不良ワードラインと連結されるアドレスデコーダーの出力ラインは遮断された状態となる。

したがって、本実施例の冗長回路２３０は、第１メモリセルアレイブロック２１０ａと第２メモリセルアレイブロック２１０ｂとに共有され、不良セルが発生したメモリセルアレイブロックを選択する第１または第２ブロックアドレッシング部２３４、２３６の出力によって選択的に第１または第２スペアワードラインＳＷＬａ、ＳＷＬｂを選択する。それにより、テスト時に不良セルに印加されるデータパターンと同じデータスクランブルが、第１または第２スペアワードラインＳＷＬａ、ＳＷＬｂに連結されるスペアセルにそのまま再現される。それにより、共有された一つの冗長回路２３０は、メモリ装置のチップ面積を広げない。また、従来のツイストされたビットラインを基準に両側に備えねばならなかった冗長回路が有する冗長効率を同一に維持する。

図３は、本発明に係る冗長回路を共有する第２類型のツイストビットライン構造を有するメモリ装置を説明する図面である。それを参照すれば、メモリ装置３００は、図２で説明した冗長回路２３０により第２類型のツイストビットライン構造の第１または第２メモリセルアレイブロック３１０ａ、３１０ｂ内の不良セルが連結されたワードラインを、第１または第２ブロックアドレッシング部２３４、２３６の出力によって選択的に第１または第２スペアワードラインＳＷＬａ、ＳＷＬｂに置換する。

第２類型のツイストビットライン構造は、ツイストビットラインの単位配列３１０において、第１メモリセルアレイブロック３１０ａで順次に第１ビットライン３１２−第２ビットライン３１４−第３ビットライン３１６−第４ビットライン３１８の配列が、第２メモリセルアレイブロック３０１ｂでは第１ビットライン３１２−第３ビットライン３１６−第２ビットライン３１４−第４ビットライン３１８の順に配列されている。第２ビットライン３１４と第３ビットライン３１６とは、第１メモリセルアレイブロック３１０ａ側のビットラインセンスアンプ３２０ａと連結され、第１ビットライン３１２と第４ビットライン３１８とは、第２メモリセルアレイ３１０ｂ側のビットラインセンスアンプ３２０ｂと連結される。第１ビットラインセンスアンプ３２０ａは、第２ビットライン３１４と第３ビットライン３１６との電圧差を感知増幅し、第２ビットラインセンスアンプ３２０ｂは、第１ビットライン３１２と第４ビットライン３１８との電圧差を感知増幅する。

図４は、本発明に係る冗長回路を共有する第３類型のツイストビットライン構造を有するメモリ装置を説明する図面である。それを参照すれば、メモリ装置４００は、図２で説明した冗長回路２３０により第３類型のツイストビットライン構造の第１または第２メモリセルアレイブロック４１０ａ、４１０ｂ内の不良セルが連結されたワードラインを、第１または第２ブロックアドレッシング部２３４、２３６の出力によって選択的に第１または第２スペアワードラインＳＷＬａ、ＳＷＬｂに置換する。

第３類型のツイストビットライン構造は、ツイストビットライン等の単位配列４１０において、第１メモリセルアレイブロック４１０ａで順次に第１ビットライン４１２−第２ビットライン４１４−第３ビットライン４１６−第４ビットライン４１８の配列が、第２メモリセルアレイブロック４０１ｂでは第１ビットライン４１２−第３ビットライン４１６−第４ビットライン４１８−第２ビットライン４１４の順に配列されている。第２ビットライン４１４と第３ビットライン４１６とは、第１メモリセルアレイブロック４１０ａ側のビットラインセンスアンプ４２０ａと連結され、第１ビットライン４１２と第４ビットライン４１８とは、第２メモリセルアレイ４１０ｂ側のビットラインセンスアンプ４２０ｂと連結される。第１ビットラインセンスアンプ４２０ａは、第２ビットライン４１４と第３ビットライン４１６との電圧差を感知増幅し、第２ビットラインセンスアンプ４２０ｂは、第１ビットライン４１２と第４ビットライン４１８との電圧差を感知増幅する。

図５は、本発明に係る冗長回路を共有する第４類型のツイストビットライン構造を有するメモリ装置を説明する図面である。それを参照すれば、メモリ装置５００は、図２で説明した冗長回路２３０により、ダミービットラインを含む第４類型のツイストビットライン構造の第１または第２メモリセルアレイブロック５１０ａ、５１０ｂ内の不良セルが連結されたワードラインを、第１または第２ブロックアドレッシング部２３４、２３６の出力によって選択的に第１または第２スペアワードラインＳＷＬａ、ＳＷＬｂに置換する。

図６は、本発明の冗長回路を共有する第５類型のツイストビットライン構造を有するメモリ装置を説明する図面である。それを参照すれば、メモリ装置６００は、第５類型のツイストビットラインがメモリセルアレイブロック６１０ａ、６１０ｂ、６１０ｃ、６１０ｄにわたって配列されている。第５類型のツイストビットライン構造は、ツイストビットラインの単位配列６１０で、第１及び第３ビットライン６１２、６１６が第１メモリセルアレイブロック６１０ａと第２メモリセルアレイブロック６１０ｂとの間で１回ツイストされ、そして、第３メモリセルアレイブロック６１０ｃと第４メモリセルアレイブロック６１０ｄとの間で更に１回ツイストされており、第２及び第４ビットライン６１４、６１８が第２メモリセルアレイブロック６１０ｂと第３メモリセルアレイブロック６１０ｃとの間で１回ツイストされている。それにより、第１ないし第４メモリセルアレイブロック６１０ａ、６１０ｂ、６１０ｃ、６１０ｄは、ツイストされたビットラインのためにそのデータスクランブルが相異なる。

第１ないし第４メモリセルアレイブロック６１０ａ、６１０ｂ、６１０ｂ、６１０ｄで発生する不良セルを救済するために、そして、テスト時に不良セルのデータスクランブルと同じデータスクランブルを持たせるために、冗長回路６３０により第１メモリセルアレイブロック６１０ａで発生した不良セルと連結されたワードライン（図示せず）は、第１メモリセルアレイブロック６１０ａに配置された第１スペアワードラインＳＷＬａに置換され、第２メモリセルアレイブロック６１０ｂで発生した不良セルと連結されたワードライン（図示せず）は、第２メモリセルアレイブロック６１０ｂに配置された第２スペアワードラインＳＷＬｂに置換される。そして、第３メモリセルアレイブロック６１０ｃで発生した不良セルと連結されたワードライン（図示せず）は、第３メモリセルアレイブロック６１０ｃに配置された第３スペアワードラインＳＷＬｃに置換され、第４メモリセルアレイブロック６１０ｄで発生した不良セルと連結されたワードライン（図示せず）は、第４メモリセルアレイブロック６１０ｄに配置された第４スペアワードラインＳＷＬｄに置換される。それにより、第１ないし第４メモリセルアレイブロック６１０ａ、６１０ｂ、６１０ｂ、６１０ｄの不良セルが、スペアワードラインＳＷＬａ、ＳＷＬｂ、ＳＷＬｃ、ＳＷＬｄに連結されたスペアセルに置換される。

冗長回路６３０は、ヒューズ部６３１、第１ないし第４ブロックアドレッシング部６３２、６３３、６３４、６３５、及び第１ないし第４コーディング部６３６、６３７、６３８、６３９を含む。第１ないし第４ブロックアドレッシング部６３２、６３３、６３４、６３５は、第１ないし第４メモリセルアレイブロック６１０ａ、６１０ｂ、６１０ｃ、６１０ｄを選択するブロックアドレスをそれぞれ第１ないし第４コーディング部６３６、６３７、６３８、６３９に提供する。

ヒューズ部６３１は、アドレス信号ラインと連結される複数のヒューズを含み、第１または第４メモリセルアレイブロック６１０ａ、６１０ｂ、６１０ｃ、６１０ｄ内の不良セルのワードラインを選択するアドレスに相応するようにヒューズを短絡または切断して、リペアアドレスを第１ないし第４コーディング部６３６、６３７、６３８、６３９に提供する。第１ないし第４コーディング部６３６、６３７、６３８、６３９は、リペアアドレスと第１ないし第４ブロックアドレッシング部６３２、６３３、６３４、６３５との出力にそれぞれ応答して、第１ないし第４スペアワードラインＳＷＬａ、ＳＷＬｂ、ＳＷＬｃ、ＳＷＬｄをそれぞれ選択する。

それにより、テスト時に不良セルに印加されるデータパターンと同じデータスクランブルが第１ないし第４スペアワードラインＳＷＬａ、ＳＷＬｂ、ＳＷＬｃ、ＳＷＬｄに連結されるスペアセルにそのまま再現される。それにより、共有された一つの冗長回路６３０は、メモリ装置のチップ面積を広げず、従来のツイストされたビットラインを基準に第１ないし第４メモリセルアレイブロック６１０ａ、６１０ｂ、６１０ｃ、６１０ｄごとに備えねばならなかった冗長回路が有する冗長効率を同一に維持する。

本発明は、図面に示された一実施例を参考にして説明されたが、それは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他実施例が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。

本発明は、ツイストビットライン構造を有するメモリ装置に関連した技術分野に好適に適用され得る。

ツイストビットライン構造とフォールデッドビットライン構造とにおけるリペア時のデータスクランブルを説明する図面である。 本発明に係る冗長回路を共有する第１類型のツイストビットライン構造を有するメモリ装置を説明する図面である。 本発明に係る冗長回路を共有する第２類型のツイストビットライン構造を有するメモリ装置を説明する図面である。 本発明に係る冗長回路を共有する第３類型のツイストビットライン構造を有するメモリ装置を説明する図面である。 本発明に係る冗長回路を共有する第４類型のツイストビットライン構造を有するメモリ装置を説明する図面である。 本発明に係る冗長回路を共有する第５類型のツイストビットライン構造を有するメモリ装置を説明する図面である。

符号の説明

２００ メモリ装置
２１０ ツイストビットラインの単位配列
２１０ａ 第１メモリセルアレイブロック
２１０ｂ 第２メモリセルアレイブロック
２１２ 第１ビットライン
２１４ 第２ビットライン
２１６ 第３ビットライン
２１８ 第４ビットライン
２２０ａ 第１ビットラインセンスアンプ
２２０ｂ 第２ビットラインセンスアンプ
２３０ 冗長回路
２３２ ヒューズ部
２３４ 第１ブロックアドレッシング部
２３６ 第２ブロックアドレッシング部
２３８ 第１コーディング部
２３９ 第２コーディング部
ＳＷＬａ 第１スペアワードライン
ＳＷＬｂ 第２スペアワードライン

Claims (16)

1. 集積回路メモリ装置のための冗長回路において、
   前記集積回路メモリ装置は、
   複数のメモリセルにそれぞれ連結される複数の主要ワードラインと一つのスペアワードラインとを含む第１メモリセルブロックと、
   複数のメモリセルにそれぞれ連結される複数の主要ワードラインと一つのスペアワードラインとを含む第２メモリセルブロックと、
   前記第１及び第２メモリセルブロックの全域にわたって配置され、前記第１メモリセルブロックと前記第２メモリセルブロックとの間でビットラインがツイストされ、前記第１及び第２メモリセルブロック内ではツイストされないビットライン構造を有する複数のビットラインと、を備え、
   前記冗長回路は、
   前記第１メモリセルブロックと関連するアドレスを発生させる第１ブロックアドレス部と、
   前記第２メモリセルブロックと関連するアドレスを発生させる第２ブロックアドレス部と、
   不良セルを置換するためのスペアワードラインと関連するリペアアドレスを発生させるプログラム部と、
   前記プログラム部の前記リペアアドレスと前記第１ブロックアドレス部のアドレスとに対応する不良セルと関連した前記第１メモリセルブロックの前記主要ワードラインのうち一つを置換するために、前記第１メモリセルブロックの前記スペアワードラインを選択し、前記プログラム部の前記リペアアドレスと前記第２ブロックアドレス部のアドレスとに対応する不良セルと関連した前記第２メモリセルブロックの前記主要ワードラインのうち一つを置換するために、前記第２メモリセルブロックの前記スペアワードラインを選択するコーディング部と、を備え、前記不良セルと代替されるスペアセルは、前記不良セルが含まれるブロックアドレス部のスペアワードラインとビットラインによって選択されることを特徴とする冗長回路。
2. 前記第１及び第２メモリセルブロックは、複数のスペアワードラインを備えることを特徴とする請求項１に記載の冗長回路。
3. 前記集積回路装置は、
   少なくとも３つのメモリセルブロックと、
   前記少なくとも３つのメモリセルブロックの全域にわたって配置され、前記少なくとも３つのメモリセルブロックの隣接した領域で前記ビットラインがツイストされ、前記それぞれのメモリセルブロック内ではツイストされない前記複数のビットラインと、を備え、
   前記冗長回路は、前記少なくとも３つのメモリセルブロックのそれぞれと連結され、不良セルと連結される少なくとも３つのメモリセルブロックのうち、一つの前記主要ワードラインのうち一つを置換するために、前記少なくとも３つのメモリセルブロックのうち、該当するメモリセルブロックの前記スペアワードラインを選択し、選択されたスペアワードラインと連結されるスペアセルに保存されたデータは、前記置換される主要ワードラインのうち、一つと連結されるセルと同じデータスクランブルを有することを特徴とする請求項２に記載の冗長回路。
4. プログラム部は、
   前記リペアアドレスを発生させるためにプログラムされるように構成される複数のヒューズを含むヒューズ部を備えることを特徴とする請求項１に記載の冗長回路。
5. 前記ヒューズ部は、
   不良セルのアドレスによって前記ヒューズを短絡または切断させることで前記ヒューズをプログラムすることを特徴とする請求項４に記載の冗長回路。
6. 前記コーディング部は、
   前記第１メモリセルブロックと連結され、前記リペアアドレスと前記第１ブロックアドレッシング部からのアドレスを受信する第１ＡＮＤゲートと、
   前記第２メモリセルブロックと連結され、前記リペアアドレスと前記第２ブロックアドレッシング部からのアドレスを受信する第２ＡＮＤゲートと、を備えることを特徴とする請求項１に記載の冗長回路。
7. 前記冗長回路は、
   前記不良セルを選択するアドレス線は遮断されることを特徴とする請求項１に記載の冗長回路。
8. 複数のツイストビットライン構造を有するメモリ装置内の不良セルを救済する冗長回路において、
   複数のヒューズを含み、前記不良セルのアドレスに相応するように前記ヒューズをプログラミングしてリペアアドレスを発生させるヒューズ部と、
   前記ツイストビットラインを基準に分けられる前記メモリ装置のメモリセルアレイブロックをそれぞれアドレッシングするブロックアドレスを発生させるブロックアドレッシング部と、
   前記リペアアドレスと前記不良セルとが発生した前記メモリセルアレイブロックを選択する前記ブロックアドレスに応答してスペアワードラインを選択するコーディング部と、
   を備え、前記不良セルと代替されるスペアセルは、前記不良セルが含まれるブロックアドレスのスペアワードラインとビットラインによって選択されることを特徴とする冗長回路。
9. 前記冗長回路は、
   前記メモリセルアレイブロックに共有されることを特徴とする請求項８に記載の冗長回路。
10. 前記ヒューズ部は、
    前記不良セルのアドレスによって前記ヒューズを切断または短絡させて前記プログラミングすることを特徴とする請求項８に記載の冗長回路。
11. 前記コーディング部は、
    前記リペアアドレスと前記ブロックアドレスとのそれぞれを入力するＡＮＤゲートより構成されることを特徴とする請求項８に記載の冗長回路。
12. 前記冗長回路は、
    前記不良セルを選択するアドレスラインが遮断されることを特徴とする請求項８に記載の冗長回路。
13. 前記スペアワードラインは、前記メモリセルアレイブロックごとに配列されることを特徴とする請求項８に記載の冗長回路。
14. 複数のツイストビットライン構造を有するメモリ装置の不良セルを救済する方法において、
    前記不良セルのアドレスに相応するようにヒューズをプログラミングしてリペアアドレスを発生させる段階と、
    前記ツイストビットラインを基準に分けられる前記メモリ装置のメモリセルアレイブロックのうち、前記不良セルが発生した前記メモリセルアレイブロックを選択するブロックアドレス信号を発生させる段階と、
    前記リペアアドレス及び前記ブロックアドレスに応答して、前記不良セルが発生した前記メモリセルアレイブロック内のスペアワードラインを選択する段階と、を備え、前記不良セルと代替されるスペアセルは、前記不良セルが含まれるブロックアドレスのスペアワードラインとビットラインによって選択されることを特徴とするツイストビットライン構造の不良セルの救済方法。
15. 前記ツイストビットライン構造の不良セルの救済方法は、前記不良セルを選択するアドレスラインが遮断される段階を更に備えることを特徴とする請求項１４に記載のツイストビットライン構造の不良セルの救済方法。
16. 前記ヒューズをプログラミングする段階は、
    前記不良セルのアドレスによって前記ヒューズを切断または短絡させる段階であることを特徴とする請求項１４に記載のツイストビットライン構造の不良セルの救済方法。

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