KR100253055B1 - 반도체 기억장치 - Google Patents

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KR100253055B1 KR1019960054192A KR19960054192A KR100253055B1 KR 100253055 B1 KR100253055 B1 KR 100253055B1 KR 1019960054192 A KR1019960054192 A KR 1019960054192A KR 19960054192 A KR19960054192 A KR 19960054192A KR 100253055 B1 KR100253055 B1 KR 100253055B1
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Abstract

본 발명에 있어서는, 복수개의 워드선과 복수개의 비트선의 각 교점에 복수의 메모리셀이 배치되어 있다. 이들 메모리셀은 정규 셀 뿐만 아니라 불량을 구제하기 위한 스페어 셀(spare cell)도 포함하고 있다. 불량의 구제는, 상기 정규 셀에 접속된 워드선 또는 비트선을 상기 스페어 셀에 접속된 워드선 또는 비트선으로 치환함으로써 이루어진다. 그리고 이러한 치환은, 대응하는 쌍의 퓨즈회로와 판정회로, 즉 치환되는 워드선 또는 비트선의 어드레스를 기억하는 퓨즈회로와, 상기 어드레스에 기초하여 억세스되는 워드선 또는 비트선이 치환되었는가 아닌가를 판정하는 판정회로에 의해 행하여진다. 이러한 쌍을 사용하여 복수의 쌍을 구성하고 있고, 치환용의 워드선 또는 비트선으로서 복수 종류가 설치되어 있으므로, 불량의 크기에 따라 사용할 수 있다. 따라서, 쓸데없는 치환을 회피하면서 불량 워드선 또는 비트선을 효율좋게 구제하는 것이 가능하게 된다.

Description

반도체 기억장치
본 발명은 반도체 기억장치에 관한 것으로, 특히 메모리셀 어레이내의 불량을 구제하기 위한 기능을 갖춘 반도체 기억장치에 관한 것이다.
오늘날, 반도체의 미세가공기술에 의해 다이내믹형 반도체 기억장치(DRAM)의 집적도가 향상되어, 양산으로는 4M, 16M비트, 연구개발로는 1G비트급의 DRAM을 제작할 수 있게 되었다. 그렇지만, 세대(世代)가 발달하여 집적도가 향상됨에 따라 칩 내부의 배선 등의 가공피치가 작아져서 가공을 행하는 클린룸(clean room) 내부의 먼지(dust)나, 프로세스상의 가공변동에 기인하는 배선의 단락이나, 혹은 메모리셀의 보존특성이 나빠진다. 이에 따라, 메모리셀내에서 불량의 발생확률이 커지고 있었다. 더욱이, 반도체칩의 면적도 점차 커지는 경향에 있기 때문에, 이러한 불량이 칩 내부에 혼입할 확률은 더욱 더 높아진다. 이로 인해, 불량 부분을 치환하기 위한 구제회로 없이는 동작양품을 취득할 수 없게 되고 있다. 구제회로는, 불량 메모리셀을 치환하는 스페어(spare: 용장) 메모리셀과, 불량부분에 대한 억세스를 검지하여 불량 셀을 활성화하는 대신에 정규 셀을 활성화하도록 판정하는 판정회로 등 많은 회로소자를 필요로 하기 때문에, 칩면적을 증대시키는 요인으로 된다.
종래부터 여러 가지의 구제회로가 제안되어 오고 있다. 도1은 불량 워드선을 스페어 워드선(용장 워드선)으로 치환하기 위한 가장 기본적인 구제회로를 나타낸 도면이다. 이 예에서는, 4개의 메모리셀 어레이(MA0,MAl,MA2,MA3)의 각각에 대해 2개씩의 스페어 워드선(SW00,SW01; SW10,SW11; SW20,SW21; SW30,SW31)이 배치되어 있다. 이들 8개의 스페어 워드선중 대응하는 것에 판정회로(SDO,SD1,SD2,SD3,SD4,SD5,SD6,SD7)가 접속되어 있다.
어레이내에서 발생한 불량은 불량(발생)개소(defect site)를 교차하는 대응하는 워드선을 스페어 워드선으로 치환함으로써 구제된다. 메모리셀 어레이(MAO)에서는, 예컨대 불량 워드선(WO)이 판정회로(SDO)에 의해 스페어 워드선(SWOO)으로 치환되고, 불량 워드선(W1)이 대응하는 판정회로에 의해 스페어 워드선(SWO1)으로 치환된다. 메모리셀 어레이(MA1)에서는, 예컨대 불량 워드선(W2)이 판정회로(SD2)에 의해 스페어 워드선(SW11)으로 치환된다. 또, 메모리셀 어레이(MA2)에서는, 예컨대 불량 워드선(W3)이 판정회로(SD4)에 의해 스페어 워드선(SW20)으로 치환된다.
불량 워드선에 대한 억세스가 발생한 경우에 불량 워드선을 활성화하는 대신에 스페어 워드선을 활성화하는 것이다. 이 예에서는, 각 어레이에서 2개의 불량 워드선을 스페어 워드선으로 치환하는 것이 가능하다.
이에 대해 도2에 나타낸 회로에서는, 구제회로가 점유하는 면적을 감소시키기 위해서, 판정회로(SD0,SD1,SD2,SD3)를 4개의 메모리셀 어레이(MA0,MAl,MA2,MA3)에서 공유하도록 하여 판정회로의 수를 줄이고 있다. 이러한 구제회로에서도, 도1에 나타낸 회로의 경우와 마찬가지로 1개의 메모리셀 어레이에서 임의의 2개의 불량 워드선을 구제할 수 있다. 그렇지만, 4개의 어레이 전체에서 기껏해야 4개의 불량 워드선을 구제하는 것이 가능하다.
도3에 나타낸 회로에서는, 4개의 메모리셀 어레이에 부가해서 1개의 스페어 메모리셀 어레이가 배치되어 있다. 이 구제회로에서는, 판정회로가 도2의 경우와 마찬가지로 4개의 메모리셀 어레이에서 공유되고 있으므로, 4개의 메모리셀 어레이 내부에서 임의의 4개의 불량 워드선을 구제하는 것이 가능하다. 따라서 1개의 메모리셀 어레이에 대해 기껏해야 2개의 불량 워드선을 구제할 수 있었던 도2의 회로에 비해 구제효율이 향상되고 있다.
이상 설명한 종래기술의 예에서는, 1개의 판정회로에 의해 1개의 불량 워드선을 1개의 스페어 워드선으로 치환하는 것에 대해 설명했지만, 실제의 불량은 인접한 워드선 사이에서 연속해서 발생하는 경향이 있고, 이에 따라 종래기술의 방법에서는 복수의 워드선, 예컨대 4개의 워드선의 단위로 치환하지 않으면 안되었다.
도4는 이러한 방법을 채용한 종래기술의 회로를 나타낸 도면이다. 도4의 방법은 4개의 판정회로(SD0,SD1,SD2,SD3)와 16개의 스페어 워드선(4SW×4)을 사용한다. 이 예에서는, 4개의 스페어 워드선(SW)을 처리하는 판정회로는 적어도 하나의 불량 워드선을 포함한 4개의 워드선을 스페어 워드선으로 치환할 수 있다.
이 방식에서는, 4개의 판정회로에 의해 16개의 워드선을 구제할 수 있기 때문에, 1개의 판정회로가 1개의 워드선을 처리하는 방식에 비해 판정회로의 수를 줄여 칩면적의 증대를 억제하는 것이 가능하다. 그렇지만, 이 방식에서는 이하에 나타내는 바와 같은 문제가 있었다.
도4에 나타낸 회로에서는, 구제단위가 4개씩으로 고정되어 있기 때문에, 예컨대 1개의 워드선에서 불량이 발생한 경우에 잔여의 3개의 정규 워드선도 스페어 워드선으로 치환하게 되어 구제효율이 더욱 더 낮아진다는 문제가 있었다. 더욱이, 도4의 회로에서는 이하에 나타낸 바와 같은 문제도 생기고 있었다. 여기서, 도5에 나타낸 바와 같이 예컨대 1개의 워드선을 치환하면 족한 불량이 2개소, 10개의 연속한 워드선을 치환하지 않으면 구제할 수 없는 불량이 1개소 발생한 경우를 생각해 보자. 이 경우, 불량 워드선의 총수는 12개로, 16개의 스페어 워드선의 수보다 적고, 불량이 발생하고 있는 개소의 총수도 3개소로 판정회로의 총수인 4보다도 적음에도 불구하고, 이들 불량 워드선을 모두 구제하는 것이 불가능하다. 즉, 판정회로를 통해 치환되는 워드선의 수가 4개로 고정되고, 10개의 연속한 불량 워드선을 구제하는데 3개의 판정회로가 필요하다. 상술한 경우에 있어서, 1개의 불량개소가 잔여의 1개의 판정회로에 의해 구제되는 경우에 잔여의 1개의 불량개소를 구제하는 것이 불가능하다. 이상의 설명으로부터 명백히 알 수 있는 바와 같이, 불량개소의 수가 판정회로의 총수보다 적은 경우에 있어서도, 포함된 불량 워드선을 모두 구제할 수 없다고 하는 문제가 생긴다.
이러한 문제는, 1개의 판정회로에 의해 1개의 불량 워드선을 구제함으로써 해결할 수 있다. 그렇지만 이 방법에서는, 판정회로를 스페어 워드선의 수만큼 준비하지 않으면 안된다. 따라서, 판정회로 및 칩의 면적이 커져 버린다.
이와 같이 종래기술에서는, 1개의 판정회로에 의해 1개의 불량 워드선을 구제하는 경우에는, 구제효율은 좋지만, 판정회로의 수가 증가하기 때문에 칩면적이 커진다는 문제가 있었다. 한편, 1개의 판정회로에 의해 복수개의 불량 워드선을 구제하는 경우에는, 판정회로의 수를 줄여 칩면적의 증대를 억제하는 것이 가능하게 된다. 그렇지만, 불량 워드선의 수가 구제용의 잔여의 워드선의 총수보다 적은 경우에도 구제할 수 없는 것이 있어 구제효율이 저하해 버린다고 하는 문제가 있었다.
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 칩면적의 증대를 억제할 수 있고, 구제효율을 효과적으로 향상시킬 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
도1은 종래기술에 따른 제1반도체 기억장치의 주요부를 나타낸 도면.
도2는 종래기술에 따른 제2반도체 기억장치의 주요부를 나타낸 도면.
도3은 종래기술에 따른 제3반도체 기억장치의 주요부를 나타낸 도면.
도4는 종래기술에 따른 제4반도체 기억장치를 나타낸 도면.
도5는 제4반도체 기억장치의 문제점을 설명하기 위한 도면.
도6은 종래기술에 따른 제5반도체 기억장치의 주요부를 나타낸 도면.
도7은 본 발명의 제1실시예에 따른 반도체 기억장치의 주요부를 나타낸 도면.
도8은 본 발명의 제2실시예에 따른 반도체 기억장치의 주요부를 나타낸 도면.
도9는 도8의 퓨즈회로내의 1비트에 대응하는 퓨즈를 나타낸 도면.
도10은 퓨즈가 절단되어 있는 경우에 도9의 퓨즈의 동작을 나타낸 도면.
도11은 퓨즈가 절단되어 있지 않은 경우에 도9의 퓨즈의 동작을 나타낸 도면.
도12는 도9의 퓨즈를 나타낸 단면도.
도13은 도9의 퓨즈를 나타낸 평면도.
도14는 메모리셀을 나타낸 평면도.
도15는 본 발명의 제3실시예에 따른 반도체 기억장치의 주요부를 나타낸 도면.
도16은 본 발명의 제4실시예에 따른 반도체 기억장치의 주요부를 나타낸 도면.
도17은 본 발명의 제5실시예에 따른 반도체 기억장치의 주요부를 나타낸 도면.
도18은 본 발명의 제6실시예에 따른 반도체 기억장치의 주요부를 나타낸 도면.
도19는 도18의 메모리셀 어레이부를 확대해서 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
MA : 메모리셀 어레이(정규 메모리셀 어레이)
SA : 용장 어레이(용장 메모리셀 어레이)
W : 워드선 SW : 스페어 워드선
X : 행디코더 Y : 열디코더
SX : 용장 행디코더 A : 연산회로
F : 퓨즈회로 SD : 판정회로
(구성)
상기한 목적을 달성하기 위해 본 발명의 제1실시태양에 따른 반도체 기억장치는, 복수개의 워드선과 복수개의 비트선의 각 교점에 배치되며, 정규 및 스페어 메모리셀을 포함하고 있는 복수의 메모리셀과, 불량을 구제하기 위해 상기 정규 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선을 스페어 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선으로 치환하기 위한 복수의 치환수단을 구비하고, 치환되는 메모리셀이, 상기 복수의 치환수단을 통해 치환이 이루어지도록, 상기 복수의 치환수단의 각각에 접속되는 워드선 또는 비트선의 수를 상기 치환수단의 적어도 2개에 대해 다르게 하도록 복수 종류 설정되어 있는 것을 특징으로 한다.
또, 본 발명의 제2실시태양에 따른 반도체 기억장치는, 복수개의 워드선과 복수개의 비트선의 각 교점에 배치되며, 정규 및 스페어 메모리셀을 포함하고 있는 복수의 메모리셀과, 불량을 구제하기 위해 상기 정규 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선을 상기 스페어 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선으로 치환하는 적어도 하나의 제1치환수단 및, 다른 불량을 구제하기 위해 상기 정규 메모리셀에 접속된 워드선 또는 비트선중 적어도 하나를 상기 스페어 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선으로 치환하는 적어도 하나의 제2치환수단을 구비하고, 상기 제1치환수단에 의해 치환되는 단위의 정수 및 상기 제2치환수단에 의해 치환되는 단위의 정수가 고정되며, 상기 제2치환수단에 의해 치환되는 단위의 정수가 상기 제1치환수단에 의해 치환되는 단위의 정수보다 큰 것을 특징으로 한다.
또, 본 발명의 제3실시태양에 따른 반도체 기억장치는, 복수개의 워드선과 복수개의 비트선의 각 교점에 배치되며, 정규 및 스페어 메모리셀을 포함하고 있는 복수의 메모리셀과, 상기 정규 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선을 스페어 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선으로 치환하기 위한 복수의 치환수단을 구비하고, 상기 치환수단을 통해 치환되는 워드선 또는 비트선의 수가, 상기 스페어 메모리셀에 접속되는 워드선 또는 비트선의 수를 상기 치환수단의 각각에 대해 변화시킬 수 있도록 가변되는 것을 특징으로 한다.
(작용)
본 발명에 의하면, 불량부분의 치환을 위한 단위 정수의 값을 2종류 이상 설정하고, 구제단위를 가변으로 하고 있으므로, 불량부분의 크기에 따라 최적의 구제 단위를 설정할 수 있다. 따라서, 용장 어레이나 판정회로 등의 구제회로가 칩내에서 점유하는 면적을 크게 하지 않고, 구제단위를 일률적으로 고정한 종래의 방식에 비해 구제효율을 대폭적으로 향상시킬 수 있다.
[실시예]
이하, 첨부된 예시도면을 참조하여 본 발명의 실시예에 대해 설명한다.
[제1실시예]
도7은 본 발명의 제1실시예에 따른 반도체 기억장치의 주요구성을 나타낸 도면이다. 본 실시예에서는, 메모리셀 어레이에서의 불량을 구제하기 위해 정규 메모리셀 어레이(MA0,MA1,MA2,MA3)와는 별도로 스페어 메모리셀 어레이(용장 메모리셀 어레이; SA)를 배치하고 있다. 메모리셀 어레이(MAO,MA1,MA2,MA3)는 각각 복수개의 워드선(W), 복수개의 비트선 및 워드선과 비트선의 각 교점에 배치된 복수의 메모리셀을 갖추고 있다.
이들 메모리셀 어레이에서는, 워드선과 비트선의 절단, 메모리셀의 캐패시터의 누설 등이 복수의 개소에서 불규칙적으로 발생하고, 따라서 영향을 받은 메모리 셀로부터 데이터를 독출할 수 없게 된다. 이들 불량은, 정규 셀에 접속된 임의의 불량 워드선을 정규의 스페어 워드선으로 개별적으로 치환하고, 정규 셀에 접속된 임의의 불량 비트선을 정규의 스페어 비트선으로 개별적으로 치환하거나, 흑은 워드선 및 비트선을 치환함으로써 구제된다. 여기서는, 불량은 불량 비트선을 치환하거나, 혹은 워드선 및 비트선을 치환함으로써 구제되는 것이 아니라, 워드선을 치환함으로써 불량을 구제하는 것을 전제로 하여 설명하기로 한다.
상술한 바와 같이 불량개소는 적어도 하나의 불량 워드선을 포함하고 있고, 연속한 불량면적은 인접한 워드선의 1개소에서 발생한다. 이에 관하여 불량개소의 크기도 그 불량개소를 교차하는 불량 워드선의 수에 의해 나타내는 것으로 한다.
이러한 불량을 구제하기 위해 스페어 메모리셀 어레이(SA)가 설치되어 있다. 이 스페어 메모리셀 어레이(SA)는 복수개(예컨대 16개)의 스페어 워드선(SW0,SW1,SW2,…,SW15), 정규 메모리셀 어레이 사이에서 공유되는 복수개의 비트선 및 스페어 워드선과 비트선의 각 교점에 설치된 복수개의 스페어 메모리셀을 갖추고 있다.
메모리셀은, 예컨대 1트랜지스터/1캐패시터의 DRAM셀로, 오픈 BL방식(open bit line system)에서는 워드선과 비트선의 각 교점에 설치되고, 폴디드 BL방식(folded bit line system)에서는 워드선과 비트선의 각 교점에 선택적으로 설치된다.
열디코더(Y)는 어드레스신호에 의해 지정된 억세스되는 비트선을 선택하기 위해 설치되어 있고, 행디코더(X0,X1,X2,X3)는 어드레스신호에 의해 지정된 억세스되는 워드선을 선택적으로 활성화시킨다. 스페어 행디코더(SX)는 구제회로(SC)로 부터의 어드레스신호에 의해 선택적으로 지정된 스페어 워드선을 선택적으로 활성화시킨다.
이러한 형태의 구제회로(SC)는, 불량 워드선에 대한 억세스가 발생한 경우에, 불량 워드선을 치환하는 스페어 워드선을 지정하기 위한 어드레스의 신호(구제되는 어드레스의 신호)를 스페어 행디코더(SX)에 공급한다.
구제회로(SC)를 통한 워드선의 치환은 각 불량개소에서 수행된다. 즉, 1개의 불량 워드선이 불량개소를 교차하고 있는 경우에는 이것은 1개의 스페어 워드선(SWO)으로 치환된다. 10개의 불량 워드선이 각 불량개소를 교차하고 있는 경우에는 10개의 불량 워드선(W10,W11,W12,…,W19)이 스페어 워드선(SW1,SW2,SW3,…,SW10)으로 치환된다.
본 실시예에서는 구제회로(SC)를 상세하게 나타내고 있지 않지만, 후술하는 각 실시예의 경우와 마찬가지로 불량개소를 교차하는 불량 워드선의 수에 따라 가변해서 치환할 수 있다.
[제2실시예]
도8은 본 발명의 제2실시예에 따른 반도체 기억장치의 주요구성을 나타낸 도면이다. 이 제2실시예는, 제1실시예에서 설명한 바와 같은 불량 워드선을 스페어 워드선으로 치환함으로써 불량을 구제하기 위한 구제회로의 구체적인 실시예를 나타내고 있다.
본 실시예의 정규 메모리셀 어레이(MA0,MA1,MA2,MA3) 및 스페어 메모리셀 어레이(SA)의 구성은 제1실시예와 동일하다.
구제회로는, 복수개(예컨대 4개)의 판정회로(SD0,SD1,SD2,SD3), 복수개(예컨대 4개)의 퓨즈회로(F0,F1,F2,F3) 및 연산회로(A)를 갖추고 있다. 판정회로는 각각 어드레스신호에 의해 지정된 억세스되는 워드선이 스페어 워드선으로 치환되었는가 아닌가를 판정하기 위해 설치되어 있다. 퓨즈회로는 불휘발성 메모리를 구성하고, 각 판정회로의 판정에 필요한 불량정보를 기억하도록 되어 있다.
이들 4개의 판정회로와 대응하는 퓨즈회로는 페어회로(paired circuit)를 구성하고 있다. 즉 판정회로(SDO,SD1,SD2,SD3)는 퓨즈회로(F0,F1,F2,F3)로부터 불량정보를 받아 불량에 대한 판정을 행한다. 제1쌍을 이루는 판정회로(SDO)와 퓨즈회로(F0)는 제1불량개소의 불량정보를 기억하고, 제1불량개소에서의 판정을 행한다. 제2쌍을 이루는 판정회로(SD1)와 퓨즈회로(F1)는 제2불량개소의 불량정보를 기억하고, 제2불량개소에서의 판정을 행한다. 제3쌍을 이루는 판정회로(SD2)와 퓨즈회로(F2)는 제3불량개소의 불량정보를 기억하고, 제3불량개소에서의 판정을 행한다. 제4쌍을 이루는 판정회로(SD3)와 퓨즈회로(F3)는 제4불량개소의 불량정보를 기억하고, 제4불량개소에서의 판정을 행한다.
퓨즈회로(F0,F1,F2,F3)에 기억되는 불량정보로는, 그것에 의하여 구제되는 불량개소를 교차하는 모든 불량 워드선의 어드레스가 아니라, 그것에 의하여 구제되는 불량개소를 교차하는 복수개의 불량 워드선중 특정의 불량 워드선의 어드레스(개시어드레스)와, 불량의 크기, 즉 불량개소를 교차하는 불량 워드선의 수 등이 있다. 여기서, 특정의 불량 워드선이란, 예컨대 불량이 시작되는 동일한 불량개소를 교차하는 불량 워드선의 선단 워드선을 의미한다. 이러한 불량정보에 의하면, 첫번째 불량 워드선으로부터 위치한 특정의 불량 워드선의 위치를 인식하고, 마치 모든 불량 워드선의 어드레스가 기억된 것처럼 하여 불량판정을 행하는 것이 가능하게 된다.
일반적으로, 불량정보는 가공후에 워드선의 불량을 점검하기 위한 칩의 동작 시험에 의해 취득되고, 퓨즈회로(FO,F1,F2,F3)에 기록된다. 이 기록동작은, 레이저빔을 이용하여 복수의 매진(퓨즈)을 선택적으로 절단함으로써 이루어진다.
이하에서는 도8의 실시예와 관련하여 본 발명을 좀더 상세히 설명하기로 한다. 이 예에서는, 4개의 메모리셀 어레이(MA0,MA1,MA2,MA3)에서 3개의 불량개소가 발생하고 있는 바, 한 불량개소(제1불량개소)에서는 1개의 워드선(WO)이 불량이고, 다른 불량개소(제2불량개소)에서는 인접한 10개의 워드선(W10,W11,W12,…,W19)이 연속해서 불량이며, 잔여의 불량개소(제3불량개소)에서는 1개의 워드선(W2)이 불량인 경우를 나타내고 있다.
이 경우, 퓨즈회로(F0)에는 제1불량개소를 교차하는 불량 워드선(W0)의 어드레스와 불량의 크기 즉 "1"이 기억되어 있다. 퓨즈회로(Fl)에는 제2불량개소를 교차하는 불량 워드선(W10∼W19)의 선단 불량 워드선(W10)의 어드레스와 불량의 크기 즉 "10"이 기억되어 있다. 더욱이, 퓨즈회로(F2)에는 제3불량개소를 교차하는 불량 워드선(W2)의 어드레스와 불량의 크기 즉 "1"이 기억되어 있다.
판정회로(SDO)는 퓨즈회로(FO)로부터 제1불량개소의 불량정보를 받아 억세스되는 워드선이 불량인가 아닌가를 판정한다. 판정회로(SD1)는 퓨즈회로(F1)로부터 제2불량개소의 불량정보를 받아 억세스되는 워드선이 불량인가 아닌가를 판정한다. 판정회로(SD2)는 퓨즈회로(F2)로부터 제3불량개소의 불량정보를 받아 억세스되는 워드선이 불량인가 아닌가를 판정한다.
판정회로(SD0,SD1,SD2)중 어느 하나라도 억세스되는 워드선이 불량이라는 것을 판정한 경우에는, 모든 불량개소의 불량의 크기의 정보가 판정회로(SDO,SD1, SD2,SD3)로부터 연산회로(A)로 공급된다. 불량개소를 교차하는 복수의 불량 워드선에 대응하는 것중에서, 특정의 위치에 억세스되는 불량 워드선에 관한 어떤 특정의 불량 워드선 억세스 위치정보가 대응하는 판정회로로부터 연산회로(A)로 공급된다.
수신한 정보에 따라 연산회로(A)는 억세스되는 불량 워드선을 구제하기 위한 스페어 워드선을 할당한다. 이 할당은, 스페어 메모리셀 어레이의 내부에서 쓸데없는 공간이 생기지 않도록 스페어 메모리셀 어레이의 내부에서 선단 스페어 워드선(SW0)으로부터 불량 워드선(W0,W10∼W19,W2)에 대해 수행된다. 즉, 스페어 워드선(SW0)은 제1불량개소의 불량 워드선(W0)에 할당된다. 더욱이, 제2불량개소의 연속한 10개의 불량 워드선(W10∼W19)에는 2번째의 스페어 워드선(SW1) 내지 11번째의 스페어 워드선(SW10)이 할당된다. 제3불량개소의 불량 워드선(W2)에는 12번째의 스페어 워드선(SW11)이 할당된다.
연산회로(A)는 할당된 스페어 워드선을 지정하기 위한 어드레스의 신호(구제되는 어드레스의 신호)를 발생하고, 구제되는 어드레스의 신호는 스페어 행디코더(SX)에 공급된다. 이 행디코더(SX)는, 연산회로(A)로부터의 구제되는 어드레스의 신호에 따라 스페어 메모리셀 어레이 내부의 스페어 워드선을 선택적으로 활성화한다. 이와 같이 해서, 불량 워드선이 정규의 스페어 워드선으로 치환된다.
도9 내지 도14는 퓨즈회로를 구체적으로 설명하기 위한 도면이다. 여기서는 칩의 가공후에 퓨즈나 이온집속빔(ion focusing beam: FIB) 등으로 퓨즈를 부분적으로 절단하고, 이 절단이 수행되었는가 아닌가의 정보를 이용하여 어드레스의 일치를 검지하는 예를 나타내고 있다.
도9는 한 퓨즈의 회로구성을 나타낸다. 이 퓨즈는 1비트 정보를 제공한다. 퓨즈회로(F0,F1,F2,F3)는 상술한 불량정보를 다비트로 기억하기 위해 복수개의 퓨즈를 갖추고 있다. 이 예에서는, pMOS 트랜지스터와 nMOS 트랜지스터가 직렬로 접속되고, pMOS 트랜지스터의 소오스는 전원전압(Vcc)에 접속되며, nMOS 트랜지스터의 소오스와 접지전위(Vss) 사이에 퓨즈가 삽입되어 있다. 이들 2개의 트랜지스터의 드레인은 출력노드(OUT)와 공통으로 접속되어 있다.
컨트롤러로부터 pMOS 트랜지스터의 게이트로 제어신호(Φ)가 공급되고, nM0S트랜지스터의 게이트에 어드레스신호(A)가 공급된다. 대기상태에 있어서, 제어신호(Φ)는 "L"(Vss)레벨로 되어 있고, 어드레스신호(A)는 "L"레벨로 고정되어 있다. 이에따라, 출력노드(OUT)는 "H"(Vcc)레벨로 선충전(precharge)되어 있다.
동작시(어드레스의 판정시)에는, 제어신호(Φ)가 "H"레벨로 변화하고, 어드레스신호(A)가 "H"레벨로 변화한다. 이때, 퓨즈가 절단되어 있지 않으면, 출력노드(OUT)에 축적되어 있는 전하는, 신호(A)가 "H"레벨로 되어 nMOS 트랜지스터가 도통(ON)하기 때문에, 접지로 유출된다. 그 결과, 출력노드(OUT)는 "L"레벨로 변화한다(도11). 한편, 퓨즈가 절단되어 있는 경우에는, 출력노드(OUT)의 전위는 변화하지 않으므로, "H"레벨에 머무른다(도1O). 이와 같이, 퓨즈가 절단되어 있는 경우에는 출력노드(OUT)의 전위는 "H"레벨로 되고, 퓨즈가 절단되어 있지 않은 경우에는 출력노드(OUT)의 전위는 "L"레벨로 된다.
도12는 퓨즈의 단면도이고, 도13은 퓨즈의 평면도이다.
도14는 메모리셀을 나타낸 단면도이다. 이 예에서는, 퓨즈는 메모리셀 내부의 비트선과 같은 배선층으로 형성되어 있다. 예컨대, 레이저빔 등으로 퓨즈를 절단하기 쉽게 하기 위해서는, 층간절연재료를 깎아 층간절연재료의 표면으로부터 퓨즈까지의 막의 두께를 얇게 하고 있다.
예컨대, 레이저빔 등으로 절단할 수 있는 부분을 도14의 Al재료에 의해 형성하는 것도 가능하다.
또, 집적공정에 동 등의 다른 금속의 퇴적이 포함되어 있는 경우에는, 그 금속을 퓨즈재료로서 사용하는 것도 가능하다.
이와 같이 본 실시예에 의하면, 판정회로를 4개의 메모리셀 어레이에서 공유하여 판정회로가 차지하는 면적을 줄이고, 스페어 워드선의 총수(16개)에 비해 판정회로의 총수(4개)가 적기 때문에, 구제회로에 의한 면적의 증대를 억제할 수 있다. 더욱이, 판정회로와 퓨즈회로의 쌍을 이용하여 1개의 불량개소를 교차하는 복수개의 불량 워드선을 구제할 수 있고, 구제 정수(단위)를 가변으로 할 수 있기 때문에, 불량 워드선만을 효과적으로 구제할 수 있게 된다. 따라서, 불량개소의 수가 판정회로의 총수 4이내이고, 불량 워드선의 총수가 스페어 워드선의 총수 16개이내이면, 불량 워드선 모두를 확실히 구제할 수 있게 된다. 즉, 칩내에서 용장 어레이나 불량어드레스 판정회로 등의 구제회로가 점유하는 면적을 크게 하지 않고 구제효율을 효과적으로 향상시킬 수 있게 된다.
[제3실시예]
도 15는 본 발명의 제3실시예에 따른 반도체 기억장치의 주요부의 구성을 나타낸 도면이다.
이 제3실시예에서는, 제2실시예와 마찬가지로, 정규의 메모리셀 어레이(MA0,MA1,MA2,MA3)와는 별도로 워드선의 불량구제를 위해 스페어 메모리셀 어레이(SA)를 준비하고, 불량 워드선을 정규의 스페어 워드선으로 치환할 수 있도록 되어 있다. 또, 판정회로(SDO,SD1,SD2,SD3)도 제2실시예와 동일하다.
다만, 이 실시예에서는 불량개소의 개시어드레스정보, 불량의 크기의 정보와 더불어, 불량 워드선이 치환되는 스페어 워드선의 어드레스정보도 퓨즈회로(F0,F1,F2,F3)에 기억시키고 있는 점이 제2실시예와 다르다.
즉, 퓨즈회로(F0)에는, 제1불량개소를 교차하는 불량 워드선(W0)의 어드레스의 정보 및 불량의 크기("1")의 정보에 부가해서, 불량 워드선(WO)이 치환되는 스페어 워드선(SWO)의 어드레스(구제되는 어드레스)의 정보가 기억되어 있다. 이에 따라, 임의의 불량 워드선(W0)에 대한 억세스가 발생한 경우에는, 제2실시예의 연산회로(A)를 설치할 필요가 없는 경우에 제2실시예의 연산회로(A) 대신에 대응하는 스페어 워드선(SWO)을 선택적으로 활성화할 수 있다.
또 퓨즈회로(F1)에는, 제2불량개소를 교차하는 10개의 불량 워드선(W10∼W19)중 첫번째 불량 워드선(W10)의 어드레스의 정보, 불량의 크기("10")의 정보 및 치환용의 스페어 워드선중 첫번째 스페어 워드선(SW1)의 어드레스(구제되는 어드레스)의 정보가 기억되어 있다. 이에 따라, 임의의 워드선(W10∼W19)에 대한 억세스가 발생한 경우에는, 대응하는 스페어 워드선이 활성화된다. 더욱이 퓨즈회로(F2)에는, 제3불량개소를 교차하는 불량 워드선(W2)의 어드레스의 정보, 불량의 크기("1")의 정보 및 스페어 워드선(SW11)의 어드레스(구제되는 어드레스)의 정보가 기억되어 있다 이에 따라, 불량 워드선(W2)에 대한 억세스가 발생한 경우에는, 대응하는 스페어 워드선(SW11)이 활성화된다.
본 실시예에서는, 제2실시예에서 설명한 바와 같은 구제 어드레스 연산회로(A)가 불필요하게 된다. 따라서, 제2실시예와 동일한 효과가 얻어지는 것은 물론이고, 회로면적을 보다 작게 하면서 스페어 메모리셀 어레이의 억세스속도를 향상시키는 것이 가능하게 된다.
[제4실시예]
도16은 본 발명의 제4실시예에 따른 반도체 기억장치의 주요부의 구성을 나타낸 도면이다. 상술한 제2실시예에서는 치환용의 워드선의 수를 퓨즈회로와 판정회로의 쌍에 비례하여 가변으로 하고 있지만, 이 실시예에서는 치환용의 워드선의 수를 퓨즈회로의 쌍에 비례하여 일정으로 하고 있다. 즉, 이 실시예에서는, 치환용의 워드선의 수가 모든 쌍에서 같지 않고, 상기한 각 쌍내에서 다른 종류의 값으로 설정되어 있다.
그런데, 불량개소를 교차하는 불량 워드선은 주어진 추세로 분배되어 있다. 1개의 불량개소를 교차하여 2개나 3개의 극히 적은 워드선이 불량일 확률은 대단히 높고, 1개의 불량개소를 교차하여 10개나 20개의 상당히 많은 워드선이 불량일 확률은 극히 낮다. 이들 상황을 목표로, 불량이 아님에도 불구하고 불량 워드선에 의해 치환되는 정규의 워드선의 수를 줄여 구제효율을 향상시키기 위해, 치환 정수로서 상당히 높은 부동의 값을 갖는 쌍보다도 치환 정수로서 상당히 낮은 부동의 값을 갖는 쌍을 더 많이 설치하고 있다.
도16에 나타낸 실시예에서는, 제1쌍(SD0,F0) 및 제2쌍(SD1,F1)에서는 어드레스가 연속한 2개의 워드선을 치환할 수 있고, 제3쌍(SD2,F2)에서는 어드레스가 연속한 4개의 워드선을 치환할 수 있으며, 제4쌍(SD3,F3)에서는 어드레스가 연속한 8개의 워드선을 치환할 수 있다. 이에 관하여 각 쌍에 의해 처리되는 스페어 워드선의 수는, 치환 정수가 각 쌍에 대해 고정되어 있기 때문에, 초기에 결정할 수 있다.
여기서는, 메모리셀 어레이(MA0,MA1,MA2,MA3)중 3개에 불량이 발생하는 경우, 즉 제1불량개소를 교차하여 1개의 워드선(WA0)에서 불량이 발생하고, 제2불량개소를 교차하여 1개의 워드선(WC1)에서 불량이 발생하며, 제3불량개소를 교차하여 어드레스가 연속한 10개의 워드선(WB1∼WB10)에서 불량이 발생한 경우를 예로 들어 설명하기로 한다.
퓨즈회로(FO)에는 제1불량개소를 교차하는 불량 워드선(WAO)의 어드레스가 기억된다. 이 때문에, 대응하는 판정회로(SDO)는 이 어드레스에 의해 억세스되는 워드선이 불량 워드선(WAO)인가 아닌가를 판정하게 된다. 불량 워드선(WAO)에 대한 억세스가 발생하면, 스페어 워드선(SW0)이 불량 워드선(WA0) 대신에 활성화된다. 또, 불량 워드선(WAO)에 인접한 워드선(WA1)에 대한 억세스가 발생하면, 다음의 스페어 워드선(SW1)이 워드선(WA1) 대신에 활성화된다.
마찬가지로, 제2불량개소를 교차하는 불량 워드선(WC0)과 인접한 워드선(WC1)은 퓨즈회로(F1)와 판정회로(SD1)에 의해 스페어 워드선(SW2,SW3)으로 치환된다.
제3불량개소는 2개의 쌍에 의해 구제되는 바, 10개의 불량 워드선중 4개(WB1,WB2,WB3,WB4)를 퓨즈회로(F2)와 판정회로(SD2)의 쌍에 의해 스페어 워드선(SW4,SW5,SW6,SW7)으로 치환한다.
잔여의 6개의 불량 워드선(WB5∼WB10)을 구제하기 위해서는, 이들을 포함하고 있는 인접한 8개의 워드선(WB5∼WB12)을 퓨즈회로(F3)와 판정회로(SD3)의 쌍에 의해 스페어 워드선(SW8∼SW15)으로 치환한다.
이와 같이 본 실시예에서는, 퓨즈회로와 판정회로의 쌍에 의해 치환되는 워드선의 수를 고정하고, 더욱이 다른 수의 워드선을 처리하는 적어도 2종류의 쌍을 설정함으로써 불량의 크기에 따라 다른 쌍을 적절히 사용하여 쓸데없는 치환을 줄이고, 구제효율의 저하를 효율적으로 억제할 수 있다. 더욱이, 본 실시예에서는, 다른 워드선을 치환하는데 다른 종류의 쌍을 이용하고 있기 때문에, 즉 다른 쌍마다 치환할 수 있는 워드선의 수를 고정하고 있기 때문에, 제2실시예에서 설명한 바와 같은 스페어 메모리셀 어레이 내부의 어드레스를 계산하는 연산회로나, 제3실시예에서 설명한 바와 같은 스페어 메모리셀 어레이 내부의 어드레스를 기억하는 퓨즈회로가 불필요하게 된다. 즉, 구제회로의 구성을 간략화할 수 있고, 또 작은 면적으로 실현할 수 있게 된다.
[제5실시예]
도17은 본 발명의 제5실시예에 따른 반도체 기억장치의 주요부의 구성을 나타낸 도면이다. 본 실시예에서는, 256개의 워드선을 포함하는 8개의 메모리셀 어레이(MA0∼MA7)에 대해 64개의 스페어 워드선을 포함하는 1개의 스페어 메모리셀 어레이(SA)가 배치되어 있다.
워드선의 총수는 2048개이고, 워드선은 11비트의 어드레스에 의해 지정된다. 퓨즈회로와 판정회로는 각각 16개(F0∼F15,SD0∼SD15) 있고, 제4실시예의 경우와 마찬가지로 각 쌍에서 치환할 수 있는 워드선의 수는 개별적으로 고정되어 있다. 판정회로(SD0∼SD7) 각각은 1개의 워드선의 치환을 행하고, 판정회로(SD8∼SD11) 각각은 2개의 워드선의 치환을 행하며, 판정회로(SD12,SD13) 각각은 4개의 워드선의 치환을 행하고, 판정회로(SD14)는 8개의 워드선의 치환을 행하며, 판정회로(SD15)는 32개의 워드선의 치환을 행한다.
또, 각각의 판정회로는 초기에 결정되어 있는 치환용의 스페어 워드선을 갖추고 있다. 즉, 판정회로(SD0∼SD7)는 스페어 워드선(SW0∼SW7)을 사용하고, 판정회로(SD8)는 스페어 워드선(SW8,SW9)을 사용하며, 판정회로(SD9)는 스페어 워드선(SW10,SW11)을 사용하고, 판정회로(SDl0)는 스페어 워드선(SW12,SW13)을 사용하며, 판정회로(SD11)는 스페어 워드선(SW14,SW15)을 사용한다. 더욱이, 판정회로(SD12)는 스페어 워드선(SW16∼SW19)을 사용하고, 판정회로(SD13)는 스페어 워드선(SW20∼SW23)을 사용하며, 판정회로(SD14)는 스페어 워드선(SW24∼SW31)을 사용하고, 판정회로(SD15)는 스페어 워드선(SW32∼SW63)을 사용한다.
판정회로(SD0∼SD7)에 접속되어 1개의 워드선의 치환을 행하는 퓨즈회로(F0∼F7)의 각각은 2048개의 워드선중 각각 임의의 1개를 치환하기 때문에 11비트의 어드레스를 기억한다.
판정회로(SD8∼SD11)에 접속되어 2개의 워드선의 치환을 행하는 퓨즈회로(F8∼F11)의 각각은 첫번째(하위)1비트를 제외한 상위 10비트의 어드레스를 기억한다. 이에 따라, 메모리셀 어레이 내부의 대응하는 워드선의 어드레스가 xxx xxxx xxx0∼xxx xxxx xxx1(x=O 또는 1)에 대응하는 연속한 2개의 워드선을 판정회로(SD8∼SD11)의 어느것인가에 의해 치환할 수 있다.
그리고, 억세스되는 워드선의 어드레스가 퓨즈회로에 기억된 상위 10비트와 일치한 경우에, 대응하는 스페어 워드선을 활성화하고, 메모리셀 내부의 워드선의 선택을 중지한다. 본 실시예에 따르면, 이때의 하위 1비트가 용장 어레이 내부의 하위 1비트의 어드레스와 일치하고 있다.
즉, 예컨대 판정회로(SD8)에 의해 치환을 행하는 경우에는, 스페어 워드선 SW8(용장 어레이 내부의 어드레스 001000) 및 SW9(용장 어레이 내부의 어드레스 001001)가 메모리셀 어레이 내부의 워드선의 어드레스 xxx xxxx xxx0 및 xxx xxxx xxx1에 대응하고, 하위 1비트가 일치하고 있다.
판정회로(SD12,SD13)에 접속되어 4개의 워드선의 치환을 행하는 퓨즈회로(F12,F13)의 각각은 하위 2비트를 제외한 상위 9비트의 어드레스를 기억한다. 이에 따라, 메모리셀 어레이 내부의 워드선의 어드레스가 xxx xxxx xxO0∼xxx xxxx xx11에 대응하는 연속한 4개의 워드선을 판정회로 SD12 또는 SD13에 의해 치환할 수 있다. 또, 하위 2비트의 어드레스는, 치환되는 메모리셀 어레이의 어드레스와 대응하는 스페어 워드선의 어드레스가 일치하고 있다.
즉, 판정회로(SD12)에 의한 치환을 생각한 경우, 워드선의 어드레스는 xxx xxxx xxO0∼xxx xxxx xx11이지만 이것에 대응하는 스페어 워드선의 어드레스는 010000∼010011(SW19)이다. 이로부터 알 수 있는 바와 같이, 하위 2비트(00,11)가 서로 일치하고 있다.
퓨즈회로(F14)는 판정회로(SD14)에 접속되어 8개의 워드선의 치환을 행하고, 퓨즈회로(F15)는 판정회로(SD15)에 접속되어 32개의 워드선의 치환을 행한다. 이러한 경우에도, 각각 상위 8비트, 상위 6비트를 이용하여 어드레스의 판정을 행한다. 또, 각각 하위 3비트, 5비트의 어드레스는, 워드선의 어드레스와 스페어 워드선의 어드레스가 일치하고 있다.
제4실시예의 경우와 마찬가지로, 제5실시예의 주지(主旨)로서, 스페어 메모리셀 어레이 내부의 임의의 스페어 워드선을 판정회로에 대해 균등하게 할당한 종래기술과 달리, 불량의 발생확률에 대응하도록 퓨즈회로와 판정회로의 쌍에 의해 스페어 워드선의 수를 적당히 효과적으로 할당함으로써 구제효율을 향상시킬 수 있다. 예컨대 행구제에 관해서는, 최저 1개의 스페어 워드선으로 치환하면 구제할 수 있는 불량의 발생확률이 가장 높고, 불량 워드선의 수가 많아질수록 불량의 발생확률은 낮아진다.
본 실시예에서는 이러한 상황을 감안하고 있다. 즉, 구제회로는 1개 단위가 8개, 2개 단위가 4개, 8개 단위가 1개 등과 같이 분포되어 있는 바, 작은 단위의 구제회로를 큰 단위의 구제회로보다 많이 준비하고 있다. 어떠한 크기의 구제단위가 몇개 필요한가 하는 분포는 실제의 불량의 크기의 분포에 따라 결정하면 좋다.
일반적으로, 작은 단위의 불량이 발생할 확률은 큰 단위의 불량이 발생할 확률보다 높다. 예컨대, 문헌(U. S. Fed. Std. 209E)에서는, 클린룸 내부의 먼지의 크기의 분포는 크기의 -2.2승에 비례한다고 하고 있다. 먼지의 크기가 불량의 크기에 비례한다고 가정하면, 불량의 분포도 -2.2승에 비례하게 된다. 이로부터 알 수 있는 바와 같이, 1개 단위의 구제를 행하면 구제할 수 있는 불량이 발생할 확률이 가장 높고, 크기가 커짐에 따라 발생확률이 지수적으로 낮아져 간다. 따라서, 퓨즈회로와 판정회로의 쌍에 의해 처리되는 스페어 워드선의 수가 2배로 되면, 그 수가 2의 -x승배(x> 0)로 되는 것이 바람직하다.
또, 각 쌍에 의해 처리되는 스페어 워드선의 수는 1개, 2개, 4개, 8개, …과 같이 2n(n=정수)의 크기로 되어 있다. 이것은, 어드레스가 2진수로 표현되어 있기 때문에, 예컨대 8(23)개 단위의 구제를 행하는 경우에는, 하위 3비트를 제외한 상위 어드레스를 기록하면 치환의 판정을 용이하게 행할 수 있기 때문이다.
[제6실시예]
도18은 본 발명의 제6실시예에 따른 반도체 기억장치의 주요부의 구성을 나타낸 도면이고, 도19는 도18의 메모리셀 어레이부를 확대해서 나타낸 도면이다. 본 실시예는, 워드선이 아니라 비트선의 불량을 구제하는 예이다.
도19에 나타낸 바와 같이, 열선택선의 제어에 의해 2쌍 4개의 비트선이 데이터선에 각각 접속된다. 본 실시예에서의 메모리셀 어레이에는, 512개의 열선택선이 포함되고, 따라서 2048개의 비트선이 포함되어 있다.
열선택선의 제어는 열디코더에 의해 행해진다. 이에 대해, 불량이 발생한 경우의 치환용의 스페어 메모리셀 어레이에는 16개의 스페어 열선택선과 64개의 스페어 비트선이 포함되어 있다.
각각의 열선택선 혹은 스페어 열선택선은 4개의 비트선 혹은 4개의 스페어 비트선의 데이터선으로의 접속을 제어한다. 스페어 열선택선의 제어는, 4쌍의 판정회로 및 퓨즈회로에 의해 제어되는 용장 열디코더에 의해 행해진다.
이제까지의 워드선의 치환에 대한 실시예와 마찬가지로, 퓨즈회로에는 불량이 발생한 어드레스, 한번에 치환되는 열선택선의 수 및 스페어 어레이 내부의 열 선택선의 어드레스를 기억할 수 있도록 되어 있다. 외부로부터 입력되는 어드레스가 불량개소에 일치한 경우에 스페어 유니트에 의해 불량개소의 치환이 발생한다.
따라서 이제까지의 실시예와 마찬가지로, 불량부분의 크기에 따라 최적의 구제단위를 설정할 수 있고, 용장 어레이나 불량 어드레스 판정회로 등의 구제회로가 칩내에서 점유하는 면적을 크게 하지 않고 구제효율을 효과적으로 향상시킬 수 있다.
또한, 본 발명은 상술한 각 실시예에 한정되는 것은 아니다. 제1∼제5실시예에서는 4개의 메모리셀 어레이에 대해 1개의 용장 어레이를 설치했지만, 메모리셀 어레이의 수는 4개에 한정되지 않고 사양에 따라 적절히 변경할 수 있다. 구제 회로에서의 퓨즈회로는, 반드시 퓨즈의 절단을 이용하는 것에 한정되지 않고, 불량 부 분에 상당하는 어드레스나 불량의 크기를 기억할 수 있는 것이면 좋고, 또 장기간에 걸쳐 보존할 수 있는 것이면 좋다. 또, EEPROM 등의 불휘발성 반도체 메모리를 이용하여 불량의 어드레스 등을 기억하는 것도 가능하다. 또, 메모리셀은 DRAM에 한정되지 않고, EPROM이나 EEPROM에 적용하는 것도 가능하다. 그 외, 본 발명의 요지를 이탈하지 않는 범위내에서 여러 가지로 변형하여 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 불량의 크기에 따라 스페어 어레이에 의한 치환단위의 크기를 변경하고, 또 불량의 크기의 분포에 따라 치환을 행하는 단위의 크기를 분포시킴으로써, 메모리셀 어레이 내부의 불량을 치환할 수 있는 동시에, 그 주위의 불량부분을 용장 어레이에 의해 치환하는 수가 줄어 들고, 따라서 용장 어레이에 의한 쓸데없는 치환의 수가 줄어 들어 효율좋게 불량을 치환할 수 있게 된다.
이에 따라, 용장 어레이나 불량 어드레스 판정회로 등의 구제회로가 칩내에서 점유하는 면적을 크게 하지 않고 구제효율을 효과적으로 향상시킬 수 있는 반도체 기억장치를 제공할 수 있게 된다.

Claims (26)

  1. (정정) 복수개의 워드선과 복수개의 비트선의 각 교점에 배치되며, 정규 및 스페어 메모리셀을 포함하고 있는 복수의 메모리셀과, 상기 정규 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선을 치환되는 상기 정규 메모리셀과 동수의 스페어 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선으로 치환하기 위한 복수의 치환수단을 구비하고, 치환되는 메모리셀이, 상기 복수의 치환수단을 통해 치환이 이루어지도록, 상기 복수의 치환수단의 각각에 접속되는 워드선 또는 비트선의 수를 상기 치환수단의 적어도 2개에 대해 다르게 하도록 복수 종류 설정되어 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 치환수단은, 워드선 또는 비트선의 수(n)를 개별적으로 치환하는 복수의 제1치환수단과, 워드선 또는 비트선의 수(N; 여기서, N> n)를 개별적으로 치환하는 제2치환수단으로 구성되고, 상기 제1치환수단은 그 수가 상기 제2치환수단보다 많은 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 치환수단에 의해 치환되는 워드선 또는 비트선의 수는 2m(여기서, m은 정수)으로 설정되는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 치환수단은, 한번에 2개의 워드선 또는 비트선을 개별적으로 치환하는 복수의 제1치환수단과, 한번에 4개의 워드선 또는 비트선을 개별적으로 치환하는 적어도 하나의 제2치환수단으로 구성되고, 상기 제1치환수단은 그 수가 상기 적어도 하나의 제2치환수단보다 많은 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 치환수단은, 한번에 8개의 워드선 또는 비트선을 치환하는 적어도 하나의 제3치환수단을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 치환수단은, 1개의 워드선 또는 비트선을 치환하는 복수의 제4치환수단을 더 포함하고, 상기 제4치환수단은 그 수가 상기 제1치환수단보다 많은 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 치환수단은, 치환되는 워드선 또는 비트선중 특정의 것의 어드레스를 기억하는 기억수단과, 상기 기억된 어드레스와 치환되는 단위의 정수에 기초하여 억세스된 워드선 또는 비트선이 치환되었는가 아닌가를 판정하는 판정회로를 갖춘 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 기억수단은, 선택적으로 절단되어 기억하는 복수의 퓨즈를 갖춘 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 퓨즈는, 상기 비트선과 같은 배선층에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
  10. 제8항에 있어서, 상기 퓨즈는, 비트선상에 형성된 알루미늄 또는 동금속배선층에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
  11. 복수개의 워드선과 복수개의 비트선의 각 교점에 배치되며, 정규 및 스페어메모리셀을 포함하고 있는 복수의 메모리셀과, 제1정수의 상기 정규 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선을 상기 제1정수의 상기 스페어 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선으로 치환하는 적어도 하나의 제1치환수단 및, 제2정수의 상기 정규 메모리셀에 접속된 워드선 또는 비트선중 적어도 하나를 상기 제2정수의 상기 스페어 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선으로 치환하는 적어도 하나의 제2치환수단을 구비하고, 상기 제1치환수단에 의해 치환되는 메모리셀의 상기 제1정수 및 상기 제2치환수단에 의해 치환되는 메모리셀의 상기 제2정수가 고정되며, 상기 제2치환수단에 의해 치환되는 메모리셀의 상기 제2정수가 상기 제1치환수단에 의해 치환되는 메모리셀의 상기 제1정수보다 큰 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제1치환수단은 그 수가 상기 제2치환수단보다 많은 것을 특징으로 하는 반도체 기억장치.
  13. 제11항에 있어서, 상기 제1치환수단 및 제2치환수단은, 치환되는 워드선 또는 비트선중 특정의 것의 어드레스를 기억하는 기억수단과, 상기 기억된 어드레스와 단위 정수에 기초하여 억세스된 워드선 또는 비트선이 치환되었는가 아닌가를 판정하는 판정회로를 갖춘 것을 특징으로 하는 반도체 기억장치.
  14. 제11항에 있어서, 1개의 워드선 또는 비트선을 나타내는데 필요한 비트의 수가 k인 경우에, 치환되는 상기 워드선 또는 비트선의 어드레스는 k보다 작거나 같은 j1 또는 j2비트에 의해 공통으로 나타내어지고, 상기 제1치환수단 및 제2치환수단은, 그 수가 k보다 작거나 같은 j1 또는 j2비트의 어드레스를 기억하는 기억수단과, 상기 기억된 특정의 j1 또는 j2비트의 어드레스와 억세스된 워드선 또는 비트선의 어드레스의 특정의 j1 또는 j2비트가 일치하는 경우에는 상기 억세스된 워드선 또는 비트선을 치환하고, 어떤 기억된 어드레스와도 일치하지 않는 경우에는 치환을 행하지 않는 수단을 갖춘 것을 특징으로 하는 반도체 기억장치.
  15. 제11항에 있어서, 상기 제1치환수단을 통해 치환되는 워드선 또는 비트선의 수와 상기 제2치환수단을 통해 치환되는 워드선 또는 비트선의 수는 2m(여기서, m은 정수)으로 설정되는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 제1치환수단은 한번에 2개의 워드선 또는 비트선을 개별적으로 치환하고, 상기 제2치환수단은 한번에 4개의 워드선 또는 비트선을 개별적으로 치환하는 것을 특징으로 하는 반도체 기억장치.
  17. 제16항에 있어서, 1개의 워드선 또는 비트선을 치환하는 복수의 제3치환수단을 더 구비한 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 제3치환수단은 그 수가 상기 제2치환수단보다 많거나 같은 것을 특징으로 하는 반도체 기억장치.
  19. 제16항에 있어서, 8개의 워드선 또는 비트선을 치환하는 적어도 하나의 제3치환수단을 더 구비한 것을 특징으로 하는 반도체 기억장치.
  20. 제19항에 있어서, 상기 적어도 하나의 제3치환수단은 그 수가 상기 제1치환수단보다 적거나 같은 것을 특징으로 하는 반도체 기억장치.
  21. 제11항에 있어서, 상기 제1치환수단을 통해 치환되는 워드선 또는 비트선의 수 및 상기 제2치환수단을 통해 치환되는 워드선 또는 비트선의 수와는 그 수가 다른 워드선 또는 비트선을 치환하는 적어도 하나의 제3치환수단을 더 구비한 것을 특징으로 하는 반도체 기억장치.
  22. (정정) 복수개의 워드선과 복수개의 비트선의 각 교점에 배치되며, 정규 및 스페어 메모리셀을 포함하고 있는 복수의 메모리셀과, 상기 정규 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선을 치환되는 상기 정규 메모리셀과 동수의 스페어 메모리셀에 접속된 적어도 하나의 워드선 또는 비트선으로 치환하기 위한 복수의 치환수단을 구비하고, 상기 치환수단을 통해 치환되는 워드선 또는 비트선의 수가, 상기 스페어 메모리셀에 접속되는 워드선 또는 비트선의 수를 상기 치환수단의 각각에 대해 변화시킬 수 있도록 가변되는 것을 특징으로 하는 반도체 기억장치.
  23. 제22항에 있어서, 상기 치환수단은, 치환되는 워드선 또는 비트선중 특정의 것의 어드레스 및 치환되는 워드선 또는 비트선의 수를 기억하는 기억수단과, 상기 기억된 어드레스와 상기 워드선 또는 비트선의 수에 기초하여 억세스된 워드선 또는 비트선이 치환되었는가 아닌가를 판정하는 판정회로를 갖춘 것을 특징으로 하는 반도체 기억장치.
  24. 제22항에 있어서, 1개의 워드선 또는 비트선을 나타내는데 필요한 비트의 수가 k인 경우에, 치환되는 상기 워드선 또는 비트선의 어드레스는 k보다 작거나 같은 j비트에 의해 공통으로 나타내어지고, 상기 치환수단은, 그 수가 k보다 작거나 같은 j비트의 어드레스를 기억하는 기억수단과, 상기 기억된 특정의 j비트의 어드레스와 억세스된 워드선 또는 비트선의 어드레스의 특정의 j비트가 일치하는 경우에는 상기 억세스된 워드선 또는 비트선을 치환하고, 어떤 기억된 어드레스와도 일치하지 않는 경우에는 치환을 행하지 않는 수단을 갖춘 것을 특징으로 하는 반도체 기억장치.
  25. 제24항에 있어서, 상기 정수 j는 상기 치환수단의 각각에 대해 적절히 설정되는 것을 특징으로 하는 반도체 기억장치.
  26. 제22항에 있어서, 상기 치환수단은, 치환되는 워드선 또는 비트선의 어드레스, 치환되는 워드선 또는 비트선의 수 및 워드선 또는 비트선을 치환하는 어드레스를 기억하는 기억수단과, 상기 기억된 어드레스 및 정수에 기초하여 억세스된 워드선 또는 비트선이 상기 치환하는 워드선 또는 비트선으로 치환되었는가 아닌가를 판정하는 판정회로를 갖춘 것을 특징으로 하는 반도체 기억장치.
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