JP3020077B2

JP3020077B2 - 半導体メモリ

Info

Publication number: JP3020077B2
Application number: JP5206372A
Authority: JP
Inventors: 秋山　　登; 欽哉光本; 隆志秋岡; 正剛行武
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-03
Filing date: 1993-08-20
Publication date: 2000-03-15
Anticipated expiration: 2015-03-15
Also published as: US5392246A; JPH06314499A; KR100311185B1; KR940022848A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに係り、特
に、チップ上に複数のブロックに分かれて配置されたメ
モリセル群の他に予備のメモリセルとして冗長メモリセ
ル群を備え、常用メモリセルの一部に不良が生じたとき
に冗長メモリセルを用いるに好適な半導体メモリに関す
る。

【０００２】

【従来の技術】従来、半導体メモリ、特に大容量、超高
速メモリとしてＭＯＳメモリが用いられている。半導体
メモリとしてＭＯＳメモリを用いて集積度を高めること
が行なわれているが、ＭＯＳメモリの製造工程において
欠陥が生じたときには製品の歩留まりの低下が問題とな
る。すなわち、集積度の高いＭＯＳメモリを製造するに
際して、複数のメモリセルの中に１つのメモリセルに不
良が生じても、そのメモリ全体の有用性が損なわれ、メ
モリ容量の増大に伴なって歩留まりが低下することにな
る。

【０００３】そこで、メモリの歩留まりの向上を図るた
めに、チップ上に常用のメモリセル群の他に予備の冗長
メモリセルを予め形成し、常用のメモリセルの中に欠陥
が生じたときには、欠陥の生じたメモリセルの代わりに
予備の冗長メモリセルを用いる技術が提案されている。

【０００４】例えば、総記憶容量１６Ｍビットの半導体
メモリを構成する場合、複数のメモリセルを８つのメモ
リブロックに分けて配置し、各メモリブロックを１６個
のメモリマットに分割し、各メモリマットを８個の救済
単位アレイに分割し、各メモリマットを、分割ワード線
を共有した複数のメモリセル列で構成し、２Ｍビットの
メモリブロックにそれぞれ冗長ロウアレイと冗長カラム
アレイを配置し、各メモリブロック内のいずれかのメモ
リマットのデータ線に不良が生じたときには、救済単位
アレイの単位で冗長カラムアレイと置き換えるようにし
ている。

【０００５】上記技術に関連するものとしては、例えば
特開平３−１６２７９９５号公報、特開平２−２０８８
９７号公報などが挙げられる。

【０００６】

【発明が解決しようとする課題】しかし、従来技術で
は、１つのブロックにデータ線不良などの欠陥が集中し
た場合、冗長メモリセルアレイの冗長カラムの数が不足
して救済できないことがある。例えば、冗長カラムアレ
イを各ブロックに２個設けた場合、メモリマットのうち
３つの救済単位アレイにデータ線の不良が生じたときに
は、２つの救済単位アレイは冗長カラムアレイで救済す
ることはできるが、残りの１つの救済単位アレイは救済
することができない。

【０００７】なお、このようなことを防止するために、
冗長カラムアレイの数を増やすことも考えられるが、こ
のような構成を採用すると、各メモリブロック毎に冗長
カラムアレイの領域が増加し、チップ面積が著しく増大
することになる。

【０００８】本発明の目的は、特定のブロックに欠陥が
集中してもこれを救済することができる半導体メモリを
提供することにある。

【０００９】本発明の他の目的は、欠陥の発生状況に応
じて１つの冗長救済単位メモリアレイが救済できるメモ
リアレイの範囲を変えることができる半導体メモリを提
供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、カラム救済を考慮したものとして、複数
のメモリセルが複数のメモリブロックに分かれて配置さ
れ、各メモリブロックが複数のメモリマットに分割さ
れ、各メモリマットが複数のカラム救済単位アレイに分
割され、各メモリセルにワード線とデータ線が接続され
ている半導体メモリにおいて、各メモリマットのカラム
救済単位アレイ群の中の指定のカラム救済単位アレイに
欠陥がないときには指令に応じてデータ線からの信号を
出力し欠陥があるときには指令によらずデータ線からの
信号の出力を禁止する第１のデータ選択手段と、冗長デ
ータ線と冗長ワード線に接続された冗長メモリセル群が
カラム救済単位アレイに対応して配列された冗長カラム
救済単位アレイを複数個有する冗長メモリブロックと、
冗長メモリブロックの冗長カラム救済単位アレイ群の中
の冗長カラム救済単位アレイを使用しないときには指令
によらず冗長データ線からの信号の出力を禁止し指定の
冗長カラム救済単位アレイを使用するときには指令に応
じて冗長データ線からの信号を出力する第２のデータ選
択手段と、第１のデータ選択手段により選択された信号
と第２のデータ選択手段により選択されたデータのうち
一方の信号を選択して出力する第３のデータ選択手段と
を備えていることを特徴とする半導体メモリを構成した
ものである。

【００１１】さらに、複数のメモリセルが複数のメモリ
ブロックに分かれて配置され、各メモリブロックが複数
のメモリマットに分割され、各メモリマットが複数のカ
ラム救済単位アレイに分割され、各メモリセルにワード
線とデータ線が接続されている半導体メモリにおいて、
アドレス情報に従って生成された特定のワード線選択信
号に応答して各カラム救済単位アレイのワード線群の中
の指定のワード線にメモリセル駆動信号を出力する複数
のワード線選択手段と、アドレス情報に従って生成され
た特定のデータ線選択信号に応答して各カラム救済単位
アレイのデータ線群の中の指定のデータ線の信号を出力
する複数のデータ線選択手段と、アドレス情報に従って
生成された信号群を基に各メモリマットのカラム救済単
位アレイ群の中から指定のアレイを選択するためのカラ
ム救済単位アレイ選択信号を生成する複数のカラム救済
単位アレイ選択信号生成手段と、カラム救済単位アレイ
選択信号に応答して指定のカラム救済単位アレイに欠陥
がないときに各データ線選択手段の選択による信号を主
データ出力線へ伝送し指定のカラム救済単位アレイに欠
陥があるときには各データ線選択手段の選択による信号
の主データ出力線への伝送を阻止する複数のデータ線信
号伝送制御手段と、冗長データ線と冗長ワード線に接続
された冗長メモリセル群がカラム救済単位アレイに対応
して配列された冗長カラム救済単位アレイを複数個有す
る冗長メモリブロックと、アドレス情報に従って生成さ
れた特定の冗長ワード線選択信号に応答して各冗長カラ
ム救済単位アレイの冗長ワード線群の中の指定の冗長ワ
ード線にメモリセル駆動信号を出力する複数の冗長ワー
ド線選択手段と、アドレス情報に従って生成された特定
の冗長データ線選択信号に応答して各冗長カラム救済単
位アレイの冗長データ線群の中の指定の冗長データ線の
信号を出力する複数の冗長データ線選択手段と、アドレ
ス情報に従って生成された信号群を基に冗長メモリブロ
ックの冗長カラム救済単位アレイ群の中から指定のアレ
イを選択するための冗長カラム救済単位アレイ選択信号
を生成する冗長カラム救済単位アレイ選択信号生成手段
と、冗長カラム救済単位アレイ選択信号に応答して指定
の冗長カラム救済単位アレイを使用するときに各冗長デ
ータ線選択手段の選択による信号を冗長データ出力線へ
伝送し指定の冗長カラム救済単位アレイを使用しないと
きには各冗長データ線選択手段の選択による信号の冗長
データ出力線への伝送を阻止する複数の冗長データ線信
号伝送制御手段と、各冗長データ線信号伝送制御手段に
接続された冗長データ出力線をそれぞれ指定の主データ
出力線に接続するデータ出力線選択手段とを備えている
ことを特徴とする半導体メモリを構成したものである。

【００１２】また前記半導体メモリにおいて、冗長メモ
リブロックを複数個設けると共に、冗長ワード線選択手
段、冗長データ線選択手段、冗長カラム救済単位アレイ
選択信号生成手段、冗長データ線信号伝送制御手段、デ
ータ出力線選択手段をそれぞれ冗長メモリブロック毎に
設けることもできる。この場合には各冗長メモリブロッ
ク毎にカラム救済を行なうことができる。

【００１３】また、複数のメモリセルが複数のメモリブ
ロックに分かれて配置され、各メモリブロックが複数の
カラム救済単位アレイに分割され、各メモリセルにワー
ド線とデータ線が接続されている半導体メモリにも適用
することができる。

【００１４】前記各半導体メモリにおいて、各データ線
選択手段は、データ線選択信号としてアドレス情報から
生成されたブロック選択信号とカラム選択信号及びマッ
ト選択信号の組合せによる論理のうち特定の論理に応答
してデータ線起動信号を出力するデータ線選択用デコー
ダと、データ線選択用デコーダからのデータ線起動信号
により指定のデータ線からの信号を出力するカラムスイ
ッチ回路とから構成され、各冗長データ線選択手段は、
冗長データ線選択信号としてアドレス情報から生成され
たブロック選択信号とカラム選択信号及びマット選択信
号の組合せによる論理のうち特定の論理に応答して冗長
データ線起動信号を出力する冗長データ線選択用デコー
ダと、冗長データ線選択用デコーダからの冗長データ線
起動信号により指定の冗長データ線からの信号を出力す
る冗長カラムスイッチ回路とから構成されているものを
用いることができる。

【００１５】各カラム救済単位アレイ選択信号生成手段
は、アドレス情報から生成されたブロック選択信号とマ
ット選択信号の組合せによる論理のうち特定の論理に応
答してカラム救済単位アレイ選択信号を生成するアレイ
選択用デコーダから構成され、冗長カラム救済単位アレ
イ選択信号生成手段は、アドレス情報から生成されたブ
ロック選択信号とマット選択信号の組合せによる論理信
号群の信号線に対応づけて設けられた複数のヒューズ
と、アドレス情報から生成されたブロック選択信号とマ
ット選択信号の組合せによる論理信号群のうちいずれか
の論理信号を受けヒューズが遮断されてないときには入
力論理信号をそのまま出力しヒューズが遮断されたとき
には入力論理信号の論理を反転して出力する複数のゲー
ト回路と、各ゲート回路から論理信号を受け論理信号群
の組合せによる論理のうち特定の論理に応答して冗長カ
ラム救済単位アレイ選択信号を生成する冗長アレイ選択
用デコーダから構成されているものを用いることができ
る。

【００１６】各ワード線選択手段は、複数のワード線を
同時に選択するための信号としてアドレス情報から生成
されたメインワード選択信号とブロック選択信号の組合
せによる論理のうち特定の論理に応答してメインワード
線選択指令信号を出力するメインワード線選択用デコー
ダと、メインワード線選択指令信号に応答して指定のメ
インワード線にメインワード線駆動信号を出力するメイ
ンドライバ回路と、単一のワード線を選択するための信
号としてアドレス情報から生成されたブロック選択信号
とマット選択信号及びロウ選択信号の組合せによる論理
のうち特定の論理に応答してサブワード線選択指令信号
を出力するサブワード線選択用デコーダと、メインワー
ド線駆動信号とサブワード線選択指令信号に応答して指
定のワード線群にメモリセル駆動信号を出力するサブド
ライバ回路とから構成され、各冗長ワード線選択手段
は、複数の冗長ワード線を同時に選択するための信号と
してアドレス情報から生成されたメインワード選択信号
とブロック選択信号の組合せによる論理のうち特定の論
理に応答して冗長メインワード線選択指令信号を出力す
る冗長メインワード線選択用デコーダと、冗長メインワ
ード線選択指令信号に応答して指定の冗長メインワード
線に冗長メインワード線駆動信号を出力する冗長メイン
ドライバ回路と、単一の冗長ワード線を選択するための
信号としてアドレス情報から生成されたブロック選択信
号とマット選択信号及びロウ選択信号の組合せによる論
理のうち特定の論理に応答して冗長サブワード線選択指
令信号を出力する冗長サブワード線選択用デコーダと、
冗長メインワード線駆動信号と冗長サブワード線選択指
令信号に応答して指定の冗長ワード線群にメモリセル駆
動信号を出力する冗長サブドライバ回路とから構成され
ているものを用いることができる。

【００１７】各データ線信号伝送制御手段は、電源に接
続されたヒューズと、ヒューズが遮断されたときにカラ
ム救済単位アレイに欠陥があることを示す欠陥信号を出
力しヒューズが遮断されてないときにはカラム救済単位
アレイに欠陥がないことを示す無欠陥信号を出力する欠
陥判定回路と、欠陥判定回路から無欠陥信号が発生して
いることを条件にのみカラム救済単位アレイ選択信号に
応答してオン制御信号を出力しそれ以外のときにはオフ
制御信号を出力する制御信号発生回路と、制御信号発生
回路からのオン制御信号に応答してデータ線からの信号
を主データ出力線へ伝送しオフ制御信号に応答してデー
タ線から主データ出力線への信号の伝送を阻止する信号
伝送制御回路とを備え、各冗長データ線信号伝送制御手
段は、電源に接続されたヒューズと、ヒューズが遮断さ
れたときに冗長カラム救済単位アレイの使用を指令する
ためのアレイ使用指令信号を出力しヒューズが遮断され
てないときには冗長カラム救済単位アレイの使用を禁止
するためのアレイ使用禁止信号を出力するアレイ使用判
定回路と、アレイ使用判定回路からアレイ使用指令信号
が発生していることを条件にのみ冗長カラム救済単位ア
レイ選択信号に応答してオン制御信号を出力しそれ以外
のときにはオフ制御信号を出力する冗長制御信号発生回
路と、冗長制御信号発生回路からのオン制御信号に応答
して冗長データ線からの信号を冗長データ出力線へ伝送
しオフ制御信号に応答して冗長データ線から冗長データ
出力線への信号の伝送を阻止する冗長信号伝送制御回路
とを備えているものを用いることができる。

【００１８】次に、ロウ救済を考慮したものとして、複
数のメモリセルが複数のメモリブロックに分かれて配置
され、各メモリブロックが複数のメモリマットに分割さ
れ、各メモリマットが複数のロウ救済単位アレイに分割
され、各メモリセルにワード線とデータ線が接続されて
いる半導体メモリにおいて、各メモリマットのロウ救済
単位アレイ群の中の指定のロウ救済単位アレイに欠陥が
ないときには指令に応じてデータ線からの信号を出力し
欠陥があるときには指令によらずデータ線からの信号の
出力を禁止する第１のデータ選択手段と、冗長データ線
と冗長ワード線に接続された冗長メモリセル群がロウ救
済単位アレイに対応して配列された冗長ロウ救済単位ア
レイを複数個有する冗長メモリブロックと、冗長メモリ
ブロックの冗長ロウ救済単位アレイ群の中の冗長ロウ救
済単位アレイを使用しないときには指令によらす冗長デ
ータ線からの信号の出力を禁止し指定の冗長ロウ救済単
位アレイを使用するときには指令に応じて冗長データ線
からの信号を出力する第２のデータ選択手段と、第１の
データ選択手段により選択された信号と第２のデータ選
択手段により選択されたデータのうち一方の信号を選択
して出力する第３のデータ選択手段とを備えていること
を特徴とする半導体メモリを構成することができる。

【００１９】さらに、複数のメモリセルが複数のメモリ
ブロックに分かれて配置され、各メモリブロックが複数
のメモリマットに分割され、各メモリマットが複数のロ
ウ救済単位アレイに分割され、各メモリセルにワード線
とデータ線が接続されている半導体メモリにおいて、ア
ドレス情報に従って生成された特定のワード線選択信号
に応答して各ロウ救済単位アレイのワード線群の中の指
定のワード線にメモリセル駆動信号を出力する複数のワ
ード線選択手段と、アドレス情報に従って生成された特
定のデータ線選択信号に応答して各ロウ救済単位アレイ
のデータ線群の中の指定のデータ線の信号を出力する複
数のデータ線選択手段と、アドレス情報に従って生成さ
れた信号群を基に各メモリマットのロウ救済単位アレイ
群の中から指定のアレイを選択するためのロウ救済単位
アレイ選択信号を生成する複数のロウ救済単位アレイ選
択信号生成手段と、ロウ救済単位アレイ選択信号に応答
して指定のロウ救済単位アレイに欠陥がないときに各デ
ータ線選択手段の選択による信号を主データ出力線へ伝
送し指定のロウ救済単位アレイに欠陥があるときには各
データ線選択手段の選択による信号の主データ出力線へ
の伝送を阻止する複数のデータ線信号伝送制御手段と、
冗長データ線と冗長ワード線に接続された冗長メモリセ
ル群がロウ救済単位アレイに対応して配列された冗長ロ
ウ救済単位アレイを複数個有する冗長メモリブロック
と、アドレス情報に従って生成された特定の冗長ワード
線選択信号に応答して各冗長ロウ救済単位アレイの冗長
ワード線群の中の指定の冗長ワード線にメモリセル駆動
信号を出力する複数の冗長ワード線選択手段と、アドレ
ス情報に従って生成された特定の冗長データ線選択信号
に応答して各冗長ロウ救済単位アレイの冗長データ線群
の中の指定の冗長データ線の信号を出力する複数の冗長
データ線選択手段と、アドレス情報に従って生成された
信号群を基に冗長メモリブロックの冗長ロウ救済単位ア
レイ群の中から指定のアレイを選択するための冗長ロウ
救済単位アレイ選択信号を生成する冗長ロウ救済単位ア
レイ選択信号生成手段と、冗長ロウ救済単位アレイ選択
信号に応答して指定の冗長ロウ救済単位アレイを使用す
るときに各冗長データ線選択手段の選択による信号を冗
長データ出力線へ伝送し指定の冗長ロウ救済単位アレイ
を使用しないときには各冗長データ線選択手段の選択に
よる信号の冗長データ出力線への伝送を阻止する複数の
冗長データ線信号伝送制御手段と、各冗長データ線信号
伝送制御手段に接続された冗長データ出力線をそれぞれ
指定の主データ出力線に接続するデータ出力線選択手段
とを備えていることを特徴とする半導体メモリを構成し
たものである。

【００２０】前記ロウ救済用半導体メモリにおいて、冗
長メモリブロックを複数個設けると共に、冗長ワード線
選択手段、冗長データ線選択手段、冗長ロウ救済単位ア
レイ選択信号生成手段、冗長データ線信号伝送制御手
段、データ出力線選択手段をそれぞれ冗長メモリブロッ
ク毎に設けたものを構成することができる。この場合、
各冗長メモリブロック毎にロウ救済を行なうことができ
る。

【００２１】またロウ救済用半導体メモリとして、複数
のメモリセルが複数のメモリブロックに分かれて配置さ
れ、各メモリブロックが複数のロウ救済単位アレイに分
割され、各メモリセルにワード線とデータ線が接続され
ているものにも適用することができる。

【００２２】また前記ロウ救済用半導体メモリにおい
て、各データ線選択手段は、データ線選択信号としてア
ドレス情報から生成されたブロック選択信号とカラム選
択信号の組合せによる論理のうち特定の論理に応答して
データ線起動信号を出力するデータ線選択用デコーダ
と、データ線選択用デコーダからのデータ線起動信号に
より指定のデータ線からの信号を出力するカラムスイッ
チ回路とから構成され、各冗長データ線選択手段は、冗
長データ線選択信号としてアドレス情報から生成された
ブロック選択信号とカラム選択信号の組合せによる論理
のうち特定の論理に応答して冗長データ線起動信号を出
力する冗長データ線選択用デコーダと、冗長データ線選
択用デコーダからの冗長データ線起動信号により指定の
冗長データ線からの信号を出力する冗長カラムスイッチ
回路とから構成されているものを用いることができる。

【００２３】各ロウ救済単位アレイ選択信号生成手段
は、アドレス情報から生成されたブロック選択信号と救
済単位選択信号の組合せによる論理のうち特定の論理に
応答してロウ救済単位アレイ選択信号を生成するアレイ
選択用デコーダから構成され、冗長ロウ救済単位アレイ
選択信号生成手段は、アドレス情報から生成されたブロ
ック選択信号と救済選択信号の組合せによる論理信号群
の信号線に対応づけて設けられた複数のヒューズと、ア
ドレス情報から生成されたブロック選択信号と救済選択
信号の組合せによる論理信号群のうちいずれかの論理信
号を受けヒューズが遮断されてないときには入力論理信
号をそのまま出力しヒューズが遮断されたときには入力
論理信号の論理を反転して出力する複数のゲート回路
と、各ゲート回路から論理信号を受け論理信号群の組合
せによる論理のうち特定の論理に応答して冗長ロウ救済
単位アレイ選択信号を生成する冗長アレイ選択用デコー
ダから構成されているものを用いることができる。

【００２４】各ワード線選択手段は、ワード線選択信号
としてアドレス情報から生成されたブロック選択信号と
救済単位選択信号及びロウ選択信号の組合せによる論理
のうち特定の論理に応答してワード線起動信号を出力す
るワード線選択用デコーダと、ワード線起動信号に応答
して指定のワード線にメモリセル駆動信号を出力するド
ライバ回路とから構成され、各冗長ワード線選択手段
は、冗長ワード線選択信号としてアドレス情報から生成
されたブロック選択信号と救済単位選択信号及びロウ選
択信号の組合せによる論理のうち特定の論理に応答して
冗長ワード線起動信号を出力する冗長ワード線選択用デ
コーダと、冗長ワード線起動信号に応答して指定の冗長
ワード線にメモリセル駆動信号を出力する冗長ドライバ
回路とから構成されているものを用いることができる。

【００２５】各データ線信号伝送制御手段は、電源に接
続されたヒューズと、ヒューズが遮断されたときにロウ
救済単位アレイに欠陥があることを示す欠陥信号を出力
しヒューズが遮断されてないときにはロウ救済単位アレ
イに欠陥がないことを示す無欠陥信号を出力する欠陥判
定回路と、欠陥判定回路から無欠陥信号が発生している
ことを条件にのみロウ救済単位アレイ選択信号に応答し
てオン制御信号を出力しそれ以外のときにはオフ制御信
号を出力する制御信号発生回路と、制御信号発生回路か
らのオン制御信号に応答してデータ線からの信号を主デ
ータ出力線へ伝送しオフ制御信号に応答してデータ線か
ら主データ出力線への信号の伝送を阻止する信号伝送制
御回路とを備え、各冗長データ線信号伝送制御手段は、
電源に接続されたヒューズと、ヒューズが遮断されたと
きに冗長ロウ救済単位アレイの使用を指令するためのア
レイ使用指令信号を出力しヒューズが遮断されてないと
きには冗長ロウ救済単位アレイの使用を禁止するための
アレイ使用禁止信号を出力するアレイ使用判定回路と、
アレイ使用判定回路からアレイ使用指令信号が発生して
いることを条件にのみ冗長ロウ救済単位アレイ選択信号
に応答してオン制御信号を出力しそれ以外のときにはオ
フ制御信号を出力する冗長制御信号発生回路と、冗長制
御信号発生回路からのオン制御信号に応答して冗長デー
タ線からの信号を冗長データ出力線へ伝送しオフ制御信
号に応答して冗長データ線から冗長データ出力線への信
号の伝送を阻止する冗長信号伝送制御回路とを備えてい
るものを用いることができる。

【００２６】前記カラム救済用半導体メモリ及びロウ救
済用半導体メモリにおいて、各データ線信号伝送制御手
段は、信号伝送制御回路の出力側にエミッタフォロワ回
路またはコレクタフォロワ回路を構成するバイポーラト
ランジスタを有し、各バイポーラトランジスタのエミッ
タ出力またはコレクタ出力がワイヤード・オアで接続さ
れ、各冗長データ線信号伝送制御手段は、冗長信号伝送
制御回路の出力側にエミッタフォロワ回路またはコレク
タフォロワ回路を構成するバイポーラトランジスタを有
し、各バイポーラトランジスタのエミッタ出力またはコ
レクタ出力がワイヤード・オアで接続されているものを
用いることができる。

【００２７】またカラム救済用半導体メモリ及びロウ救
済用半導体メモリにおいて、冗長メモリブロックは他の
メモリブロックよりもデータ出力線選択手段の近傍に配
置されているものを用いることができる。

【００２８】さらに、冗長メモリブロックを複数個有
し、メモリが複数の救済エリアに分割されているカラム
救済用半導体メモリとして、複数のメモリセルが複数の
メモリブロックに分かれて配置され、各メモリブロック
が複数のメモリマットに分割され、各メモリマットが複
数のカラム救済単位アレイに分割され、各メモリセルに
ワード線とデータ線が接続されている半導体メモリにお
いて、アドレス情報に従って生成された特定のワード線
選択信号に応答して各カラム救済単位アレイのワード線
群の中の指定のワード線にメモリセル駆動信号を出力す
る複数のワード線選択手段と、アドレス情報に従って生
成された特定のデータ線選択信号に応答して各カラム救
済単位アレイのデータ線群の中の指定のデータ線の信号
を出力する複数のデータ線選択手段と、アドレス情報に
従って生成された信号群を基に各メモリマットのカラム
救済単位アレイ群の中から指定のアレイを選択するため
のカラム救済単位アレイ選択信号を生成する複数のカラ
ム救済単位アレイ選択信号生成手段と、カラム救済単位
アレイ選択信号に応答して指定のカラム救済単位アレイ
に欠陥がないときに各データ線選択手段の選択による信
号を主データ出力線へ伝送し指定のカラム救済単位アレ
イに欠陥があるときには各データ線選択手段の選択によ
る信号の主データ出力線への伝送を阻止する複数のデー
タ線信号伝送制御手段と、冗長データ線と冗長ワード線
に接続された冗長メモリセル群がカラム救済単位アレイ
に対応して配列された冗長カラム救済単位アレイを複数
個有する冗長メモリブロック群とを備えていると共に、
アドレス情報に従って生成された特定の冗長ワード線選
択信号に応答して各冗長カラム救済単位アレイの冗長ワ
ード線群の中の指定の冗長ワード線にメモリセル駆動信
号を出力する複数の冗長ワード線選択手段と、アドレス
情報に従って生成された特定の冗長データ線選択信号に
応答して各冗長カラム救済単位アレイの冗長データ線群
の中の指定の冗長データ線の信号を出力する複数の冗長
データ線選択手段と、アドレス情報に従って生成された
信号群を基に冗長メモリブロックの冗長カラム救済単位
アレイ群の中から指定のアレイを選択するための冗長カ
ラム救済単位アレイ選択信号を生成する冗長カラム救済
単位アレイ選択信号生成手段と、冗長カラム救済単位ア
レイ選択信号に応答して指定の冗長カラム救済単位アレ
イを使用するときに各冗長データ線選択手段の選択によ
る信号を冗長データ出力線へ伝送し指定の冗長カラム救
済単位アレイを使用しないときには各冗長データ線選択
手段の選択による信号の冗長データ出力線への伝送を阻
止する複数の冗長データ線信号伝送制御手段と、各冗長
データ線信号伝送制御手段に接続された冗長データ出力
線をそれぞれ指定の主データ出力線に接続するデータ出
力線選択手段と、アドレス情報を基に前記冗長メモリブ
ロック群の中の指定の冗長メモリブロックを救済するた
めの救済エリア選択信号を生成する救済エリア選択信号
生成手段と、救済エリア選択信号の発生を条件にのみ指
定の冗長ワード線選択手段の選択動作を可能としそれ以
外のときには選択動作を強制的に停止させる複数の冗長
ワード線選択動作制御手段と、救済エリア選択信号の発
生を条件にのみ指定の冗長データ線選択手段の選択動作
を可能としそれ以外のときには選択動作を強制的に停止
させる複数の冗長データ線選択動作制御手段と、救済エ
リア選択信号の発生を条件にのみ指定の冗長カラム救済
単位アレイ選択信号生成手段の生成動作を可能としそれ
以外のときには生成動作を強制的に停止させる複数の冗
長カラム救済単位アレイ選択信号生成動作制御手段とを
それぞれ各冗長メモリブロック毎に備えているものを構
成することができる。

【００２９】また、冗長メモリブロックを複数個有し、
メモリが複数の救済エリアに分割されているロウ救済用
半導体メモリとして、複数のメモリセルが複数のメモリ
ブロックに分かれて配置され、各メモリブロックが複数
のメモリマットに分割され、各メモリマットが複数のロ
ウ救済単位アレイに分割され、各メモリセルにワード線
とデータ線が接続されている半導体メモリにおいて、ア
ドレス情報に従って生成された特定のワード線選択信号
に応答して各ロウ救済単位アレイのワード線群の中の指
定のワード線にメモリセル駆動信号を出力する複数のワ
ード線選択手段と、アドレス情報に従って生成された特
定のデータ線選択信号に応答して各ロウ救済単位アレイ
のデータ線群の中の指定のデータ線の信号を出力する複
数のデータ線選択手段と、アドレス情報に従って生成さ
れた信号群を基に各メモリマットのロウ救済単位アレイ
群の中から指定のアレイを選択するためのロウ救済単位
アレイ選択信号を生成する複数のロウ救済単位アレイ選
択信号生成手段と、ロウ救済単位アレイ選択信号に応答
して指定のロウ救済単位アレイに欠陥がないときに各デ
ータ線選択手段の選択による信号を主データ出力線へ伝
送し指定のロウ救済単位アレイに欠陥があるときには各
データ線選択手段の選択による信号の主データ出力線へ
の伝送を阻止する複数のデータ線信号伝送制御手段と、
冗長データ線と冗長ワード線に接続された冗長メモリセ
ル群がロウ救済単位アレイに対応して配列された冗長ロ
ウ救済単位アレイを複数個有する冗長メモリブロック群
とを備えていると共に、アドレス情報に従って生成され
た特定の冗長ワード線選択信号に応答して各冗長ロウ救
済単位アレイの冗長ワード線群の中の指定の冗長ワード
線にメモリセル駆動信号を出力する複数の冗長ワード線
選択手段と、アドレス情報に従って生成された特定の冗
長データ線選択信号に応答して各冗長ロウ救済単位アレ
イの冗長データ線群の中の指定の冗長データ線の信号を
出力する複数の冗長データ線選択手段と、アドレス情報
に従って生成された信号群を基に冗長メモリブロックの
冗長ロウ救済単位アレイ群の中から指定のアレイを選択
するための冗長ロウ救済単位アレイ選択信号を生成する
冗長ロウ救済単位アレイ選択信号生成手段と、冗長ロウ
救済単位アレイ選択信号に応答して指定の冗長ロウ救済
単位アレイを使用するときに各冗長データ線選択手段の
選択による信号を冗長データ出力線へ伝送し指定の冗長
ロウ救済単位アレイを使用しないときには各冗長データ
線選択手段の選択による信号の冗長データ出力線への伝
送を阻止する複数の冗長データ線信号伝送制御手段と、
各冗長データ線信号伝送制御手段に接続された冗長デー
タ出力線をそれぞれ指定の主データ出力線に接続するデ
ータ出力線選択手段と、アドレス情報を基に前記冗長メ
モリブロック群の中の指定の冗長メモリブロックを救済
するための救済エリア選択信号を生成する救済エリア選
択信号生成手段と、救済エリア選択信号の発生を条件に
のみ指定の冗長ワード線選択手段の選択動作を可能とし
それ以外のときには選択動作を強制的に停止させる複数
の冗長ワード線選択動作制御手段と、救済エリア選択信
号の発生を条件にのみ指定の冗長データ線選択手段の選
択動作を可能としそれ以外のときには選択動作を強制的
に停止させる複数の冗長データ線選択動作制御手段と、
救済エリア選択信号の発生を条件にのみ指定の冗長ロウ
救済単位アレイ選択信号生成手段の生成動作を可能とし
それ以外のときには生成動作を強制的に停止させる複数
の冗長ロウ救済単位アレイ選択信号生成動作制御手段と
をそれぞれ各冗長メモリブロック毎に備えているものを
構成することができる。

【００３０】冗長メモリブロックを複数個有し、メモリ
が複数の救済エリアに分割されているカラム救済用半導
体メモリ及びロウ救済用半導体メモリにおいて、各救済
エリア選択信号生成手段として、電源に接続された複数
のヒューズと、各ヒューズが遮断された否かに応じて異
なる信号を発生する複数の信号発生回路と、各信号発生
回路からの信号とアドレス情報から生成されたブロック
選択信号との組合せによる論理のうち特定の論理に応答
して救済エリア選択信号を発生する救済エリア選択信号
発生回路とから構成されているものを用いることができ
る。

【００３１】

【作用】前記した手段によれば、カラム救済単位アレイ
にデータ線不良などの欠陥がないときには、アドレス情
報に従って生成された信号によってメモリブロック群の
中の特定のメモリブロックが特定されると共にメモリマ
ットが特定されると、ワード線選択信号とデータ線選択
信号に従って各カラム救済単位アレイのデータ線群の中
の指定のデータ線の信号が主データ出力線に出力され
る。

【００３２】一方、いずれかのカラム救済単位アレイに
データ線不良などの欠陥が生じたときには、欠陥の生じ
たカラム救済単位アレイを選択するためのカラム救済単
位アレイ選択信号を生成すると共に冗長メモリブロック
の冗長カラム救済単位アレイ群の中から指定のアレイを
選択するための冗長カラム救済単位アレイ選択信号を生
成する。更に冗長データ線信号伝送制御手段に接続され
た冗長データ出力線を指定の主データ出力線に接続す
る。このような処理が行なわれたあと、アドレス情報に
従って生成された信号を基に各カラム救済単位アレイが
順次アクセスされる過程で、欠陥の生じたカラム救済単
位アレイがアクセスされると、欠陥の生じたカラム救済
単位アレイのデータ線からの信号が主データ出力線へ出
力されるのが阻止される。一方、このときには、冗長メ
モリブロックの指定の冗長カラム救済単位アレイがアク
セスされ、この冗長カラム救済単位アレイのデータ線の
信号が冗長データ出力線を介して指定の主データ出力線
に出力される。すなわち、いずれかのカラム救済単位ア
レイに欠陥が生じたときには、欠陥の生じたカラム救済
単位アレイからのデータの出力が禁止され、その代わり
に、冗長メモリブロックの中の指定の冗長カラム救済単
位アレイのデータが出力されることになる。更にいずれ
のメモリブロックのカラム救済単位アレイに欠陥が生じ
ても、欠陥の生じたカラム救済単位アレイを指定するた
めのカラム救済単位アレイ選択信号を生成すると共に、
欠陥の生じたカラム救済単位アレイに対応づけて冗長カ
ラム救済単位アレイ選択信号を生成し、この冗長カラム
救済単位アレイに接続された冗長データ出力線をそれぞ
れ指定の主データ出力線に接続するようにしているた
め、特定のメモリブロックにデータ線不良などの欠陥が
集中して発生しても、これを救済することができ、救済
の自由度を増すことができる。

【００３３】またロウ救済用半導体メモリにおいて、い
ずれかのメモリブロックのロウ救済単位アレイに欠陥が
生じても、カラム救済用半導体メモリのときと同様に、
欠陥の生じたロウ救済単位アレイに代わって冗長メモリ
ブロックのロウ救済単位アレイを用いることができる。

【００３４】カラム救済用半導体メモリ及びロウ救済用
半導体メモリをアクセスする場合、カラム救済単位アレ
イまたはロウ救済単位アレイの欠陥の有無によらず、い
ずれかのメモリブロックのカラム救済単位アレイまたは
ロウ救済単位アレイをアクセスし、欠陥の生じたカラム
救済単位アレイまたはロウ救済単位アレイからのデータ
の出力を禁止し、代わりに冗長メモリブロックの冗長カ
ラム救済単位アレイまたは冗長ロウ救済単位アレイから
のデータを出力するようにしているため、欠陥の生じた
カラム救済単位アレイまたはロウ救済単位アレイの選択
を禁止するためのアドレス情報を生成する必要がなく、
指定のメモリセルからのデータを出力するのに遅延時間
が生じるのを防止することができる。

【００３５】冗長メモリブロックを複数個有し、メモリ
が複数の救済エリアに分割されているカラム救済用半導
体メモリ及びロウ救済用半導体メモリにおいては、チッ
プ作成後の欠陥発生状況を調べた後に、ヒューズ等の手
段を用いて冗長メモリブロックが救済を担当する救済エ
リアをプログラムすることにより、１つの冗長メモリブ
ロックが救済を受け持つメモリブロックの数を変えるこ
とができるため、欠陥の発生状況に応じ、集中欠陥ある
いは欠陥の発生が少ない場合には、冗長メモリブロック
の救済エリアを限定することにより、救済時の高速性を
損なうことなく、チップの消費電流を減らすことができ
る。

【００３６】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１乃至図４において、半導体メモリはチップ
１００を備えており、このチップ１００上には複数のメ
モリセルが８個のメモリブロック２００に分かれて配置
されていると共に、冗長メモリセルアレイ（予備メモリ
セルアレイ）からなる２個の冗長専用メモリブロック３
１０が配置されている。

【００３７】各メモリブロック２００は、図３に示すよ
うに、メインワード線３５１を共有した複数のメモリセ
ル列からなるメモリセルアレイで構成され、２Ｍビット
のメモリ容量を備えている。更に各メモリブロック２０
０は１６個（＃０〜＃１５）のメモリマット２１０に分
割されており、各メモリマット２１０は、図２に示すよ
うに、８個（＃ａ〜＃ｈ）のカラム救済単位アレイ２１
１に分割されている。各メモリマット２１０は図３に示
すように、サブワード線３５６を共有した複数個のメモ
リセル列からなるメモリセルアレイで構成されており、
各メモリマット２１０には冗長ロウアレイ４２０が設け
られている。そして１メモリマットは１２８ｋビット
（１２８カラム×１０２４ロウ）のメモリ容量を備えて
いる。またカラム救済単位アレイ２１１は１６ｋビット
（１６カラム×１０２４ロウ）のメモリ容量を備えてい
る。

【００３８】各冗長専用メモリブロック３１０は８個
（＃ａ′〜＃ｈ′）の冗長カラム救済単位アレイ３１１
から構成され、１２８ｋビット（１２８カラム×１０２
４ロウ）のメモリ容量を備えている。そして各冗長カラ
ム救済単位アレイ３１１は、メモリブロック２００のカ
ラム救済単位アレイ２１１と同じ１６カラム×１０２４
ロウのメモリ容量を備えている。

【００３９】各カラム救済単位アレイ２１１には１６ｋ
個（１０２４×１６）のメモリセル３４０が配列されて
おり、各冗長カラム救済単位アレイ３１１には１６ｋ個
（１０２４×１６）の冗長メモリセル３４０Ｒが配列さ
れている。各メモリセル３４０には一本のサブワード線
３６１と一対のデータ線３４１が接続されており、各冗
長メモリセル３４０Ｒには一本の冗長サブワード線３５
６Ｒと一対の冗長データ線３４１Ｒがそれぞれ接続され
ている。各サブワード線３５６はサブワードドライバ３
５５、メインワード線３５６を介してメインワードドラ
イバ３５０に接続され、各冗長サブワード線３５６Ｒは
冗長サブワードドライバ３５５Ｒ、冗長メインワード線
３５１Ｒを介して冗長メインワードドライバ３５０Ｒに
接続されている。メインワード線３５１と冗長メインワ
ード線３５１Ｒはそれぞれ１２８本設けられており、各
メインワード線３５１と冗長メインワード線３５１Ｒは
それぞれ８個のサブワードドライバ３５５または冗長サ
ブワードドライバ３５５Ｒに接続されている。すなわち
単一のメインワードドライバまたは冗長メインワードド
ライバ３５０Ｒからの信号によって８個のサブワードド
ライバ３５５または３５５Ｒが駆動されるようになって
いる。

【００４０】また一対のデータ線３４１はカラムスイッ
チ３３０を介してプリセンスアンプ２２０に接続されて
おり、一対の冗長データ線３４１Ｒは冗長カラムスイッ
チ３３０Ｒを介して冗長プリセンスアンプ２２０Ｒに接
続されている。そしてアドレス情報に従っていずれかの
カラムスイッチ３３０または３３０Ｒがオン状態になっ
たときに、８個（＃ａ〜＃ｈ、＃ａ′〜＃ｈ′）のカラ
ム救済単位アレイ２１１または冗長カラム救済単位アレ
イ３１１からそれぞれ１個のデータが各プリセンスアン
プ２２０または２２０Ｒに入力されるようになってい
る。すなわち、各メモリブロック２００または冗長専用
メモリブロック３１０からは８ビットの信号が出力され
るようになっている。そして各メモリブロック２００の
救済単位アレイ２１１が全て正常なときには、各カラム
救済単位アレイ２１１からのデータがそのままプリセン
スアンプ２２０を介して出力されるようになっている。
なお、図１では簡単のために８ビット出力の内１ビット
についての構成を示している。

【００４１】一方、メモリブロック２００内のいずれか
のカラム救済単位アレイ２１１のデータ線３４１に欠陥
が生じたとき、例えば＃０のメモリマット２１０のうち
＃ｃ、＃ｆのカラム救済単位アレイ２１１にカラム欠陥
が生じた場合、これらのカラム救済単位アレイ２１１内
のメモリセル３４０をアクセスした際に、欠陥の生じた
カラム救済単位アレイ２１１に接続されたプリセンスア
ンプ２２０をオフとしてデータの出力を禁止する。そし
て＃ｃと＃ｆのカラム救済単位アレイ２１１の代わり
に、例えば＃ａ′と＃ｂ′の冗長カラム救済単位アレイ
３１１内の冗長メモリセル３４０Ｒをアクセスし、冗長
プリセンスアンプ２２０Ｒをオン状態として冗長データ
線３４１Ｒからのデータを出力する。

【００４２】各メモリブロック２００からのデータの出
力を行なうために各メモリブロック２００に第１のデー
タ選択手段７１０が設けられており、各冗長専用メモリ
ブロック３１０からデータを選択するために各冗長専用
メモリブロック３１０に第２のデータ選択手段７２０が
設けられている。更に第１のデータ選択手段７１０また
は第２のデータ選択手段７２０によって選択されたデー
タのうちいずれか一方のデータを選択するための第３の
データ選択手段７３０が設けられており、第３のデータ
選択手段７３０はメインセンスアンプ６００を介して出
力バッファ６１０に接続されている。なお、図１、図２
では、第１のデータ選択手段７１０としてプリセンスア
ンプ２２０、第２のデータ選択手段として冗長プリセン
スアンプ２２０Ｒのみを示している。

【００４３】以下、第１のデータ選択手段７１０、第２
のデータ選択手段７２０及び第３のデータ選択手段７３
０の具体的構成について説明する。

【００４４】第１のデータ選択手段７１０は、カラムス
イッチ３３０、メインワードドライバ３５０、サブワー
ドドライバ３５５、プリセンスアンプ２２０の他に、イ
ンバータ２３０、ＮＡＮＤゲート２４０、インバータ２
５０、ヒューズプログラム回路４００、デコーダ５０
０、５１０、５２０、５３０を備えて構成されており、
各デコーダ５００〜５３０がそれぞれ信号線１１０〜１
１８を介してアドレスバッファ１５０に接続されてい
る。アドレスバッファ１５０は、信号線１１０に３ビッ
トのブロック選択信号を出力し、信号線１１２に４ビッ
トのマット選択信号を出力し、信号線１１４に３ビット
のロウ選択信号を出力し、信号線１１６に７ビットのメ
インワード選択信号を出力し、信号線１１８に４ビット
のカラム選択信号を出力するように構成されている。そ
してデコーダ５００にはブロック選択信号とマット選択
信号及びカラム選択信号が入力されており、デコーダ５
１０にはブロック選択信号とマット選択信号が入力され
ている。またデコーダ５２０にはブロック選択信号とマ
ット選択信号及びロウ選択信号が入力されており、デコ
ーダ５３０にはブロック選択信号とメインワード選択信
号がそれぞれ入力されている。

【００４５】デコーダ５００は、図５に示すように、カ
ラム選択信号に応答するゲート回路Ｇ１０を１６個、ブ
ロック選択信号とチップ選択信号に応答するゲート回路
Ｇ２０を８個、マット選択信号に応答するゲート回路Ｇ
３０を１６個それぞれ備えていると共に、ＮＡＮＤゲー
トＧ４０，Ｇ５０、インバータＧ６０，Ｇ６２，Ｇ６
４，Ｇ６６を複数個備えて構成されている。そしてデコ
ーダ５００は、アドレス情報に従ってワード線選択信号
として生成されたマット選択信号とブロック選択信号及
びカラム選択信号の組み合わせの論理のうち特定の論理
に応答して指定のカラムスイッチ３３０にオン信号を出
力するようになっている。すなわち、ブロック選択信号
によって自己のブロックが選択され、マット選択信号に
よって自己のメモリマットが選択されたときに、カラム
選択信号に従って指定のカラムスイッチ３３０にデータ
線起動信号を出力するようになっている。そしてオンに
なったカラムスイッチ３３０に接続されたデータ線３４
１の信号をプリセンスアンプ２２０へ出力するようにな
っている。すなわち、デコーダ５００はデータ線選択用
デコーダとして、カラムスイッチ３３０はカラムスイッ
チ回路として構成されており、デコーダ５００とカラム
スイッチ３３０によってデータ線選択手段を構成するよ
うになっている。

【００４６】デコーダ５１０はカラム救済単位アレイ毎
に設けられており、アドレスバッファ１５０からブロッ
ク選択信号とマット選択信号を受け、これらの信号の組
み合わせによる論理のうち特定の論理に応答して指定の
カラム救済単位アレイを選択するためのカラム救済単位
アレイ選択信号を生成するアレイ選択用デコーダとして
構成されている。すなわちデコーダ５１０はカラム救済
単位アレイ選択信号生成手段として構成されており、カ
ラム救済単位アレイ選択信号をＮＡＮＤゲート２４０へ
出力するようになっている。

【００４７】ＮＡＮＤゲート２４０にはヒューズプログ
ラミング回路４００からの信号がインバータ２５０を介
して入力されており、ＮＡＮＤゲート２４０は各入力信
号の論理に応答した信号をインバータ２３０を介してプ
リセンスアンプ２２０へ出力するようになっている。ヒ
ューズプログラミング回路４００は、図６に示すよう
に、電源に接続されたヒューズ４３０、キャパシタ４６
０、ＣＭＯＳインバータ４４０、ＮＭＯＳトランジスタ
４５０を備えており、ヒューズ４３０が遮断されてない
ときには指定のカラム救済単位アレイに欠陥がないとし
てローレベルの信号を出力し、ヒューズ４３０が遮断さ
れたときには指定のカラム救済単位アレイに欠陥がある
としてハイレベルの信号を出力するようになっている。
ローレベルの信号はインバータ２５０で反転されてハイ
レベルの無欠陥信号として出力され、ハイレベルの信号
はインバータ２５０で反転されてローレベルの欠陥信号
として出力されるようになっている。すなわちインバー
タ２５０とヒューズプログラミング回路４００は欠陥判
定回路として構成されている。ＮＡＮＤゲート２４０と
インバータ２３０はインバータ２５０からハイレベルの
信号（無欠陥信号）が発生しているときに、デコーダ５
１０からカラム救済単位アレイ選択信号が入力されたと
きにのみハイレベルのオン制御信号（起動信号）をプリ
センスアンプ２２０へ出力し、それ以外のとき、デコー
ダ５１０の出力信号がローレベルとなったときまたはイ
ンバータ２５０の出力レベルがローレベル（欠陥信号）
となったときにはオフ制御信号を出力する制御信号発生
回路として構成されている。プリセンスアンプ２２０は
インバータ２３０からのオン制御信号に応答してデータ
線３４１からの信号を主データ出力線へ伝送し、オフ制
御信号に応答してデータ線３４１から主データ出力線へ
の信号の伝送を阻止する信号伝送制御回路として構成さ
れている。

【００４８】プリセンスアンプ２２０は、具体的には、
図７に示すように、バイパーラトランジスタＱ１〜Ｑ１
０、ＭＯＳトランジスタＱ１１〜Ｑ２５、ＭＯＳインバ
ータ２６、抵抗Ｒ１〜Ｒ５を備え、２段のバイポーラ差
動増幅回路とエミッタフォロワ回路を構成するようにな
っている。各プリセンスアンプ２２０は、その出力側が
エミッタフォロワ回路で構成されており、バイポーラト
ランジスタＱ９，Ｑ１０のエミッタが他のプリセンスア
ンプ２２０のトランジスタとワイヤード・オワ接続され
ている。そして、１メモリブロック当り１６個のプリセ
ンスアンプ出力がワイヤード・オワ接続された状態で各
エミッタフォロワ回路が負荷駆動回路２６０に接続され
ている。

【００４９】負荷駆動回路２６０はＭＯＳトランジスタ
Ｑ２７〜Ｑ３０、バイポーラトランジスタＱ３１，Ｑ３
２を備え、エミッタフォロワ回路を構成するようになっ
ている。そして８個の負荷駆動回路２６０の出力と１個
の冗長負荷駆動回路３６０の計９個の出力が互いにワイ
ヤード・オワ接続された状態で単一のメインセンスアン
プ６００に接続されている。メインセンスアンプ６００
はバイポーラトランジスタＱ３３〜Ｑ４０、ＭＯＳトラ
ンジスタＱ４１〜Ｑ５０、抵抗Ｒ６，Ｒ７を備え、バイ
ポーラレベルシフト回路、バイポーラ差動増幅回路、エ
ミッタフォロワ回路を構成するようになっている。

【００５０】デコーダ５３０はアドレスバッファ１５０
からブロック選択信号とメインワード選択信号を受け、
これらの信号の組み合わせによる論理のうち特定の論理
に応答して、指定のメインワードドライバ３５０にメイ
ンワード線選択指令信号を出力するメインワード線選択
用デコーダとして構成されている。メインワードドライ
バ３５０は１２８個設けられており、各メインワードド
ライバ３５０にはメインワード線３５１を介して８個の
サブワードドライバ３５５に接続されている。各メイン
ワードドライバ３５０はデコーダ５３０からのメインワ
ード線選択指令信号に応答して指定のメインワード線３
５１にメインワード線駆動信号を出力するメインドライ
バー回路として構成されている。そしてメインワードド
ライバ３５０が駆動されたときには８個のサブワードド
ライバ３５５に同時にメインワード線駆動信号が出力さ
れることになる。

【００５１】デコーダ５２０は、アドレスバッファ１５
０からブロック選択信号とマット選択信号及びロウ選択
信号を受け、これら入力信号の組み合わせによる論理の
うち特定の論理に応答して、指定のサブワードドライバ
３５５を駆動するためのサブワード線選択指令信号を出
力するサブワード線選択用デコーダとして構成されてい
る。各サブワードドライバ３５５はサブワード線３５６
を介してメモリセル３４０に接続されており、メインワ
ードドライバ３５０からのメインワード線駆動信号とデ
コーダ５２０からのサブワード線選択指令信号に応答し
て指定のサブワード線３５６にメモリセル駆動信号を出
力するサブドライバ回路として構成されている。すなわ
ち、デコーダ５２０，５３０からの信号に応答してメイ
ンワードドライバ３５０とサブワードドライバ３５５が
駆動されると、各カラム救済単位アレイ２１１のサブワ
ード線３５６のうち単一のサブワード線３５６にメモリ
セル駆動信号が出力され、カラムスイッチ３３０がオン
になったデータ線３４１に接続されたメモリセルがアク
セスされるようになっている。すなわち、デーコダ５２
０，５３０、メインワードドライバ３５０、サブワード
ドライバ３５５はワード線選択手段として構成されてい
る。

【００５２】次に、第２のデータ選択手段７２０の具体
的構成について説明する。第２のデータ選択手段７２０
は、図３及び図８に示すように、デコーダ５００Ｒ，５
１０Ｒ，５２０Ｒ，５３０Ｒ、カラムスイッチ３３０
Ｒ、プリセンスアンプ２２０Ｒ、インバータ２３０Ｒ、
ＮＡＮＤゲート２４０Ｒ、インバータ２５０Ｒ、ヒュー
ズプログラミング回路４００Ｒ、メインワードドライバ
３５０Ｒ、サブワードドライバ３５５Ｒを備えて構成さ
れている。

【００５３】デコーダ５００Ｒはデコーダ５００と同様
なデコーダ回路などを備えており、ブロック選択信号と
カラム選択信号及びマット選択信号の組み合わせによる
論理のうち特定の論理に応答して指定の冗長カラムスイ
ッチ３３０Ｒに冗長データ線起動信号を出力する冗長デ
ータ線選択用デコーダとして構成されている。各冗長カ
ラムスイッチ３３０Ｒは一対の冗長データ線３４１Ｒに
接続されており、デコーダ５００Ｒからの冗長データ線
起動信号に応答して指定の冗長データ線３４１Ｒからの
信号を冗長プリセンスアンプ２２０Ｒへ出力する冗長カ
ラムスイッチ回路として構成されている。すなわちデコ
ーダ５００Ｒと各冗長カラムスイッチ３３０Ｒによって
冗長データ線選択手段が構成されている。

【００５４】冗長プリセンスアンプ２２０Ｒ、インバー
タ２３０Ｒ、ＮＡＮＤゲート２４０Ｒ、インバータ２５
０Ｒ、ヒューズプログラミング回路４００Ｒはデータ線
信号伝送制御手段として構成されている。そしてヒュー
ズプログラミング回路４００Ｒは電源に接続されたヒュ
ーズ４３０Ｒ、ＣＭＯＳインバータ４４０Ｒ、ＮＭＯＳ
トランジスタ４５０Ｒ、キャパシタ４６０Ｒを備え、ヒ
ューズ４３０Ｒが遮断されてないときに冗長カラム救済
単位アレイ３１１の使用を禁止するためのアレイ使用禁
止信号としてローレベルの信号を出力し、ヒューズ４３
０Ｒが遮断されたときには冗長カラム救済単位アレイ３
１０の中の指定の単位アレイ３１１の使用を指令するた
めのアレイ使用指令信号としてハイレベルの信号を出力
するアレイ使用判定回路として構成されている。インバ
ータ２３０Ｒ、ＮＡＮＤゲート２４０Ｒは、ヒューズ４
３０Ｒが遮断されてヒューズプログラミング回路４００
Ｒからハイレベルのアレイ使用指令信号が発生している
ことを条件にのみデコーダ５１０Ｒからの冗長カラム救
済単位アレイ選択信号に応答してオン制御信号（起動信
号）２２０Ｒを出力し、それ以外のときにはオフ制御信
号を冗長プリセンスアンプ２２０Ｒへ出力する冗長制御
信号発生回路として構成されている。冗長プリセンスア
ンプ２２０Ｒは冗長カラム救済単位アレイ３１１に対応
して８個設けられており、各冗長プリセンスアンプ２２
０Ｒの入力側が冗長カラムスイッチ３３０Ｒに接続さ
れ、出力側がＩ／Ｏ選択回路３０００に接続されてい
る。そして冗長プリセンアンプ２２０Ｒはインバータ２
３０Ｒからのオン制御信号（起動信号）２２０Ｒに応答
して冗長データ線３４１Ｒからの信号を冗長データ出力
線へ伝送し、インバータ２３０Ｒからのオフ制御信号に
応答して冗長データ線３４１Ｒから冗長データ出力線へ
の信号の伝送を阻止する冗長信号伝送制御回路として構
成されている。すなわち、冗長プリセンスアンプ２２０
Ｒは、ヒューズ４３０Ｒが遮断されたときにのみデコー
ダ５１０Ｒからの冗長カラム救済単位アレイ選択信号に
応答して指定の冗長データ線３４１Ｒからの信号をＩ／
Ｏ選択回路３０００へ出力するようになっている。

【００５５】デコーダ５１０Ｒは冗長カラム救済単位ア
レイ選択信号生成手段として冗長カラム救済単位アレイ
３１１に対応して８個設けられている。各デコーダ５１
０Ｒは、図９に示すように、８個のヒューズスイッチ回
路５５１〜５５７、ＮＡＮＤゲート５８０〜５８２、Ｎ
ＯＲゲート５８３を備えており、各ヒューズスイッチ回
路５５１〜５５７が信号線１１０，１１２に接続され、
ＮＯＲゲート５８３がＮＡＮＤゲート２４０Ｒに接続さ
れている。各ヒューズスイッチ回路５５１〜５５７は、
ヒューズ５６１、キャパシタ５６２、ＣＭＯＳコンバー
タ５６３、ＮＭＯＳトランジスタ５６４、トランスファ
ＭＯＳトランジスタ５６５、インバータ５６６，５６
７，５６８、トランスファＭＯＳトランジスタ５６９を
備えて構成されている。そしてヒューズ５６１が遮断さ
れてないときにインバータ５６３の出力がローレベルと
なり、トランジスタ５６５がオフに、トランジスタ５６
９がオンになる。このときインバータ５６６にハイレベ
ルの信号が入力されたときには、インバータ５６６で反
転された信号が再びインバータ５６８で反転されハイレ
ベルの信号がトランジスタ５６９を介して出力される。
このときインバータ５６６にローレベルの信号が入力さ
れたときにはローレベルの信号がトランジスタ５６９を
介して出力されることになる。

【００５６】一方、ヒューズ５６１が遮断されたときに
はインバータ５６３の出力がハイレベルに反転し、イン
バータ５６７の出力がローレベルに反転し、トランジス
タ５６５がオンに、トランジスタ５６９がオフとなる。
このときインバータ５６６の入力側にハイレベルの信号
が入力されたときにはインバータ５６６によって反転さ
れたローレベルの信号がトランジスタ５６５を介して出
力される。またインバータ５６６にローレベルの信号が
入力されたときには、その信号が反転され、ハイレベル
の信号がトランジスタ５６５から出力されることにな
る。すなわち、ヒューズスイッチ回路５５１〜５５７
は、アドレス情報から生成されたブロック選択信号とマ
ット選択信号の組み合わせるよる論理信号群のうちいず
れかの論理信号を受け、ヒューズ５６１が遮断されてな
いときには入力論理信号をそのまま出力し、ヒューズ５
６１が遮断されたときには入力論理信号の論理を反転し
て出力するゲート回路として構成されている。

【００５７】ＮＡＮＤゲート５８０〜５８２とＮＯＲゲ
ート５８３は各ヒューズスイッチ回路５５１〜５５７か
らの論理信号を受け、論理信号群の組み合わせによる論
理のうち特定の論理に応答して冗長カラム救済単位アレ
イ選択信号を生成する冗長アレイ選択用デコーダとして
構成されている。そして、ＮＡＮＤゲート５８０〜５８
２、ＮＯＲゲート５８３は、各ヒューズスイッチ回路５
５１〜５５７の出力レベルがハイレベルになったときに
のみＮＯＲゲート５８３からハイレベルの冗長カラム救
済単位アレイ選択信号を出力し、それ以外のときにはロ
ーレベルの信号を出力するようになっている。すなわ
ち、デコーダ５１０Ｒは、ヒューズスイッチ回路５５１
〜５５７のうちいずれかのヒューズ５６１が遮断された
ときの論理により、カラム救済単位アレイ２１１に欠陥
の生じたブロック及びマットと対応付づけることができ
る。

【００５８】例えば、マット選択信号の４ビットが
「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」、ブロック選択信号の
３ビットが「Ｌ」、「Ｌ」、「Ｌ」の場合を考える。そ
してこのアドレスによって指定されたブロックのうち特
定のメモリマットのカラム救済単位アレイ２１１のカラ
ムに欠陥があるとし、カラムに欠陥のあるカラム救済単
位アレイ２１１として例えば＃ｂとし、これを＃ａ′の
冗長カラム救済単位アレイ３１１に置き換えることにつ
いて説明する。

【００５９】まず、ヒューズスイッチ回路５５１〜５５
７の各ヒューズ５６１を導通状態にしておくと、＃ｂの
カラム救済単位アレイ２１１を指定するためのマット選
択信号とブロック選択信号が各ヒューズスイッチ回路５
５１〜５５７に入力されたときに、ヒューズスイッチ回
路５５１の出力のみがハイレベルとなり、その他のヒュ
ーズスイッチ回路の出力レベルはローレベルとなる。こ
のとき各ＮＡＮＤゲート５８０〜５８２の出力は全てハ
イレベルにあり、ＮＯＲゲート５８３からはローレベル
の信号が出力されることになる。ＮＯＲゲート５８３の
出力レベルがローレベルにあるときには冗長カラム救済
単位アレイ選択信号が出力されず、冗長プリセンスアン
プ２２０Ｒはオフ状態にある。

【００６０】ここで、起動信号２２０Ｒをハイレベルと
して冗長プリセンスアンプ２２０Ｒをオン状態にするに
は、ＮＯＲゲート５８３の全ての入力レベルをローレベ
ルにする必要がある。すなわち各ＮＡＮＤゲート５８１
〜５８２の全ての入力レベルをハイレベルにする必要が
ある。

【００６１】そこで、ローレベルのマット選択信号とロ
ーレベルのブロック選択信号が入力されているヒューズ
スイッチ回路５５２〜５５７のヒューズ５６１を全て遮
断する。ヒューズ５６１が遮断されると、トランジスタ
５６５がオンに、トランジスタ５６９がオフとなり、論
理の反転した信号が出力され、各ＮＡＮＤゲート５８０
〜５８２の入力には全てハイレベルの信号が入力される
ことになる。

【００６２】各ＮＡＮＤゲート５８０〜５８２の入力の
レベルが全てハイレベルとなると、ＮＯＲゲート５８３
の出力レベルがローレベルからハイレベルに反転し、Ｎ
ＯＲゲート５８３からハイレベルの冗長カラム救済単位
アレイ選択信号が出力され、カラムに欠陥の生じたブロ
ック及びマットと冗長カラム救済単位アレイ３１１のう
ち＃ａ′のアレイとを対応付づけることができる。な
お、この場合、ヒューズプログラミング回路４００Ｒの
ヒューズ４３０Ｒは遮断状態にあることが条件である。
又＃ｂのカラム救済単位アレイと＃ａ’の冗長カラム救
済単位アレイとの対応付けについては、第３のデータ選
択手段７３０の説明のところで述べる。

【００６３】デコーダ５３０Ｒはアドレスバッファ１５
０からブロック選択信号とメインワード選択信号を受
け、これら入力信号の組み合わせによる論理のうち特定
の論理に応答して指定の冗長メインワードドライバ３５
０Ｒへ冗長メインワード線選択指令信号を出力する冗長
メインワード線選択用デコーダとして構成されている。
各冗長メインワードドライバ３５０Ｒは冗長メインワー
ド線３５１Ｒを介して冗長サブワードドライバ３５５Ｒ
に接続されている。そして各冗長メインワードドライバ
３５０Ｒはデコーダ５３０Ｒからの冗長メインワード線
選択指令信号に応答して指定の冗長メインワード線に冗
長メインワード線駆動信号を出力する冗長メインドライ
バ回路として構成されている。

【００６４】デコーダ５２０Ｒはアドレスバッファ１５
０からブロック選択信号とマット選択信号及びロウ選択
信号を受け、これら入力信号の組み合わせによる論理の
うち特定の論理に応答して、指定の冗長サブワードドラ
イバ３５５Ｒへ冗長サブワード線選択指令信号を出力す
る冗長サブワード線選択用デコーダとして構成されてい
る。各冗長サブワードトライバ３５５Ｒは冗長サブワー
ド線３５６Ｒに接続されており、デコーダ５２０Ｒから
の冗長サブワード線選択指令信号に応答して指定の冗長
サブワード線３５６Ｒにメモリセル駆動信号を出力する
冗長サブドライバ回路として構成されている。そして指
定の冗長サブワード線３５６Ｒと冗長データ線３４１Ｒ
が選択されて指定の冗長メモリセルがアクセスされる
と、この冗長メモリセルに接続された冗長データ線３４
１Ｒからの信号が冗長プリセンスアンプ２２０Ｒへ伝送
される。そしてこのときデコーダ５１０Ｒ及びヒューズ
スイッチ回路４００Ｒからの信号によって冗長プリセン
スアンプ２２０Ｒがオン状態にあるときには冗長データ
線３４１Ｒからの信号がＩ／Ｏ線選択回路３０００へ出
力されることになる。すなわち、デコーダ５２０Ｒ，５
３０Ｒ、冗長メインワードドライバ３５０Ｒ、冗長サブ
ワードドライバ３５５Ｒは冗長ワード線選択手段として
構成されている。

【００６５】次に、第３のデータ選択手段７３０の具体
的構成について説明する。第３のデータ選択手段７３０
は冗長メモリブロック３１０毎にＩ／Ｏ選択回路３００
０と複数の冗長負荷駆動回路３６０を備えて構成されて
おり、各冗長負荷駆動回路３６０がコモンエミッタ線
（主データ出力線）２６１に接続されている。そして第
３のデータ選択手段７３０は、冗長カラム救済単位アレ
イ３１１の任意の単位アレイ３１１に接続された冗長デ
ータ出力線３４１Ｒをそれぞれ指定のコンモエミッタ線
２６１に接続するデータ出力線選択手段として構成され
ている。すなわち、第３のデータ選択手段７３０は、カ
ラム救済単位アレイ２１１の中の任意の単位アレイ２１
１と任意の冗長カラム救済単位アレイ３１１とを対応付
づけるために設けられている。以下、具体的な回路構成
について説明する。

【００６６】Ｉ／Ｏ線選択回路３０００は、図１０に示
すように、３個のヒューズプログラム回路３１００，３
２００，３３００、８個の３入力ＮＡＮＤゲート３３１
０〜３３８０、８個のＩ／Ｏ線駆動回路３４００〜４１
００を備えて構成されており、各Ｉ／Ｏ線駆動回路の入
力側が冗長プリセンスアンプ２２０Ｒのコレクタホロワ
回路に接続され、出力側が冗長負荷駆動回路３６０にそ
れぞれ接続されている。

【００６７】各ヒューズプログラム回路３１００〜３３
００は、電源に接続されたヒューズ３１１０、ＮＭＯＳ
トランジスタ３１１１，３１１２、ＣＭＯＳインバータ
３１１３、インバータ３１１４を備えて構成されてお
り、ヒューズ３１１０が遮断されてないときに、信号線
３１２０，３１２２，３１２４にハイレベルの信号を出
力し、信号線３１２１，３１２３，３１２５にローレベ
ルの信号を出力するようになっている。またヒューズ３
１１０が遮断されたときには各信号線に、前述した論理
を反転した信号を出力するようになっている。そして各
ヒューズプログラム回路３１００〜３３００の出力信号
が３入力ＮＡＮＤゲート３３１０〜３３８０を介して各
Ｉ／Ｏ線駆動回路３４００〜４１００に入力されてい
る。

【００６８】各Ｉ／Ｏ線駆動回路３４００〜４１００
は、ＰＭＯＳトランジスタ３４１０，３４１１、インバ
ータ３４１２、ショート用ＰＭＯＳトランジスタ３４１
３，３４１４、エミッタフロワ回路を構成するバイポー
ラトランジスタ３４１５，３４１６、スイッチ用ＮＭＯ
Ｓトランジスタ３４１７，３４１８、定電流源を構成す
るＮＭＯＳトランジスタ３４１９，３４２０を備えて構
成されている。トランジスタ３４１０、３４１１はゲー
ト電圧がハイレベルにあるときにオフとなり、ゲート電
圧がローレベルになったときにオンとなり、冗長プリセ
ンスアンプ２２０Ｒからの信号を各バイポーラトランジ
スタ３４１５，３４１６へ出力するようになっている。
トランジスタ３４１３はゲート電圧がローレベルにある
ときにトランジスタ３４１５のベースエミッタ間をショ
ートし、ゲート電圧がハイレベルになったときにはオフ
となるように構成されている。またトランジスタ３４１
４はゲート電圧がローレベルにあるときにトランジスタ
３４１６のベースエミッタ間をショートし、ゲート電圧
がハイレベルに反転したときにはオフとなる。また各ト
ランジスタ３４１７，３４１８は起動信号２２２Ｒによ
ってオンとなり、トランジスタ３４１９，３４２０はチ
ップがオン状態にあるときに一定電圧ＶＩＥによってオ
ンになる。

【００６９】次に、＃ｂのカラム救済単位アレイ２１１
と＃ａ′の冗長カラム救済単位アレイ３１１との対応付
けについて説明する。

【００７０】まず、各ヒューズプログラム回路３１００
〜３３００のヒューズ３１１０が全て導通状態にあると
きには、各ヒューズプログラム回路３１００〜３３００
からは「Ｈ」、「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」、
「Ｌ」の信号が順次出力されることになる。このため３
入力ＮＡＮＤゲート３３１０の入力のレベルのみハイレ
ベルとなり、３入力ＮＡＮＤゲート３３１０の出力のみ
がローレベルとなり、他のＮＡＮＤゲートの出力はハイ
レベルとなる。ＮＡＮＤゲートの出力レベルがハイレベ
ルとなるとトランジスタ３４１３，３４１４がオンとな
り、トランジスタ３４１０，３４１１がオフとなるた
め、Ｉ／Ｏ線駆動回路３４００〜４０００の信号線は遮
断されることになる。

【００７１】一方、ＮＡＮＤゲートの出力がローレベル
となるとトランジスタ３４１０，３４１１がオンにな
り、トランジスタ３４１３、３４１４がオフとなるた
め、冗長プリセンスアンプ２２０Ｒからの信号がＩ／Ｏ
線駆動回路４１００を介して出力されることになる。

【００７２】しかし、冗長救済する必要のあるカラム救
済単位アレイ２１１は＃ｂであり、＃ｂのカラム救済単
位アレイ２１１は現時点ではＩ／Ｏ線駆動回路３５００
に接続されているものとする。

【００７３】そこで、＃ａ′の冗長カラム救済単位アレ
イ３１１に接続された冗長プリセンスアンプ２２０Ｒの
出力をＩ／Ｏ線駆動回路３５００を介して＃ｂのカラム
救済単位アレイ２１１に接続するために、ヒューズプロ
グラム回路３２００，３３００のヒューズ３１１０を遮
断する。

【００７４】ヒューズ３１１０が遮断されると、ヒュー
ズプログラム回路３２００，３３００の各出力の論理が
反転され、ピューズプログラム回路３１００〜３３００
からは「Ｈ」、「Ｌ」、「Ｌ」、「Ｈ」、「Ｌ」、
「Ｈ」のレベルの信号が出力されることになる。この結
果ＮＡＮＤゲート３３７０の出力レベルのみがローレベ
ルとなり、他のＮＡＮＤゲートの出力レベルがハイレベ
ルとなる。これによりＩ／Ｏ線駆動回路のうちＩ／Ｏ線
駆動回路３５００のみがオン状態となり、冗長プリセン
スアンプ２２０Ｒからの信号がＩ／Ｏ線駆動回路３５０
０を介して出力されることになる。

【００７５】以上の処理により＃ａ′の冗長カラム救済
単位アレイ３１１と＃ｂのカラム救済単位アレイ２２１
との対応付けが実行されたことになる。

【００７６】このように、本実施例によれば、あるメモ
リブロック２００内のメモリマット２１０内にカラム欠
陥が生じた場合、例えば＃１５のメモリマット２１０内
のカラム救済単位アレイ２１１のうち＃ｂ，＃ｃ，＃
ｄ，＃ｇにそれぞれカラム欠陥が生じた場合、欠陥カラ
ムの存在するブロック、マットと救済すべきカラム救済
単位アレイ２１１との対応付けを行なうと共に、欠陥カ
ラムの存在するブロック、マットと冗長カラム救済単位
アレイ３１１のうち、例えば＃ａ′，＃ｂ′，＃ｃ′，
＃ｄ′とカラム救済単位アレイ２１１のうち＃ｂ，＃
ｃ，＃ｄ，＃ｇとの対応付けを行なうと、カラム救済単
位アレイ２１１のｂ，ｃ，ｄ，ｇをそれぞれ冗長カラム
救済単位アレイ３１１のａ′，ｂ′，ｃ′，ｄ′に置き
換えることができる。この場合、カラム救済単位アレイ
２１１のｂ，ｃ，ｄ，ｇがアクセスされた際に、これら
の単位アレイからのデータの出力が禁止され、代わり
に、冗長カラム救済単位アレイ３１１のａ′，ｂ′，
ｃ′，ｄ′からのデータが出力されることになる。

【００７７】またメモリブロック２００のうちいずれの
メモリマット２１０にデータ線の不良に伴なうカラム欠
陥が生じても、カラム欠陥の生じたカラム救済単位アレ
イ２１１を任意の冗長カラム救済単位アレイ３１１に対
応付けることができるため、特定のメモリブロック２０
０内にカラム欠陥が集中して発生してもこれを救済する
ことができ、救済の自由度を増すことができる。

【００７８】なお、前記実施例では、冗長ロウアレイ４
２０に関しては、従来方式と同様に２Ｍビットのメモリ
ブロック２００内で不良ロウに対する救済が図られてい
る。

【００７９】メモリマット２１０内にカラム欠陥が生じ
た場合、カラムの選択論理の中に選択禁止信号を入力す
る方法を採用することもできるが、このような方法を採
用すると、ブロック、マットを選択するための論理の中
にカラム選択禁止信号を入力しなければならず、カラム
の選択のために余分な遅延が生じることになる。そこ
で、本実施例では、欠陥カラムの選択を禁止するための
選択禁止信号を生成する代わりに、冗長救済の際には、
プリセンスアンプ２２０をオフとし、冗長プリセンスア
ンプ２２０Ｒをオンとしているため、カラムの選択のた
めに遅延が生じるのを防止することができる。

【００８０】また前記実施例においては、２個の冗長専
用メモリブロック３１０によって任意のメモリブロック
２００内のカラム救済単位アレイ２１１を救済するもの
について述べたが、他の救済方法を図１１乃至図１４に
従って説明する。

【００８１】図１１は、本発明の第２実施例を示すもの
であり、チップ１００上には８個のメモリブロック２０
０と４個の冗長メモリブロック３１０が配置されてい
る。本実施例では、チップ１００上の領域を左右に２分
割し、上下２個に配置された冗長メモリブロック３１０
が４個のメモリブロック２００内のカラム救済単位アレ
イ２１１を救済するようにしたものである。

【００８２】図１２は本発明の第３実施例を示すもので
あり、チップ１００上には８個のメモリブロック２００
と４個の冗長メモリブロック３１０が配置されている。
本実施例では、チップ１００上のメモリが上下に２分割
されており、上側に配置された２個の冗長メモリブロッ
ク３１０が上側に配置された４個のメモリブロック２０
０内のカラム救済単位アレイ２１１を救済し、下側に配
置された２個の冗長メモリブロック３１０が下側に配置
された４個のメモリブロック２００内のカラム救済単位
アレイ２１１を救済するようにしたものである。

【００８３】図１３は本発明の第４実施例を示すもので
あり、チップ１００上には８個のメモリブロック２００
と４個の冗長メモリブロック３１０が配置されている。
そして本実施例では、チップ１００上のメモリが４ブロ
ックに分割されている。すなわち各冗長メモリブロック
３１０が２個のメモリブロック２００内のカラム救済単
位アレイ２１１を救済するようにしたものである。

【００８４】図１４は本発明の第５実施例を示すもので
あり、チップ１００上には８個のメモリブロック２００
が配置されていると共に２個の冗長メモリブロック３１
０が配置されている。本実施例では、２個の冗長メモリ
ブロック３１０が任意のメモリブロック２００内のカラ
ム救済単位アレイ２１１を救済すると共に、適当なメモ
リブロック２００に冗長カラムアレイ４１０を設け、メ
モリブロック２００毎に冗長カラムアレイ４１０で救済
するようにしたものである。

【００８５】次に、本発明の第６実施例を図１５乃至図
１７に従って説明する。本実施例は、冗長救済方式とし
てロウ救済方式を適用したものであり、チップ１００上
に８個のメモリブロック２００と冗長メモリブロック３
１０が配置されている。各メモリブロック２００は８個
のメモリマット２１０に分割されている。各メモリマッ
ト２１０はデータ線３４１を共有した複数のメモリセル
行から構成されており、各メモリマット２１０内には１
アドレスに対して同時に活性化されるワード線３５２が
配線されている。更に各メモリマット２１０が８個のロ
ウ救済単位アレイ２１２に分割されている。そして各ロ
ウ救済単位アレイ２１２毎にプリセンスアンプ２２０が
設けられており、各プリセンスアンプ２２０が負荷駆動
回路２６０に接続されている。

【００８６】一方、冗長メモリブロック３１０にはそれ
ぞれ８個の冗長ロウ救済単位アレイ３１２が設けられて
おり、各冗長ロウ救済単位アレイ３１２が冗長プリセン
スアンプ２２０Ｒを介してＩ／Ｏ線選択回路３０００に
接続されている。

【００８７】上記実施例における半導体メモリにおいて
は、第１実施例と同様に、第１のデータ選択手段によっ
てメモリブロック２００内のデータが選択され、第２の
データ選択手段によって冗長メモリブロック３１０内の
データが選択され、第１のデータ選択手段によって選択
されたデータと第２のデータ選択手段によって選択され
たデータのうちいずれか一方のデータが第３のデータ選
択手段によって選択されてメインセンスアンプ６００を
介して出力バッファ６１０へ出力されるようになってい
る。以下、具体的な構成について説明する。

【００８８】第１のデータ選択手段は、ワード線選択手
段、データ線選択手段、ロウ救済単位アレイ選択信号生
成手段、データ線信号伝送制御手段を備えて構成されて
いる。ワード線選択手段はデコーダ５４０とワードドラ
イバ３５３を備えて構成されている。デコーダ５４０
は、ワード線選択信号としてアドレス情報から生成され
たブロック選択信号と救済単位選択信号及びロウ選択信
号の組み合わせによる論理のうち特定の論理に応答して
ワード線起動信号を出力するワード線選択用デコーダと
して構成されている。ワードドライバ３５３は、デコー
ダ５４０からのワード線起動信号に応答して指定のワー
ド線３５２にメモリセル駆動信号を出力するドライバ回
路として構成されている。

【００８９】データ線選択手段はカラムスイッチ３３
０、デコーダ５７０、デコーダ５６０を備えて構成され
ており、各カラムスイッチ３３０がデータ線３４１に接
続され、各デコーダ５７０がカラムスイッチ３３０に接
続されている。デコーダ５６０は、データ線選択信号と
してアドレス情報から生成されたブロック選択信号とカ
ラム選択信号の組み合わせによる論理のうち特定の論理
に応答して指定のデコーダ５７０を駆動するようになっ
ている。デコーダ５７０はデコーダ５６０からの信号に
応答して指定のカラムスイッチ３３０にデータ線起動信
号を出力するようになっている。すなわちデコーダ５６
０，５７０はデータ線選択用デコーダとして構成されて
いる。また各カラムスイッチ３３０はデコーダ５７０か
らのデータ線起動信号によりオンとなってデータ線３４
１からの信号をプリセンスアンプ２２０へ出力するカラ
ムスイッチ回路として構成されている。

【００９０】ロウ救済単位アレイ選択信号生成手段はデ
コーダ５５０から構成されている。このデコーダ５５０
は、アドレス情報から生成されたブロック選択信号と救
済単位選択信号の組み合わせによる論理のうち特定の論
理に応答してロウ救済単位アレイ選択信号を生成するア
レイ選択用デコーダとして構成されている。

【００９１】データ線信号伝送制御手段は、第１実施例
と同様に、プリセンスアンプ２２０、インバータ２３
０、ＮＡＮＤゲート２４０、インバータ２５０、ヒュー
ズプログラム回路４００から構成されている。すなわ
ち、ヒューズプログラム回路４００内のヒューズが遮断
されてないときにはロウ救済単位アレイ２１２に欠陥が
ないとしてロウ救済単位アレイ選択信号に応答してプリ
センスアンプ２２０がオンとなり、データ線３４１から
の信号がプリセンスアンプ２２０を介して出力されるよ
うになっている。またヒューズプログラム回路４００内
のヒューズが遮断されたときには、ロウ救済単位アレイ
２１２に欠陥があるとして、プリセンスアンプ２２０が
常にオフとなり、指定のデータ線３４１のカラムスイッ
チ３３０がオンになってもデータ線３０１からの信号の
出力が阻止されるようになっている。

【００９２】第２のデータ選択手段は冗長ワード線選択
手段、冗長データ線選択手段、冗長ロウ救済単位アレイ
選択信号生成手段、冗長データ線信号伝送制御手段を備
えて構成されている。

【００９３】冗長ワード線選択手段はデコーダ５４０
Ｒ、ワードドライバ３５３Ｒを備えて構成されている。
デコーダ５４０Ｒは、冗長ワード線選択信号としてアド
レス情報から生成されたブロック選択信号と救済単位選
択信号及びロウ選択信号の組み合わせによる論理のうち
特定の論理に応答して指定のワードドライバ３５３Ｒを
駆動するための冗長ワード線起動信号を出力する冗長ワ
ード線選択用デコーダとして構成されている。各ワード
ドライバ３５３Ｒはデコーダ５４０Ｒからの冗長ワード
線起動信号に応答して指定の冗長ワード線３５２Ｒにメ
モリセル駆動信号を出力する冗長ドライバ回路として構
成されている。

【００９４】冗長データ線選択手段は冗長カラムスイッ
チ３３０Ｒ、デコーダ５７０Ｒ、デコーダ５６０Ｒを備
えて構成されており、各冗長カラムスイッチ３３０Ｒが
冗長データ線３４１Ｒに接続され、各デコーダ５７０Ｒ
が冗長カラムスイッチ３３０Ｒに接続されている。デコ
ーダ５６０Ｒは、冗長データ線選択信号としてアドレス
情報から生成されたブロック選択信号とカラム選択信号
の組み合わせによる論理のうち特定の論理に応答して指
定のデコーダ５７０Ｒを駆動するための信号を出力する
ように構成されている。各デコーダ５７０Ｒはデコーダ
５６０Ｒからの信号のうち特定の信号に応答して冗長カ
ラムスイッチ３３０Ｒに冗長データ線起動信号を出力す
るようになっている。すなわちデコーダ５６０Ｒ、５７
０Ｒは冗長データ線選択用デコーダとして構成されてい
る。また各冗長カラムスイッチ３３０Ｒはデコーダ５７
０Ｒからの冗長データ線起動信号に応答してオンとな
り、冗長データ線３４１Ｒからの信号を冗長プリセンス
アンプ２２０Ｒへ出力する冗長カラムスイッチ回路とし
て構成されている。

【００９５】冗長ロウ救済単位アレス選択信号生成手段
はデコーダ５５０Ｒから構成されている。このデコーダ
５５０Ｒは、アドレス情報から生成されたブロック選択
信号と救済単位選択信号の組み合わせによる論理のうち
特定の論理に応答してロウ救済単位アレイ選択信号を出
力するように構成されている。すなわち、デコーダ５５
０Ｒは、ブロック選択信号と救済選択信号の組み合わせ
による論理信号群の信号線に対応付けて設けられた複数
のヒューズと、ブロック選択信号と救済選択信号の組み
合わせによる論理信号群のうちいずれかの論理信号を受
け、ヒューズが遮断されていないときには入力論理信号
をそのまま出力し、ヒューズが遮断されたときには入力
論理信号の論理を反転して出力する複数のゲート回路
と、各ゲート回路から論理信号を受け、論理信号群の組
み合わせによる論理のうち特定の論理に応答して冗長ロ
ウ救済単位アレイ選択信号としてハイレベルの信号を出
力する冗長アレイ選択用デコーダから構成されている。

【００９６】冗長データ線信号伝送制御手段は、第１実
施例と同様に、冗長プリセンスアンプ２２０Ｒ、インバ
ータ２３０Ｒ、ＮＡＮＤゲート２４０Ｒ、インバータ２
５０Ｒ、ヒューズプログラム回路４００Ｒを備えて構成
されている。すなわち、ヒューズプログラム回路４００
Ｒ内のヒューズが遮断されてないときには冗長ロウ救済
単位アレイ３１２の使用を禁止するために、デコーダ５
５０Ｒからロウ救済単位アレイ選択信号が出力されても
冗長プリセンスアンプ２２０Ｒを常にオフとし、ヒュー
ズが遮断されたときには、冗長ロウ救済単位アレイ３１
２を使用するために、デコーダ５５０Ｒからのロウ救済
単位アレイ選択信号に応答して冗長プリセンスアンプ２
２０Ｒをオンとし、冗長データ線３４１Ｒからの信号を
Ｉ／Ｏ線選択回路３０００へ出力するように構成されて
いる。この場合ヒューズプログラム回路４００Ｒがアレ
イ使用判定回路を構成し、インバータ２３０Ｒ、ＮＡＮ
Ｄゲート２４０Ｒが冗長制御信号発生回路を構成し、冗
長プリセンスアンプ２２０Ｒが冗長信号伝送制御回路を
構成することになる。

【００９７】第３のデータ選択手段は、第１実施例と同
様に、図１０に示すＩ／Ｏ線選択回路３０００から構成
されており、具体的な内容については前述したため省略
する。

【００９８】本実施例においても、第１実施例と同様
に、メモリブロック２００のうちいずれかのメモリブロ
ック２００内でロウ欠陥が生じても、欠陥の生じたロウ
救済単位アレイ２１２を冗長ロウ救済単位アレイ３１２
に置き換えることができ、特定のメモリブロック２００
内にロウ欠陥が集中して発生しても、これを救済するこ
とができ、救済の自由度を増すことができる。

【００９９】また本実施例においても、図１１乃至図１
４に示したような救済方法を適用することができる。

【０１００】また前記各実施例における救済方式は、ス
タティックＲＡＭやダイナミックＲＡＭ及び各種ＲＡ
Ｍ、あるいは高集積度のＲＡＭを内蔵した論理ＬＳＩな
どにも適用することができる。

【０１０１】次に、本発明の第７実施例を図１８乃至図
２１に従って説明する。本実施例は、チップ作成後の欠
陥発生状況を調べた後に、冗長メモリブロックが救済を
担当する救済エリアをピューズ等の手段を用いてプログ
ラムすることにより、１つの冗長メモリブロックが救済
を受け持つメモリブロックの数を変えることができるよ
うにしたものである。

【０１０２】具体的には、第１実施例から第４実施例に
示したように、チップ１００上の救済エリアを複数通り
設け、欠陥発生状況に合わせて救済エリアを選択できる
ようにした。これを実現するために、アドレス情報を基
に冗長メモリブロック群の中の指定の冗長メモリブロッ
クを救済するための救済エリア選択信号を生成する救済
エリア選択信号生成手段と、救済エリア選択信号が発生
したときにのみ指定の冗長メモリブロックを活性化可能
状態とし、救済エリア選択信号が発生しないときには冗
長メモリブロックを非活性状態にする冗長メモリブロッ
ク選択制御手段が設けられている。

【０１０３】図１８において、救済エリア選択信号生成
器１０００は救済エリア選択信号生成手段として、電源
に接続された２組のヒューズ１０１０，１０１１、キャ
パシタ１０２０，１０２１、ＣＭＯＳインバータ１０３
０，１０３１、ＮＭＯＳトランジスタ１０４０，１０４
１、２入力ＮＯＲ回路１０５０，１０５１，１０６０を
備えて構成されている。

【０１０４】キャパシタ１０２０，１０２１、ＣＭＯＳ
インバータ１０３０，１０３１、ＮＭＯＳトランジスタ
１０４０，１０４１は、ヒューズ１０１０，１０１１が
遮断（オフ）されたか否かに応じて異なる信号を発生す
る信号発生回路として構成されている。すなわちヒュー
ズ１０１０，１０１１がそれぞれ遮断されてないときに
は各ＣＭＯＳインバータ１０３０，１０３１からローレ
ベルの信号が出力され、ヒューズ１０１０，１０１１が
それぞれ遮断されたときには各ＣＭＯＳインバータ１０
３０，１０３１からハイレベルの信号を出力するように
なっている。

【０１０５】一方、２入力ＮＯＲ回路１０５０，１０５
１，１０６０は、アドレス情報を基に生成されたブロッ
ク選択信号Ｘ１０Ｂ（Ｘ１０の反転信号）またはＸ１
０、Ｙ１２Ｂ（Ｙ１２の反転信号）またはＹ１２と各イ
ンバータＣＭＯＳインバータ１０３０，１０３１から出
力される信号との組み合わせによる論理のうち特定の論
理に応答してハイレベルの救済エリア選択信号ＲＥＳを
出力する救済エリア選択信号発生回路を構成するように
なっている。そして、このように構成された救済エリア
選択信号生成器１０００は各冗長専用メモリブロック３
１０毎に設けられる。

【０１０６】ここで、チップ１００上の救済エリアを、
図１３に示すように、４ブロックに分割した場合、各ブ
ロックの冗長メモリブロック３１０にそれぞれ救済エリ
ア選択信号生成器１０００が設けられる。そして各冗長
メモリブロック３１０をそれぞれＢＬＫ０，ＢＬＫ１，
ＢＬＫ２，ＢＬＫ３とすると、ブロックＢＬＫ０の救済
エリア選択信号生成器１０００にはブロック選択信号Ｘ
１０Ｂ、Ｙ１２Ｂが入力され、ブロックＢＬＫ１の救済
エリア選択信号生成器１０００にはブロック選択信号Ｘ
１０，Ｙ１２Ｂが入力され、ブロックＢＬＫ２の救済エ
リア選択信号生成器１０００にはブロック選択信号Ｘ１
０Ｂ，Ｙ１２が入力され、更にブロックＢＬＫ３の救済
エリア選択信号生成器１０００にはブロック選択信号Ｘ
１０，Ｙ１２がそれぞれ入力される。

【０１０７】次に、各ブロックの救済エリア選択信号生
成器１０００のヒューズ１０１０，１０１１を共に導通
（オン）状態とした場合、ブロック選択信号の論理に応
じて４ブロックの中の１ブロックのみを救済することが
できる。すなわち、ヒューズ１０１０，１０１１が共に
導通状態にあるときには、インバータ１０３０，１０３
１の出力信号Ｆ１，Ｆ２は共にローレベルとなる。この
ため２入力ＮＯＲ回路１０５０，１０５１の出力は、ブ
ロック選択信号Ｘ１０Ｂ（またはＸ１０）、Ｙ１２Ｂ
（またはＹ１２）の信号のレベルに依存し、各ブロック
の２入力ＮＯＲ回路１０６０からはブロック選択信号の
特定の論理に応答したときにのみハイレベルの救済エリ
ア選択信号ＲＥＳが出力される。

【０１０８】すなわち、図１９に示すように、ブロック
ＢＬＫ０は、ブロック選択信号Ｘ１０Ｂ，Ｙ１２Ｂが共
にハイレベルにあるときにのみ救済エリア選択信号ＲＥ
Ｓのレベルがハイレベルとなる。ブロックＢＬＫ１はブ
ロック選択信号Ｘ１０，Ｙ１２Ｂが共にハイレベルにあ
るときにのみ選択信号ＲＥＳのレベルがハイレベルとな
る。ブロックＢＬＫ２は、ブロック選択信号Ｘ１０Ｂと
Ｙ１２が共にハイレベルになったときにのみ選択信号Ｒ
ＥＳのレベルがハイレベルとなる。またブロックＢＬＫ
３はブロック選択信号Ｘ１０，Ｙ１２のレベルが共にハ
イレベルになったときにのみ選択信号ＲＥＳのレベルが
ハイレベルとなる。

【０１０９】次に、図１２に示すように、チップ１００
を上下２ブロックに分割し１／２チップエリアを救済す
るときには、ヒューズ１０１０を遮断し、ヒューズ１０
１１を導通状態にすることによって上下いずれかのエリ
アに対する救済エリア選択信号を生成することができ
る。

【０１１０】すなわち、ヒューズ１０１０を遮断し、ヒ
ューズ１０１１を導通状態にすると、インバータ１０３
０の出力信号Ｆ１がハイレベルとなりインバータ１０３
１の出力信号Ｆ２の出力信号がローレベルに維持される
ことになる。このため救済エリア選択信号ＲＥＳはブロ
ック選択信号Ｘ１０Ｂ，Ｘ１０とは無関係となる。

【０１１１】ここで、チップ１００の上側に配置された
２個の冗長専用メモリブロック３１０をそれぞれブロッ
クＢＬＫ０，ＢＬＫ１に割り当て、下半分の領域に配置
された２個の冗長専用メモリブロック３１０をブロック
ＢＬＫ２，ＢＬＫ３に割り当てると、各ブロックに設け
られた救済エリア選択信号生成器１０００は図２０に示
すような論理に応答することになる。

【０１１２】図２０から理解されるように、ブロックＢ
ＬＫ０，ＢＬＫ１はブロック選択信号Ｙ１２Ｂがハイレ
ベルのときにのみ救済エリア選択信号ＲＥＳのレベルが
ハイレベルとなる。同様に、ブロックＢＬＫ２，ＢＬＫ
３はブロック選択信号Ｙ１２のレベルがハイレベルのと
きにのみ救済エリア選択信号ＲＥＳのレベルがハイレベ
ルとなる。

【０１１３】次に、図１１に示すように、チップ１００
を左右２ブロックに分割し１／２チップエリアを救済す
る必要があるときには、ヒューズ１０１０を導通状態と
し、ヒューズ１０１１を遮断することによって左右いず
れかのチップエリアを救済するための救済エリア選択信
号を生成することができる。

【０１１４】すなわち、ヒューズ１０１０が導通状態に
あるときに、ヒューズ１０１１が遮断状態になると、イ
ンバータ１０３１の出力信号Ｆ２がハイレベルとなり、
インバータ１０３０の出力信号Ｆ１のレベルはローレベ
ルに維持されることになる。このため救済エリア選択信
号ＲＥＳはブロック選択信号Ｙ１２Ｂ，Ｙ１２とは無関
係となる。

【０１１５】従って、各ブロックＢＬＫ０，ＢＬＫ２に
配置された救済エリア選択信号生成器１０００から出力
される救済エリア選択信号ＲＥＳのレベルはブロック選
択信号Ｘ１０Ｂのレベルがハイレベルになったときにの
みハイレベルとなる。同様にして、ブロックＢＬＫ１，
ＢＬＫ３から出力される救済エリア選択信号ＲＥＳのレ
ベルは、ブロック選択信号Ｘ１０のレベルがハイレベル
になったときにのみハイレベルとなる。

【０１１６】このように、ブロック選択信号とインバー
タ１０３０，１０３１からの信号の組み合わせによって
任意のブロックを選択するための救済エリア選択信号を
生成することができる。

【０１１７】なお、ヒューズ１０１０，１０１１が共に
遮断されたときには、図１に示す第１実施例と同様に、
全てのエリアに対して救済が可能となる。すなわち、イ
ンバータ１０３０，１０３１の出力信号Ｆ１，Ｆ２が共
にハイレベルになると、救済エリア選択信号ＲＥＳのレ
ベルは、ブロック選択信号Ｘ１０Ｂ，Ｘ１０，Ｙ１２
Ｂ，Ｙ１２とは無関係に常にハイレベルとなる。

【０１１８】次に、冗長メモリブロック選択制御手段の
構成を図２１に従って説明する。図２１には、メインワ
ード線選択用デコーダ５３０Ｒに冗長メモリブロック選
択制御手段の１機能として冗長ワード線選択動作制御手
段を設けたときの実施例が示されている。すなわち、本
実施例では、冗長メインワード線の選択アドレス信号に
応答する３入力ＮＡＮＤ回路群５３００Ｒ、２入力ＮＡ
ＮＤ回路群５３１０Ｒの出力側に、各２入力ＮＯＲ回路
５３２０Ｒ，５３３０Ｒを設け、各２入力ＮＯＲ回路５
３２０Ｒ，５３３０Ｒの一方の入力側にインバータ５３
５０を介して救済エリア選択信号生成器１０００からの
信号を入力するようになっている。

【０１１９】各２入力ＮＯＲ回路５３２０Ｒ，５３３０
Ｒにはインバータ５３５０を介して救済エリア選択信号
ＲＥＳを反転した信号が入力されており、各２入力ＮＯ
Ｒ回路５３２０Ｒ，５３３０Ｒは、救済エリア選択信号
ＲＥＳのレベルがハイレベルとなりその反転信号ＲＥＳ
Ｂのレベルがローレベルになり、且つ３入力ＮＡＮＤ回
路５３００Ｒまたは２入力ＮＡＮＤ回路５３１０Ｒのレ
ベルがローレベルになったときにのみハイレベルの信号
を出力するようになっている。そして２入力ＮＡＮＤ回
路５３２０Ｒ、５３３０Ｒのレベルがハイレベルになっ
たときにのみデコーダ３５０Ｒの駆動によって指定の冗
長メインワード線が選択され、選択された冗長メインワ
ード線に接続されたメモリセルが活性化されるようにな
っている。

【０１２０】すなわち、２入力ＮＡＮＤ回路５３２０
Ｒ，５３３０Ｒ、インバータ５３５０は、救済エリア選
択信号ＲＥＳのレベルがハイレベルになったことを条件
にのみ冗長メインワード線選択用デコーダ３５０Ｒの選
択動作を可能とし、救済エリア選択信号ＲＥＳのレベル
がローレベルになったときには、デコーダ３５０Ｒの選
択動作を強制的に停止させる冗長ワード線選択動作制御
手段を構成することになる。

【０１２１】このように、本実施例によれば、複数通り
の救済エリアの中から、欠陥の発生状況に応じて最適な
救済エリアをチップ作成後に選択することができる。例
えば、集中欠陥あるいは欠陥発生が少ないときには、第
４実施例に示したような１／４チップ領域を救済エリア
として選択する。これにより、同時に動作する冗長メモ
リブロック数を１つにできるので（第１実施例では最大
４個の冗長メモリブロック、第２及び第３実施例では最
大２個の冗長メモリブロックが同時に動作する。）、チ
ップの消費電流を低減できる。

【０１２２】また本実施例においては、デコーダ５３０
Ｒに適用したものについて述べたが、デコーダ５００
Ｒ，５１０Ｒ，５２０Ｒに同様なものを設けることによ
って冗長データ線の選択動作を制御することができると
共に冗長からの救済単位アレイ選択信号生成動作を制御
することができる。

【０１２３】この場合、デコーダ５００Ｒ，５１０Ｒ，
５２０Ｒにデコーダ５３０Ｒと同じ機能を設ければ最も
消費電流を少なくすることができるが、デコーダ５１０
Ｒ，５３０Ｒにのみ冗長メモリブロック選択制御手段と
しての機能を持たせることもできる。すなわち、デコー
ダ５００Ｒ，５２０Ｒに冗長メモリブロック選択制御手
段としての機能を持たせなくても、デコーダ５１０Ｒ，
５３０Ｒに冗長メモリブロック選択制御手段としての機
能を持たせると、メインワード線の選択がデコーダ５３
０Ｒによって規制され、データの選択がデコーダ５１０
Ｒによって規制されるためである。

【０１２４】また、チップ１００上に４個の冗長専用メ
モリブロック３１０を配置した場合、ブロックＢＬＫ
０，ＢＬＫ１の冗長メインワードドライバ３５０を各ブ
ロックで共有することができる。同様に、ブロックＢＬ
Ｋ２，ＢＬＫ３の冗長メインワードドライバ３５０Ｒを
各ブロックで共有することができる。すなわちブロック
ＢＬＫ０，ＢＬＫ１とブロックＢＬＫ２，ＢＬＫ３にそ
れぞれ図２２に示すようにＮＯＲ回路３７０Ｒを設け、
ブロックＢＬＫ０，ＢＬＫ１（ＢＬＫ２，ＢＬＫ３）の
救済エリア選択信号ＲＥＳ０，ＲＥＳ１（ＲＥＳ２，Ｒ
ＥＳ３）のＮＯＲ論理をＮＯＲ回路３７０Ｒでとり、Ｎ
ＯＲ回路３７０Ｒの出力信号を一方のブロックの冗長メ
インワード線選択用デコーダ３５０Ｒに入力すると、各
ブロックがそれぞれ選択されたときに冗長メインワード
ドライバ３５０Ｒを駆動することができる。この場合ド
ライバ３５０Ｒを共有することができるのでチップ面積
を小さくできると共に消費電流を少なくすることができ
る。

【０１２５】またデコーダ５１０Ｒについては、ヒュー
ズ５６１の導通遮断によって任意のエリアを選択するこ
とができるため、これをそのまま冗長カラム救済単位ア
レイ選択信号生成動作制御手段として用いることができ
る。更に、デコーダ５１０Ｒについては、２入力ＮＡＮ
Ｄ回路５８２を３入力ＮＡＮＤ回路に置き代え、３入力
のうち１つの入力に救済エリア選択信号ＲＥＳを入力す
るようにすることもできる。

【０１２６】前記実施例では冗長カラム救済単位アレイ
を救済する場合について述べたが、冗長ロウ救済単位ア
レイを救済する場合でも各冗長専用メモリブロック毎に
救済エリア選択信号生成器１０００を設けると共に冗長
メモリブロック選択制御手段として機能するデコーダを
設けることによって、冗長ロウ救済単位アレイについて
も前記実施例と同様に任意のブロックのアレイを救済す
ることができる。

【０１２７】

【発明の効果】以上説明したように、本発明によれば、
救済単位アレイにロウ欠陥またはカラム欠陥が生じたと
きに、欠陥の生じた救済単位アレイを任意の冗長救済単
位アレイに置き換えて救済単位アレイの欠陥を救済する
ようにしたため、特定のメモリブロック内にロウ欠陥ま
たはカラム欠陥が集中して発生しても、これを救済する
ことができ、救済の自由度を増すことができ、製品の歩
留まりの向上に寄与することができる。更に、１つの冗
長メモリブロックが救済を担当する救済対象ブロック数
を、チップ作成後の欠陥発生状況を調べた後に変えるこ
とできるため、集中欠陥あるいは欠陥発生が少ないとき
には冗長メモリブロックの救済エリアを限定することに
よって、チップの消費電流を減らすことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す全体構成図である。

【図２】メモリブロックと冗長メモリブロックとの接続
関係を説明するための図である。

【図３】第１実施例の回路構成図である。

【図４】メモリマットの具体的構成図である。

【図５】カラム系のデコーダの構成図である。

【図６】ヒューズブログラミング回路の具体的構成図で
ある。

【図７】ブリセンスアンプとメインセンスアンプの具体
的回路構成図である。

【図８】冗長カラム救済単位アレイの具体的構成図であ
る。

【図９】冗長カラム救済単位アレイ選択用デコーダの具
体的回路構成図である。

【図１０】Ｉ／Ｏ線選択回路の具体的回路構成図であ
る。

【図１１】本発明の第２実施例を示すブロック構成図で
ある。

【図１２】本発明の第３実施例を示すブロック構成図で
ある。

【図１３】本発明の第４実施例を示すブロック構成図で
ある。

【図１４】本発明の第５実施例を示すブロック構成図で
ある。

【図１５】本発明の第６実施例を示すブロック構成図で
ある。

【図１６】ロウ救済単位アレイと冗長ロウ救済単位アレ
イの構成図である。

【図１７】本発明の第６実施例の回路構成図である。

【図１８】救済エリア選択信号生成器の回路構成図であ
る。

【図１９】ヒューズ１０１０，１０１１が共にオンのと
きのブロック選択信号の論理構成を説明するための図で
ある。

【図２０】ヒューズ１０１０がオフでヒューズ１０１１
がオンのときのブロック選択信号の論理構成を説明する
ための図である。

【図２１】本発明の第７実施例の回路構成図である。

【図２２】ＮＯＲ回路の回路構成図である。

【符号の説明】

１００チップ２００メモリブロック２２０プリセンスアンプ２２０Ｒ冗長プリセンスアンプ２６０負荷駆動回路２６１コモンエミッタ線３１０冗長メモリブロック３３０カラムスイッチ３３０Ｒ冗長カラムスイッチ３４１データ線３４１Ｒ冗長データ線３５６サブワード線３５６Ｒ冗長サブワード線４００，４００Ｒヒューズプログラム回路５００，５１０，５２０，５３０，５００Ｒ，５１０
Ｒ，５２０Ｒ，５３０Ｒデコーダ１０００救済エリア選択信号生成器１０１０，１０１１ヒューズ１０２０，１０２１キャパシタ１０３０，１０３１ＣＭＯＳインバータ１０４０，１０４１ＮＭＯＳトランジスタ１０５０，１０５１，１０６０２入力ＮＯＲ回路５３００Ｒ３入力ＮＡＮＤ回路５３１０Ｒ，５３２０Ｒ，５３３０Ｒ２入力ＮＡＮＤ
回路５３５０インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者行武正剛茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (56)参考文献特開平３−37899（ＪＰ，Ａ) 特開平２−246100（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/413

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルが複数のメモリブロッ
クに分かれて配置され、各メモリブロックが複数のメモ
リマットに分割され、各メモリマットが複数のカラム救
済単位アレイに分割され、各メモリセルにワード線とデ
ータ線が接続されている半導体メモリにおいて、各メモリマットのカラム救済単位アレイ群の中の指定の
カラム救済単位アレイに欠陥がないときには指令に応じ
てデータ線からの信号を出力し欠陥があるときには指令
によらずデータ線からの信号の出力を禁止する第１のデ
ータ選択手段と、冗長データ線と冗長ワード線に接続さ
れた冗長メモリセル群がカラム救済単位アレイに対応し
て配列された冗長カラム救済単位アレイを複数個有する
冗長メモリブロックと、冗長メモリブロックの冗長カラ
ム救済単位アレイ群の中の冗長カラム救済単位アレイを
使用しないときには指令によらず冗長データ線からの信
号の出力を禁止し指定の冗長カラム救済単位アレイを使
用するときには指令に応じて冗長データ線からの信号を
出力する第２のデータ選択手段と、第１のデータ選択手
段により選択された信号と第２のデータ選択手段により
選択されたデータのうち一方の信号を選択して出力する
第３のデータ選択手段とを備えていることを特徴とする
半導体メモリ。
【請求項２】複数のメモリセルが複数のメモリブロッ
クに分かれて配置され、各メモリブロックが複数のメモ
リマットに分割され、各メモリマットが複数のカラム救
済単位アレイに分割され、各メモリセルにワード線とデ
ータ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各カラム救済単位アレイのワード線群の中
の指定のワード線にメモリセル駆動信号を出力する複数
のワード線選択手段と、アドレス情報に従って生成され
た特定のデータ線選択信号に応答して各カラム救済単位
アレイのデータ線群の中の指定のデータ線の信号を出力
する複数のデータ線選択手段と、アドレス情報に従って
生成された信号群を基に各メモリマットのカラム救済単
位アレイ群の中から指定のアレイを選択するためのカラ
ム救済単位アレイ選択信号を生成する複数のカラム救済
単位アレイ選択信号生成手段と、カラム救済単位アレイ
選択信号に応答して指定のカラム救済単位アレイに欠陥
がないときに各データ線選択手段の選択による信号を主
データ出力線へ伝送し指定のカラム救済単位アレイに欠
陥があるときには各データ線選択手段の選択による信号
の主データ出力線への伝送を阻止する複数のデータ線信
号伝送制御手段と、冗長データ線と冗長ワード線に接続
された冗長メモリセル群がカラム救済単位アレイに対応
して配列された冗長カラム救済単位アレイを複数個有す
る冗長メモリブロックと、アドレス情報に従って生成さ
れた特定の冗長ワード線選択信号に応答して各冗長カラ
ム救済単位アレイの冗長ワード線群の中の指定の冗長ワ
ード線にメモリセル駆動信号を出力する複数の冗長ワー
ド線選択手段と、アドレス情報に従って生成された特定
の冗長データ線選択信号に応答して各冗長カラム救済単
位アレイの冗長データ線群の中の指定の冗長データ線の
信号を出力する複数の冗長データ線選択手段と、アドレ
ス情報に従って生成された信号群を基に冗長メモリブロ
ックの冗長カラム救済単位アレイ群の中から指定のアレ
イを選択するための冗長カラム救済単位アレイ選択信号
を生成する冗長カラム救済単位アレイ選択信号生成手段
と、冗長カラム救済単位アレイ選択信号に応答して指定
の冗長カラム救済単位アレイを使用するときに各冗長デ
ータ線選択手段の選択による信号を冗長データ出力線へ
伝送し指定の冗長カラム救済単位アレイを使用しないと
きには各冗長データ線選択手段の選択による信号の冗長
データ出力線への伝送を阻止する複数の冗長データ線信
号伝送制御手段と、各冗長データ線信号伝送制御手段に
接続された冗長データ出力線をそれぞれ指定の主データ
出力線に接続するデータ出力線選択手段とを備えている
ことを特徴とする半導体メモリ。
【請求項３】複数のメモリセルが複数のメモリブロッ
クに分かれて配置され、各メモリブロックが複数のメモ
リマットに分割され、各メモリマットが複数のカラム救
済単位アレイに分割され、各メモリセルにワード線とデ
ータ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各カラム救済単位アレイのワード線群の中
の指定のワード線にメモリセル駆動信号を出力する複数
のワード線選択手段と、アドレス情報に従って生成され
た特定のデータ線選択信号に応答して各カラム救済単位
アレイのデータ線群の中の指定のデータ線の信号を出力
する複数のデータ線選択手段と、アドレス情報に従って
生成された信号群を基に各メモリマットのカラム救済単
位アレイ群の中から指定のアレイを選択するためのカラ
ム救済単位アレイ選択信号を生成する複数のカラム救済
単位アレイ選択信号生成手段と、カラム救済単位アレイ
選択信号に応答して指定のカラム救済単位アレイに欠陥
がないときに各データ線選択手段の選択による信号を主
データ出力線へ伝送し指定のカラム救済単位アレイに欠
陥があるときには各データ線選択手段の選択による信号
の主データ出力線への伝送を阻止する複数のデータ線信
号伝送制御手段と、冗長データ線と冗長ワード線に接続
された冗長メモリセル群がカラム救済単位アレイに対応
して配列された冗長カラム救済単位アレイを複数個有す
る冗長メモリブロック群とを備えていると共に、アドレ
ス情報に従って生成された特定の冗長ワード線選択信号
に応答して各冗長カラム救済単位アレイの冗長ワード線
群の中の指定の冗長ワード線にメモリセル駆動信号を出
力する複数の冗長ワード線選択手段と、アドレス情報に
従って生成された特定の冗長データ線選択信号に応答し
て各冗長カラム救済単位アレイの冗長データ線群の中の
指定の冗長データ線の信号を出力する複数の冗長データ
線選択手段と、アドレス情報に従って生成された信号群
を基に冗長メモリブロックの冗長カラム救済単位アレイ
群の中から指定のアレイを選択するための冗長カラム救
済単位アレイ選択信号を生成する冗長カラム救済単位ア
レイ選択信号生成手段と、冗長カラム救済単位アレイ選
択信号に応答して指定の冗長カラム救済単位アレイを使
用するときに各冗長データ線選択手段の選択による信号
を冗長データ出力線へ伝送し指定の冗長カラム救済単位
アレイを使用しないときには各冗長データ線選択手段の
選択による信号の冗長データ出力線への伝送を阻止する
複数の冗長データ線信号伝送制御手段と、各冗長データ
線信号伝送制御手段に接続された冗長データ出力線をそ
れぞれ指定の主データ出力線に接続するデータ出力線選
択手段とを各冗長メモリブロック毎に備えていることを
特徴とする半導体メモリ。
【請求項４】複数のメモリセルが複数のメモリブロッ
クに分かれて配置され、各メモリブロックが複数のカラ
ム救済単位アレイに分割され、各メモリセルにワード線
とデータ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各カラム救済単位アレイのワード線群の中
の指定のワード線にメモリセル駆動信号を出力する複数
のワード線選択手段と、アドレス情報に従って生成され
た特定のデータ線選択信号に応答して各カラム救済単位
アレイのデータ線群の中の指定のデータ線の信号を出力
する複数のデータ線選択手段と、アドレス情報に従って
生成された信号群を基に各メモリマットのカラム救済単
位アレイ群の中から指定のアレイを選択するためのカラ
ム救済単位アレイ選択信号を生成する複数のカラム救済
単位アレイ選択信号生成手段と、カラム救済単位アレイ
選択信号に応答して指定のカラム救済単位アレイに欠陥
がないときに各データ線選択手段の選択による信号を主
データ出力線へ伝送し指定のカラム救済単位アレイに欠
陥があるときには各データ線選択手段の選択による信号
の主データ出力線への伝送を阻止する複数のデータ線信
号伝送制御手段と、冗長データ線と冗長ワード線に接続
された冗長メモリセル群がカラム救済単位アレイに対応
して配列された冗長カラム救済単位アレイを複数個有す
る冗長メモリブロックと、アドレス情報に従って生成さ
れた特定の冗長ワード線選択信号に応答して各冗長カラ
ム救済単位アレイの冗長ワード線群の中の指定の冗長ワ
ード線にメモリセル駆動信号を出力する複数の冗長ワー
ド線選択手段と、アドレス情報に従って生成された特定
の冗長データ線選択信号に応答して各冗長カラム救済単
位アレイの冗長データ線群の中の指定の冗長データ線の
信号を出力する複数の冗長データ線選択手段と、アドレ
ス情報に従って生成された信号群を基に冗長メモリブロ
ックの冗長カラム救済単位アレイ群の中から指定のアレ
イを選択するための冗長カラム救済単位アレイ選択信号
を生成する冗長カラム救済単位アレイ選択信号生成手段
と、冗長カラム救済単位アレイ選択信号に応答して指定
の冗長カラム救済単位アレイを使用するときに各冗長デ
ータ線選択手段の選択による信号を冗長データ出力線へ
伝送し指定の冗長カラム救済単位アレイを使用しないと
きには各冗長データ線選択手段の選択による信号の冗長
データ出力線への伝送を阻止する複数の冗長データ線信
号伝送制御手段と、各冗長データ線信号伝送制御手段に
接続された冗長データ出力線をそれぞれ指定の主データ
出力線に接続するデータ出力線選択手段とを備えている
ことを特徴とする半導体メモリ。
【請求項５】各データ線選択手段は、データ線選択信
号としてアドレス情報から生成されたブロック選択信号
とカラム選択信号及びマット選択信号の組合せによる論
理のうち特定の論理に応答してデータ線起動信号を出力
するデータ線選択用デコーダと、データ線選択用デコー
ダからのデータ線起動信号により指定のデータ線からの
信号を出力するカラムスイッチ回路とから構成され、各
冗長データ線選択手段は、冗長データ線選択信号として
アドレス情報から生成されたブロック選択信号とカラム
選択信号及びマット選択信号の組合せによる論理のうち
特定の論理に応答して冗長データ線起動信号を出力する
冗長データ線選択用デコーダと、冗長データ線選択用デ
コーダからの冗長データ線起動信号により指定の冗長デ
ータ線からの信号を出力する冗長カラムスイッチ回路と
から構成されていることを特徴とする請求項２、３また
は４記載の半導体メモリ。
【請求項６】各カラム救済単位アレイ選択信号生成手
段は、アドレス情報から生成されたブロック選択信号と
マット選択信号の組合せによる論理のうち特定の論理に
応答してカラム救済単位アレイ選択信号を生成するアレ
イ選択用デコーダから構成され、冗長カラム救済単位ア
レイ選択信号生成手段は、アドレス情報から生成された
ブロック選択信号とマット選択信号の組合せによる論理
信号群の信号線に対応づけて設けられた複数のヒューズ
と、アドレス情報から生成されたブロック選択信号とマ
ット選択信号の組合せによる論理信号群のうちいずれか
の論理信号を受けヒューズが遮断されてないときには入
力論理信号をそのまま出力しヒューズが遮断されたとき
には入力論理信号の論理を反転して出力する複数のゲー
ト回路と、各ゲート回路から論理信号を受け論理信号群
の組合せによる論理のうち特定の論理に応答して冗長カ
ラム救済単位アレイ選択信号を生成する冗長アレイ選択
用デコーダから構成されていることを特徴とする請求項
２、３または４記載の半導体メモリ。
【請求項７】各ワード線選択手段は、複数のワード線
を同時に選択するための信号としてアドレス情報から生
成されたメインワード選択信号とブロック選択信号の組
合せによる論理のうち特定の論理に応答してメインワー
ド線選択指令信号を出力するメインワード線選択用デコ
ーダと、メインワード線選択指令信号に応答して指定の
メインワード線にメインワード線駆動信号を出力するメ
インドライバ回路と、単一のワード線を選択するための
信号としてアドレス情報から生成されたブロック選択信
号とマット選択信号及びロウ選択信号の組合せによる論
理のうち特定の論理に応答してサブワード線選択指令信
号を出力するサブワード線選択用デコーダと、メインワ
ード線駆動信号とサブワード線選択指令信号に応答して
指定のワード線群にメモリセル駆動信号を出力するサブ
ドライバ回路とから構成され、各冗長ワード線選択手段
は、複数の冗長ワード線を同時に選択するための信号と
してアドレス情報から生成されたメインワード選択信号
とブロック選択信号の組合せによる論理のうち特定の論
理に応答して冗長メインワード線選択指令信号を出力す
る冗長メインワード線選択用デコーダと、冗長メインワ
ード線選択指令信号に応答して指定の冗長メインワード
線に冗長メインワード線駆動信号を出力する冗長メイン
ドライバ回路と、単一の冗長ワード線を選択するための
信号としてアドレス情報から生成されたブロック選択信
号とマット選択信号及びロウ選択信号の組合せによる論
理のうち特定の論理に応答して冗長サブワード線選択指
令信号を出力する冗長サブワード線選択用デコーダと、
冗長メインワード線駆動信号と冗長サブワード線選択指
令信号に応答して指定の冗長ワード線群にメモリセル駆
動信号を出力する冗長サブドライバ回路とから構成され
ていることを特徴とする請求項２、３または４記載の半
導体メモリ。
【請求項８】各データ線信号伝送制御手段は、電源に
接続されたヒューズと、ヒューズが遮断されたときにカ
ラム救済単位アレイに欠陥があることを示す欠陥信号を
出力しヒューズが遮断されてないときにはカラム救済単
位アレイに欠陥がないことを示す無欠陥信号を出力する
欠陥判定回路と、欠陥判定回路から無欠陥信号が発生し
ていることを条件にのみカラム救済単位アレイ選択信号
に応答してオン制御信号を出力しそれ以外のときにはオ
フ制御信号を出力する制御信号発生回路と、制御信号発
生回路からのオン制御信号に応答してデータ線からの信
号を主データ出力線へ伝送しオフ制御信号に応答してデ
ータ線から主データ出力線への信号の伝送を阻止する信
号伝送制御回路とを備え、各冗長データ線信号伝送制御
手段は、電源に接続されたヒューズと、ヒューズが遮断
されたときに冗長カラム救済単位アレイの使用を指令す
るためのアレイ使用指令信号を出力しヒューズが遮断さ
れてないときには冗長カラム救済単位アレイの使用を禁
止するためのアレイ使用禁止信号を出力するアレイ使用
判定回路と、アレイ使用判定回路からアレイ使用指令信
号が発生していることを条件にのみ冗長カラム救済単位
アレイ選択信号に応答してオン制御信号を出力しそれ以
外のときにはオフ制御信号を出力する冗長制御信号発生
回路と、冗長制御信号発生回路からのオン制御信号に応
答して冗長データ線からの信号を冗長データ出力線へ伝
送しオフ制御信号に応答して冗長データ線から冗長デー
タ出力線への信号の伝送を阻止する冗長信号伝送制御回
路とを備えていることを特徴とする請求項２、３または
４記載の半導体メモリ。
【請求項９】各データ線選択手段は、データ線選択信
号としてアドレス情報から生成されたブロック選択信号
とカラム選択信号及びマット選択信号の組合せによる論
理のうち特定の論理に応答してデータ線起動信号を出力
するデータ線選択用デコーダと、データ線選択用デコー
ダからのデータ線起動信号により指定のデータ線からの
信号を出力するカラムスイッチ回路とから構成され、各
冗長データ線選択手段は、冗長データ線選択信号として
アドレス情報から生成されたブロック選択信号とカラム
選択信号及びマット選択信号の組合せによる論理のうち
特定の論理に応答して冗長データ線起動信号を出力する
冗長データ線選択用デコーダと、冗長データ線選択用デ
コーダからの冗長データ線起動信号により指定の冗長デ
ータ線からの信号を出力する冗長カラムスイッチ回路と
から構成され、各カラム救済単位アレイ選択信号生成手
段は、アドレス情報から生成されたブロック選択信号と
マット選択信号の組合せによる論理のうち特定の論理に
応答してカラム救済単位アレイ選択信号を生成するアレ
イ選択用デコーダから構成され、冗長カラム救済単位ア
レイ選択信号生成手段は、アドレス情報から生成された
ブロック選択信号とマット選択信号の組合せによる論理
信号群の信号線に対応づけて設けられた複数のヒューズ
と、アドレス情報から生成されたブロック選択信号とマ
ット選択信号の組合せによる論理信号群のうちいずれか
の論理信号を受けヒューズが遮断されてないときには入
力論理信号をそのまま出力しヒューズが遮断されたとき
には入力論理信号の論理を反転して出力する複数のゲー
ト回路と、各ゲート回路から論理信号を受け論理信号群
の組合せによる論理のうち特定の論理に応答して冗長カ
ラム救済単位アレイ選択信号を生成する冗長アレイ選択
用デコーダから構成され、各ワード線選択手段は、複数のワード線を同時に選択す
るための信号としてアドレス情報から生成されたメイン
ワード選択信号とブロック選択信号の組合せによる論理
のうち特定の論理に応答してメインワード線選択指令信
号を出力するメインワード線選択用デコーダと、メイン
ワード線選択指令信号に応答して指定のメインワード線
にメインワード線駆動信号を出力するメインドライバ回
路と、単一のワード線を選択するための信号としてアド
レス情報から生成されたブロック選択信号とマット選択
信号及びロウ選択信号の組合せによる論理のうち特定の
論理に応答してサブワード線選択指令信号を出力するサ
ブワード線選択用デコーダと、メインワード線駆動信号
とサブワード線選択指令信号に応答して指定のワード線
群にメモリセル駆動信号を出力するサブドライバ回路と
から構成され、各冗長ワード線選択手段は、複数の冗長
ワード線を同時に選択するための信号としてアドレス情
報から生成されたメインワード選択信号とブロック選択
信号の組合せによる論理のうち特定の論理に応答して冗
長メインワード線選択指令信号を出力する冗長メインワ
ード線選択用デコーダと、冗長メインワード線選択指令
信号に応答して指定の冗長メインワード線に冗長メイン
ワード線駆動信号を出力する冗長メインドライバ回路
と、単一の冗長ワード線を選択するための信号としてア
ドレス情報から生成されたブロック選択信号とマット選
択信号及びロウ選択信号の組合せによる論理のうち特定
の論理に応答して冗長サブワード線選択指令信号を出力
する冗長サブワード線選択用デコーダと、冗長メインワ
ード線駆動信号と冗長サブワード線選択指令信号に応答
して指定の冗長ワード線群にメモリセル駆動信号を出力
する冗長サブドライバ回路とから構成され、各データ線信号伝送制御手段は、電源に接続されたヒュ
ーズと、ヒューズが遮断されたときにカラム救済単位ア
レイに欠陥があることを示す欠陥信号を出力しヒューズ
が遮断されてないときにはカラム救済単位アレイに欠陥
がないことを示す無欠陥信号を出力する欠陥判定回路
と、欠陥判定回路から無欠陥信号が発生していることを
条件にのみカラム救済単位アレイ選択信号に応答してオ
ン制御信号を出力しそれ以外のときにはオフ制御信号を
出力する制御信号発生回路と、制御信号発生回路からの
オン制御信号に応答してデータ線からの信号を主データ
出力線へ伝送しオフ制御信号に応答してデータ線から主
データ出力線への信号の伝送を阻止する信号伝送制御回
路とを備え、各冗長データ線信号伝送制御手段は、電源
に接続されたヒューズと、ヒューズが遮断されたときに
冗長カラム救済単位アレイの使用を指令するためのアレ
イ使用指令信号を出力しヒューズが遮断されてないとき
には冗長カラム救済単位アレイの使用を禁止するための
アレイ使用禁止信号を出力するアレイ使用判定回路と、
アレイ使用判定回路からアレイ使用指令信号が発生して
いることを条件にのみ冗長カラム救済単位アレイ選択信
号に応答してオン制御信号を出力しそれ以外のときには
オフ制御信号を出力する冗長制御信号発生回路と、冗長
制御信号発生回路からのオン制御信号に応答して冗長デ
ータ線からの信号を冗長データ出力線へ伝送しオフ制御
信号に応答して冗長データ線から冗長データ出力線への
信号の伝送を阻止する冗長信号伝送制御回路とを備えて
いることを特徴とする請求項２、３または４記載の半導
体メモリ。
【請求項１０】複数のメモリセルが複数のメモリブロ
ックに分かれて配置され、各メモリブロックが複数のメ
モリマットに分割され、各メモリマットが複数のロウ救
済単位アレイに分割され、各メモリセルにワード線とデ
ータ線が接続されている半導体メモリにおいて、各メモリマットのロウ救済単位アレイ群の中の指定のロ
ウ救済単位アレイに欠陥がないときには指令に応じてデ
ータ線からの信号を出力し欠陥があるときには指令によ
らずデータ線からの信号の出力を禁止する第１のデータ
選択手段と、冗長データ線と冗長ワード線に接続された
冗長メモリセル群がロウ救済単位アレイに対応して配列
された冗長ロウ救済単位アレイを複数個有する冗長メモ
リブロックと、冗長メモリブロックの冗長ロウ救済単位
アレイ群の中の冗長ロウ救済単位アレイを使用しないと
きには指令によらす冗長データ線からの信号の出力を禁
止し指定の冗長ロウ救済単位アレイを使用するときには
指令に応じて冗長データ線からの信号を出力する第２の
データ選択手段と、第１のデータ選択手段により選択さ
れた信号と第２のデータ選択手段により選択されたデー
タのうち一方の信号を選択して出力する第３のデータ選
択手段とを備えていることを特徴とする半導体メモリ。
【請求項１１】複数のメモリセルが複数のメモリブロ
ックに分かれて配置され、各メモリブロックが複数のメ
モリマットに分割され、各メモリマットが複数のロウ救
済単位アレイに分割され、各メモリセルにワード線とデ
ータ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各ロウ救済単位アレイのワード線群の中の
指定のワード線にメモリセル駆動信号を出力する複数の
ワード線選択手段と、アドレス情報に従って生成された
特定のデータ線選択信号に応答して各ロウ救済単位アレ
イのデータ線群の中の指定のデータ線の信号を出力する
複数のデータ線選択手段と、アドレス情報に従って生成
された信号群を基に各メモリマットのロウ救済単位アレ
イ群の中から指定のアレイを選択するためのロウ救済単
位アレイ選択信号を生成する複数のロウ救済単位アレイ
選択信号生成手段と、ロウ救済単位アレイ選択信号に応
答して指定のロウ救済単位アレイに欠陥がないときに各
データ線選択手段の選択による信号を主データ出力線へ
伝送し指定のロウ救済単位アレイに欠陥があるときには
各データ線選択手段の選択による信号の主データ出力線
への伝送を阻止する複数のデータ線信号伝送制御手段
と、冗長データ線と冗長ワード線に接続された冗長メモ
リセル群がロウ救済単位アレイに対応して配列された冗
長ロウ救済単位アレイを複数個有する冗長メモリブロッ
クと、アドレス情報に従って生成された特定の冗長ワー
ド線選択信号に応答して各冗長ロウ救済単位アレイの冗
長ワード線群の中の指定の冗長ワード線にメモリセル駆
動信号を出力する複数の冗長ワード線選択手段と、アド
レス情報に従って生成された特定の冗長データ線選択信
号に応答して各冗長ロウ救済単位アレイの冗長データ線
群の中の指定の冗長データ線の信号を出力する複数の冗
長データ線選択手段と、アドレス情報に従って生成され
た信号群を基に冗長メモリブロックの冗長ロウ救済単位
アレイ群の中から指定のアレイを選択するための冗長ロ
ウ救済単位アレイ選択信号を生成する冗長ロウ救済単位
アレイ選択信号生成手段と、冗長ロウ救済単位アレイ選
択信号に応答して指定の冗長ロウ救済単位アレイを使用
するときに各冗長データ線選択手段の選択による信号を
冗長データ出力線へ伝送し指定の冗長ロウ救済単位アレ
イを使用しないときには各冗長データ線選択手段の選択
による信号の冗長データ出力線への伝送を阻止する複数
の冗長データ線信号伝送制御手段と、各冗長データ線信
号伝送制御手段に接続された冗長データ出力線をそれぞ
れ指定の主データ出力線に接続するデータ出力線選択手
段とを備えていることを特徴とする半導体メモリ。
【請求項１２】複数のメモリセルが複数のメモリブロ
ックに分かれて配置され、各メモリブロックが複数のメ
モリマットに分割され、各メモリマットが複数のロウ救
済単位アレイに分割され、各メモリセルにワード線とデ
ータ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各ロウ救済単位アレイのワード線群の中の
指定のワード線にメモリセル駆動信号を出力する複数の
ワード線選択手段と、アドレス情報に従って生成された
特定のデータ線選択信号に応答して各ロウ救済単位アレ
イのデータ線群の中の指定のデータ線の信号を出力する
複数のデータ線選択手段と、アドレス情報に従って生成
された信号群を基に各メモリマットのロウ救済単位アレ
イ群の中から指定のアレイを選択するためのロウ救済単
位アレイ選択信号を生成する複数のロウ救済単位アレイ
選択信号生成手段と、ロウ救済単位アレイ選択信号に応
答して指定のロウ救済単位アレイに欠陥がないときに各
データ線選択手段の選択による信号を主データ出力線へ
伝送し指定のロウ救済単位アレイに欠陥があるときには
各データ線選択手段の選択による信号の主データ出力線
への伝送を阻止する複数のデータ線信号伝送制御手段
と、冗長データ線と冗長ワード線に接続された冗長メモ
リセル群がロウ救済単位アレイに対応して配列された冗
長ロウ救済単位アレイを複数個有する冗長メモリブロッ
ク群とを備えていると共に、アドレス情報に従って生成
された特定の冗長ワード線選択信号に応答して各冗長ロ
ウ救済単位アレイの冗長ワード線群の中の指定の冗長ワ
ード線にメモリセル駆動信号を出力する複数の冗長ワー
ド線選択手段と、アドレス情報に従って生成された特定
の冗長データ線選択信号に応答して各冗長ロウ救済単位
アレイの冗長データ線群の中の指定の冗長データ線の信
号を出力する複数の冗長データ線選択手段と、アドレス
情報に従って生成された信号群を基に冗長メモリブロッ
クの冗長ロウ救済単位アレイ群の中から指定のアレイを
選択するための冗長ロウ救済単位アレイ選択信号を生成
する冗長ロウ救済単位アレイ選択信号生成手段と、冗長
ロウ救済単位アレイ選択信号に応答して指定の冗長ロウ
救済単位アレイを使用するときに各冗長データ線選択手
段の選択による信号を冗長データ出力線へ伝送し指定の
冗長ロウ救済単位アレイを使用しないときには各冗長デ
ータ線選択手段の選択による信号の冗長データ出力線へ
の伝送を阻止する複数の冗長データ線信号伝送制御手段
と、各冗長データ線信号伝送制御手段に接続された冗長
データ出力線をそれぞれ指定の主データ出力線に接続す
るデータ出力線選択手段とを冗長メモリブロック毎に備
えていることを特徴とする半導体メモリ。
【請求項１３】複数のメモリセルが複数のメモリブロ
ックに分かれて配置され、各メモリブロックが複数のロ
ウ救済単位アレイに分割され、各メモリセルにワード線
とデータ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各ロウ救済単位アレイのワード線群の中の
指定のワード線にメモリセル駆動信号を出力する複数の
ワード線選択手段と、アドレス情報に従って生成された
特定のデータ線選択信号に応答して各ロウ救済単位アレ
イのデータ線群の中の指定のデータ線の信号を出力する
複数のデータ線選択手段と、アドレス情報に従って生成
された信号群を基に各メモリマットのロウ救済単位アレ
イ群の中から指定のアレイを選択するためのロウ救済単
位アレイ選択信号を生成する複数のロウ救済単位アレイ
選択信号生成手段と、ロウ救済単位アレイ選択信号に応
答して指定のロウ救済単位アレイに欠陥がないときに各
データ線選択手段の選択による信号を主データ出力線へ
伝送し指定のロウ救済単位アレイに欠陥があるときには
各データ線選択手段の選択による信号の主データ出力線
への伝送を阻止する複数のデータ線信号伝送制御手段
と、冗長データ線と冗長ワード線に接続された冗長メモ
リセル群がロウ救済単位アレイに対応して配列された冗
長ロウ救済単位アレイを複数個有する冗長メモリブロッ
クと、アドレス情報に従って生成された特定の冗長ワー
ド線選択信号に応答して各冗長ロウ救済単位アレイの冗
長ワード線群の中の指定の冗長ワード線にメモリセル駆
動信号を出力する複数の冗長ワード線選択手段と、アド
レス情報に従って生成された特定の冗長データ線選択信
号に応答して各冗長ロウ救済単位アレイの冗長データ線
群の中の指定の冗長データ線の信号を出力する複数の冗
長データ線選択手段と、アドレス情報に従って生成され
た信号群を基に冗長メモリブロックの冗長ロウ救済単位
アレイ群の中から指定のアレイを選択するための冗長ロ
ウ救済単位アレイ選択信号を生成する冗長ロウ救済単位
アレイ選択信号生成手段と、冗長ロウ救済単位アレイ選
択信号に応答して指定の冗長ロウ救済単位アレイを使用
するときに各冗長データ線選択手段の選択による信号を
冗長データ出力線へ伝送し指定の冗長ロウ救済単位アレ
イを使用しないときには各冗長データ線選択手段の選択
による信号の冗長データ出力線への伝送を阻止する複数
の冗長データ線信号伝送制御手段と、各冗長データ線信
号伝送制御手段に接続された冗長データ出力線をそれぞ
れ指定の主データ出力線に接続するデータ出力線選択手
段とを備えていることを特徴とする半導体メモリ。
【請求項１４】各データ線選択手段は、データ線選択
信号としてアドレス情報から生成されたブロック選択信
号とカラム選択信号の組合せによる論理のうち特定の論
理に応答してデータ線起動信号を出力するデータ線選択
用デコーダと、データ線選択用デコーダからのデータ線
起動信号により指定のデータ線からの信号を出力するカ
ラムスイッチ回路とから構成され、各冗長データ線選択
手段は、冗長データ線選択信号としてアドレス情報から
生成されたブロック選択信号とカラム選択信号の組合せ
による論理のうち特定の論理に応答して冗長データ線起
動信号を出力する冗長データ線選択用デコーダと、冗長
データ線選択用デコーダからの冗長データ線起動信号に
より指定の冗長データ線からの信号を出力する冗長カラ
ムスイッチ回路とから構成されていることを特徴とする
請求項１１、１２または１３記載の半導体メモリ。
【請求項１５】各ロウ救済単位アレイ選択信号生成手
段は、アドレス情報から生成されたブロック選択信号と
救済単位選択信号の組合せによる論理のうち特定の論理
に応答してロウ救済単位アレイ選択信号を生成するアレ
イ選択用デコーダから構成され、冗長ロウ救済単位アレ
イ選択信号生成手段は、アドレス情報から生成されたブ
ロック選択信号と救済選択信号の組合せによる論理信号
群の信号線に対応づけて設けられた複数のヒューズと、
アドレス情報から生成されたブロック選択信号と救済選
択信号の組合せによる論理信号群のうちいずれかの論理
信号を受けヒューズが遮断されてないときには入力論理
信号をそのまま出力しヒューズが遮断されたときには入
力論理信号の論理を反転して出力する複数のゲート回路
と、各ゲート回路から論理信号を受け論理信号群の組合
せによる論理のうち特定の論理に応答して冗長ロウ救済
単位アレイ選択信号を生成する冗長アレイ選択用デコー
ダから構成されていることを特徴とする請求項１１、１
２または１３記載の半導体メモリ。
【請求項１６】各ワード線選択手段は、ワード線選択
信号としてアドレス情報から生成されたブロック選択信
号と救済単位選択信号及びロウ選択信号の組合せによる
論理のうち特定の論理に応答してワード線起動信号を出
力するワード線選択用デコーダと、ワード線起動信号に
応答して指定のワード線にメモリセル駆動信号を出力す
るドライバ回路とから構成され、各冗長ワード線選択手
段は、冗長ワード線選択信号としてアドレス情報から生
成されたブロック選択信号と救済単位選択信号及びロウ
選択信号の組合せによる論理のうち特定の論理に応答し
て冗長ワード線起動信号を出力する冗長ワード線選択用
デコーダと、冗長ワード線起動信号に応答して指定の冗
長ワード線にメモリセル駆動信号を出力する冗長ドライ
バ回路とから構成されていることを特徴とする請求項１
１、１２または１３記載の半導体メモリ。
【請求項１７】各データ線信号伝送制御手段は、電源
に接続されたヒューズと、ヒューズが遮断されたときに
ロウ救済単位アレイに欠陥があることを示す欠陥信号を
出力しヒューズが遮断されてないときにはロウ救済単位
アレイに欠陥がないことを示す無欠陥信号を出力する欠
陥判定回路と、欠陥判定回路から無欠陥信号が発生して
いることを条件にのみロウ救済単位アレイ選択信号に応
答してオン制御信号を出力しそれ以外のときにはオフ制
御信号を出力する制御信号発生回路と、制御信号発生回
路からのオン制御信号に応答してデータ線からの信号を
主データ出力線へ伝送しオフ制御信号に応答してデータ
線から主データ出力線への信号の伝送を阻止する信号伝
送制御回路とを備え、各冗長データ線信号伝送制御手段
は、電源に接続されたヒューズと、ヒューズが遮断され
たときに冗長ロウ救済単位アレイの使用を指令するため
のアレイ使用指令信号を出力しヒューズが遮断されてな
いときには冗長ロウ救済単位アレイの使用を禁止するた
めのアレイ使用禁止信号を出力するアレイ使用判定回路
と、アレイ使用判定回路からアレイ使用指令信号が発生
していることを条件にのみ冗長ロウ救済単位アレイ選択
信号に応答してオン制御信号を出力しそれ以外のときに
はオフ制御信号を出力する冗長制御信号発生回路と、冗
長制御信号発生回路からのオン制御信号に応答して冗長
データ線からの信号を冗長データ出力線へ伝送しオフ制
御信号に応答して冗長データ線から冗長データ出力線へ
の信号の伝送を阻止する冗長信号伝送制御回路とを備え
ていることを特徴とする請求項１１、１２または１３記
載の半導体メモリ。
【請求項１８】各データ線選択手段は、データ線選択
信号としてアドレス情報から生成されたブロック選択信
号とカラム選択信号の組合せによる論理のうち特定の論
理に応答してデータ線起動信号を出力するデータ線選択
用デコーダと、データ線選択用デコーダからのデータ線
起動信号により指定のデータ線からの信号を出力するカ
ラムスイッチ回路とから構成され、各冗長データ線選択
手段は、冗長データ線選択信号としてアドレス情報から
生成されたブロック選択信号とカラム選択信号の組合せ
による論理のうち特定の論理に応答して冗長データ線起
動信号を出力する冗長データ線選択用デコーダと、冗長
データ線選択用デコーダからの冗長データ線起動信号に
より指定の冗長データ線からの信号を出力する冗長カラ
ムスイッチ回路とから構成され、各ロウ救済単位アレイ選択信号生成手段は、アドレス情
報から生成されたブロック選択信号と救済単位選択信号
の組合せによる論理のうち特定の論理に応答してロウ救
済単位アレイ選択信号を生成するアレイ選択用デコーダ
から構成され、冗長ロウ救済単位アレイ選択信号生成手
段は、アドレス情報から生成されたブロック選択信号と
救済単位選択信号の組合せによる論理信号群の信号線に
対応づけて設けられた複数のヒューズと、アドレス情報
から生成されたブロック選択信号と救済単位選択信号の
組合せによる論理信号群のうちいずれかの論理信号を受
けヒューズが遮断されてないときには入力論理信号をそ
のまま出力しヒューズが遮断されたときには入力論理信
号の論理を反転して出力する複数のゲート回路と、各ゲ
ート回路から論理信号を受け論理信号群の組合せによる
論理のうち特定の論理に応答して冗長ロウ救済単位アレ
イ選択信号を生成する冗長アレイ選択用デコーダから構
成され、各ワード線選択手段は、ワード線選択信号としてアドレ
ス情報から生成されたブロック選択信号と救済単位選択
信号及びロウ選択信号の組合せによる論理のうち特定の
論理に応答してワード線起動信号を出力するワード線選
択用デコーダと、ワード線起動信号に応答して指定のワ
ード線にメモリセル駆動信号を出力するドライバ回路と
から構成され、各冗長ワード線選択手段は、冗長ワード
線選択信号としてアドレス情報から生成されたブロック
選択信号と救済単位選択信号及びロウ選択信号の組合せ
による論理のうち特定の論理に応答して冗長ワード線起
動信号を出力する冗長ワード線選択用デコーダと、冗長
ワード線起動信号に応答して指定の冗長ワード線にメモ
リセル駆動信号を出力する冗長ドライバ回路とから構成
され、各データ線信号伝送制御手段は、電源に接続されたヒュ
ーズと、ヒューズが遮断されたときにロウ救済単位アレ
イに欠陥があることを示す欠陥信号を出力しヒューズが
遮断されてないときにはロウ救済単位アレイに欠陥がな
いことを示す無欠陥信号を出力する欠陥判定回路と、欠
陥判定回路から無欠陥信号が発生していることを条件に
のみロウ救済単位アレイ選択信号に応答してオン制御信
号を出力しそれ以外のときにはオフ制御信号を出力する
制御信号発生回路と、制御信号発生回路からのオン制御
信号に応答してデータ線からの信号を主データ出力線へ
伝送しオフ制御信号に応答してデータ線から主データ出
力線への信号の伝送を阻止する信号伝送制御回路とを備
え、各冗長データ線信号伝送制御手段は、電源に接続さ
れたヒューズと、ヒューズが遮断されたときに冗長ロウ
救済単位アレイの使用を指令するためのアレイ使用指令
信号を出力しヒューズが遮断されてないときには冗長ロ
ウ救済単位アレイの使用を禁止するためのアレイ使用禁
止信号を出力するアレイ使用判定回路と、アレイ使用判
定回路からアレイ使用指令信号が発生していることを条
件にのみ冗長ロウ救済単位アレイ選択信号に応答してオ
ン制御信号を出力しそれ以外のときにはオフ制御信号を
出力する冗長制御信号発生回路と、冗長制御信号発生回
路からのオン制御信号に応答して冗長データ線からの信
号を冗長データ出力線へ伝送しオフ制御信号に応答して
冗長データ線から冗長データ出力線への信号の伝送を阻
止する冗長信号伝送制御回路とを備えていることを特徴
とする請求項１１、１２または１３記載の半導体メモ
リ。
【請求項１９】各データ線信号伝送制御手段は、信号
伝送制御回路の出力側にエミッタフォロワ回路またはコ
レクタフォロワ回路を構成するバイポーラトランジスタ
を有し、各バイポーラトランジスタのエミッタ出力また
はコレクタ出力がワイヤード・オアで接続され、各冗長
データ線信号伝送制御手段は、冗長信号伝送制御回路の
出力側にエミッタフォロワ回路またはコレクタフォロワ
回路を構成するバイポーラトランジスタを有し、各バイ
ポーラトランジスタのエミッタ出力またはコレクタ出力
がワイヤード・オアで接続されていることを特徴とする
請求項８、９、１７または１８記載の半導体メモリ。
【請求項２０】冗長メモリブロックは他のメモリブロ
ックよりもデータ出力線選択手段の近傍に配置されてい
ることを特徴とする請求項１、２、３、４、１０、１
１、１２または１３記載の半導体メモリ。
【請求項２１】複数のメモリセルが複数のメモリブロ
ックに分かれて配置され、各メモリブロックが複数のメ
モリマットに分割され、各メモリマットが複数のカラム
救済単位アレイに分割され、各メモリセルにワード線と
データ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各カラム救済単位アレイのワード線群の中
の指定のワード線にメモリセル駆動信号を出力する複数
のワード線選択手段と、アドレス情報に従って生成され
た特定のデータ線選択信号に応答して各カラム救済単位
アレイのデータ線群の中の指定のデータ線の信号を出力
する複数のデータ線選択手段と、アドレス情報に従って
生成された信号群を基に各メモリマットのカラム救済単
位アレイ群の中から指定のアレイを選択するためのカラ
ム救済単位アレイ選択信号を生成する複数のカラム救済
単位アレイ選択信号生成手段と、カラム救済単位アレイ
選択信号に応答して指定のカラム救済単位アレイに欠陥
がないときに各データ線選択手段の選択による信号を主
データ出力線へ伝送し指定のカラム救済単位アレイに欠
陥があるときには各データ線選択手段の選択による信号
の主データ出力線への伝送を阻止する複数のデータ線信
号伝送制御手段と、冗長データ線と冗長ワード線に接続
された冗長メモリセル群がカラム救済単位アレイに対応
して配列された冗長カラム救済単位アレイを複数個有す
る冗長メモリブロック群とを備えていると共に、アドレス情報に従って生成された特定の冗長ワード線選
択信号に応答して各冗長カラム救済単位アレイの冗長ワ
ード線群の中の指定の冗長ワード線にメモリセル駆動信
号を出力する複数の冗長ワード線選択手段と、アドレス
情報に従って生成された特定の冗長データ線選択信号に
応答して各冗長カラム救済単位アレイの冗長データ線群
の中の指定の冗長データ線の信号を出力する複数の冗長
データ線選択手段と、アドレス情報に従って生成された
信号群を基に冗長メモリブロックの冗長カラム救済単位
アレイ群の中から指定のアレイを選択するための冗長カ
ラム救済単位アレイ選択信号を生成する冗長カラム救済
単位アレイ選択信号生成手段と、冗長カラム救済単位ア
レイ選択信号に応答して指定の冗長カラム救済単位アレ
イを使用するときに各冗長データ線選択手段の選択によ
る信号を冗長データ出力線へ伝送し指定の冗長カラム救
済単位アレイを使用しないときには各冗長データ線選択
手段の選択による信号の冗長データ出力線への伝送を阻
止する複数の冗長データ線信号伝送制御手段と、各冗長
データ線信号伝送制御手段に接続された冗長データ出力
線をそれぞれ指定の主データ出力線に接続するデータ出
力線選択手段と、アドレス情報を基に前記冗長メモリブ
ロック群の中の指定の冗長メモリブロックを救済するた
めの救済エリア選択信号を生成する救済エリア選択信号
生成手段と、救済エリア選択信号の発生を条件にのみ指
定の冗長ワード線選択手段の選択動作を可能としそれ以
外のときには選択動作を強制的に停止させる複数の冗長
ワード線選択動作制御手段と、救済エリア選択信号の発
生を条件にのみ指定の冗長データ線選択手段の選択動作
を可能としそれ以外のときには選択動作を強制的に停止
させる複数の冗長データ線選択動作制御手段と、救済エ
リア選択信号の発生を条件にのみ指定の冗長カラム救済
単位アレイ選択信号生成手段の生成動作を可能としそれ
以外のときには生成動作を強制的に停止させる複数の冗
長カラム救済単位アレイ選択信号生成動作制御手段とを
それぞれ各冗長メモリブロック毎に備えていることを特
徴とする半導体メモリ。
【請求項２２】複数のメモリセルが複数のメモリブロ
ックに分かれて配置され、各メモリブロックが複数のメ
モリマットに分割され、各メモリマットが複数のカラム
救済単位アレイに分割され、各メモリセルにワード線と
データ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各カラム救済単位アレイのワード線群の中
の指定のワード線にメモリセル駆動信号を出力する複数
のワード線選択手段と、アドレス情報に従って生成され
た特定のデータ線選択信号に応答して各カラム救済単位
アレイのデータ線群の中の指定のデータ線の信号を出力
する複数のデータ線選択手段と、アドレス情報に従って
生成された信号群を基に各メモリマットのカラム救済単
位アレイ群の中から指定のアレイを選択するためのカラ
ム救済単位アレイ選択信号を生成する複数のカラム救済
単位アレイ選択信号生成手段と、カラム救済単位アレイ
選択信号に応答して指定のカラム救済単位アレイに欠陥
がないときに各データ線選択手段の選択による信号を主
データ出力線へ伝送し指定のカラム救済単位アレイに欠
陥があるときには各データ線選択手段の選択による信号
の主データ出力線への伝送を阻止する複数のデータ線信
号伝送制御手段と、冗長データ線と冗長ワード線に接続
された冗長メモリセル群がカラム救済単位アレイに対応
して配列された冗長カラム救済単位アレイを複数個有す
る冗長メモリブロック群とを備えていると共に、アドレス情報に従って生成された特定の冗長ワード線選
択信号に応答して各冗長カラム救済単位アレイの冗長ワ
ード線群の中の指定の冗長ワード線にメモリセル駆動信
号を出力する複数の冗長ワード線選択手段と、アドレス
情報に従って生成された特定の冗長データ線選択信号に
応答して各冗長カラム救済単位アレイの冗長データ線群
の中の指定の冗長データ線の信号を出力する複数の冗長
データ線選択手段と、アドレス情報に従って生成された
信号群を基に冗長メモリブロックの冗長カラム救済単位
アレイ群の中から指定のアレイを選択するための冗長カ
ラム救済単位アレイ選択信号を生成する冗長カラム救済
単位アレイ選択信号生成手段と、冗長カラム救済単位ア
レイ選択信号に応答して指定の冗長カラム救済単位アレ
イを使用するときに各冗長データ線選択手段の選択によ
る信号を冗長データ出力線へ伝送し指定の冗長カラム救
済単位アレイを使用しないときには各冗長データ線選択
手段の選択による信号の冗長データ出力線への伝送を阻
止する複数の冗長データ線信号伝送制御手段と、各冗長
データ線信号伝送制御手段に接続された冗長データ出力
線をそれぞれ指定の主データ出力線に接続するデータ出
力線選択手段と、アドレス情報を基に前記冗長メモリブ
ロック群の中の指定の冗長メモリブロックを救済するた
めの救済エリア選択信号を生成する救済エリア選択信号
生成手段と、救済エリア選択信号の発生を条件にのみ指
定の冗長ワード線選択手段の選択動作を可能としそれ以
外のときには選択動作を強制的に停止させる複数の冗長
ワード線選択動作制御手段と、救済エリア選択信号の発
生を条件にのみ指定の冗長カラム救済単位アレイ選択信
号生成手段の生成動作を可能としそれ以外のときには生
成動作を強制的に停止させる複数の冗長カラム救済単位
アレイ選択信号生成動作制御手段とをそれぞれ各冗長メ
モリブロック毎に備えていることを特徴とする半導体メ
モリ。
【請求項２３】複数のメモリセルが複数のメモリブロ
ックに分かれて配置され、各メモリブロックが複数のメ
モリマットに分割され、各メモリマットが複数のロウ救
済単位アレイに分割され、各メモリセルにワード線とデ
ータ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各ロウ救済単位アレイのワード線群の中の
指定のワード線にメモリセル駆動信号を出力する複数の
ワード線選択手段と、アドレス情報に従って生成された
特定のデータ線選択信号に応答して各ロウ救済単位アレ
イのデータ線群の中の指定のデータ線の信号を出力する
複数のデータ線選択手段と、アドレス情報に従って生成
された信号群を基に各メモリマットのロウ救済単位アレ
イ群の中から指定のアレイを選択するためのロウ救済単
位アレイ選択信号を生成する複数のロウ救済単位アレイ
選択信号生成手段と、ロウ救済単位アレイ選択信号に応
答して指定のロウ救済単位アレイに欠陥がないときに各
データ線選択手段の選択による信号を主データ出力線へ
伝送し指定のロウ救済単位アレイに欠陥があるときには
各データ線選択手段の選択による信号の主データ出力線
への伝送を阻止する複数のデータ線信号伝送制御手段
と、冗長データ線と冗長ワード線に接続された冗長メモ
リセル群がロウ救済単位アレイに対応して配列された冗
長ロウ救済単位アレイを複数個有する冗長メモリブロッ
ク群とを備えていると共に、アドレス情報に従って生成された特定の冗長ワード線選
択信号に応答して各冗長ロウ救済単位アレイの冗長ワー
ド線群の中の指定の冗長ワード線にメモリセル駆動信号
を出力する複数の冗長ワード線選択手段と、アドレス情
報に従って生成された特定の冗長データ線選択信号に応
答して各冗長ロウ救済単位アレイの冗長データ線群の中
の指定の冗長データ線の信号を出力する複数の冗長デー
タ線選択手段と、アドレス情報に従って生成された信号
群を基に冗長メモリブロックの冗長ロウ救済単位アレイ
群の中から指定のアレイを選択するための冗長ロウ救済
単位アレイ選択信号を生成する冗長ロウ救済単位アレイ
選択信号生成手段と、冗長ロウ救済単位アレイ選択信号
に応答して指定の冗長ロウ救済単位アレイを使用すると
きに各冗長データ線選択手段の選択による信号を冗長デ
ータ出力線へ伝送し指定の冗長ロウ救済単位アレイを使
用しないときには各冗長データ線選択手段の選択による
信号の冗長データ出力線への伝送を阻止する複数の冗長
データ線信号伝送制御手段と、各冗長データ線信号伝送
制御手段に接続された冗長データ出力線をそれぞれ指定
の主データ出力線に接続するデータ出力線選択手段と、
アドレス情報を基に前記冗長メモリブロック群の中の指
定の冗長メモリブロックを救済するための救済エリア選
択信号を生成する救済エリア選択信号生成手段と、救済
エリア選択信号の発生を条件にのみ指定の冗長ワード線
選択手段の選択動作を可能としそれ以外のときには選択
動作を強制的に停止させる複数の冗長ワード線選択動作
制御手段と、救済エリア選択信号の発生を条件にのみ指
定の冗長データ線選択手段の選択動作を可能としそれ以
外のときには選択動作を強制的に停止させる複数の冗長
データ線選択動作制御手段と、救済エリア選択信号の発
生を条件にのみ指定の冗長ロウ救済単位アレイ選択信号
生成手段の生成動作を可能としそれ以外のときには生成
動作を強制的に停止させる複数の冗長ロウ救済単位アレ
イ選択信号生成動作制御手段とをそれぞれ各冗長メモリ
ブロック毎に備えていることを特徴とする半導体メモ
リ。
【請求項２４】複数のメモリセルが複数のメモリブロ
ックに分かれて配置され、各メモリブロックが複数のメ
モリマットに分割され、各メモリマットが複数のロウ救
済単位アレイに分割され、各メモリセルにワード線とデ
ータ線が接続されている半導体メモリにおいて、アドレス情報に従って生成された特定のワード線選択信
号に応答して各ロウ救済単位アレイのワード線群の中の
指定のワード線にメモリセル駆動信号を出力する複数の
ワード線選択手段と、アドレス情報に従って生成された
特定のデータ線選択信号に応答して各ロウ救済単位アレ
イのデータ線群の中の指定のデータ線の信号を出力する
複数のデータ線選択手段と、アドレス情報に従って生成
された信号群を基に各メモリマットのロウ救済単位アレ
イ群の中から指定のアレイを選択するためのロウ救済単
位アレイ選択信号を生成する複数のロウ救済単位アレイ
選択信号生成手段と、ロウ救済単位アレイ選択信号に応
答して指定のロウ救済単位アレイに欠陥がないときに各
データ線選択手段の選択による信号を主データ出力線へ
伝送し指定のロウ救済単位アレイに欠陥があるときには
各データ線選択手段の選択による信号の主データ出力線
への伝送を阻止する複数のデータ線信号伝送制御手段
と、冗長データ線と冗長ワード線に接続された冗長メモ
リセル群がロウ救済単位アレイに対応して配列された冗
長ロウ救済単位アレイを複数個有する冗長メモリブロッ
ク群とを備えていると共に、アドレス情報に従って生成された特定の冗長ワード線選
択信号に応答して各冗長ロウ救済単位アレイの冗長ワー
ド線群の中の指定の冗長ワード線にメモリセル駆動信号
を出力する複数の冗長ワード線選択手段と、アドレス情
報に従って生成された特定の冗長データ線選択信号に応
答して各冗長ロウ救済単位アレイの冗長データ線群の中
の指定の冗長データ線の信号を出力する複数の冗長デー
タ線選択手段と、アドレス情報に従って生成された信号
群を基に冗長メモリブロックの冗長ロウ救済単位アレイ
群の中から指定のアレイを選択するための冗長ロウ救済
単位アレイ選択信号を生成する冗長ロウ救済単位アレイ
選択信号生成手段と、冗長ロウ救済単位アレイ選択信号
に応答して指定の冗長ロウ救済単位アレイを使用すると
きに各冗長データ線選択手段の選択による信号を冗長デ
ータ出力線へ伝送し指定の冗長ロウ救済単位アレイを使
用しないときには各冗長データ線選択手段の選択による
信号の冗長データ出力線への伝送を阻止する複数の冗長
データ線信号伝送制御手段と、各冗長データ線信号伝送
制御手段に接続された冗長データ出力線をそれぞれ指定
の主データ出力線に接続するデータ出力線選択手段と、
アドレス情報を基に前記冗長メモリブロック群の中の指
定の冗長メモリブロックを救済するための救済エリア選
択信号を生成する救済エリア選択信号生成手段と、救済
エリア選択信号の発生を条件にのみ指定の冗長ワード線
選択手段の選択動作を可能としそれ以外のときには選択
動作を強制的に停止させる複数の冗長ワード線選択動作
制御手段と、救済エリア選択信号の発生を条件にのみ指
定の冗長ロウ救済単位アレイ選択信号生成手段の生成動
作を可能としそれ以外のときには生成動作を強制的に停
止させる複数の冗長ロウ救済単位アレイ選択信号生成動
作制御手段とをそれぞれ各冗長メモリブロック毎に備え
ていることを特徴とする半導体メモリ。
【請求項２５】各救済エリア選択信号生成手段は、電
源に接続された複数のヒューズと、各ヒューズが遮断さ
れた否かに応じて異なる信号を発生する複数の信号発生
回路と、各信号発生回路からの信号とアドレス情報から
生成されたブロック選択信号との組合せによる論理のう
ち特定の論理に応答して救済エリア選択信号を発生する
救済エリア選択信号発生回路とから構成されている請求
項２１、２２、２３または２４記載の半導体メモリ。