CN1823392A - 半导体存储器件 - Google Patents

Abstract

在具有冗余电路的半导体存储器件中，该冗余电路用于处理缺陷存储单元的修复，被不均匀分布的存储单元缺陷能够被有效地修复。该半导体存储器件具有多个存储块，该存储块包括多个段。用于替代段的缺陷数据的冗余存储块被物理地提供给每个存储块。冗余存储块的块地址被逻辑地共同分配给多个存储块。

Description

半导体存储器件

技术领域

本发明涉及一种半导体存储器件，特别涉及一种具有能够处理有缺陷存储单元的冗余电路的半导体存储器件。

背景技术

在半导体存储器的生产过程中，因芯片表面的灰尘、抛光晶片表面的研磨剂的不匀性等等，而使得在芯片上产生缺陷。当芯片上产生一微小缺陷时，尽管仅具有缺陷部分的存储单元是损坏的，而其他部分仍可以正常工作，但芯片本身却仍被认为是有缺陷的产品。通过在半导体存储器芯片上提供备用的存储单元，并且用备用存储单元的数据来取代缺陷存储单元的读/写数据，以提高制造成品率是可能的。由于该原因，通过增加半导体存储器的存储容量来提供包含备用存储单元的冗余电路和控制电路变的很普遍。

请参阅图1所示，解释了芯片上的存储单元与备用存储单元之间的关系。如图1A所示，存储块71具有多个段71-0，71-1，…。一个段是当芯片上产生缺陷时被指定用来修复有缺陷的存储单元的单元。冗余存储块72具有用来替代包括缺陷存储单元段的冗余段72-0和72-1。当在存储块71中产生的缺陷75的尺寸很小时，缺陷75仅适存在于存储块71的单个段71-0，如图1A中所示例子的情形。通过冗余存储块72中的冗余段72-0来修复存储在与缺陷75关联的存储单元组的信息。

然而，随着芯片的加工尺度逐年减小以及存储单元尺寸的缩小，缺陷的尺寸与存储单元的尺寸相比就变得相对大了，如图1B所示。结果，该缺陷就不是存在于单个段，而是在相邻的连续段上产生。由于这个原因，甚至当产生与图1A所示缺陷尺寸大小同样的缺陷75时，在图1B所示的例子中，从段73-0到73-2的三个段都是有缺陷的。因此，修复该缺陷的冗余存储块74就需要三个或更多的冗余段。如上所述，在图1A所示的例子中，单个冗余段能够修复缺陷75。然而，目前当芯片加工尺度减小时，就需要三个冗余段，同时缺陷存储单元集中在特定的存储块并且被不均匀的分布，如图1B所示。

另一方面，表示与缺陷75关联的存储单元组的缺陷地址由冗余电路保持。熔丝(fuse)常常被用来保持有缺陷的地址。在图1A的实例中，熔丝保持作为缺陷地址的段71-0表示的地址。当访问存储块71时，并且当由熔丝保持的缺陷地址与访问地址相符时，则访问该冗余存储块72中的段72-0。

近年来，由于存储器容量的增加，增加了存储器的地址信息。如上述提到的，冗余存储器的自身容量也不得不增加。冗余存储器容量的增加导致了保持缺陷地址的熔丝数量增加。

参考图2描述了传统冗余存储器的结构。如图2所示，系统具有子底板81-0到81-7，子底板译码器82和列译码器83，其中为每个子底板提供一冗余电路。通常，冗余电路提供在行侧和列侧两者中间。为简化说明，在图2中仅示出行侧，下面将解释在行侧中的冗余电路。这里，输入14位的地址X0到X13作为行地址。地址X11到X13用来选择8个子底板中的一个。地址X3到X10用来选择已选子底板的256条主字线MWD中的一条。地址X0到X2用来选择8条子字线SWD中的一条。由于8条子字线SWD涉及关于字线的一条主字线MWD，每个子底板总共具有2048条字线(256条主字线×8条子字线)。因而，图2示出了具有用于每个子底板中的2048条字线的8条备用字线的存储器。

通过由子底板译码器82生成的子底板选择信号SM0到SM7分别选择子底板81-0到81-7。为子底板81-0提供作为存储块的存储单元阵列85-0、行地址译码器86-0、作为冗余存储块的冗余存储单元阵列87-0、冗余行地址译码器88-0、冗余ROM电路91-0-0到91-0-7、子字译码器89-0、与门(AND)电路93-0，和或(OR)电路94-0。应当指出的是，所给出的附属于参考符号的附加符号是为了区分相似的元件，当相似元件之间无需区分时，可以省略该附加符号。同样，其他的子底板81-1到81-7具有与子底板81-0相同的结构配置。其区别仅在于输入各个SM1到SM7作为子底板的选择信号SM。因此，这里仅给出关于子底板81-0的描述，而省略对其他子底板81-1到81-7的描述。

在子底板81-0中，存储单元阵列85-0是一组主体存储单元。激活连接到由行地址译码器86-0和子字译码器89-0选择的字线的存储单元行，并通过读出放大器(sense amplifer)84-0放大存储单元的数据。此外，通过列地址译码器83选择读出放大器，并将数据传送到I/O电路(未示出)。

将行地址X3到X10输入给行地址译码器86-0。对输入的行地址进行译码，选择256条主字线MWD中的一条并激活。子字译码器89-0接收行地址X0到X2，选择8条子字线SWD中的一条，激活连接到已激活的主字线MWD的子字线SWD。从而，通过行地址译码器86-0和子字译码器89-0来激活2048条字线中的一条。

冗余存储单元阵列87-0是用于修复存储单元阵列85-0中的缺陷部分的冗余存储单元。通过冗余行地址译码器88-0激活冗余存储单元阵列87-0中的冗余主字线RMWD。

冗余行地址译码器88-0译码冗余存储单元阵列87-0中的行地址。从冗余ROM电路91-0-0到91-0-7输出的冗余选择信号RE输入到冗余行地址译码器88-0，激活冗余主字线RMWD。从而，当任一冗余选择信号RE-0-0到RE-0-7被激活时，则冗余行地址译码器88-0激活冗余主字线RMWD。

冗余ROM电路91-0-0到91-0-7保持缺陷地址，该缺陷地址表示将要被取代的存储单元阵列85-0中的缺陷位置，以确定冗余存储单元阵列87-0是否被选择。当冗余存储单元阵列87-0被选择时，冗余选择信号RE被激活。关于存储单元阵列85-0中的缺陷地址，相应于行地址X0到X10的地址信息在提供给冗余ROM电路91-0-0到91-0-7的熔丝中进行编程。当存储单元阵列85-0被访问时，冗余ROM电路91-0-0到91-0-7将熔丝中编程的地址信息与将要被访问的行地址X0到X10相比较。如果地址比较的结果相匹配，则冗余ROM电路91-0-0到91-0-7确定将要被访问的行地址是有缺陷的地址，并激活冗余选择信号RE。如果地址比较的结果不相匹配，则主体存储单元阵列将被选择，而不激活冗余选择信号RE。

子字译码器89-0译码行地址的低位X0到X2，激活连接到由行地址译码器86-0激活的主字线MWD的子字线SWD，并激活将要被访问的存储单元行的字线。当缺陷地址被访问时，将访问代替由行地址指定的存储单元行的冗余存储单元阵列87-0。因此，必须使输入到子字译码器89-0的行地址无效，并根据从冗余ROM电路输出的冗余选择信号RE访问冗余存储单元阵列87-0，该冗余ROM电路保持冗余ROM电路91-0-0到91-0-7之间的缺陷地址。由于该原因，子字译码器89-0接收从各个冗余ROM电路91-0-0到91-0-7输出的冗余选择信号RE-0-0到RE-0-7。当任一冗余选择信号RE-0-0到RE-0-7被激活时，子字译码器89-0通过使用或门电路的输出转换子字译码器89-0的选择器。同样，子字译码器89-0输出冗余选择信号RE，该冗余选择信号RE代替通过译码行地址的低三位获得的信号作为用于选择冗余子字线RSWD的信号。

与门电路93-0生成用于激活冗余ROM电路91-0-0到91-0-7的冗余激活信号BE。表示子底板81-0被选择的子底板选择信号SM0和表示存储单元将要被访问的访问激活信号AE的逻辑乘是用于激活冗余ROM电路91-0-0到91-0-7的一个条件。

或门电路94-0接收从冗余ROM电路91-0-0到91-0-7输出的冗余选择信号RE-0-0到RE-0-7，并输出它的逻辑加法作为行地址译码器抑制器信号XDK。行地址译码器86-0进入激活状态，响应行地址译码器抑制器信号XDK。从而，存储单元阵列85-0处于非激活状态。

如下执行上述结构中的常规存储器访问。这里将解释读取存储在存储单元中的数据的操作。

当给出访问地址和指令来读取数据时，使行地址X0到X13有效，并且激活访问激活信号AE。高位的行地址X11到X13被输入到子底板译码器82，并且激活子底板选择信号SM0到SM7中的一个信号，该子底板选择信号选择任一个将要被访问的子底板81-0到81-7。当行地址X11到X13都为0时，行地址表示子底板81-0将要被访问，并激活子底板选择信号SM0。当子底板选择信号SM0被激活时，与门电路93-0执行访问激活信号AE与子底板选择信号SM0的逻辑乘，以激活冗余激活信号BE。冗余激活信号BE激活冗余ROM电路91-0-0到91-0-7。

冗余ROM电路91-0-0到91-0-7将熔丝状态预先存储在锁存电路中，在初始设置时候，例如在通电时。在地址比较器中比较锁存电路中保持的缺陷地址和输入的行地址X0到X10的信息。

如果地址比较的结果不相匹配，则表示位于将要被访问的地址的存储单元没有缺陷。从而，访问存储单元85-0，不激活冗余选择信号RE。除非在任何一个冗余ROM电路91-0-0到91-0-7被激活情况下，不激活行地址译码抑制器信号XDK，而激活由行地址译码器86-0选择的主字线MWD。类似地，在子字译码器89-0中，不激活或门电路的输出，而激活基于行地址X0到X2选择的一条子字线。激活存储单元行80，该存储单元行80连接到根据接收行地址X3到X10的行地址译码器86-0和接收行地址X00X2的子字译码器89-0中的译码结果所选择的字线。相应于访问地址的数据通过读出放大器84-0从存储单元行80输出，由具有列地址的列地址译码器83来选择该读出放大器84-0。

如果地址比较的结果相匹配，则表示位于访问地址的存储单元有缺陷，随后访问冗余存储单元阵列87-0。为了访问冗余存储单元阵列87-0，保持与冗余ROM电路91-0-0到91-0-7中的访问地址相匹配的缺陷地址的冗余ROM电路91激活冗余选择信号RE。当冗余选择信号RE被激活时，或门电路94-0激活行地址译码抑制器信号XDK，以激活行地址译码器86-0。从而，存储单元阵列85-0不能被访问。冗余选择信号RE-0-0到RE-0-7被提供到冗余行地址译码器88-0，冗余存储单元阵列87-0中的冗余主字线RMWD被激活。由于输入到子字译码器89-0的冗余选择信号RE-0-0到RE-0-7中的一个被激活，因此转换选择器。从子字译码器89输出的信号不是由相应于行地址X0到X2的译码结果来选择存储单元阵列85-0中的一条子字线SWD的信号，而是选择由冗余ROM电路91-0指定的冗余子字线RSWD的信号。

被激活的存储单元行92连接到由冗余ROM电路91-0指定的冗余子字线RSWD所选择的冗余存储单元阵列87-0中的字线。相应于访问地址的数据被冗余存储单元阵列87-0的数据替代，并且通过读出放大器84-0从存储单元行92输出，由具有列地址的列地址译码器83来选择该读出放大器84-0。

在上述例子的情况下，每一个冗余ROM电路91具有用于保持缺陷地址的熔丝数量是11条，这相应于11位行地址X0到X10。同样，一个子底板中的8个行地址也能够被代替。从而，如果在一个子底板81中的9个或更多个行地址中检测到缺陷，则存储芯片无法被修复，即使在其他的子底板81中不存在缺陷。

因此，使用冗余电路来有效地执行修复同时通过设计专用的冗余电路尽可能的减小芯片尺寸是有必要的。在缺陷被均匀地分布在存储块上及存储器块之间的情况下，通过提供冗余电路来修复有缺陷的单元是可能的，该缺陷单元的数量是随机确定的。然而，修复存储块中产生的缺陷受到提供在块中的冗余电路的数量的限制。问题在于，当缺陷单元集中在特定的存储块以及要被取代的地址的数量超过冗余电路的数量时，存储芯片就无法被修复。

接下来，说明了一种可变通的方法，该方法弥补了上述提及的缺点并提高了修复效率。根据所考虑的可变通的方法，并不是为每个存储块都提供冗余电路，而是为较大的存储块提供较大的冗余电路。尽管每一个存储块的小部分冗余电路尺寸是相同的，但由于处理存储块的冗余电路的绝对数量增加了，因此也能够修复不均匀分布的缺陷。

例如，图2所示的冗余ROM电路91被图3所示的冗余ROM电路96所代替。每个冗余电路中用于保持缺陷地址的熔丝数量和图2中的电路相比增加3条，以及图2中访问行地址X0到X10与行地址图3中X0到X13相比较。访问激活信号AE直接被提供给冗余ROM电路91，使得只要任意一个子底板81-0到81-7被访问，该信号AE就被激活。于是，冗余ROM电路96就能够被共有地在所有子底板81中使用。图2中，8个冗余电路被提供给每一个子底板81-0到81-7。根据图3所示的冗余ROM电路，提供了由各个子底板81-0到81-7共享的64个冗余电路。因此，即使在子底板81-0中存在有10个将要被替代的缺陷地址，如果在子底板81-0到81-7中根本不存在有缺陷，芯片也能够被修复。

如上面所规定的，在冗余ROM电路96中用于控制缺陷地址的熔丝数量是14条，这相应于行地址X0到X13。同样，在一个存储块中能够被取代的缺陷的数量是64个。

根据该可变通的方法，尽管提高了修复不均匀分布的缺陷的能力。但还存在这样的问题，由于将要被取代的存储块尺寸的增加，而增加了冗余电路中熔丝的数量。

熔丝的大小近似于60微米的3倍，这样的尺寸与近似于0.13平方微米的存储单元的尺寸相比是非常大的。因此，熔丝的数量应当尽可能的少。例如，当存储器被分为2ⁿ个存储块并且为每个存储块提供m个冗余存储单元行时，冗余存储单元行的数量是m×2ⁿ。当指定冗余存储单元行的地址的位数是X时，则在前述方法中提供给冗余电路的熔丝的数量是(X-n)×m×2ⁿ，在后者方法中熔丝的数量是X×m×2ⁿ。例如，与存储器被分成8(n＝3)个存储块并且在上述的情形中提供8条冗余电路的情况相比较，在后情形中需要额外的192条熔丝。

如上所描述的，当存储器容量增加而存储单元尺寸减小时，减少熔丝的数量是很重要的。结合前者和后者的方法也是已知的(例如，日本未决专利申请JP-P2001-143494A)。根据该方法，一些冗余电路被分配给已被划分的存储块，剩余的冗余电路被分配给多个划分的存储块。

同样，日本未决专利申请JP-A-Heisei 5-242693公开了一种技术，其中一个列方向中的两列线同时被一个冗余电路所代替，该冗余电路由两个冗余块组成，该两个冗余块由低位列地址选择，冗余电路的ROM电路(熔丝和可编程电路)被共同使用以减少熔丝面积和选择电路。

发明概述

本发明的一个目的在于提供一种半导体存储器件，该半导体存储器件具有对缺陷的存储单元执行修复的冗余电路并能有效地修复不均匀分布的存储单元缺陷。

本发明的另一个目的在于提供一种具有冗余电路的半导体存储器件，在该冗余电路中减少了用于保持缺陷地址的信息的熔丝数量。

此外，本发明的另一个目的在于提供一种具有冗余电路的半导体存储器件，在该冗余电路中减少了用于保持缺陷地址的信息的熔丝面积。

此外，本发明的另一个目的在于提供一种半导体存储器件，该器件能够修复不均匀分布的缺陷存储单元并提高成品率。

在本发明的一个方面中，具有冗余电路的半导体存储器件被提供多个存储块，并且为多数存储块中的每个提供多个冗余存储块。用于选择每个存储块的地址位不同于用于选择每个冗余存储块的地址位。

在本发明的半导体存储器件中，由每个存储块拥有的一个或多个相邻存储单元行或列被称作为一个段，段是作为取代目标的分配单元。具有缺陷的相邻段由提供在不同的冗余存储块中的各个冗余段取代。

在本发明的半导体存储器件中，定义所述段的地址位是低地址位。用于选择多个冗余存储块的地址位包括紧接低地址位的高地址位。

在本发明的半导体存储器件中，段单元的数量等于子字线的数量。

在本发明的另一个方面中，半导体存储器件具有一个存储块和多个冗余存储块。该存储块具有多个段，并且为每个段提供多个存储单元。多个冗余存储块被提供给存储块。每个冗余存储块具有一个冗余段。该冗余段替代多数段中的任何具有缺陷的段。多数段循环并顺序地分配给多个冗余存储块。当段具有缺陷时，每个段能够被所分配的冗余存储块取代。

在本发明的另一个方面中，半导体存储器件具有多个存储块和多个冗余存储块。每个存储块都具有多个段，并且每个段都具有多个存储单元。为多个存储块提供多个冗余存储块。每个冗余存储块都具有一个冗余段。该冗余段替代多数段中的任何具有缺陷的段。多数段循环并顺序地分配给多个冗余存储块。当段具有缺陷时，每个多数段能够被所分配的冗余存储块取代。

在本发明的另一个方面中，具有多个存储块的半导体存储器件中，每个存储块包括多数段。替代多个段中任何具有缺陷的段的冗余存储块被物理地提供给每个存储块。冗余存储块被逻辑地分配给共有的多个存储块。当段具有缺陷时，每个段能够被所分配的冗余存储块取代。

在本发明的半导体存储器件中，多个段的第一段和第二段彼此相邻。分配给第一段的第一冗余存储块和分配给第二段的第二冗余存储块是不同的冗余存储块。

在本发明的半导体存储器件中，表示第一段的地址和表示第二段的地址是连续的地址。表示第一冗余存储块的数量和表示第二冗余存储块的数量是循环连续的。

根据本发明的半导体存储器件，当k是表示分配给任何段的冗余存储块的数量时，m是表示任何段的地址，以及n是多个冗余存储块的数量，k由m被n除所生成的余数给出。

在本发明的半导体存储器件中，多个段中的每个段是一组连接到2ⁿ(n＝0，1，2，……)条字线或位线的存储单元。当字线或位线的数量是复数个时，字线或位线是相邻的。

在本发明的半导体存储器件中，输入到用于选择任一多数段的译码电路的地址的多个低位同样也被输入到用于选择任一多数冗余存储块的译码电路。

根据本发明，在半导体存储器件中能够提供一种对缺陷存储单元执行修复的冗余电路，以有效地修复不均匀分布的存储单元缺陷。

同样，根据本发明，能够提供一种具有冗余电路的半导体存储器件，在该冗余电路中减少了保持用于指定缺陷存储单元的缺陷地址的信息的熔丝数量。

此外，根据本发明，能够提供一种具有冗余电路的半导体存储器件，由于减少了保持用于指定缺陷存储单元的缺陷地址的信息的熔丝数量，因此在该冗余电路中减少了熔丝占用的面积。

加之，根据本发明，能够通过分散冗余电路来修复不均匀分布的缺陷存储单元，并提高半导体存储器件的成品率。

附图简要说明

图1A是示出根据常规技术的一个缺陷段和一个冗余存储块之间的关系图表；

图1B是示出根据常规技术的缺陷段和一个冗余存储块之间的关系图表；

图2是示出常规技术中一个MAT的结构方框图；

图3是示出根据常规技术的扩充冗余ROM电路的一部分结构方框图；

图4是示出根据本发明第一实施例的DRAM的结构方框图；

图5是示出根据本发明第一实施例的MAT的结构方框图；

图6是示出根据本发明第一实施例的冗余ROM电路的结构方框图；

图7A是示出根据本发明第一实施例的存储单元阵列中的主字线MWD与子字线SWD之间的关系方框图；

图7B是示出根据本发明第一实施例的冗余存储单元阵列中的主字线MWD与子字线SWD之间的关系方框图；

图7C是示出根据本发明第二和第三实施例的冗余存储单元阵列中的主字线MWD与子字线SWD之间的关系方框图；

图7D是示出根据本发明第四实施例的冗余存储单元阵列中的主字线MWD与子字线SWD之间的关系方框图；

图8是示出根据本发明第一实施例的操作波形时序图；

图9是示出根据本发明的子字和冗余ROM电路之间的关系图表；

图10是示出根据本发明第二实施例的结构的方框图；

图11是示出根据本发明第三实施例的结构的方框图；和

图12是示出根据本发明第四实施例的结构的方框图。

实施本发明的最佳模式

参考图4到图9来描述根据本发明第一实施例的半导体存储器件。通常，半导体存储器件(DRAM)在一侧或每个行侧和列侧中具有冗余电路。为了简化描述，下面将描述行侧中的冗余电路。很明显本发明同样也适用于列侧中的冗余电路。

在第一实施例中，作为取代缺陷的单元的段是连接到由行地址选择的一条字线的存储单元组。在本发明中，连接到一条字线的存储单元组被称作为子存储块。因此，在第一实施例中，段的大小和子存储块的大小相同。

在第一实施例中，存储单元阵列以镶嵌形式被分配给冗余存储单元阵列。即使产成的故障位集中在特定的块上，也能够进行修复，并且减少冗余选择电路中的熔丝数量。换句话说，用于不均匀分布的故障的冗余子存储块被分布在冗余存储单元阵列上。在常规的技术中，当集中产生故障位时，由于冗余子存储块的不足而不能够进行修复。然而，根据本实施例的结构，由于故障位组的子存储块被分散地分布给冗余存储单元阵列，因此能够进行修复。由于存储单元阵列中的子存储块以镶嵌的形式被分配给冗余存储单元阵列，因此这样的结构或方法被称作镶嵌段冗余。

图4示出了具有冗余ROM电路的1G位DRAM的结构方框图。DRAM芯片10具有控制电路11，I/O电路12和存储体14-0到14-7。这里，具有连字号和附属的附加数字的参考符号表示同样的配置，当不需要特别区分时，省略连字号和附属的附加数字。

控制电路11是用于控制DRAM操作的电路。控制电路11分析输入指令，输出延时信号和控制信号给每个部件，并相应于该指令执行常规的存储器操作。

I/O电路12接收表示数据位置的外部地址信号，并将数据信号表示的数据写入地址信号表示的存储单元，或输出从位于该地址的存储单元读出的数据作为数据信号。

存储体14是其中每个存储体的存储单元阵列能被单独激活的单元。图4中所示的DRAM具有存储体14-0到14-7的8块存储体配置。存储体14被划分成若干部分并被控制。被划分的存储单元部件被称作为底板。在图4的实例中，每个存储体14被划分成4个部分，并且具有底板16-0到16-3。

底板16进一步被划分成若干部分并被控制。被划分的存储单元被称作为子底板。图4的实例中，一个底板16具有8个子底板17-0到17-7。用于译码列地址(Y地址)的列地址译码器18和用于输入和输出数据的I/O电路19共有地提供给子底板。通过使用行地址(X地址)的高三位(X11到X13)从子底板17-0到17-7中选择一个子底板。

子底板17是具有存储单元组的单元，该存储单元组被行地址译码器22和读出放大器25(包括列SW)包围。子底板17具有存储单元阵列21、行地址译码器22、冗余存储单元阵列23、冗余行地址译码器24，以及读出放大器25。

图5是示出子底板17的结构以及子底板16外围的方框图。参考图5，下面给出关于镶嵌段冗余的描述。应当指出的是，图5所示的一部分相应于图2所示的一部分，其中描述了常规的技术，每个都具有相同的存储尺寸。

子底板16还具有子底板译码器31，冗余子底板译码器32，以及除了列地址译码器18和I/O电路19以外作为每个子底板的通用电路的或门电路33。子底板16还具有8个底板17-0到17-7。

子底板译码器31是基于行地址的高位来选择子底板17-0到7-7的译码器。子底板译码器31接收并译码行地址X11到X13，并输出子底板选择信号SM0到SM7。子底板选择信号SM0到SM7被提供给各个子底板17-0到17-7，相应的子底板17被激活。

冗余子底板译码器32基于行地址的低位选择子底板17中的冗余ROM电路28。提供给冗余子底板译码器32的是行地址X0到X2和访问激活信号AE，当底板16将被激活时，激活访问激活信号AE。通过译码行地址X0到X2获得的冗余激活信号BE0到BE7被分别输入给子底板17-0到17-7的冗余ROM电路28。在这种方式中，冗余ROM电路28被独立于子底板选择信号SM的冗余激活信号BE激活。

或门电路33从子底板17-0到17-7采集8个冗余选择信号RE-n-0到RE-n-7，该冗余选择信号从子底板17中的冗余ROM电路28分别输出。所采集的64个冗余选择信号RE的逻辑和作为行地址译码器抑制器信号XDK输出。行地址译码器抑制器信号XDK被提供给子底板17-0到17-7使行地址译码器22-0到22-7无效。在该实例中，不激活存储单元阵列21-0到21-7。

列地址译码器18基于列地址(Y地址)选择读出放大器25-0到25-7中的一个，并激活所选择的读出放大器。

子底板17-0具有存储单元阵列21-0，行地址译码器22-0，冗余存储单元阵列23-0，冗余行地址译码器24-0，子字译码器27-0，冗余ROM电路28-0-0到28-0-7，和读出放大器25-0。其他的子底板17-1到17-7具有和子底板17-0相同的结构，子底板选择信号SM和冗余激活信号BE被提供给每个子底板。由于这个原因，下面给出关于子底板17-0的描述，而省略对其他的子底板17-1到17-7的描述。

在存储单元阵列21-0中，存储单元以矩阵的形式排列。通过行地址译码器22-0、子字译码器27-0、和列地址译码器18选择存储单元。存储单元阵列21-0在行方向上具有2048条字线。通过行地址译码器22-0与子字译码器27-0的输出选择一条字线，激活子存储块35n，该子存储块35n是连接到所选字线的存储单元组(行)。在本实施例中，子存储块25n是当存储单元中出现缺陷时作为被取代单元的段20。

行地址译码器22-0译码存储单元阵列21-0的行地址(X地址)。将要被译码的行地址是行地址X0到X10之间的X3到X10，其中用于选择子底板17-0的高三位被排除。行地址的低三位X0到X2通过子字译码器27-0进行译码。对输入的行地址X3到X10进行译码，并且激256条主字线MWD中的一条。

冗余存储单元阵列23-0是用于当存储单元阵列存在缺陷时取代数据的冗余存储块。冗余存储单元阵列23-0具有8条字线和连接到各个字线的8个冗余子存储块35r。在本实施例中，用于取代缺陷部分的单元是相应于一条字线的子存储块，因此也提供了8个冗余段26。通过冗余行地址译码器24-0对冗余选择信号RE-0-0到RE-0-7进行译码，并激活冗余存储阵列23-0的冗余主字线RMWD。当冗余主字线RMWD被激活时，选择冗余子存储块35r-0到35r-7中的一条。被选择的冗余子存储块取代在存储单元阵列22中生成缺陷的子存储块35n中的一个。也就是说，具有缺陷的段20被冗余段26取代。

冗余行地址译码器24-0接收从冗余ROM电路28-0-0到28-0-7输出的冗余选择信号RE-0-0到RE-0-7，并激活相应的冗余存储单元阵列23-0的冗余主字线RMWD。在图5的实施例中，冗余存储单元阵列23-0具有相应于各个冗余ROM电路28-0-0到28-0-7的8条冗余主字线RMWD。当任意一个冗余选择信号RE-0-0到RE-0-7被激活时，冗余行地址译码器24-0激活一条相应的冗余主字线RMWD。

子字译码器27-0译码行地址的低三位X0到X2来选择一条子字线SWD，并激活所选择的子存储块35n。通过接收由子字译码器27-0译码的信号的子字驱动器29和主字线MWD来驱动子字线SWD，并选择子存储块。与图2所示的常规技术的子字译码器89比较，由于无需用于切换选择子字线SWD的信号的选择器，并且不用输入冗余选择信号RE，因此本发明的子字译码器27具有简化的结构。从而，由于信号切换以及运行速度的增加，因此减少延迟时间是可能的。可选地，子字译码器27-0具有与图2所示的常规技术同样的结构。在该实例中，冗余主字线的数量是一条，并且冗余存储单元阵列23-0的主字线和子字线通过选择器被切换。

冗余ROM电路28-0-0到28-0-7保持用于指定底板16中存储单元阵列21-0到21-7的缺陷存储单元的缺陷地址，并确定是否选择冗余存储单元阵列23-0。当选择冗余存储单元阵列23-0时，激活冗余选择信号RE-0-0到RE-0-7。存储单元阵列21-0到21-7的缺陷地址相应于包括用于选择子底板的地址的行地址X3到X13，并且该缺陷地址被编成到提供在冗余ROM电路28-0-0到28-0-7中的熔丝。在初始操作的时刻，熔丝保持的缺陷地址被锁存电路锁存。在常规的读/写操作中，当输入冗余激活信号BE0时，在地址比较器中将输入的行地址X3到X13和锁存电路中保持的缺陷地址进行比较。如果比较的结果相匹配，则输入的行地址X3到X13被认为是缺陷地址，冗余选择信号RE被激活。如果比较的结果不相匹配，不激活则冗余选择信号RE。8个冗余ROM电路28被提供给子底板17-0，并保持用于指定缺陷存储单元的最多8个缺陷地址。

读出放大器25-0是一种用于从存储单元阵列21-0和冗余存储单元阵列23-0的存储单元读取数据的读出放大器。通过列地址译码器18选择读出放大器。所选择的读出放大器25的输出作为存储在存储器中的数据被输出。

如上所述，当行地址被提供给子底板译码器31、行地址译码器22，子字译码器27和冗余子底板译码器32时，则存储单元阵列21和冗余存储单元阵列23之间的分配关系就被确定。冗余存储单元阵列23-0到23-7被分别提供给8个子底板17-0到17-7中的存储单元阵列21-0到21-7。每个存储单元阵列21都具有其中通过接收行地址X0到X2的子字译码器27选择的8条子字线的阵列被复制256次的结构。通过用于译码行地址X3到X10的行地址译码器22选择该8条子字线的256个阵列。

另一方面，冗余子底板译码器32基于行地址X0到X2选择子底板。被用于进行取代的冗余存储单元阵列被排列在所选择的子底板中。因此，8条子字线的阵列和8个子底板通过相同的行地址X0到X2彼此关联。即，连接到8条子字线的各个子存储块35n被顺序地分配给8个冗余存储单元阵列。此外，由于8条子字线的阵列被行地址X3到X10复制，因此该阵列也同样被循环并被顺序地分配给冗余存储单元阵列。

另外，同一冗余存储单元阵列23-m(m＝0到7)被循环地分配给8个子存储块35-n(n＝0到2047)的每一个。换句话说，满足n＝8×A+m条件的子存储块35n-n被分配给冗余存储单元阵列23-m(m＝0到7)。这里，A是由行地址X3到X10确定的值，并且是表示根据本发明主字线的地址。也就是说，被分配给冗余存储单元阵列23-X(冗余存储块)的子存储块35n都具有由行地址X0到X2表示的相同的子字线数量。

接下来，解释冗余ROM电路。图6是示出提供在子底板17-0中的冗余ROM电路28-0-0到28-0-7的结构方框图。由于冗余ROM电路28-0-0到28-0-7具有同样的结构，因此下面通过使用参考符号28给出该冗余ROM电路的描述。冗余ROM电路28具有冗余熔丝电路41-3到41-13、由N型MOS晶体管49-3到49-13组成的NOR(或非门)电路50、P型MOS晶体管46、N型MOS晶体管48、反相电路51和52，和P型MOS晶体管53。

冗余熔丝电路41-3到41-13的每个具有熔丝44、P型MOS晶体管45、锁存电路42，和专用或门电路43。熔丝44保持指定缺陷存储单元的缺陷地址的一个位的信息。P型MOS晶体管45响应复位信号RST对熔丝44进行预充电。锁存电路42保持对熔丝44进行预充电的结果。由锁存电路42保持的缺陷地址的一个位的信息和输入地址信号X3到X13的一个位的信息通过专用或门电路43互相比较。如果结果不匹配，则专用或门电路43激活或非门电路50的输出。

P型MOS晶体管46和N型MOS晶体管48驱动或非门电路50以响应用于激活地址比较的冗余激活信号BE。当冗余激活信号BE处于待用状态时，P型MOS晶体管46导通，并对或非门电路50进行预充电。当冗余激活信号BE被激活时，N型MOS晶体管48导通，N型MOS晶体管49-3到49-13的源极接地，反相电路51的输出由从冗余熔丝电路41-3到41-13输出的地址比较结果来确定。当在任一个冗余熔丝电路41-3到41-13中检测到地址不匹配时，冗余熔丝电路41的输出激活N型MOS晶体管49，并对预充电的电位进行放电。因此，仅仅当所比较的地址都匹配并且来自冗余熔丝电路41的输出都被无效时，反相电路51的输入才被激活，这表示该地址是匹配的。

反相电路51和52以及P型MOS晶体管53形成锁存电路，并保持或非门电路50的输出。反相电路52的输出作为在激活时刻用于选择冗余存储器的冗余选择信号RE从冗余ROM电路28输出。

在这样的结构中，一个冗余ROM电路28具有相应于行地址X3到X13的11条熔丝44。

接下来，描述主字线和子字线。图7是用于解释存储单元阵列21中主字线MWD和子字线SWD之间的关系图。行地址X3到X10被行地址译码器22译码，并且激活主字线MWD中的一条。由于将要被输入的行地址具有8位，因此激活256条主字线MWD中的一条。

子字译码器27对行地址X0到X2进行译码，并且激活8个低位行地址译码信号中的一个。如图7A所示，子字驱动器29-0到29-7被排列在8个低位行地址译码信号线和主字线MWD之间的各个交点处。

子字驱动器29的输入位于主字线MWD和低位行地址译码信号的交叉处，并激活子字线SWD。子字驱动器29起着开关的作用，该开关由P型MOS晶体管和N型MOS晶体管组成。当主字线MWD被激活时，P型MOS晶体管导通，并且低位行地址译码信号的状态被反映到子字线SWD。当主字线MWD不被激活时，N型MOS晶体管导通，并且子字线SWD进入待用状态。因此，当主字线MWD和低位行地址译码信号都处于激活状态时，子字线SWD被激活。从而，通过行地址X0到X10选择一条子字线SWD。

当子字线SWD被激活时，连接到子字线SWD的存储单元被激活。例如，当从子字驱动器29-7输出的子字线SWD被激活时，激活作为连接到子字线SWD的存储单元组的子存储块。在本实施例中，子存储块是作为用于取代具有缺陷的存储单元的单元的段，并且激活段20-7。子存储块35-0到35-7具有如参考符号30所表示的位于子字线SWD和位线之间每个交叉处的存储单元。将要被激活的存储单元的状态出现在与子字线SWD交叉的位线中。存储在被激活的存储单元中的数据通过列地址译码器18选择的读出放大器25读取。同样，从外部输入的数据被写入到被激活的存储单元中。

在冗余存储单元阵列23中，冗余主字线RMWD和冗余子字线RSWD之间的关系与存储单元阵列21中的主字线MWD和子字线SWD之间的关系类似。图7B示出了子底板17-0中的关系。在冗余行地址译码器24中，将要被输入的地址信息不是行地址，而是从冗余ROM电路28-0-0到28-0-7输出的冗余选择信号RE-0-0到RE-0-7。同样，在本实施例中，冗余主字线RMWD的数量是8条，相应于冗余选择信号RE-0-0到RE-0-7。每一条冗余主字线RMWD相应于一条冗余子字线RSWD。

冗余行地址译码器24-0接收冗余选择信号RE-0-0到RE-0-7，并激活相应于冗余选择信号RE-0-0到RE-0-7的冗余主字线RMWD。另一方面，子字译码器27-0接收行地址X0到X2，并输出8个译码信号。所有的子字驱动器29-0到29-7都被连接到相应于8个译码信号中所有变为“0”的行地址X0到X2的译码信号“0”。因此，在子底板17中，子字驱动器29被连接到相应于变为“0”的行地址X0到X2的信号，而在子底板17-n中时，子字驱动器29被连接到相应于变为“n”的行地址X0到X2的译码信号。根据这样连接的子字驱动器29，当冗余主字线RMWD在子底板17中被激活时，仅仅当行地址的低三位X0到X2为“0”时，才激活冗余子字线RSWD。冗余存储单元阵列23的存储单元的状态出现在与冗余子字线RSWD交叉的位线处。由于行地址译码器抑制器信号XDK禁止激活存储单元阵列21，因此存储在冗余存储单元的数据通过由列地址译码器18选择的读出放大器25读取，并且从外部输入的数据被写入。同样在子底板17-1到17-7中，冗余子字线RSWD被激活，并且当行地址的低三位(X0到X2)分别表示“1”到“7”时，缺陷被修复，冗余选择信号RE被激活。

图8示出了描述操作的时序图。如图8(a)部分所示的复位信号RST在开启电源后从控制电路11输入。当输入复位信号RST时，图6所示的P型MOS晶体管45被激活，并且电压被施加给保持指定缺陷存储单元的缺陷地址的熔丝44。输入到锁存电路42的电压电平基于熔丝44的熔断/非熔断来变化。锁存电路42保持(hold)熔丝的状态。

相应于熔断/非熔断的电压电平取决于熔丝元件的类型而不同。在熔化型的例子中，电压电平在熔丝熔断情况下变高，而在熔丝非熔断情况下变低。同样，在绝缘薄膜毁坏的类型的例子中，电压电平在薄膜熔化(毁坏)的情况下变高，而在薄膜非熔化(非毁坏)的情况下变低。施加给熔丝44的电压电平被锁存电路42保持，并且保持在锁存电路42中的地址在常规存储器读/写存储访问时被用于地址比较。

如图8所示的前半部分，当冗余激活信号BE((b)部分)和行地址Xn((c)部分：X3到X13)都被输入到冗余ROM电路时，执行地址比较。

如果访问地址与指定缺陷单元的缺陷地址不匹配，则不激活冗余选择信号RE((d)部分)。如果所有的冗余选择信号RE都没有被激活，则不激活行地址译码器抑制器信号XDK。行地址译码器22-0变为有效，主字线MWD被激活((e)部分：低电平)，从而相应的子字线SWD被激活((f)部分：高电平)。此外，用于访问冗余存储单元阵列的冗余主字线RMWD被无效((g)部分：高电平)，相应的冗余子字线RSWD也同样被无效((h)部分：低电平)。因此在这个实例中，访问存储单元阵列21-0中的存储单元。

如图8所示的后半部分，冗余激活信号BE((b)部分)和行地址Xn((c)部分：X3到X13)都被输入到冗余ROM电路。当行地址Xn匹配指定缺陷单元的缺陷地址时，冗余选择信号RE((d)部分)被激活。当冗余选择信号RE被激活时，在或门电路33中生成行地址译码器抑制器信号XDK，行地址译码器22-0被无效。从而，主字线MWD被无效((e)部分：高电平)，即使子字译码器27-0的输出被激活，子字线SWD仍旧无效((f)部分：低电平)。因为冗余选择信号RE被激活，冗余存储单元阵列23-0的冗余主字线RMWD((g)部分)被激活。相应于子字译码器27-0的输出的冗余子字线RSWD被激活((h)部分：高电平)，冗余存储单元阵列23-0中相应的存储单元被访问。

给出了当出现缺陷时关于存储单元和冗余存储单元阵列之间的分配关系的描述。根据镶嵌段冗余，当在如图9所示的存储单元阵列21-0中产生缺陷存储单元组55时，根据缺陷存储单元55分配冗余存储单元阵列23-0到23-2。在该冗余存储单元阵列中，由参考符号56-0到56-2表示的各个部分相应于缺陷存储单元组55。根据图1B所示的常规技术，通过使用冗余存储块74中的三个段来修复在三个段中产生的缺陷。当应用本发明的技术时，如图9所示，通过使用冗余存储单元阵列23-0-0、23-1-0和23-2-0进行修复是可能的，该冗余存储单元阵列23-0-0、23-1-0和23-2-0是作为冗余存储块的冗余存储单元阵列23-0到23-2各自的冗余段。

图9所示的是在存储单元组中产生的缺陷的替换，该存储单元组连接到三条连续的子字线，即，三个子存储块。下面给出关于在更多的连续子字线上生成的缺陷的实例描述，例如，在下面情况中一个存储单元组存在缺陷，存储单元组被连接到连续子字线0到7的12条连续的子字线，该12条连续的子字线包括相应于一条主字线的连续子字线0到7和相应于存储单元阵列21-0中的下一条主字线的子字线0到3。根据常规的方法，其中存储单元阵列21-0与冗余存储单元阵列23-0关联，由于冗余单元阵列23-0中的冗余存储块数量不足(8块)，因此不可能进行修复。根据本发明，存储单元阵列21-0中产生的缺陷被冗余存储单元阵列23-0到23-7修复。存储单元阵列21-0中具有缺陷的段被顺序地分配给冗余存储单元阵列23-0到23-7。两条冗余字线被用在每个冗余存储单元阵列23-0到23-3中，并且一条冗余字线被用在每个冗余存储单元阵列23-4到23-7中。从而，修复这样的缺陷是可能的。因此，具有高修复率的冗余存储器能够被配置有与常规技术的冗余电路相同数量的冗余存储器和熔丝。

根据镶嵌段冗余，冗余电路中保持指定缺陷存储单元的缺陷地址的熔丝的数量是11条，相应于行地址X3到X13，通过使用这些熔丝对缺陷存储单元进行修复是可能的。为了通过使用常规技术的可变通方法来修复同样的缺陷，相应于行地址X0到X13的14条熔丝作为用于保持缺陷地址的熔丝是必需的，由于要判断访问的行地址是否与指定缺陷存储单元的缺陷地址相匹配。如上所述，当应用本发明时，常规的可变通方法中通过使用14条熔丝所修复的集中的缺陷能够通过使用11条熔丝进行修复。从而，减少了熔丝的数量。

本实施例已经通过使用连接到一条字线作为段的存储单元组描述了；然而，这里不限于一条字线。如果范围能够由地址指定，并且单元能够被冗余存储单元取代，则该范围可被用作段。同样，用于字线(行地址)的冗余已经描述了。很明显本发明也能够应用于位线(列地址)的冗余。

接下来参考图10，给出根据本发明第二实施例的半导体存储器件的描述。在第二个实施例中，相应于多个子字线的存储单元组的缺陷作为修复单元的段被修复。与第一个实施例相比较，使用来保持指定缺陷存储单元的缺陷地址的熔丝数量能够被进一步减少。图10示出了其中与两条子字关联的存储单元组是一个段并且缺陷被取代的实例。同样应用于两条子字以上的单元。与第一实施例中的实例相比较，由于在两子字为单元中的缺陷被取代，保持指定缺陷存储单元的缺陷地址的熔丝数量减少了一半。这里，给出了关于行地址中存储单元阵列21a和冗余存储单元阵列23a之间的分配关系的描述。因此，仅示出了与行地址有关的一部分，地址译码器和存储单元阵列，而省略其他部分。另外，下面描述字线(行地址)冗余，这也明显地可用于位线(列地址)冗余。

DRAM存储器具有子底板译码器31a，存储单元阵列21a-0到21a-7，行地址译码器22a-0到22a-7，冗余存储单元阵列23a-0到23a-7，冗余行地址译码器24a-0到24a-7，其中的每个电路组都具有四个冗余ROM电路的冗余ROM电路组28a-0到28a-7，和冗余子底板译码器32a。未示出的子字译码器接收行地址X0到X2。在存储单元阵列中选择字的方法与第一实施例相同，参考图7C描述冗余存储单元阵列中的字选择。

子底板译码器31a接收行地址X11到X13，并输出子底板选择信号SM0到SM7给各个子底板。每个子底板的行地址译码器22a-0到22a-7接收行地址X3到X10，子字译码器接收行地址X0到X2，并且激活每个存储单元阵列21a-0到21a-7的2048条字线中的一条。每个子底板的存储单元阵列21a-0到2a-7被来自子底板译码器31a的相应子底板选择信号SM0到SM7激活，并且输出相应于行地址译码器22a-0到22a-7和已激活字线的存储单元的数据。冗余子底板译码器32a接收行地址X1和X2，并输出4个冗余激活信号BE0到BE3。该4个冗余激活信号BE0到BE3被分别提供给冗余ROM电路组28a-0和28a-1、28a-2和28a-3、28a-4和28a-5，以及28a-6和28a-7。因此，两个冗余ROM电路组被一个冗余激活信号BE激活。冗余ROM电路组28a-n(n＝0到7)接收行地址X3到X13，并输出作为冗余选择信号RE-n-0到RE-n-3的具有指定缺陷存储单元的缺陷地址的比较结果给冗余行地址译码器24a-n。冗余行地址译码器24a-n接收冗余选择信号RE-n-0到RE-n-3，并激活冗余存储单元阵列23a-n(n＝0到7)的冗余主字线RMWD。被提供给冗余ROM电路组28a-n的冗余ROM电路与冗余存储单元阵列23a-0到23a-7的两条子字线关联。因此，两个子字驱动器29被连接到一条冗余主字线RMWD。每个冗余存储单元阵列23a-0到23a-7都具有由冗余行地址译码器24-0到24-7驱动的四条主字线，并输出连接到由子字驱动器29驱动的子字线的存储单元的数据。

每个存储单元阵列21a-0到21a-7都具有2048条字线，并且一条字线由子字译码器和接收并译码行地址X0到X10的行地址译码器22a-0到22a-7选择。当所有的冗余ROM电路28a确定被访问的地址与缺陷地址不匹配时，访问存储单元阵列21a-0到21a-7中关联的存储单元行。当任一冗余ROM电路28a确定被访问的地址与缺陷地址相匹配时，激活行地址译码器抑制器信号，并且使行地址译码器22a-0到22a-7无效。因此，就不访问存储单元阵列21a-0到21a-7的存储单元。

冗余子底板译码器32a译码行地址X1和X2，并输出4个冗余激活信号BE0到BE3。一个冗余激活信号BE选择两个冗余ROM电路组(28a-0和28a-1，或28a-2和28a-3，或28a-4和28a-5，或28a-6和28a-7)。因此，冗余ROM电路组28a-0和28a-1、28a-2和28a-3、28a-4和28a-5、28a-6和28a-7的每个组能够被当作一个冗余ROM电路组，并且能被当作具有4个冗余存储单元的存储器。

每个都具有8条字线的冗余存储单元阵列23a-0到23a-7是用于取代缺陷地址的数据的冗余存储块，该缺陷地址指定存储单元阵列21a-0到21a-7中的缺陷存储单元。冗余存储单元阵列23a-n的8条字线成对地相应于从冗余ROM电路组28a-n(n＝0到7)输出的各个冗余选择信号RE-n-0到RE-n-3。冗余选择信号RE-n-0到RE-n-3的每个通过冗余行地址译码器24a-n(n＝0到7)激活一条冗余主字线RMWD。一条冗余主字线连接到两个子字驱动器29，并且由行地址X0选择一条冗余子字线RSWD。行地址X0没有被输入到冗余子底板译码器32a，并且由输出的冗余激活信号BE激活的一条冗余ROM电路和两条字线关联。从而，两条字线相应于存储单元阵列21a-0到21a-7中的两条相邻的字线。

这里，给出了冗余存储单元阵列23a-0到23a-7中主字线和子字线之间的关系描述，以及关于存储单元阵列21a-0到21a-7中具有缺陷的子存储块和冗余存储单元阵列23a-0到23a-7中用来取代子存储块的冗余子存储块之间的分配关系的描述。存储单元阵列21a-0到21a-7中主字线和子字线之间的关系则参考图7A在第一实施例中描述。由于同样应用于本实施例，因此省略该关系的描述。参考图7C，进行描述关于冗余存储单元阵列23a-0到23a-7中主字线和子字线之间的关系。图7示出了子底板17-0中的冗余存储单元阵列23a-0，和相应的冗余行地址译码器24a-0，子字译码器27a-0，读出放大器25-0，以及列地址译码器18。

冗余行地址译码器24a-0接收冗余选择信号RE-0-0到RE-0-3，并激活4条冗余主字线RMWD中相应于被激活的冗余选择信号RE的一条冗余主字线RMWD，该4条冗余主字线RMWD相应于冗余选择信号RE-0-0到RE-0-3。子字译码器27a-0输出根据行地址X0到X2激活的8个译码信号。在冗余存储阵列23a-0中，子字驱动器29基于激活的译码信号和冗余主字线RMWD来激活冗余子字线RSWD，并且作为连接到冗余子字线RSWD的存储单元组的子存储块35被激活。读出放大器25-0基于列地址被列地址译码器18选择。存储在激活的存储单元中的数据由读出放大器25-0读取，并且从外部输入的数据被写入到其中。

子字译码器27a-0输出基于行地址X0到X2激活的8个译码信号。子字驱动器29-0到29-7被排列在译码信号线和冗余主字线之间的交叉处。子字驱动器29-0到29-7中的每个基于冗余主字线RMWD和译码信号激活一条冗余子字线RSWD。图7C示出了排列在子底板17-0中的冗余存储单元阵列23a-0，其中当行地址X0到X2为“0”时，子字驱动器29-0、2、4和6接收激活的译码信号，并且当行地址X0到X2为“1”时，子字驱动器29-1、3、5和7接收激活的译码信号。这样的连接使得在段中指定子存储块是可能的。在其他子底板的情况下，在冗余存储单元阵列23-(2×n)和冗余存储单元阵列23-(2×n+1)中，当行地址X0到X2为“2×n”时，子字驱动器29-0、2、4和6接收激活的译码信号，并且当行地址X0到X2为“2×n+1”(n＝0、1、2、3)时，子字驱动器29-1、3、5和7接收激活的译码信号。

这种结构中的段相应于两个子存储块，该段是通过使用冗余存储阵列用于修复存储单元阵列的缺陷的分配单元。因此，子存储块35-0和35-1被分配作为冗余段26-0；子存储块35-2和35-3被分配作为冗余段26-1；子存储块35-4和35-5被分配作为冗余段26-2；以及子存储块35-6和35-7被分配作为冗余段26-3，其中被分配的冗余段替代存储阵列21-0到21-7的两个相邻子字中生成的缺陷。分配的冗余段通过替代具有缺陷并且要被访问的存储单元阵列21a-0到21a-7的一个子存储块来修复缺陷。

下面描述当存储器被访问时的操作。当存储器被访问时，冗余ROM电路组28a-0到28a-7同时按照组合28a-0和28a-1、28a-2和28a-3、28a-4和28a-5，以及28a-6和28a-7被激活。冗余ROM电路组28a-0到28a-7中的每个具有四个冗余ROM电路28a-n-0到28a-n-7(n＝0到7)，并且比较输入的行地址X3到X13和每个电路的熔丝中保持的用于指定缺陷存储单元的缺陷地址。在匹配的情况下，则行地址X3到X13被确定为有缺陷的地址，同时一个冗余选择信号RE被激活。冗余主字线和子字线被选择，冗余主字线相应于从保持缺陷地址的冗余ROM电路28a-n-m(n＝0到7，m＝0到3)输出的激活冗余选择信号RE-n-m。然后，冗余存储单元23a-n被激活，并且所有的存储单元阵列21a-0到21a-7不被激活。因此，访问冗余存储单元阵列23a而不是存储单元阵列21a，存储单元阵列21a的缺陷由冗余存储单元阵列23a取代。在不匹配的情况下，被访问的地址不作为指定缺陷存储单元的缺陷地址，存储单元阵列21a被激活并执行常规访问。

当冗余ROM电路28a-0到28a-7的每个被冗余激活信号BE0到BE3激活时，比较输出的行地址X3到X13和熔丝中保持的指定缺陷存储单元的缺陷地址。因此，行地址X1到X13与缺陷地址相比较，属于相应于行地址X0的两条相邻子字的存储单元是取代的对象(段)。

因此，作为取代缺陷的分配单元的段是两个子存储块。在由行地址X0到X10选择的存储单元阵列21a-0中，存储单元阵列21a-0-0和21a-0-1被分配给冗余存储单元阵列23a-0或23a-1，存储单元阵列21a-0-2和21a-0-3被分配给冗余存储单元阵列23a-2或23a-3，存储单元阵列21a-0-4和21a-0-5被分配给冗余存储单元阵列23a-4或23a-5，存储单元阵列21a-0-6和21a-0-7被分配给冗余存储单元阵列23a-6或23a-7，以及存储单元阵列21a-0-8和21a-0-9被分配给冗余存储单元阵列23a-0或23a-1。因此，按序循环地分配段。换句话说，根据行地址X1到X2，在以两个子存储块单元为一组中，存储单元阵列21a-0-0到21a-0-2047被重复地分配给冗余存储单元阵列的一对子存储块(23a-0和23a-1，23a-2和23a-3，23a-4和23a-5，以及23a-6和23a-7)。

此外，在存储单元阵列21a-1到21a-7中，与存储单元阵列21a-0的情况一样，存储单元阵列21a-i-(2×m)和21a-i-(2×m+1)被顺序地分配给冗余存储单元阵列23a-(2×n)或23a-(2×n+1)(i＝1到7，m＝0到1023，n＝0到3，m是提供给存储单元阵列的段的数量，n作为冗余存储块的数量由m被4除产生的余数给定)。

换句话说，下面的描述是能够存在的。提供相应于存储单元阵列21a-0到21a-7的冗余存储单元阵列23a-0到23a-7。每个存储单元阵列21a具有1024个段，其中当产生缺陷存储单元时，存储阵列组是作为被取代单元的段，该存储阵列组连接到由行地址X0选择的两条相邻的子字线。基于行地址X1和X2，存储单元阵列21a被认为是其单元是4个相邻段的段组，从该段组中能够选择一个段。在该观点中，存储单元阵列21a具有被重复排列并基于行地址X3到X10选择的256个段组。另一方面，其中排列有冗余存储单元阵列的子底板由冗余子底板译码器32a选择，行地址X1和X2被输入到冗余子底板译码器32a。这时，冗余子底板译码器32a的输出作为相同的信号被输入给冗余ROM电路组28a的每两个电路组。即，冗余ROM电路组28a-0和28a-1，28a-2和28a-3，28a-4和28a-5，以及28a-6和28a-7的每个组能够被认为是一个冗余ROM电路组。在该实例中，冗余电路组的数量是4个。因此，具有对应关系的形成段组的4个段和4个冗余ROM电路组由相同的行地址X1与X2选择。换句话说，4个段被顺序地分配给连接到4个冗余ROM电路组的冗余存储单元阵列。此外，由于行地址X3到X10，4个段被复制，4个段同样也被循环顺序地分配给冗余存储单元阵列。

此外，段n(n＝0到1023)以4个为一个单元被循环地分配给相同的冗余存储单元阵列组m(冗余存储单元阵列23-(2×m)和冗余存储单元阵列23-(2×m+1)的组合)(m＝0到3)。因此，满足n＝4×A+m关系的段n被分配给冗余存储单元阵列组m(m＝0到3)。这里，A的值由行地址X3到X10确定。也就是说，分配给冗余存储单元阵列组x的段x都具有由行地址X1到X2指定的相同的段数量。

通过对冗余存储单元阵列执行这样的分配，一个冗余ROM电路28a相应于两条子字线。与使用具有相同容量的冗余存储单元阵列的实例相比较，电路的数量减少了一半。在图10的情况中，电路的数量是4。因此，在用于保持指定缺陷存储单元的缺陷地址的熔丝也同样减半的状态下能够修复缺陷。

此外，本实施例中已经描述了字线(行地址)冗余，该字线冗余也同样可明显地应用于位线冗余(列地址)。

另外，第一实施例和第二实施例的组合也同样有效。每个子底板中一半的冗余电路被配置用来实施如在第一实施例情况中的一个子字单元中的修复，另一半冗余电路被配置用来实施如在第二实施例情况中的两个子字单元中的修复。可选地，子底板一半的冗余电路被配置用来实施如在第一实施例情况中的一个子字单元中的修复，而子底板另一半的冗余电路被配置用来实施如在第二实施例情况中的两个子字单元中的修复。通过采用这样的组合配置，能够取决缺陷的状态实现更详细的处理，这有效地减少了冗余电路的数量，尤其是熔丝的数量。

参考图11描述第三个实施例。在第三个实施例中，通过使用冗余电路修复缺陷，使用相应于多个子字的存储单元组作为缺陷修复单元的段。与第二实施例相比较，用于保持指定缺陷位置的缺陷地址的位长度减少，并且所使用的熔丝数量减少。换句话说，消除了相应于保持缺陷地址的行地址X3的熔丝，该行地址X3被输入到冗余子底板译码器。从而，子底板中的一个存储阵列和一个冗余阵列是一一对应。图11示出了在作为段的两个子字单元中执行代替的情况。这里描述了行地址中存储单元阵列21b和冗余存储单元阵列23b之间的分配关系，仅示出和行地址关联的部分、地址译码器和存储单元阵列，而省略其他部分。此外，下面给出关于字线(行地址)冗余的描述，该字线冗余也同样可明显地应用于位线冗余(列地址)。

DRAM存储器具有子底板译码器31b、存储单元阵列21b-0到21b-7、行地址译码器22b-0到22b-7、冗余存储单元阵列23b-0到23b-7、冗余行地址译码器24b-0到24b-7、其中每个都具有4个冗余ROM电路的冗余ROM电路组28b-0到28b-7，和冗余子底板译码器32b。此外，行地址X0到X2被输入到一子字译码器(未示出)，在存储单元阵列中选择字的方法与第一实施例中的选择方法相同。同样，将图7C中的参考标记23a、24a和27a分别改为23b、24b和27b，关于冗余存储单元阵列的字选择与参考图7C的第二实施例中的字选择相同。

子底板译码器31b接收行地址X11到X13，并输出子底板选择信号SM0到SM7给各个子底板。各个子底板的行地址译码器22b-0到22b-7接收行地址X3到X10，子字译码器接收行地址X0到X2，激活存储单元阵列21b-0到21b-7的每个的2048条字线中的一条。每个子底板的存储单元阵列21b-0到21b-7通过相应于来自子底板译码器31b的子底板选择信号SM0到SM7激活，并输出相应于一条激活字线的存储单元的数据。冗余子底板译码器32b接收行地址X1到X13，并输出8个冗余激活信号BE0到BE7。该8个冗余激活信号BE0到BE7被分别连接到冗余ROM电路组28b-0到28b-7。激活的冗余ROM电路组28b-0到28b-7接收行地址X4到X13，具有指定缺陷存储单元的缺陷地址的比较结果作为冗余选择信号RE-n-0到RE-n-3(n＝0到7)输出给冗余行地址译码器24b-n。冗余行地址译码器24b-n接收冗余选择信号RE-n-0到RE-n-3，并激活冗余存储单元阵列23a-n(n＝0到7)的冗余主字线RMWD。提供在冗余ROM电路组28b-0到28b-7中的一个冗余ROM电路与冗余存储单元阵列23b-0到23b-7相关联。因此，两个子字驱动器29被连接到一条冗余主字线RMWD。冗余存储单元阵列23b-0到23b-7具有由冗余行地址译码器24-0到24-7驱动的4条主字线，并输出连接到由子字驱动器29激活的子字线的存储单元的数据。

存储单元阵列21b-0到21b-7的每个具有2048条字线，通过子字译码器和接收并译码行地址X0到X10的行地址译码器22b-0到22b-7选择一条字线。当所有的冗余ROM电路28b确定所访问的地址与缺陷地址不相匹配时，则访问存储单元阵列21b-0到21b-7中相应的存储单元。当任一冗余ROM电路28b确定所访问的地址与指定缺陷存储单元的缺陷地址相匹配时，则激活行地址译码器抑制器信号。由于使行地址译码器22b-0到22b-7无效，因此不访问存储单元阵列21b-0到21b-7中的存储单元。

冗余子底板译码器32b译码行地址X1到X3，并输出8个冗余激活信号BE0到BE7。一个冗余激活信号BE激活冗余ROM电路组28b-0到28b-7中的一个。

冗余存储单元阵列23b-0到23b-7的每个具有8条字线，并且该冗余存储单元阵列是用于取代存储单元阵列21b-0到21b-7中指定缺陷存储单元的缺陷地址的数据的冗余存储块。冗余ROM电路组23b-n的8条字线成对地相应于从冗余ROM电路组28b-n(n＝0到7)输出的每个冗余选择信号RE-n-0到RE-n-3。冗余选择信号RE-n-0到RE-n-3的每个通过激活冗余行地址译码器24b-n(n＝0到7)来激活一条冗余主字线RMWD。一条冗余主字线RMWD连接到两个子字驱动器29，通过行地址X0选择一条冗余子字线RSWD。该行地址X0不被输入到冗余子底板译码器32b，由作为冗余子底板译码器32b的输出的冗余激活信号BE激活的一个冗余ROM电路对应于两条字线。从而，两条字线相应于存储单元阵列21b-0到21b-7的两条相邻字线。

这里，参考图7A，在第一实施例中已经描述了存储单元阵列21b-0到21b-7中的主字线和子字线之间的关系。该关系也同样与本实施例的关系相同，这里省略对该关系的描述。同样，参考图7C在第二实施例中已经描述了冗余存储单元阵列23b-0到23b-7中的主字线和子字线之间的关系，将图7C中的参考符号23a，24a，和27a分别改变为23b，24b，和27b。该关系也同样与本实施例的关系相同，这里省略对该关系的描述。

下面说明当存储器被访问时的操作。如果访问存储器，则具有4个冗余ROM电路28b-n-0到28b-n-3(n＝0到7)的每个冗余ROM电路组28b-n比较将要被输入的行地址X4到X13和每个电路熔丝保持的指定缺陷存储单元的缺陷地址。如果匹配，行地址X4到X13被确定为缺陷地址，激活一个冗余选择信号。选择子字线和相应于保持缺陷地址的冗余ROM电路28b-n-m(n＝0到7，m＝0到3)的冗余主字线。然后，激活冗余存储单元阵列23b-n，所有的存储单元阵列21b-0到21b-7不被激活。从而，访问冗余存储单元阵列23b而不是存储单元阵列21b，存储单元阵列21b中的缺陷被冗余存储单元阵列23b取代。如果不匹配，被访问的地址被确定为不是指定缺陷存储单元的缺陷地址，激活存储单元阵列21b，执行常规的访问。

冗余ROM电路28b-0到28b-7的每个在通过译码行地址X1到X3获得的冗余激活信号BE0到BE7被激活时，冗余ROM电路28b-0到28b-7的每个将输入的行地址X4到X13和熔丝保持的指定缺陷存储单元的缺陷地址相比较。因此，行地址X1到X13与缺陷地址相比较，属于相应于行地址X0的两个相邻的子字的存储单元是取代的对象(段)。

从而，作为取代缺陷的分配单元的段是两个子存储块。在由行地址X0到X10选择的存储单元阵列21b-0中，顺序地将存储单元阵列21b-0-0和21b-0-1被分配给冗余存储单元阵列23b-0，存储单元阵列21b-0-2和21b-0-3被分配给冗余存储单元阵列23b-1，存储单元阵列21b-0-4和21b-0-5被分配给冗余存储单元阵列23b-2。按序循环地执行分配，其中存储单元阵列21b-0-14和21b-0-15被分配给冗余存储单元阵列23b-7，存储单元阵列21b-0-16和21b-0-17被分配给冗余存储单元阵列23b-0。也就是说，冗余存储单元阵列23b-n根据行地址X1到X3(n＝0到7)被循环地分配给每两个子存储块的存储单元阵列21b-0-0到21b-0-2047。

此外，存储单元阵列21b-i-(2×m)和21b-i-(2×m+1)同样被顺序地分配给存储单元阵列21b-1和21b-7中的冗余存储单元阵列23b-n(i＝1到7，m＝0到1023，n＝0到7，m是提供给存储单元阵列的段的数量，作为冗余存储块的冗余存储单元阵列数量的n是由m被8除时产生的余数给出)，如在存储单元阵列21b-0的情况中。

换句话说，下面的描述是可能的。提供相应于存储单元阵列21b-0到21b-7的冗余存储单元阵列23b-0到23b-7。每个存储单元阵列21b具有连接到由行地址X0选择的两条相邻的子字线的存储阵列组的1024个段，该存储阵列组段，当产生缺陷存储单元时，该段是用来取代的单元。基于行地址X0到X3，存储单元阵列21b能够被认为是具有8个相邻段作为一个单元的段组，其中一个段被选择。在该方案中，存储单元阵列21b具有基于行地址X4到X10选择的重复排列的128个段组。另一方面，排列有冗余存储单元阵列的子底板由冗余子底板译码器23b选择，行地址X1到X3输入到冗余子底板译码器23b。从而，形成段组的8个段和排列有冗余存储阵列的8个子底板由相同的行地址X1到X3选择，并具有对应关系。换句话说，8个段被按序分配给排列在8个子底板中的冗余存储单元阵列。此外，由于8个段被行地址X4到X10复制，该8个段也同样按序循环地被分配给冗余存储单元阵列。

此外，段n(n＝0到1023)被重复地以每8个为一个单元分配给相同的冗余存储单元阵列23-m(m＝0到7)。因此，满足n＝8×A+m关系的段n被分配给冗余存储单元阵列23-m(m＝0到7)。这里A的值由行地址X4到X10确定。即，分配给冗余存储单元阵列23-x的段都具有由行地址X1到X3指定的相同数量的段。

如果执行这样的冗余存储单元阵列的分配，则两条子字线对应于一个冗余ROM电路28b，电路的数量与使用具有相同容量的冗余存储单元阵列的实例相比较减少了一半。在图11实例中电路的数量是4个。此外，用于与指定缺陷存储单元的缺陷地址相比较的行地址是X4到X13，该地址比第二实施例中的比较地址X3到X13少一位。从而，与第二实施例相比较，当进一步减少用于保持缺陷地址的熔丝数时，缺陷能够被修复。

此外，在本实施例中，作为缺陷存储单元的取代单元的段是连接到两条字线的存储单元组，这也扩充地适用于连接到2ⁿ条字线的存储单元组。此外，在本实施例中已经描述了字线(行地址)冗余，这也同样明显地适用于位线(列地址)冗余。

参考图12描述了第四个实施例。第四个实施例是其中作为用于冗余电路修复的单元的段是在由主字线选择的范围内的存储单元组的实例。冗余存储单元阵列由一条冗余主字线驱动，包括在一个子底板中的冗余存储单元阵列修复一个缺陷。这样的结构能够进一步减少用于保持指定缺陷存储单元的缺陷地址的熔丝数量。这里，通过行地址给出关于存储单元阵列21c和冗余存储单元阵列23c之间的分配关系的描述。因此，仅示出与行地址关联的部分和存储单元阵列，而省略其他部分。此外，下面给出关于字线(行地址)冗余的描述，这也同样明显地适用于位线(列地址)冗余。

DRAM存储器具有存储单元阵列21c-0到21c-7、行地址译码器22c-0到22c-7、子底板译码器31c、冗余存储单元阵列23c-0到23c-7、冗余行地址译码器24c-0到24c-7、冗余ROM电路28c-0到28c-7，和冗余子底板译码器32c。存储单元阵列21c-n、行地址译码器22c-n、冗余存储单元阵列23c-n、冗余行地址译码器24c-n，和冗余ROM电路28c-n提供给相同的子底板(n＝0到7)。此外，行地址X0到X2被输入到子字译码器(未示出)，存储单元阵列的字选择方法与第一实施例中的选择方法相同。同样，图7D中描述了冗余存储单元阵列的字选择方法。

子底板译码器31c接收行地址X11到X13，输出子底板选择信号SM0到SM7到每个子底板。每个子底板的行地址译码器22c-0到22c-7接收行地址X3到X10，并接收子字译码器的行地址X0到X2，激活每个存储单元阵列21c-0到21c-7的2048条字线中的一条。每个子底板的存储单元阵列21c-0到21c-7由来自子底板译码器31c相应的子底板选择信号SM0到SM7激活，并输出对应于一条已激活的字线的存储单元的数据，所述一条已激活的字线是由子字译码器和行地址译码器22c-0到22c-7选择的2048条字线中的一条。冗余子底板译码器32c接收行地址X3到X5，并输出8个冗余激活信号BE0到BE7。8个冗余激活信号BE0到BE7被分别连接到冗余ROM电路28c-0到28c-7。从而，冗余ROM电路28c被行地址X3到X5选择，随后被激活。冗余ROM电路28c-0到28c-7接收行地址X6到X13，并将与指定缺陷存储单元的缺陷地址的比较结果作为冗余选择信号RE-n输出给冗余行地址译码器24c-n(n＝0到7)。冗余行地址译码器24c-n接收冗余选择信号RE-n，并激活冗余存储单元阵列23c-n(n＝0到7)的冗余主字线RMWD。每个冗余ROM电路28c-0到28c-7对应于包括在每个冗余存储单元阵列23c-0到23c-7中的8条子字线。因此，一条冗余主字线RMWD被连接到8个子字驱动器29。每个冗余存储单元阵列23c-0到23c-7具有由相应的冗余行地址译码器24c-0到24c-7驱动的一条主字线，并输出连接到由子字驱动器29激活的子字线的存储单元的数据。

每个存储单元阵列21c-0到21c-7都具有2048条字线，2048条字线通过使用行地址译码器22c-0到22c-7和子字译码器对行地址X0到X10进行译码来选择。当所有的冗余ROM电路28c判断所访问的地址与缺陷地址不对应时，存储单元阵列21c-0到21c-7具有将要被访问的关联存储单元。如果任一冗余ROM电路28c判断所访问的地址与缺陷地址对应，则激活行地址译码器抑制器信号，并使行地址译码器22c-0到22c-7无效。因此，存储单元阵列21c-0到21c-7的存储单元不被访问。

冗余子底板译码器32c接收并译码行地址X3到X5，并输出8个冗余激活信号BE0到BE7给冗余ROM电路28c-0到28c-7。从而，选择冗余ROM电路28c-0到28c-7基于行地址X3到X5，随后被激活。

具有8条字线的每个冗余存储单元阵列23c-0到23c-7是用于取代指定存储单元阵列21c-0到21c-7的缺陷存储单元的缺陷地址的数据的冗余存储块。冗余存储单元阵列23c-n的8条字线对应于从冗余ROM电路28c-n输出的冗余选择信号RE-n。每个冗余选择信号RE-n通过冗余行地址译码器24c-n激活一条冗余主字线RMWD。一条冗余主字线RMWD被连接到8个子字驱动器29，通过行地址X0到X2选择一条冗余子字线RSWD。由于示出了子字地址的行地址X0到X2不被输入给冗余子底板译码器32c，将要被激活的8条字线对应于存储单元阵列21c-0到21c-7的主字线MWD。

这里，给出了关于冗余存储单元阵列23c-0到23c-7中的主字线和子字线之间的关系，以及关于具有缺陷的存储单元阵列21c-0到21c-7的子存储块和用来取代前者的冗余存储单元阵列23c-0到23c-7的冗余子存储块之间的分配关系的描述。参考图7A在第一实施例中描述了存储单元阵列21c-0到21c-7中主字线和子字线之间的关系。该关系也与本实施例中主字线和子字线之间的关系相同，因此这里省略对其关系的描述。参考图7D解释了冗余存储单元阵列23c-0到23c-7中的主字线和子字线之间的关系。图7D示出了子底板17-0中的冗余存储单元阵列23c-0，以及关联的冗余行地址译码器24c-0，子字译码器27c-0，读出放大器25-0，和行地址译码器18。

冗余行地址译码器24c-0接收冗余选择信号RE-0，并激活相应于冗余选择信号RE-0的一条冗余主字线RMWD。子字译码器27c-0输出基于行地址X0到X2激活的8个译码信号。在冗余存储阵列23c-0中，子字驱动器29基于激活的译码信号和冗余主字线RMWD激活冗余子字线RSWD，并激活子存储块35，该存储块35是连接到冗余子字线RSWD的存储单元组。列地址译码器18基于列地址来选择读出放大器25-0，读取存储在由读出放大器25-0激活的存储单元中的数据，写入从外部输入的数据。

子字译码器27c-0输出基于行地址X0到X2激活的8个译码信号。子字驱动器29-0到29-7被排列在译码信号线和冗余主字线的交叉点处。每个子字驱动器29-0到29-7基于冗余主字线RMWD和译码信号来激活一条冗余子字线RSWD。由于子字驱动器29-0到29-7分别相应于子字译码器27c-0的8个译码信号，当行地址X0到X2是“0”到“7”时，则子字驱动器29-0到29-7接收激活的译码信号。这样的连接使得在段中指定子存储块是可能的。对于其他子底板也执行同样的连接。

此外，在这样的连接中，作为通过使用冗余存储阵列用于修复存储单元阵列缺陷的分配单元的段是8个子存储块。因此，子存储块35-0到35-7被分配作为冗余段26，充当用于取代在存储阵列21-0到21-7的8个相邻子字(一个主字)中产生的缺陷的存储阵列。被分配的冗余段通过取代具有缺陷并被访问的存储单元阵列21c-0到21c-7的每一个子存储块来修复缺陷。

下面描述当存储器被访问时的操作。如果存储器被访问，由冗余子底板译码器32c输出的信号激活的冗余ROM电路28c-0到28c-7接收行地址X6到X13，比较输入的行地址X6到X13和保持在内部提供的熔丝中用于指定存储单元阵列21c-0到21c-7的缺陷存储单元的缺陷地址。如果比较的结果相匹配，则输入的行地址X6到X13被认为是指定缺陷存储单元的缺陷地址，激活冗余选择信号。被提供激活的冗余选择信号RE的冗余行地址译码器24c-n激活冗余主字线RMWD。然后，选择子字线和相应于保持相应地址的冗余ROM电路28c-n的冗余主字线，激活冗余存储单元阵列23c-n。除了激活冗余存储单元阵列23c-n以外，通过行地址译码器抑制器信号不激活所有的存储单元阵列21c-0到21c-7。因此，访问冗余存储单元阵列23c而不是存储阵列21c，通过使用冗余存储单元阵列23c来取代存储单元阵列21c的缺陷。如果比较的结果不匹配，则被访问的地址不认为是指定缺陷存储单元的缺陷地址，则激活存储单元阵列21c，并执行常规的访问。

冗余ROM电路28c-0到28c-7的每个，在被通过译码行地址X3到X5获得的冗余激活信号BE0到BE7激活时，比较输入的地址X6到X13和熔丝保持的用于指定缺陷存储单元的缺陷地址。从而，行地址X3到X13与缺陷地址相比较，属于包括相应于行地址X0到X2的8个子字的一条主字的存储单元是替换的对象(段)。

因此，作为取代缺陷的分配单元的段是8个子存储块(相应于主字)。在由行地址X0到X10选择的存储单元阵列21c-0中，存储单元阵列21c-0-0到21c-0-7被分配给冗余存储单元阵列23c-0，存储单元阵列21c-0-8到21c-0-15被分配给冗余存储单元阵列23c-1，以及存储单元阵列21c-0-16到21c-0-23被顺序地分配给冗余存储单元阵列23c-2。此外，按序地循环执行分配，其中存储单元阵列21c-0-56到21c-0-63被分配给冗余存储单元阵列23c-7，然后，存储单元阵列21c-0-64到21c-0-71被分配给冗余存储单元阵列23c-n。

此外，存储单元阵列21c-i-(8m)到21c-i-(8m+7)也同样按顺序被分配给存储单元阵列21c-1到21c-7中的冗余存储单元阵列23c-n，和存储单元阵列21c-0的情况一样(m＝0到255，n＝0到7，m是提供给存储单元阵列的段的数量，作为冗余存储块数量的n是通过m被8除时得到的余数给定的)。

如果对冗余存储单元阵列执行这样的分配，一个冗余ROM电路28c相应于8条子字线，即一条主字线，电路数量是使用具有相同容量的冗余存储单元阵列情况的1/8。在图12中，8个子字被用于一个电路。同样，由于将由冗余ROM电路28c保持的用于指定缺陷存储单元的缺陷地址仅具有8位，该8位是X6到X13，因此同样可以减少每个电路的熔丝数量。从而，电路数量和每个电路中熔丝数量的减少能够大大减少每个存储芯片的熔丝数量并修复缺陷。另外，如果冗余存储阵列23c的容量增加，本实施例能够被扩充并能够应用于多个主字线。

为了简化说明，上述实施例中已经描述了行侧的冗余电路，如果该段作为连接到相同位线和多个相邻位线的存储单元组被读取，和行侧的情况一样，其也可清楚地被应用于列侧冗余电路。此外，通过DRAM的实例已经描述了关于冗余存储块的分配。然而，很明显本发明不仅仅应用于DRAM而且还可应用于具有冗余存储器的存储器。

Claims (12)

1.一种具有冗余电路的半导体存储器件，包括：

多个存储块；和

提供给所述的多个存储块的每个存储块的多个冗余存储块，

其中用于选择所述的多个存储块的每个存储块的地址位不同于用于选择所述的多个冗余存储块的每个的地址位。

2.根据权利要求1的所述半导体存储器件，

其中所述的多个存储块的每个所拥有的一个或多个相邻存储单元行或列是作为替换对象的分配单元的段，具有缺陷的相邻段由所述的多个冗余存储块的不同的冗余存储块取代。

3.根据权利要求2的所述半导体存储器件，

其中定义所述段的地址位是低地址位，用于选择所述多个冗余存储块的地址位包括紧邻于所述低地址位的高地址位。

4.根据权利要求2的所述半导体存储器件，

其中所述段的单元等于所述子字线的数量。

5.一种半导体存储器件，包括：

具有多个段的存储块，所述的多个段的每个包括多个存储单元；和

提供给所述存储块的多个冗余存储块，

其中所述的多个冗余存储块的每个具有用于替代在所述的多个段中具有缺陷的任何段的冗余段，

所述的多个段循环并顺序地分配给所述的多个冗余存储块，以及

所述的多个段中的每个当存在缺陷时由所述分配的冗余存储块取代。

6.一种半导体存储器件，包括：

多个存储块，每个存储块都具有多个段，所述的多个段的每个包括多个存储单元；和

提供给所述多个存储块的多个冗余存储块，

其中所述的多个冗余存储块的每个具有替代所述的多个段中具有缺陷的任何段的冗余段，

所述的多个段循环并顺序地分配给所述多个冗余存储块，以及

所述的多个段的每个段在存在缺陷时由所述分配的冗余存储块取代。

7.一种具有多个存储块的半导体存储器件，其中所述的多个存储块的每个存储块包括多个段，

替代所述的多个段中具有缺陷的任何段的冗余存储块被物理地提供给所述的多个存储块的每个，

所述的冗余存储块被逻辑共有地分配给所述的多个存储块，以及

所述的多个段中的每个段在存在缺陷时由所述分配的冗余存储块取代。

8.根据权利要求5至7中任一项的所述半导体器件，

其中所述多个段的第一段和第二段彼此相邻，分配给所述第一段的第一冗余存储块与分配给所述第二段的第二冗余存储块是不同的冗余存储块。

9.根据权利要求8的所述半导体器件，

其中表示所述第一段的地址与表示所述第二段的地址是连续的地址，表示所述第一冗余存储块的数量与表示第二冗余存储块的数量是循环连续的。

10.根据权利要求5至9中任一项的所述半导体器件，

其中当表示所述任何段的地址被所述冗余存储块的数量除时，表示分配给所述的多个段的任一段的所述冗余存储块的数量由所产生的余数给定。

11.根据权利要求5至10中任一项的所述半导体器件，

其中所述的多个段的每个段是连接到2ⁿ(n＝0、1、2、…)条字线或位线的一组存储单元，当所述字线或所述位线的数量是复数个时，所述的字线或位线相邻。

12.根据权利要求5至11中任一项的所述半导体器件，

其中输入到用于选择所述多个段的任一段的译码电路的地址的多个低位被输入到用于选择所述冗余存储块的译码电路。

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