CN1416574A

CN1416574A - 半导体存储器件

Info

Publication number: CN1416574A
Application number: CN01806178A
Authority: CN
Inventors: 高桥弘行; 稻叶秀雄; 园田正俊; 加藤义之; 中川敦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-03-08
Filing date: 2001-03-07
Publication date: 2003-05-07
Also published as: WO2001067461A1; KR20030014361A; US6876592B2; JP3376998B2; EP1282133A4; JP2002032986A; TW503395B; US20040114446A1; EP1282133A1

Abstract

提供一种使地址存取高速化并可以缩短循环时间的半导体存储器件。第1地址解码器(2)、第1更新地址解码器(5)对分别从半导体存储器件的外部供给的外部地址(Xn)、半导体存储器件内部的更新中使用的更新地址(RXn)分别进行解码。多路复用器(8)根据外部地址传送信号(EXTR)和更新地址传送信号(RFTR)，选择外部地址侧的解码信号(XnDm)或更新地址侧的解码信号(XnRm)作为解码信号(XnMm)输出，以便在1个存储器周期中可连续进行更新操作和Read/Write(读/写)操作。字驱动器(10)对多路复用器(8)等选择出的解码信号(XnMm、XpMq)进行解码，使字线(WLmq)激活。

Description

半导体存储器件

技术领域

本发明涉及将使用了需要进行更新来保持数据的DRAM(动态随机存取存储器)单元作为存储单元的半导体存储器件，特别涉及在使采用了DRAM单元的半导体存储器件作为通用SRAM(静态RAM)规格(非同步规格)操作时适合的地址存取方式。此外，本发明涉及可适用于包括没有缺陷时被存取的存储单元阵列、以及对该存储单元阵列上的有缺陷存储单元等进行置换，来进行缺陷补救的预备存储单元阵列的半导体存储器件的地址存取方式。

背景技术

已提出一种半导体存储器件，该半导体存储器件检测从半导体存储器件的外部供给的外部地址的转变，进行表示在半导体存储器件内部发生的更新地址的存储单元的更新，在更新结束后，根据外部地址进行读/写(Read/Write)操作。这种半导体存储器件中的地址存取方法如在(日本)特开昭61-5495号公报和特开平6-36557号公报中所披露的，采用在进行了外部地址和更新地址的转换后，将转换后的地址进行解码的方法。

以下，参照图15和图16说明在背景技术中采用的地址存取方法。图15是表示背景技术的半导体存储器件的结构方框图，图16是表示各部的操作的时序图。

在图15所示的块BLn中，更新地址发生电路213产生用于将以字线为单位更新存储单元的更新地址RXn。此外，地址缓冲器211、更新地址缓冲器214对外部地址中用于字线选择的行地址的一部分位的外部地址Xn、上述更新地址RXn进行更新并分别输出内部地址Xn’、更新地址RXn’。

多路复用器218根据更新控制电路217产生的外部地址传送信号EXTR和更新地址传送信号RFTR，选择内部地址Xn’、更新地址RXn’的其中一个来输出地址XmM。块BLn+1、BLn+2具有与块BLn同样的结构，分别输出地址Xn+1M、Xn+2M。第1地址解码器212对这些地址进行解码来输出解码信号X1Dm、X1Dm+1、X1Dm+2。然后，用以上说明的结构要素来构成块BLm，同样地设置输出解码信号X1Dq的块BLq。

接着，ATD(地址转移检测器)216检测外部地址的变化，输出地址转移检测信号(以下称为ATD信号)。更新控制电路217根据该地址转移检测信号来生成上述的外部地址传送信号EXTR及更新地址传送信号RFTR。字驱动器220兼用作解码器，根据解码信号X1Dm和X1Dq来进行解码，使字线WLmq激活。

这样，在背景技术的半导体存储器件中，将进行从外部地址Xn获得的内部地址Xn’和从更新地址RXn获得的更新地址RXn’的切换的多路复用器218配置在地址缓冲器211、更新地址缓冲器214和第1地址解码器212之间。

然后，上述结构的半导体存储器件进行如图16所示的操作。首先，产生新的存取请求，设在时刻t201外部地址从“A0”变化为“A1”。于是，ATD216检测该变化并产生ATD信号，更新控制电路217使外部地址传送信号EXTR、更新地址传送信号RFTR分别转变为低电平(以下简记为“L”)、高电平(以下简记为“H”)，以便将与更新地址“R0”对应的存储单元进行更新。

由此，多路复用器218选择更新地址RXn’，在经过了该选择操作产生的多路复用器延迟的时刻t202，将更新地址RXn’作为地址XnM输出，同样将地址Xn+1M、Xn+2M输出。第1地址解码器212对这些地址进行解码，在经过了该解码操作产生的延迟的时刻t203，输出解码信号X1Dm、X1Dm+1、X1Dm+2，同样从块BLq输出解码信号X1Dq。然后，在时刻t204，使与外部地址对应的字线不激活，在时刻t205前进行位线的预充电。然后，字驱动器220对上述解码信号进行解码，在经过了该操作延迟的时刻t250，通过使与更新地址RXn’对应的字线激活来开始更新操作。

在其后的时刻t206，更新控制电路217将外部地址Xn传送信号EXTR、更新地址传送信号RFTR分别转变为“H”、“L”来进行对外部地址Xn的读/写操作。由此，多路复用器218选择外部地址侧的内部地址Xn’，在经过了多路复用器218的操作延迟的时刻t207，将选择的地址作为地址XnM输出。第1地址解码器212与上述同样进行解码，在经过了该解码操作延迟的时刻t208，输出解码信号。然后，在时刻t209，使与更新地址RXn’对应的字线不激活，在时刻t210前进行位线的预充电。然后，字驱动器220对从块B1m、B1q输出的解码信号进行解码，在经过了该操作延迟的时刻t210，使与外部地址Xn对应的字线激活，开始读/写操作。然后，时刻t211以后的操作重复进行上述同样的操作。

这样，在背景技术的半导体存储器件所采用的地址存取方法中，如图16所示，半导体存储器件的内部操作从更新切换为读/写的时刻(时刻t206)至选择读/写操作用的字线的时刻(时刻t210)的延迟时间是：多路复用器218的切换操作所需的多路复用器延迟①、第1地址解码器延迟②、以及字驱动器延迟③的各延迟时间之和。因此，存在对外部地址的地址存取(即，在时刻t206从更新地址转换为外部地址的时刻至在时刻t212 IO(输入输出)输出上可得到存储单元的数据DQ(A1))延迟的课题。

这种情况在半导体存储器件的内部操作从读/写切换到更新时也是如此，因更新操作开始的时序被延迟，所以存在在更新操作和接续该操作的读/写操作结束前的时间延迟的问题。此外，在上述说明中，说明了以外部地址作为触发，在更新操作后进行读/写操作的情况，但以外部地址的变化作为触发，在读/写操作后进行更新操作的情况也存在同样的问题。

这种情况，即使在通用DRAM中也成为问题，但在实现使用了DRAM单元的通用SRAM规格的半导体存储器件上更成为问题。尽管如此，通用DRAM等在更新操作中不伴随读/写操作，而在读/写操作中不伴随更新操作，所以上述地址存取的延迟并不成为什么问题。

另一方面，后者的半导体存储器件是通用SRAM规格，所以从半导体存储器件的外部看不到更新操作，但在半导体存储器件内部需要定期地进行更新操作。作为一实现例，可考虑以外部地址的变化作为触发，在1存储器周期中通过时间分割来进行更新操作和接续该操作的读/写操作。在这样的结构中，在1个存储器周期中进行更新操作及读/写操作这两个操作，伴随着这些操作的解码操作、更新地址/外部地址的选择操作分别进行2次。

即，在与通用DRAM等相比的情况下，在后者的半导体存储器件中，以单纯计算进行两倍的内部操作，时序上要求更严格的条件。在这样的半导体存储器件中，就缩短存储器周期来实现高速化来说，不仅要求更新操作和读/写操作高速化，还要尽可能削减这些操作以外的各种操作(例如解码操作)所需的时间。

此外，即使是配有如上所述的预备存储单元的半导体存储器件，也有同样的问题。近年来，在DRAM等半导体存储器件中，一般是补救存储单元阵列中存在的制造上的缺陷，实施用于提高成品率的缺陷补救对策。即，在这种半导体存储器件中，存储单元阵列为冗余结构，除了原来准备用于数据的读出或写入的存储单元阵列(以下称为‘正常单元阵列’)以外，还设置用于置换正常单元阵列上的有缺陷的区域来补救缺陷的预备的存储单元阵列(以下称为‘备用单元阵列’)。

即使有在正常单元阵列上的缺陷以各个存储单元为单位发生的情况下，但以字线或位线对这样的‘行’为单位线状地产生的情况居多。因此，在正常单元阵列的缺陷补救时，用备用单元阵列上的行或存储单元来置换正常单元阵列上有缺陷的行或存储单元。这样，在对正常单元阵列上的有缺陷行或存储单元有存取请求的情况下，转换为备用单元阵列上的行或存储单元来进行存取。

图17是表示这种背景技术的半导体存储器件的主要结构部分的方框图。在该图中，为了容易理解而简化描述披露于(日本)特开2000-11681号公报中的DRAM等有代表性的半导体存储器件的结构。图中，存储单元阵列250由需要定期进行更新来进行数据保持的多个存储单元构成。此外，存储单元阵列250由用于存取的通常使用的正常单元阵列251和缺陷补救用的备用单元阵列252构成。

更新计数器253依次生成用于对存储单元阵列250进行更新的更新地址REF_ADD。多路复用器254根据未图示的切换信号来选择外部地址EXT_ADD和更新地址REF-ADD的其中一个并输出地址MUX_ADD。再有，外部地址EXT_ADD是随着上述的读出或写入请求从半导体存储器件外部提供的存取地址。

编程电路255存储着表示是否用备用单元阵列252上的某一行来置换正常单元阵列251上的有缺陷行的置换信息。然后，编程电路255在提供了地址MUX_ADD的情况下，分别生成用于抑制选择正常单元阵列251上的行的限制信号KL，以及用于进行置换情况下使用的备用单元阵列252上的行的冗余(Redundancy)选择信号RDN_ADD。

在正常单元阵列251上的行被备用单元阵列252上的行置换的情况下，限制信号KL及冗余选择信号RND_ADD都有效。因此，解码器256不生成用于选择正常单元阵列251上的行的解码信号，省略了图示的正常侧字驱动器也不使正常单元阵列251上的任何行激活。代之以，省略了图示的备用侧字驱动器根据冗余选择信号RDN_ADD，使备用单元阵列252上的对应行激活。

另一方面，在正常单元阵列251上的行未被备用单元阵列252上的行置换的情况下，限制信号KL和冗余选择信号RDN_ADD都无效。因此，解码器256对地址MUX_ADD进行解码来生成解码信号，正常侧字驱动器根据该解码信号使正常单元阵列251上的对应行激活。此时，备用侧字驱动器因冗余选择信号RDN_ADD无效，所以不使备用单元阵列252上的任何行激活。

如以上，在配有预备存储单元的背景技术的半导体存储器件中，与图15所示的情况同样，在多路复用器254的后级配置解码器256。背景技术的半导体存储器件采用这样结构的原因在于，在用外部地址EXT_ADD对存储单元阵列250进行存取的情况下和用更新地址REF_ADD对存储单元阵列250进行更新的情况下，可以共用编程电路255及解码器256。

但是，如果形成这样的结构，则因与上述同样的理由，例如在使用外部地址EXT_ADD对存储单元阵列250进行存取的情况下，存在存取会延迟，周期时间也变长的问题。即，在图17的结构中，要确定外部地址EXT_ADD的值，随着它来确定地址MUX_ADD后，解码器256再进行地址MUX_ADD的解码，正常侧字驱动器使存储单元阵列250激活。即，地址的确定、外部地址或更新地址的选择、选择后的地址的解码、字线的激活这样的一连串操作都只能逐步进行。

发明内容

本发明是在这样的背景下产生的发明，其目的在于，提供一种半导体存储器件，通过在进行了外部地址和更新地址的解码后进行多路复用，使地址存取高速化，可以缩短循环时间。此时，本发明的另一目的在于，使电路结构尽可能小规模并削减芯片的面积。

为了解决以上的课题，本发明的半导体存储器件用于进行更新操作和读写操作，它包括：解码器，对用于所述读写操作的存取地址及用于所述更新操作的更新地址进行解码并分别输出解码信号；第1切换电路，进行所述解码信号的切换；以及控制电路，根据切换后的解码信号来进行所述更新操作或所述读写操作。

即，在本发明中，在对从外部提供的存取地址和内部生成的更新地址的各信号分别进行解码后，切换解码信号来进行更新操作或读写操作。这样，与切换存取地址侧的信号和更新地址侧的信号的第1切换电路相比，通过将解码器配置在输入侧，随着存取的开始，在解码信号被切换到存取地址侧前的期间，可以进行存取地址的解码操作。因此，与背景技术的半导体存储器件相比，可以使地址存取高速化，可以缩短循环时间。

此外，在本发明中，包括具有正常单元阵列和置换所述正常单元阵列的有缺陷区域的备用单元阵列的存储单元阵列，所述第1切换电路按照指定进行所述更新操作或进行所述读写操作的其中一个操作的切换信号来切换所述解码信号；所述控制电路按照作为所述更新操作或所述读写操作的对象的所述正常单元阵列上有无缺陷区域，根据切换后的所述解码信号来对所述正常单元阵列或所述备用单元阵列进行存取。这样，按照正常单元阵列上有无缺陷区域，根据切换过的解码信号来对正常单元阵列或备用单元阵列进行存取，从而在配有备用单元阵列的半导体存储器件中也可获得上述同样的效果。

此外，在本发明中，包括：更新地址生成电路，与构成所述存储单元的所述正常单元阵列和所述备用单元阵列相对应来生成所述更新地址；编程电路，按照是否进行所述置换，对于所述存取地址生成禁止选择所述正常单元阵列的限制信号和指定所述备用单元阵列上的置换区域的第1选择信号；选择信号生成电路，根据用于所述备用单元阵列的更新操作而生成的所述更新地址，来生成指定所述备用单元阵列上的更新区域的第2选择信号；以及第2切换电路，按照所述切换信号来切换为所述第1选择信号或所述第2选择信号的其中之一；所述控制电路在对所述备用单元阵列进行存取时，对由切换过的所述第1选择信号或所述第2选择信号的其中之一指定的所述备用单元阵列上的置换区域或更新区域进行存取。

即，可对包含了正常单元阵列上的有缺陷区域和备用单元阵列上未用于置换的区域的整个存储单元阵列进行更新。由此，不必设置更新用的编程电路。编程电路因具有多个熔丝而使电路结构规模大，所以通过减少编程电路的数目来形成小规模的电路结构，在面积上也有利。此外，将限制信号供给解码器，所以无须设置用于切换限制信号的多路复用器等。因此，可进一步减小电路规模并减小芯片面积。

此外，本发明另一形态的半导体存储器件用于进行更新操作和读写操作，它包括：选择电路，选择用于所述更新操作的更新地址或用于所述读写操作的存取地址的其中之一；解码器，对选择的所述更新地址或所述存取地址进行解码并输出解码信号；第1切换电路，在进行各自所述更新操作、所述读写操作时，选择在所述更新操作或所述读写操作之前对于所述更新地址、所述存取地址分别生成的解码信号；以及控制电路，根据选择的解码信号来进行所述更新操作或所述读写操作。

即，在本发明中，选择更新地址或存取地址的其中之一来进行解码，在分别进行更新操作、读写操作时对这些地址选择更新操作或读写操作前生成的解码信号。由此，在更新操作和读写操作中不仅可共用编程电路，而且也可共用解码器。因此，与上述同样，可使存取高速化来缩短循环时间，并且可进一步减小电路规模来削减芯片面积。

此外，在本发明中，包括具有正常单元阵列和将所述正常单元阵列的有缺陷区域进行置换的备用单元阵列的存储单元阵列，所述控制电路可按照作为所述更新操作或所述读写操作对象的所述正常单元阵列上有无缺陷区域，根据选择的所述解码信号来对所述正常单元阵列或所述备用单元阵列进行存取。由此，按照正常单元阵列上有无缺陷区域，根据选择的解码信号进行对正常单元阵列或备用单元阵列的存取，所以在配有备用单元阵列的半导体存储器件中也可获得与上述同样的效果。

此外，在本发明中，包括地址转移检测电路，将所述存取地址的变化或激活信号有效的情况作为地址转移来检测；所述控制电路也可将所述地址转移作为触发来进行所述更新操作及所述读写操作。

即，以地址转移作为触发来进行更新操作及读写操作，所以通过例如进行更新操作后再进行读写操作，可以在读写操作开始前的更新期间中预先进行解码操作和限制信号及选择信号的生成操作。因此，在从更新起至切换到读写操作的时刻，这些信号预先确定，可立即开始读写操作，可实现地址存取的高速化。

此外，在本发明中，字线根据多个解码信号来选择，按每个用于获得该多个解码信号的路径来决定所述个切换电路的位置也可以。即，以用于获得这些多个解码信号的每个路径来决定第1切换电路和第2切换电路的位置也可以。这里，从地址存取高速化的观点来看，期望第1切换电路和第2切换电路尽量配置在距存储单元近的位置。另一方面，将第1切换电路和第2切换电路越配置在后级，这些切换电路前的结构越需要两个系统，并且随着解码信号个数的增加，使这些切换电路的台数增多。因此，通过按照生成解码信号的各路径来分别决定这些切换电路的配置，可以使地址存取时间和电路规模、芯片面积最适合于每个半导体存储器件。

此外，在本发明中，所述第1切换电路在切换所述解码信号时，可以在规定期间内不选择任何解码信号。或者，所述第2切换电路在切换所述限制信号及所述选择信号时，可以在规定期间内不选择任何限制信号，也不选择任何选择信号。即，在切换解码信号、限制信号、选择信号时，在规定期间内也可以不选择任何解码信号、限制信号、选择信号。由此，随着半导体存储器件的高速化，即使高速地进行解码信号的切换，也没有同时选择多个解码信号的可能性。特别是在一个存储器周期的期间内进行更新操作及读写操作的半导体存储器件中，与通用DRAM相比需要更高速的内部操作，所以最好形成这样的结构。

附图说明

图1是表示用于实现本发明第1实施例的地址存取方式的半导体存储器件的结构方框图。

图2是表示图1所示的半导体存储器件的操作的时序图。

图3A是图1所示的地址缓冲器的电路图。

图3B是图1所示的更新地址发生器及更新地址缓冲器的电路图。

图4是图1所示的地址解码器或更新地址解码器的电路图。

图5是图1所示的多路复用器的电路图。

图6是表示本发明第2实施例的半导体存储器件的结构方框图。

图7是表示本发明第3实施例的半导体存储器件的结构方框图。

图8是表示本发明第3实施例或第4实施例的半导体存储器件的操作的时序图。

图9是表示本发明第4实施例的半导体存储器件的结构方框图。

图10是以分层的字线构造表示的该实施例的半导体存储器件的具体结构例的方框图。

图11是表示本发明第5实施例的半导体存储器件的结构方框图。

图12是表示该实施例的半导体存储器件的操作的时序图。

图13是表示本发明第6实施例的半导体存储器件的结构方框图。

图14是表示该实施例的半导体存储器件的操作的时序图。

图15是表示用于实现背景技术的地址存取方式的半导体存储器件的结构方框图。

图16是表示图15所示的半导体存储器件的操作的时序图。

图17是表示配有备用的存储单元阵列的背景技术的半导体存储器件的结构方框图。

具体实施方式

以下，参照附图来说明本发明的各实施例。这里，本发明不仅可适用于通用的DRAM，而且也可适用于从外部观察时按与通用的SRAM大致同样的规格工作的现有的模拟SRAM。但是，本发明在应用于本发明人在先提出的完全SRAM互换的半导体存储器件((日本)特愿平11-345345号；以下称为‘相关发明’)的情况下更有效。

因此，在本说明书中，举例说明以上述相关发明的半导体存储器件。该相关发明的半导体存储器件使用与通用的DRAM相同的存储单元，并且从外部观察时按与通用的SRAM相同的规格来工作。因此，如现有的模拟SRAM那样，在每次存取时不需要改变芯片启动信号来操作等而消耗功率低。此外，该半导体存储器件与SRAM同样使用方便，并且与DRAM同样具有大容量而不增大芯片尺寸。因此，成为适用于今后不断出现的下一代的携带电话等的规格。

因此，在本说明书中，将相关发明的半导体存储器件称为‘MSRAM(Mobile Specified RAM)’或‘SRAM规格的DRAM’。有关MSRAM的详细功能将后述，但在MSRAM中，检测从外部提供的存取地址及芯片选择信号的变化来检测读出或写入请求。然后，以这些变化作为触发，首先进行更新，在该更新后进行从外部请求的读出或写入(以下，为了与更新有所区别，称为‘正常存取’或‘Read/Write(读/写)操作’)。

即，在MSRAM中，在如上所的1个存储器周期内连续进行更新及正常存取。因此，在存取地址中有时滞，可足以将其值未确定期间用于更新操作。而且，该期间在通用SRAM中与不进行内部操作的待机期间相当，所以可以实现待机期间的有效利用而不延迟正常存取。

再有，更新不一定在所有的存储器周期中进行，而间歇地进行更新方法居多，所以在不进行更新的存储器周期中仅进行正常存取。即，在MSRAM中，与通用的DRAM同样，不仅随着正常存取进行更新，而且还具有在MSRAM内部生成更新地址来自动地进行更新的单元更新功能。

此外，芯片选择信号是决定半导体存储器件的选择/非选择的信号，特别在由多个芯片构成的系统中是用于选择期望的芯片的激活信号。在以下的说明中，作为激活信号，使用芯片选择信号，但并不限于此，只要是具有同等功能的信号就可以。只是存在以下问题：在这种信号之一的芯片启动信号中有具有地址锁定定时控制功能的信号，在现有的模拟SRAM等中为了地址取入的定时控制而在每循环中输入芯片启动信号，从而消耗功率增加。因此，作为本发明的激活信号，使用具有芯片激活功能，但不具有地址锁定定时控制功能的信号。[第1实施例]

图1是表示本实施例的半导体存储器件的结构方框图，图2是表示图1所示的半导体存储器件中的各部操作的时序图。在图1的方框ABn中，外部地址Xn是在从半导体存储器件外部供给的地址中用于字线选择的地址的某一个位。

这里，本发明除了可应用于上述通用的DRAM以外，也可以应用于模拟SRAM和MSRAM。其中，后两者的半导体存储器件是SRAM互换规格，所以在从半导体存储器件外部提供的存取地址中不存在行地址、列地址这样的概念。因此，在采用它们的情况下，在本发明的半导体存储器件内部中，将从外部供给的地址在理论上分割成行地址及列地址。

接着，地址缓冲器1对外部地址Xn进行缓冲后输出内部地址Xn’。然后，设置规定个数的具有与块ABn相同结构的块。接着，第1地址解码器2是对从块ABn输出的内部地址Xn’等进行解码，例如输出解码信号XnDm、XnDm+1的解码器，被配置在地址缓冲器1和多路复用器8、9之间。再有，在本实施例中，作为用于字线选择的结构，例示了两级解码器的情况，第1地址解码器2是初级的解码器，后述的字驱动器10内的解码器是最末级的解码器。

接着，在块RABn中，更新地址RXn是用于对存储单元(未图示)以1根或多根字线为单位进行更新的更新地址的某1位。更新地址发生电路3内置计数器电路，将该计数值作为更新地址RXn来产生，同时根据从更新控制电路7(后述)供给的块信号使计数器电路进行递增计数。该计数器电路是与更新地址RXn对应的1位的计数器，将这样的计数器电路更新地址的位数来设置，构成更新计数器。例如，如果图1所示的更新地址RXn处于更新地址的最低位，则更新地址发生电路3内的计数器电路的输出作为进位信号输入到与比最低位位高1位的高位位对应的下级计数器电路(未图示)。同样，在到达与最高位位对应的计数器电路前，将各级的计数器电路的输出作为进位信号供给下级的计数器电路。再有，更新计数器如果是可以将更新地址例如在0～4095(10进制数)的范围内依次输出的计数器就可以。因此，在电源投入后，在该时刻如果从更新计数器中保持的计数值起依次递增计数就可以，不必在电源投入时等对更新计数器进行初始化。

更新地址缓冲器4对更新地址DXn进行缓冲后输出更新地址RXn’。然后，将具有与块RABn相同结构的块设置规定个数。第1更新地址解码器5有与第1地址解码器2同样的结构，是对从块ABn输出的内部地址Xn’等进行解码，例如输出解码信号XnRm、XnRm+1的解码器，被配置在更新地址缓冲器4和多路复用器8、9之间。

多路复用器8按照从更新控制电路7(后述)输出的外部地址传送信号EXTR和更新地址传送信号RFTR，在外部地址侧的解码信号、更新地址侧的解码信号中选择其中一个信号。即，如果外部地址传送信号EXTR为“H”，则多路复用器8选择解码信号XnDm，作为解码信号XnMm来输出。另一方面，如果更新地址传送信号RFTR为“H”，则多路复用器8选择解码信号XnRm，作为解码信号XnMm来输出。再有，外部地址传送信号EXTR及更新地址传送信号RFTR不同时为“H”。

多路复用器9有与多路复用器8同样的结构，按照外部地址传送信号EXTR和更新地址传送信号RFTR，选择解码信号XnDm+1、XnRm+1的其中一个信号，作为解码信号XnMm+1来输出。然后，通过如上所述的构成要素来构成块DBn，将与其相同的块设置规定数。在图1中，作为其一例，示出块DBp。再有，为了简化说明，在图1中假设块DBn、DBp为相同的结构，但如后所述，在每个块中也可以有解码器的级数不同的结构。

接着，ATD6检测外部地址的变化，向更新控制电路7输出ATD信号。更新控制电路7根据该ATD信号，产生外部地址传送信号EXTR和更新地址传送信号RFTR，输出到多路复用器8及9。此外，更新控制电路7在每一次更新操作结束时产生时钟信号并供给更新发地址发生部3，由此控制更新地址发生电路3进行更新，使得将更新地址用于进行下次的更新。字驱动器10也具有如上所述的最终级的解码器功能，对解码信号XnMm和通过块DBp中的解码操作获得的解码信号XpMq进行解码，将字线WLmq激活。再有，对于字线WLmq以外的各字线也设置与字驱动器10相同结构的字驱动器。

如以上，在本实施例中，具有使多路复用器8及9的配置位置处于第1地址解码器2、第1更新地址解码器5和字驱动器10之间的特征，具有通过更新控制电路7产生的外部地址选择信号EXTR和更新地址选择信号RFTR来控制多路复用器8及9的结构。

再有，后面参照图3～图5来论述半导体存储器件内的主要部分(地址缓冲器、更新地址缓冲器、第1地址解码器、多路复用器)的具体结构例。

下面，参照图2说明上述结构的半导体存储器件的操作。

首先，在时刻t1以前设更新地址为“R0”，外部地址为“A0”。更新地址的值“R0”经更新地址缓冲器4被第1更新地址解码器5解码，由此获得的解码信号XnRm、XnRm+1被分别输入到多路复用器8、9。再有，对于外部地址的值“A0”(正确地说，是外部地址的行地址部分，以下相同)来说也是同样，该外部地址的值经地址缓冲器1被第1地址解码器2解码，通过该解码操作获得的解码信号XnDm、XnDm+1被分别输入到多路复用器8、9。而且，这些操作一直进行到时刻t1之前。

接着，对半导体存储器件产生新的存取请求，如果在时刻t1外部地址的值变化为“A1”，则以该变化作为触发进行更新操作和接续该操作的正常存取。即，ATD6检测外部地址的变化，产生ATD信号并输出到更新控制电路7。更新控制电路7将外部地址传送信号EXTR、更新地址传送信号RFTR分别转变为“L”、“H”，以便更新与更新地址的值“R0”对应的连接到字线的存储单元。

由此，多路复用器8选择解码信号XnRm，在经过了该选择操作的多路复用器延迟的时刻t2作为解码信号XnMm来输出。多路复用器9也进行与多路复用器8相同的操作，在时刻t2输出解码信号XnRm+1作为解码信号XnMm+1。此外，在块DBp中也进行与块DBn同样的操作，例如输出解码信号XpMq。字驱动器10根据这两个解码信号来进行解码。然后，在时刻t3，使对应于外部地址的字线不激活，在时刻t5前进行位线的预充电。然后，如果与更新地址“R0”对应的字线是字线WLmq，则字驱动器10在经过了自身的操作延迟的时刻t5时使字线WLmq激活，开始更新操作。

与上述操作并行地进行以下操作。即，在时刻t1，如果外部地址的值变化，则该值的“A1”的行地址部分通过地址缓冲器1被输入到第1地址解码器2。第1地址解码器2对该值进行解码，在时刻t4将作为解码结果的解码信号XnDm、XnDm+1分别输出到多路复用器8、9。再有，这些操作只要在将多路复用器8、9从更新侧切换为外部地址侧的时刻t6之前进行就可以。

然后在时刻t6，更新控制电路7将外部地址传送信号EXTR、更新地址传送信号RFTR分别转变为“H”、“L”，以便在时刻t1对其值变化的外部地址进行正常存取。这里，如上所述，在时刻t6前确定与外部地址的值“A1”对应的解码信号XnDm、XnDm+1的电平。多路复用器8、9选择这些解码信号，在变为经过了多路复用器操作延迟的时刻t7，分别输出解码信号XnMm、XnMm+1。此外，在块DBp中也进行同样的操作，输出解码信号XpMq。然后，在时刻t8，使对应于更新地址的字线不激活，在时刻t10之前进行位线的预充电。

字驱动器10根据上述解码信号来进行解码，在经过字驱动器操作延迟的时刻t10，使对应于外部地址的值“A1”的行地址部分的字线激活，并开始正常存取。其结果，如果来自外部的存取请求是读出，则在时刻t12，读出由外部地址的值“A1”指定的存储单元的数据“DQ(A1)”，并输出到IO输出。

此外，与上述操作并行进行以下操作。即，在时刻t6，更新发生电路3根据从更新控制部7供给的时钟信号使内部的更新计数器递增计数。由此，更新地址的值“R0”被更新为“R1”(例如，如果R0为“1”，则R1为“2”)。该值通过更新地址缓冲器4被输入到第1更新地址解码器5。第1更新地址解码器5对该值“R1”进行解码，在时刻t9，将作为解码结果的解码信号XnRm、XnRm+1分别输出到多路复用器8、9。这些解码信号被用于下一次的更新操作。在图2的例中，在时刻t11，以外部地址的值转变为“A2”作为触发，用于开始的更新操作。再有，这些操作只要在将多路复用器8、9从外部地址侧切换为更新侧的时刻t11之前进行就可以。

然后，时刻t11以后的操作重复进行与此前所述的时刻t1～t11同样的操作。

在以上所述的本实施例中，如图1所示，在通过第1地址解码器2和第1更新地址解码器5进行外部地址和更新地址的解码后，由多路复用器8或9进行从这些解码器输出的解码信号的切换。因此，在内部操作从更新操作改变为正常存取时选择字线之前的时间变为图2所示的多路复用器8、9的切换时间的多路复用延迟①和字驱动器10产生的字驱动器延迟②之和，未受到如背景技术那种第1地址解码器2或第1更新地址解码器5的操作延迟(参照图16)的影响。这是因为在正常存取之前进行的更新操作和用于该正常存取的解码操作在该正常存取之前并行进行，可以便相当于上述解码操作部分的操作高速化。

这里，地址缓冲器1的电路图示于图3A。在该图中，NAND21在芯片选择信号CSX2为“H”而使半导体存储器件激活时，通过“非”门22、23输出外部地址为第0位的外部地址X0。再有，如果芯片选择信号CSX2为“L”，则NAND21将输出固定在“H”来削减功率。“非”门24、25对锁存控制信号LC(由于与本发明不直接相关，所以省略详细说明)进行缓冲。

转换开关26、27由互补极性的晶体管构成。“非”门28、29构成用于在正常存取中保持外部地址的锁存器。如果锁存控制信号LC为“L”，则转换开关26、27分别变为导通、不导通，”非”门23的输出通过”非”门28、30作为地址X0B(地址X0的反转信号之意。与图1的内部地址Xn’相当)直通输出。另一方面，如果锁存控制信号LC为“H”，则转换开关26、27分别变得不导通、导通，”非”门23的输出被取入到锁存器。

接着，更新地址发生电路3和更新地址缓冲器4的电路图示于图3B。该图表示对于更新地址的最低位位的更新计数器的1位的计数器电路的结构。如上所述，将图3B所示的计数器电路设置为与更新计数器的位数相同的个数。这里，时钟ADRFC0是用于使图示的计数器电路递增计数而从更新控制电路7(图1)供给的时钟信号。此外，从计数器电路输出的进位信号ADRFC1作为配置在图示的计数器电路的下一级上的第1位的计数器电路(图示省略)的输入(相当于图3B的时钟信号ADRFC0)来供给。同样，未图示的进位信号ADRFC2、ADRFC3、…、ADRFCn(n：更新计数器的位数-1)被输入到第2、3、…、n位的计数器电路。

“非”门31、32、35、36及转换开关33、34具有与图3A所示的”非”门24、25、28、29及转换开关26、27同样的结构，构成前一级锁存器。此外，转换开关37、38及”非”门39、40除了转换开关的导通、不导通的控制相反以外，与前级锁存器相同，构成后级锁存器。

根据该结构，将前级锁存器的数据与时钟ADRFC0的上升沿同步传送到后级锁存器，并将后级锁存器的数据与时钟ADRFC0的下降沿同步经”非”门41反向后传送到前级锁存器。因此，进位信号ADRFC1在时钟ADRFC0的2倍周期时进行“0”/“1”切换来实现1位的计数操作。再有，后级锁存器的数据通过”非”门41～43作为更新地址RXn’(图1)的第0位的地址X0BR(相当于图1的更新地址RXn’)输出。

第1地址解码器2的电路图示于图4。该图用于说明一般的3-8位解码器的概念。内部地址(相当于图1的内部地址Xn’)的低位3位的反转信号的地址X0B～X2B由”非”门51、53、53变换成地址X0～X2(图示省略)。接着，由”非”门52、54、56生成这些地址的互补信号，由NAND57、…、71及”非”门58、…、72进行实际的解码操作，并输出解码信号X1D0～X1D7(相当于图1的解码信号XnDm、XnDm+1)。再有，第1更新地址解码器5是与图4所示的第1地址解码器2同样的电路。

多路复用器8的电路图示于图5，多路复用器9有与其相同的结构。该图是表示对于1位的地址的其电路结构的图，由两个选择电路和一个电位固定电路构成。在第1选择电路中，如果外部地址传送信号EXTR为“H”，则通过”非”门81、82使转换开关84导通。因此，外部地址侧的解码信号X1D(相当于图1的解码信号XnDm等)通过”非”门83、转换开关84、”非”门85～87作为解码信号X1M(相当于图1的解码信号XnMm)输出。

同样，在第2选择电路中，如果更新地址传送信号RFTR为“H”，则通过”非”门91、92使转换开关94导通。因此，更新地址侧的解码信号X1R(相当于图1的解码信号XnRm等)通过”非”门93、转换开关94、”非”门85～87作为解码信号X1M输出。

这里，对外部地址传送信号EXTR和更新地址传送信号RFTR进行控制，使之不同时为“H”。不过，如果假如形成设置第1及第2选择电路的结构，则随着这些传送信号的上升/下降沿，不能说没有两传送信号同时为“H”的可能性。为了避开这种可能性，在本实施例中，在切换更新操作和正常存取操作时，设置使外部地址传送信号EXTR和更新地址传送信号RFTR都为“L”的期间。只是此时解码信号X1M如浮置那样，由电位固定电路输出固定为“L”的解码信号X1M，使所有的解码信号成为非选择状态。

即，在外部地址传送信号EXTR、更新地址传送信号RFTR的任何一个信号都为“L”，不选择解码信号X1D、X1R的情况下，输入到”非”门96的电位固定信号PUP为“H”。因此，通过”非”门96、97使转换开关98导通，将与该输入连接的电源电压Vcc供给”非”门85，使解码信号X1M被固定于“L”。

而且，在1存储器周期中以时分进行更新及正常存取的MSRAM这样的半导体存储器件中，作为多路复用器的结构，最好采用上述结构。所以这样说，是因为在这种半导体存储器件中，与通用DRAM等相比内部操作速度高，伴随这种高速内部操作，多路复用器中的切换操作也高速化。因此，在第1及第2选择电路构成的多路复用器中，明显存在外部地址传送信号EXTR及更新地址传送信号RFTR的上升/下降时间，是由于两信号同时为“H”的可能性变高。

再有，在本实施例中，为了简化说明，使解码器级数为两级。但是，解码器级数不限于两级，也可以是除此以外的任意的级数，可按照半导体存储器件的结构和要求规格来适当决定。例如，字驱动器10不具备作为解码器的功能，但也可以是兼备多路复用器的功能来取代该功能的结构。

此外，多路复用器的配置场所也可以按照半导体存储器件的结构和要求规格适当决定。例如，在解码器的级数用三级构成的情况下，可考虑在初级和第2级之间配置多路复用器，由最末级的字驱动器选择字线的结构，或在第2级和第3级的解码器之间配置多路复用器，由最末级的字驱动器选择字线的结构等。

这里，多路复用器的最合适的配置最好考虑以下方面，并且根据半导体存储器件的性能和成本以每个制品来决定。即，根据图1所示的结构，以从多路复用器8、9输出的解码信号为起点来开始更新操作或正常存取操作。因此，将多路复用器配置在尽可能靠近存储单元的位置的方式可使地址存取进一步高速化。

越是后级的解码器，解码信号的条数越增加，而至多路复用器的路径中需要用于外部地址、用于更新地址的两个系统的电路结构(在图1中为第1解码)。因此，将多路复用器配置在存储单元越近的位置，越增加与解码信号的条数增加成正比的解码器的个数，此外，除了增加配置在比多路复用器前级侧的解码器的个数以外，信号线的条数也增加，所以导致线路规模及占有面积的增大。

此外，在存在多个向字驱动器10输入的解码信号的系统的情况下，在所有系统中不需要将多路复用器配置在解码器的后级。即，尽管要求快速进行地址存取的临界路径重视性能并需要将多路复用器配置在解码器后级，但与临界路径相比，对于解码器的级数少、高速的路径来说，为了削减电路规模和占有面积，例如也可以将多路复用器配置在初级解码器的前级侧。这种情况下，主要也是考虑半导体存储器件的结构和要求规格，对每个解码信号的系统分别决定多路复用器的最合适的配置。

此外，在本实施例中，如图2所示，举例说明了在以外部地址的变化作为触发，在连续的存储器周期中持续进行更新的情况。但是，本发明不限于这样的更新形态，当然也适合于以更新定时器计时的规定时间间隔进行更新的形态等，这种情况在以后说明的实施例中也是同样。[第2实施例]

在本实施例中，说明通过解码信号的系统将本发明适用于解码器的级数不同的形态的情况下的具体例。图6是表示本实施例的半导体存储器件的结构方框图，对与图1相同的结构要素标以同一标号。

图中，外部地址ADDm、ADDn是外部地址中包含的行地址的一部分位。此外，更新地址发生电路3输出更新地址RAm、Ran，以便对应于这些外部地址。而且，就解码信号Xn侧来说，与图1同样，设置地址缓冲器1n、更新地址缓冲器4n、第1地址解码器2n、第1更新地址解码器5n。这两个解码器所生成的解码信号中的一个信号被具有与图1的多路复用器8相同结构的多路复用器8n选择，选择后的解码信号由第2地址解码器20再次进行解码并输出解码信号Xn。

另一方面，对于解码信号Xm侧来说，外部地址ADDm及更新地址Ram分别通过地址缓冲器1m、更新地址缓冲器4m输入到多路复用器8m，选择这些地址中的某一个地址。选择后的地址被输入到第1地址解码器2m，并输出解码信号Xm。这样生成的解码信号Xm、Xn由字驱动器10再次进行解码，如果采纳选择字线WLmn，则使该驱动器激活。

这样，在本实施例中，对于外部地址ADDm，包含字驱动器，解码器的级数为2级，对于外部地址ADDn，包含字驱动器10，解码器的级数为3级(图中的‘第3地址解码器’是着眼于外部地址ADDn的情况)。此外，在本实施例中，假设解码信号Xm侧的路径比解码信号Xn侧的路径快。因此，在解码信号Xn侧的路径中，相对于在与图1相同的第1地址解码器2n、第1更新地址解码器5n的后级中配置多路复用器8n来说，在解码信号Xm侧的路径中，在多路复用器8m后级中配置第1地址解码器2m。

通过以上的结构，多路复用器8m只要切换与外部地址ADDm或更新地址Ram的位数相同条数的信号就可以，多路复用器8m只要设置与该位数相当的台数就可以。此外，在解码信号Xn侧，对于更新地址侧来说，不必分别设置第1地址解码器，在这两个路径中可以共用第1地址解码器2m。因此，与将解码信号Xm和解码信号Xn侧构成为相同的结构的情况相比，可以削减信号条数和电路规模。[第3实施例]

在本实施例以后的各实施例中，说明将本发明适用于具有用于缺陷补救的预备存储单元的半导体存储器件的情况。本发明人通过将先前申请((日本)特愿2000-63936号；平成12年3月8日申请)的在多路复用器之前配置解码器的技术思想应用于配有预备的存储单元的背景技术的半导体存储器件，发现第1实施例和第2实施例同样不能解决其问题。

对于配有预备存储单元的背景技术的半导体存储器件来说，在采用上述技术思想的情况下，考虑在图17所示的外部地址EXT_ADD和多路复用器254之间，以及更新计数器253和多路复用器254之间分别配置前置解码器，代替解码器256，用于主解码。但是，在这样的结构中，因前置解码向多路复用器254输入的信号条数增大。因此，向编程电路255输入的信号条数也增大，与其成正比，构成编程电路255的熔丝元件的数目增大，面积当然增加。

此外，在这样的结构中，在主解码器的附近配置编程电路255。因此，一般来说，解码电路越在后级(即，与前置解码器相比，越靠近主解码器)，越靠近存储单元阵列，所以主解码器的布局也成为与存储单元的节距一致的整齐的布局。因此，将面积大的编程电路设置在配置主解码器的附近，编程电路的电路规模对芯片面积产生的影响非常大。

而且，在这样的结构中，将多路复用器254的输出向编程电路255及解码器256双方输入，使编程电路255和解码器256同时工作。因此，如果编程电路255内进行的使用熔丝元件的比较操作所产生的延迟比解码器256的解码操作所产生的延迟小，则在解码器256进行解码操作当中编程电路255可以生成限制信号KL及冗余选择信号RDN_ADD，看不出编程电路255的操作延迟。但是，如上所述，在将解码器分割成前置解码器和主解码器的结构中，与图17所示的解码器256相比，主解码器的电路级数少，所以编程电路255所产生的延迟比主解码器所产生的延迟大。在这样的情况下，即使将限制信号KL输入到主解码器，也不能通过限制信号KL来阻止生成解码信号。就避免这样的情况来说，需要使解码信号的生成操作延迟，以便从由编程电路255生成限制信号KL开始，由主解码器输出解码信号。但是，如果这样，则解码器256所产生的延迟增大，在存取速度等方面产生特性恶化。本实施例以后的各实施例都可以解决上述的问题。(结构说明)

图7是表示本实施例的半导体存储器件的结构的主要部分的方框图。在该图中，省略图示对于通用的DRAM中共用设置的读出放大器等与本发明的实质部分没有直接关联性的结构要素。这在后述的各实施例中也完全相同。在图7中，首先，存储单元阵列101由每隔一定时间需要进行更新的多个存储单元构成，以便与通用的DRAM同样地进行数据保持。

此外，存储单元阵列101在沿行方向、列方向分别延伸的字线、位线对的交叉位置上将存储单元配置成矩阵状。各存储单元使用由1个晶体管、1个电容器构成的DRAM单元。再有，以后作为一例，假设字线为4096条(10进制数，以后对于无特别限定的其他数值也同样)来进行说明，但字线的条数也可以是任意条。

而且，存储单元阵列101由正常单元阵列102及备用单元阵列103构成。正常单元阵列102有与包括不采用冗长结构的半导体存储器件的存储单元阵列相同的结构，是在与从外部指定的地址对应的存储单元中没有缺陷时进行存取的存储单元阵列。另一方面，备用单元阵列103是用于在正常单元阵列102中有缺陷的情况下以存储单元为单位或以行为单位来置换缺陷区域的存储单元阵列。

作为备用单元阵列103的结构，有以存储单元为单位来设置预备的存储单元的结构、以字线为单位来设置预备行的结构、以位线对为单位来设置预备的行的结构、以字线为单位和以位线为单位两者来分别设置预备行的结构，使用其中的哪一个都可以。在本说明书中，在这些选择分支中，举例说明以字线为单位设置预备行的结构。

此外，在本实施例中，各个字线由主字线及子字线分层地构成，每1条主字线例如连接8条子字线。因此，实际上所存在4096条是子字线，主字线存在4096÷8＝512条。此外，备用单元阵列103例如具有可以置换4条主字线(＝32条子字线)的结构，但当然也可以适当增减主字线的置换条数。

从以上可知，在正常单元阵列102上的行被备用单元阵列103上的行置换的情况下，以1条主字线或8条子字线为单位来进行置换。再有，存储单元阵列101以用于指定字线的行地址和用于指定位线对的列地址组成的地址来进行存取。因此，根据行地址的低位3位以外的位来选择主字线，根据行地址的低位3位来选择连接到同一主字线上的各子字线。再有，本发明当然不限于分层型的字线构造。

接着，地址Address包含为了正常存取而从外部提供的作为存取地址的行地址和列地址，。接着，更新计数器104是生成用于对存储单元阵列101进行更新的更新地址R_ADD的计数器，对应于正常单元阵列102的结构，例如“0”、“1”、“2”、…、“4095”、“0”、…那样，一边每次增加“1”，一边依次生成。再有，更新地址R_ADD具有与地址Address中的行地址相同位宽度。

接着，前置解码器105n根据从锁存器111输出的内部地址L_ADD，对地址Address中的行地址进行前置解码并输出前置解码信号PDn。前置解码器105r具有与前置解码器105n相同的结构，对更新地址R_ADD进行前置解码，并输出获得的前置解码信号。再有，前置解码器105n、105r分别与图1(第1实施例)中的第1地址解码器2、第1更新地址解码器5相当。

接着，在编程电路106中，进行置换信息的预编程，该置换信息决定将正常单元阵列102上的字线所连接的各存储单元是否要用连接在备用单元阵列103的字线上的存储单元来置换。然后，在要置换与地址Address中的行地址对应的字线的情况下，编程电路106n使限制信号KLn有效，同时使用于指定备用单元阵列103上使用的字线冗余选择信号RDn有效(即，选择备用单元阵列103上的某一字线，指定使该字线激活的状态)。

另一方面，在不进行置换的情况下，编程电路106n使限制信号KLn及冗余选择信号RDn都无效(即，指定备用单元阵列103上的所有字线为非选择的状态)。再有，如果限制信号KLn无效，则为“L”，而如果有效，则为“H”，对于冗余选择信号RDn也是同样。接着，编程电路106r具有与编程电路106n同样的结构，进行与编程电路106n完全相同的置换信息的预编程，根据更新地址RADD来生成与置换信息对应的限制信号KLr和冗余选择信号RDr。

接着，多路复用器107根据与切换信号相当的地址变化检测信号(地址转移检测信号)ATD(细节后述)，在进行正常存取的情况下选择前置解码信号PDn，在进行更新的情况下选择前置解码信号PDr，将选择出的其中一个信号作为前置解码信号PDm输出。多路复用器108、多路复用器109也具有与多路复用器107相同的结构，多路复用器半导体存储器件108在正常存取时、更新时分别选择限制信号KLn、限制信号KLr，将它们作为限制信号KLm输出。

多路复用器109在正常存取时、更新时分别选择冗余选择信号RDn、冗余选择信号RDr，作为冗余选择信号RDm向备用侧字驱动器(未图示)输出。如果冗余选择信号RDm的某一个激活，则备用侧字驱动器使与激活的冗余选择信号RDm所对应的备用单元阵列103上的字线激活。

接着，在限制信号KLm无效的情况下，主解码器110对前置解码信号PDm进行解码来生成解码信号，将该信号输出到正常侧字驱动器(未图示)进行驱动。再有，主解码器110与内置于图1(第1实施例)的字驱动器10中的解码器相当。正常侧字驱动器使由该解码信号所指定的正常单元阵列102上的字线激活。相反，在限制信号KLm有效的情况下，主解码器110无论前置解码信号PDm的值如何，也不使正常单元阵列102上的任何字线激活。

除了以上的结构要素以外，设置对地址Address进行缓冲的地址缓冲器、对位线对的电位进行差动放大并存取存储单元的数据的读取放大器、将位线对预充电至例如电源电压的“1/2”的电压的预充电电路、根据列地址选择某一个读取放大器的列解码器、在读取放大器和外部之间对输入输出的数据进行缓冲的I/O(输入输出)缓冲器等。

但是，这些结构要素都与设置在任何一个通用DRAM等上的结构要素相同，对本发明的本质的操作没有直接关系。因此，在图7中避免烦琐而未示出这些结构要素。而且，至此说明的结构在将本发明应用于通用DRAM或现有的模拟SRAM的情况下都被共用地使用。相反，以下说明的结构要素是用于实现MSRAM所需要的结构要素。其中，说明上述相关发明中记述的所有结构要素非常烦琐，所以这里以与本发明相关的结构要素为中心来进行说明。

首先，芯片选择信号/CS在使图示的MSRAM的芯片激活的情况下是有效(“L”)的选择信号。这里，赋予在信号名开头的记号“/”意味着其为负逻辑的信号。接着，锁存器111在决定该锁存定时的锁存控制信号LC的上升沿时取入从外部提供的地址Address，将锁存的地址作为内部地址L_ADD分别供给前置解码器105n、编程电路106n、和ATD电路112。

ATD(Address Transition Detector；地址变化检测，地址转移检测)电路112在芯片选择信号/CS有效的情况下，即使内部地址L-ADD的某一个位有变化，在地址变化检测信号ATD中也产生单触发脉冲。而ATD电路112在芯片选择信号/CS从无效状态(“H”)变化到有效状态的情况下，在地址变化检测信号ATD中也产生单触发脉冲。

接着，控制电路113生成锁存控制信号LC，同时对主解码器110、上述的读取放大器、预充电电路、列解码器、I/O缓冲器等外围电路分别供给低启动信号、读取放大启动信号、预充电启动信号、列启动信号、输入输出控制信号。这里，仅说明低启动信号和第1实施例中涉及的锁存控制信号LC。首先，低启动信号是使存储单元阵列101上的字线激活的信号，控制电路113无论是否对正常单元阵列102、备用单元阵列103的哪一个进行存取，或无论是更新还是正常存取的哪一个，在使字线激活的情况下，都使低启动信号有效。接着，控制电路113以地址变化检测信号ATD的下降沿作为触发来使锁存控制信号LC上升，同时将正常存取时所生成的列启动信号的下降沿作为触发来使锁存控制信号LC下降。(操作说明)

下面，参照图8的时序图来说明上述结构的半导体存储器件的操作。首先，在时刻t51以前，控制电路113作为锁存控制信号LC输出“L”，所以锁存器111将地址Address作为内部地址L_ADD直接输出。因此，地址Address的变化原封不动地作为内部地址L_ADD的变化高速地传送到ATD电路112。

然后，在时刻t51进入新的存储器周期后，地址Address开始变化，同时未图示的芯片选择信号/CS变得有效。作为地址Address的提供方式，也可以从预先提供地址Address起，使芯片选择信号/CS从无效状态转变为有效状态。这里，在地址Address及芯片选择信号/CS中有时滞，所以在时刻t51，地址Address的值未必确定，而从时刻t51经过图8所示的时间TSKEW直至变为时刻t53确定。再有，以下将时刻t51～t53的期间称为地址时滞期间。

接着，ATD电路112检测内部地址L_ADD的变化，在地址变化检测信号ATD中产生单触发脉冲。于是，接受地址变化检测信号ATD的上升沿，多路复用器107～109选择更新地址侧的信号(即，前置解码信号PDr、限制信号KLr、冗余选择信号RDr)。然后，与当前更新地址R_ADD对应的正常单元阵列102上的字线是没有缺陷的正常的字线，不是在备用单元阵列103侧，而是使正常单元阵列102侧进行更新。

这种情况下，编程电路106r输出无效的限制信号KLr和无效的冗余选择信号RDr。由此，多路复用器108输出无效的限制信号KLm，多路复用器109输出无效的冗余信号RDm。此外，与至此所述的操作并行进行，前置解码器105r对更新地址R_ADD进行前置解码来生成前置解码信号PDr，将该信号经多路复用器107作为前置解码信号PDm输入到主解码器110。

这里，无效的限制信号KLm与前置解码信号PDm同时或在其之前向主解码器110传送。这种情况下，限制信号KLm是无效的，主解码器110对前置解码信号PDm进行解码，将解码信号输送到正常侧字驱动器。由此，正常侧字驱动器使由更新地址R_ADD所指定的正常单元阵列102上的字线激活来进行更新。在这种情况下，冗余选择信号RDm也是无效的，备用侧字驱动器不使备用单元阵列103的字线激活。

下面，说明更新时的详细的时序。首先，控制电路113在低启动信号中产生单触发脉冲并输出到主解码器110。于是，主解码器110对前置解码信号PDm进行解码，在时刻t52，正常侧字驱动器使正常单元阵列102上的字线(图8中的‘更新字线’)激活。由此，连接到该字线上的存储器单元的数据作为位线对上的电位被读出。然后，控制电路113将读出放大器启动信号输出到读出放大器，而使读出放大器激活。然后，与通用DRAM同样，实际进行存储单元的更新。

再有，作为更新地址R_ADD，在指定了正常单元阵列102上的有缺陷字线的情况下，编程电路106r输出有效的限制信号KLr。除此文外，编程电路106r输出用于选择代替由更新地址R_ADD所指定的字线的备用单元阵列103上的字线的冗余选择信号RDr。由此，有效的限制信号KLm通过多路复用器108来输出，限制信号KLm与前置解码信号PDm同时或在其之前向主解码器110输入。

因此，主解码器110使所有的解码信号为“L”，使所有字线成为非选择状态，结果使正常单元阵列102上的字线都不激活。另一方面，冗余选择信号RDr通过多路复用器109作为冗余选择信号RDm供给备用侧字驱动器。因此，备用侧驱动器使由冗余选择信号RDm所指定的备用单元阵列103上的字线激活来进行更新。

然后，在地址时滞期间结束的时刻t53前，确定正常地址中使用的地址Address(内部地址L_ADD)。因此，前置解码器105n对确定的内部地址L_ADD进行前置解码，生成前置解码信号PDn，供给多路复用器107。此外，与该操作并行进行，编程电路106n生成限制信号KLn和冗余选择信号RDn。

如果与地址Address对应的正常单元阵列102上的字线正常，则编程电路106n输出无效的限制信号KLn。相反，如果与地址Address对应的正常单元阵列102上的字线有缺陷，则编程电路106n输出有效的限制信号KLn。然后，在经过了更新所需的时间的时刻，控制电路113使低启动信号无效，并在时刻t54，使更新字线不激活，同时使读出放大器启动信号无效，来使读出放大器为不激活。由此，更新结束，所以控制电路113产生预充电启动信号，对位线对进行预充电。

然后，接受地址变化检测信号ATD的单触发脉冲的下降沿，更新计数器104对自身的计数值进行递增计数，为下次更新进行准备。此外，接受该地址变化检测信号ATD的下降沿，半导体存储器件的内部操作从更新操作切换为正常存取操作。首先，如果控制电路113在时刻t55使锁存控制信号LC上升，则锁存器111对地址Address进行锁存。由此，以后即使地址Address变化，在锁存控制信号LC的下降前的期间，仍向MSRAM内的各部供给内部地址L_ADD，不受地址Address的变化的影响。

此外，多路复用器107～109接受地址变化检测信号ATD的下降沿，选择正常存取侧的信号。因此，前置解码信号PDn及限制信号KLn分别作为前置解码信号PDm及限制信号KLm被输入到主解码器110。而冗余选择信号RDn作为冗余选择信号RDm被输入到备用侧字驱动器。

这里，在将前置解码信号PDm向主解码器110供给的同时或其之前，将限制信号KLm传送到主解码器110。因此，在限制信号KLm无效的情况下，主解码器110对前置解码信号PDm进行解码，并将获得的解码信号供给正常侧字驱动器。由此，正常侧字驱动器使由地址Address所指定的正常单元阵列102上的字线激活，进行正常存取。此时，冗余选择信号RDm也无效，所以备用侧字驱动器不使备用单元阵列103上的任何字线激活。

另一方面，在限制信号KLm有效的情况下，主解码器110使所有的解码信号为“L”，使所有字线为非选择状态，所以正常侧字驱动器也不使正常单元阵列102上的任何字线激活。此时，在冗余选择信号RDm中，输出用于选择代替由地址Address所指定的正常单元阵列102上的字线的备用单元阵列103上的字线的信号。因此，备用侧字驱动器使由冗余选择信号RDm所指定的备用单元阵列103的字线激活，进行正常存取。

这里，对于正常存取时的详细操作说明如下。首先，控制电路113由低启动信号产生单触发脉冲，开始主解码器110的解码操作。这里，如果不进行备用单元阵列103的置换，则正常侧字驱动器在时刻t56使对应于地址Address的正常单元阵列102上的字线(图8中的‘正常字线’)激活。再有，在进行置换的情况下也大致相同，代替正常单元阵列102而使备用单元阵列103激活。

这里，来自外部的存取请求例如是读出的情况下，控制电路113使读出放大器激活。由此，读出放大器读出位线对上的电位，并输出连接到正常字线上的各存储单元的数据。接着，控制电路113由列启动信号产生单触发脉冲，使列解码器激活，在激活的读出放大器中，选择与由地址Address所指定的存储单元对应的读出放大器的输出，将该输出经由I/O缓冲器向外部输出。

再有，写入的情况与读出的情况也大致相同。这种情况下，相对于地址Address变化的时序，非同步地提供写入启动信号及写入数据。然后，在使写入启动信号有效的期间，对于由地址Address所指定的存储单元阵列101上的存储单元，写入数据通过I/O缓冲器、读出放大器、位线对被写入。

如果这样进行读出或写入，则控制电路113与更新的情况同样，在时刻t57使正常字线不激活。接着，控制电路113在使读出放大器及列解码器不激活后对位线对进行预充电。这里，控制电路113为了使列解码器不激活，与列启动信号下降对应，在时刻t58锁存控制信号LC下降。由此，从时刻t59开始准备下个存储器周期，可以将地址Address的变化高速地向ATD电路112传送。

如以上，在本实施例中，将正常存取侧的解码器分割成前置解码器及主解码器。然后，在切换外部地址侧的信号和更新地址侧的信号的多路复用器之前的输入侧(地址Address)配置前置解码器。这里，在如上所述的背景技术的半导体存储器件中，在多路复用器之后配置解码器，所以如果不确定地址Address，则不能开始解码操作。

相反，在本实施例中，只要在时刻t53确定地址Address，则可以在进行更新的时间T₀的期间(时刻t53～t55)内进行前置解码操作、限制信号的生成操作、冗余选择信号的生成操作。因此，从更新切换为正常存取的时刻t55起就可以进行主解码器110的解码操作。因此，与背景技术的半导体存储器件相比，可以使存取高速化，还可以缩短循环时间。[第4实施例](结构的说明)

图9是表示本实施例的半导体存储器件的结构方框图，对与图7(第3实施例)所示的相同结构要素标以相同的标号。首先，在本实施例中不存在图7中设置的编程电路106r及多路复用器108。此外，在第3实施例中，不对存储单元阵列101内的所有字线进行更新。即，对正常单元阵列102上有缺陷的字线和备用单元阵列103上未进行正常单元阵列102的置换的字线不进行更新。因此，在存储单元阵列101整体中4096条字线成为更新的对象。

对此，在本实施例中，无论有无缺陷和有无置换，对所有的字线进行更新。例如，对正常单元阵列102上的所有字线进行更新后，重复对备用单元阵列103上的所有字线进行更新这样的操作。因此，在本实施例中，存储单元阵列101整体中4128(＝4096+32)条字线成为更新的对象。

因此，在本实施例中，作为用于正常单元阵列102及备用单元阵列103的独立的更新计数器，在更新控制电路121内分别设置计数器122n及计数器122rd。计数器122n生成用于更新正常单元阵列102的更新地址R_ADDn。正常单元阵列102包括4096条子字线，所以更新地址R_ADDn在每次更新中变化为“0”、“1”、…“4095”、“0”、…。另一方面，计数器122rd生成用于更新备用单元阵列103的更新地址R_ADDrd。备用单元阵列103包括32条子字线，所以更新地址R_ADDrd在每次更新中变化为“0”、“1”、“2”、…“31”、“0”、…。

再有，在本实施例中，正常单元阵列102和备用单元阵列103不同时进行更新，在计数器122n、122rd中的一个计数器递增计数期间，另一个计数器停止计数操作。因此，更新控制电路121生成表示正常单元阵列102、备用单元阵列103的哪一个作为更新对象的更新地址控制信号RAC。再有，如果更新地址控制信号RAC为“L”，则计数器122n是可计数状态，如果更新地址控制信号RAC是“H”，则计数器122rd是可计数状态。

前置解码器123n具有与图7的前置解码器105n大致相同的结构，但向前置解码器123n输入限制信号KLn。因此，如果限制信号KLn无效(“L”)，则前置解码器123n，完全与前置解码器105n相同输出有效的前置解码信号PDn，而如果限制信号KLn有效(“H”)，则输出无效的前置解码信号PDn。

前置解码器123r也具有与图7的前置解码器105r大致相同的结构。但是，在本实施例中，为了交替进行正常单元阵列102、备用单元阵列103的更新，向前置解码器123r输入更新地址控制信号RAC。然后，如果更新地址控制信号RAC是“L”，则与前置解码器105r同样，输出有效的前置解码信号PDrn，如果更新地址控制信号RAC是“H”，则输出无效的前置解码信号PDrn。

接着，解码器124在对备用单元阵列103进行更新的情况下(更新地址控制信号RAC为“H”)，对更新地址R_ADDrd进行解码并输出有效的冗余选择信号RDr。另一方面，在对正常单元阵列102进行更新的情况下(更新地址控制信号RAC为“L”)，解码器124输出无效的冗余选择信号RDr。接着，主解码器125对前置解码信号PDm进行解码来驱动正常侧字驱动器。

这里，图10是将图9的结构进一步具体化的图，是与主字线及子字线组成的分层型字线构造对应的结构例。再有，在图10中对与图7或图9所示的相同结构要素标以相同的标号。图10的结构与第2实施例(图6)同样，按照解码信号的系统，解码器的级数有所不同，外部地址/更新地址的低位3位为1级，高位9位为2级。

如上所述，正常单元阵列102及备用单元阵列103都是1条主字线由8条子字线构成的结构。因此，在图10中，正常单元阵列102使用的计数器和备用单元阵列103使用的计数器不完全独立。即，正常单元阵列102、备用单元阵列103共用对连接到同一主字线上的子字线进行连续更新的计数器141。因此，在正常单元阵列102的更新时连接计数器141及计数器143所成的计数器成为更新计数器，在备用单元阵列103的更新时连接计数器141及计数器145所成的计数器成为更新计数器。

设图9所示的更新地址R_ADDn的各位为AX0～AX11(AX0为最低位位，AX11为最高位位)。计数器141是在每次对1条子字线进行更新时递增计数的3位的二进制计数器。该计数器141生成地址AX0～AX2，同时该计数值环绕“000”B(B是二进制数)时向进位C3产生脉冲。

计数器143是用于生成地址AX3～AX11的9位(＝12位-3位)的二进制计数器。该计数器143在每次进位C3中产生脉冲时，递增计数。此外，计数器143在其计数值环绕(wrap around)“0……0”B时，向进位C12产生脉冲，同时停止自身的计数操作。停止了计数操作的计数器143，如果向复位端子R输入脉冲，则再次转变为可递增计数的状态。即，如果备用单元阵列103的更新结束，后述的计数器145在进位CN3产生脉冲，则为了正常单元阵列102的更新而再次使用计数器143。

计数器145是生成更新地址R_ADDrd的高位2位的二进制计数器。该计数器145在每次进位C3中产生脉冲时，使递增计数并输出地址XR3BR、XR4BR。此外，计数器145在其计数值环绕“00”B时，向进位CN3产生脉冲，同时停止自身的计数操作。停止了计数操作的计数器145，如果向复位端子R输入脉冲，则再次转变为可递增计数的状态。

即，如果正常单元阵列102的更新结束，计数器143在进位C12上产生脉冲，则为了备用单元阵列103的更新而再次使用计数器145。另外，计数器145根据是否停止自身计数操作来生成更新地址控制信号。再有，在电源接通之后，例如图9所示的控制电路113向计数器143或计数器145的其中一个的复位端子供给脉冲，设定是否最初更新正常单元阵列102、备用单元阵列103的某一个。

接着，解码器146对地址AX0～AX2进行解码，生成8个解码信号，将这些解码信号通过多路复用器1071及多路复用器1091分别供给正常侧字驱动器及备用侧字驱动器。多路复用器1071根据地址变化检测信号ATD，对从解码器146输出的解码信号和内部地址L-ADD的低位3位进行解码，选择所得的解码信号PDn1的某一个。

多路复用器1091根据地址变化检测信号ATD，选择从解码器146输出的解码信号和冗余选择信号RDn1的某一个。这里，图9的编程电路106n具有输出用于选择主字线的冗余选择信号RDnh和用于选择子字线的冗余选择信号RDn1的结构。因而，正常单元阵列102及备用单元阵列103根据分别从多路复用器1071、多路复用器1091供给的解码信号来选择子字线。

接着，前置解码器147将对地址AX3～AX11进行前置解码，所得的前置解码信号通过后述的晶体管148(以下有略记为‘Tr’的情况)供给多路复用器107h。多路复用器107h对该前置解码信号和内部地址L_ADD的高位9位进行前置解码，根据地址变化检测信号ATD选择所得的前置解码信号PDnh并输出到主解码器125。这里，前置解码器147将地址AX3～AX11的9位划分为2、3、2、2位，分别生成4、8、4、4个解码信号，将这些信号全部相加的20个信号作为前置解码信号输出。

Tr148是p沟道的MOS(金属氧化膜半导体)晶体管，设置与前置解码器147输出的前置解码信号的数目相同的个数，在更新地址控制信号RAC为“L”时，将这些前置解码信号传送到多路复用器107h。接着，解码器149对地址XR3BR、XR4BR进行解码，输出4个解码信号。

开关150由4个n沟道MOS晶体管构成，在更新地址控制信号RAC为“H”时，将解码器149的输出传送到多路复用器109h。接着，多路复用器109h选择通过开关150供给的冗余选择信号和冗余选择信号RDnh的其中一个供给备用侧字驱动器。

根据以上的结构，正常侧字驱动器根据主解码器125及解码器146的各解码结果，在由主解码器125所指定的主字线上连接的子字线中，使由解码器146所指定的某一条子字线激活。备用侧字驱动器也是同样，根据解码器149及解码器146的各解码结果，使某一条子字线激活。

(操作的说明)

下面，参照与第3实施例相同的图8的时序图来说明上述结构的半导体存储器件的操作。这里，首先沿着图9的结构来说明操作，然后补充图10的结构的操作。首先，在时刻t51之前将地址Address直接通过锁存器111供给后级的各部。然后，如果在时刻t51地址Address开始变化，则在地址变化检测信号ATD中产生单触发脉冲，所以多路复用器107、109接受该脉冲后分别选择前置解码信号PDrn、冗余选择信号RDr。

这里，设最初对正常单元阵列102进行更新，更新控制电路121在更新地址控制信号RAC上输出“L”。因此，如果前置解码器123r根据从计数器122n输出的更新地址R_ADDn(例如“0”)来生成前置解码信号PDrn，则该信号原封不动地作为前置解码信号PDm从多路复用器107输出到主解码器125。由此，使正常单元阵列102上的与行地址“0”对应的字线激活，进行更新。另一方面，解码器142为了生成无效的冗余选择信号RDr，使备用单元阵列103上的字线都不激活。再有，更新操作的细节与第3实施例的更新操作相同。

然后，如果在时刻t53前确定内部地址L_ADD，则前置解码器123n根据内部地址L-ADD来生成前置解码信号PDn。此外，与该操作并行进行，编程电路106n生成限制信号KLn及冗余选择信号RDn。因此，如果限制信号KLn无效，则编程电路106n生成有效的前置解码信号PDn，而如果限制信号KLn有效，则生成无效的前置解码信号PDn。此时，编程电路106n生成有效的冗余选择信号RDn。

如果经过更新所需的时间，则与第3实施例同样，使更新结束。接着，在时刻t55随着锁存控制信号LC上升，从更新转移到正常存取。进而，多路复用器107、109选择正常侧的信号，将前置解码信号PDn、冗余选择信号RDn作为前置解码信号PDm、冗余选择信号RDm分别供给主解码器125、备用侧字驱动器。

计数器122n准备下一个子字线的更新，对更新地址R_ADDn递增计数并输出“1”。接着，控制电路113使主解码器125的解码操作开始。这里，如果不进行备用单元阵列103的置换，则主解码器125对前置解码信号PDm进行解码。其结果，使对应于地址Address的正常字线激活，进行正常存取。

另一方面，在进行置换的情况下，使正常单元阵列102的字线都不激活，以便不生成有效的前置解码信号PDm。相反，使冗余选择信号RDm有效，所以使对应于地址Address的备用单元阵列103上的字线激活，进行正常存取。再有，正常存取的详细的操作与第3实施例相同。然后，如果经过正常存取所需要的时间，则与第3实施例同样，使正常存取结束。其结果，使正常字线不激活，同时在锁存控制信号LC下降的时刻t59变换存储器周期。

然后，重复进行至此所述的操作，如下进行更新。即，在每次进行更新时使更新地址R_ADDn增加“1”，如果进行与该值变为“4095”对应的字线的更新，则计数器122n的计数值返回到“0”。由此，更新控制电路121使计数器122n的计数操作停止，代之以，使计数器122rd为可递增计数的状态，将其计数值复位为“0”。

与此同时，更新控制电路121将更新地址控制信号RAC变换成“H”，所以解码器124对更新地址R_ADDrd进行解码，将所得的冗余选择信号RDr供给多路复用器109。另一方面，前置解码器123r生成有效的前置解码信号PDrm。然后，在进行更新的情况下，多路复用器109将有效的冗余选择信号RDr作为冗余选择信号RDm供给备用侧字驱动器。其结果，将对应于更新地址R_ADDrd的值为“0”的备用单元阵列103上的字线更新。

以后，在每次更新时计数器122rd就使递增计数“1”。然后，如果将对应于更新地址R_ADDrd的值为“3”的字线更新，则计数器122rd的计数值返回到“0”。由此，更新控制电路121使计数器122rd的计数操作停止，使计数器122n再次成为可递增计数的状态，将其计数值复位到“0”。同时，更新控制电路121将更新地址控制信号RAC转换为“L”。在这样的一连串的操作中返回到最初说明的状态，因而以后重复进行至此说明的操作。

再有，说明采用了图10结构的情况下的更新操作。其中，设最初更新正常单元阵列102，作为初始状态，计数器141、143、145的计数值都为“0”。此时，计数器145处于停止状态，所以在更新地址控制信号RAC中输出“L”。因此，开关150截止，解码器149生成的解码信号都不传送到多路复用器109。

不过，计数器141的输出由解码器146解码后通过多路复用器1091供给备用单元阵列103。但是，无论存储单元阵列101选择子字线还是选择主字线，该主字线上连接的任何子字线都不激活。因此，比如即使从解码器146供给解码信号，备用单元阵列103也不使任何字线激活。

另一方面，通过更新地址控制信号RAC变为“L”，使PMOS晶体管Tr148导通。因此，计数器143的输出由前置解码器147进行前置解码后，通过Tr148、多路复用器107h被输入到主解码器125进行解码。此时，解码器146所输出的解码信号通过多路复用器1071供给正常单元阵列102。由此，将与行地址“0”对应的正常单元阵列102的字线更新。

然后，通过计数器141进行递增计数，使地址AX0～AX11的值变为“1”。由此，在下次的更新中将与行地址“1”对应的正常单元阵列102的字线更新。以后同样地更新与行地址“7”对应的字线后，计数器141产生进位C3，所以计数器143递增计数，地址AX3～AX11变为“1”。由此，在下次的更新中将与行地址“8”对应的正常单元阵列102的字线更新。

然后进行与至此说明的相同的操作，在每次更新同一主字线连接的8条子字线时，产生进位C3，使计数器143递增计数。这样，如果地址AX0～AX11的值变为“4095”(计数器141、143的所有位为“1”B)，其更新结束，则计数器141产生进位C3，同时计数器143产生进位C12。由此，计数器143停止自身的计数操作，计数器145转变为可递增计数的状态，在更新地址控制信号RAC中输出“H”。

于是，这次使Tr148截止，而使开关150导通。其结果，从多路复用器107h不向主解码器125供给有效的前置解码信号。因此，即使从解码器146通过多路复用器1071输出解码信号，正常单元阵列102也不使任何的字线激活。另一方面，通过使开关150导通，从而将计数器145的值“0”供给解码器149，解码器149将生成的解码信号经由多路复用器109h供给备用侧字驱动器。

由此，将与行地址“0”对应的备用单元阵列103上的字线更新，同时计数器141将自身的计数值递增计数为“1”。其结果，在下次的更新中将与行地址“1”对应的备用单元阵列103上的字线更新。以后重复进行同样的操作，更新与行地址“7”对应的字线后，计数器141产生进位C3。由此，计数器145进行递增计数，输出“01”B。

由此，将与行地址“8”对应的备用单元阵列103上的字线更新。以后重复进行同样的操作，将与行地址“31”对应的字线更新后，计数器145产生进位CN3。由此，计数器145停止自身的计数操作，同时将更新地址控制信号RAC转变为“L”。另一方面，计数器143通过进位CN3的生成而再次转变为可递增计数的状态。由此，再次返回到最初的状态，重复进行至此说明的操作。

如以上那样，在本实施例中，与第3实施例同样，与背景技术的半导体存储器件相比，存取是高速的，所以可缩短周期时间。此外，在本实施例中，在存储单元阵列101的整体中进行更新，所以具有不象第3实施例那样需要另外设置更新使用的编程电路106r的优点。

这里，一般对于编程电路来说，需要多个熔丝，如本实施例那样，即使备用单元阵列103的主字线是4条左右，也必须设置几十条左右的熔丝，电路容易大规模化。因此，芯片面积也变大。但是，根据本实施例，编程电路为1个即可，所以与第3实施例相比，除了电路结构是小规模而在面积上有利之外，与第3实施例同样，还可以使存取高速化。

在背景技术的半导体器件中，为了覆盖通过编程电路的延迟，向配置于多路复用器后级的解码器输入限制信号。因此，例如在第3实施例中，需要多路复用器108来进行限制信号的切换。对此，在本实施例中，向配置于多路复用器107输入侧的前置解码器123n输入限制信号KLn，可禁止生成有效的前置解码信号。因此，在本实施例中，不需要设置用于限制信号的多路复用器，与第3实施例等相比，可以进一步减小电路规模，并减小芯片面积。[第5实施例]

在本实施例中，在多路复用器内分别设置外部地址使用的、更新地址使用的用于保持前置解码信号及冗余选择信号的锁存器。这样，形成不使用从输入级至多路复用器的路径的空闲时间。

从而，在正常存取之前进行的更新期间生成与地址Address对应的前置解码信号、冗余选择信号，取入到外部地址使用的锁存器中，在持续更新的正常存取中使用这些信号。另一方面，在正常存取的期间中生成与更新地址对应的前置解码信号、冗余选择信号，取入到更新使用的锁存器中，在下次的存储器周期的更新中使用这些信号。(结构的说明)

图11是表示本实施例的半导体存储器件的结构方框图，对与图7(第3实施例)或图9(第4实施例)所示结构相同的结构要素标以相同的标号。在本实施例中，不设置图9所示的前置解码器123r及解码器124。代之以，在将地址Address(内部地址L_ADD)供给ATD电路112的节点后设置开关电路161。

代替图9所示的更新控制电路121，设置图7所示的更新计数器104，将其输出供给开关电路161而不是多路复用器。即，在本实施例中，与第3实施例同样，不更新正常单元阵列102上的有缺陷的字线和备用单元阵列103上置换中不使用的字线。

控制信号CB是用于选择内部地址L_ADD或更新地址R_ADD的某一个的信号。而且，开关电路161包括通过控制信号CB来控制导通状态的Tr162、Tr163，前者为n沟后者为p沟MOS晶体管。在控制信号CB为“H”时，Tr162、Tr163分别导通、截止，将内部地址L_ADD传送到后级。另一方面，在控制信号CB为“L”时，Tr162、Tr163分别截止、导通，将更新地址R_ADD传送到后级。

多路复用器164n、164rd具有完全相同的结构，所以在图11中仅图示多路复用器164n的详细电路例。多路复用器164n由锁存器165、锁存器166、和晶体管Tr167、Tr168构成，这两个晶体管都是n沟道的MOS晶体管。这里，控制信号A在对存储单元阵列101进行正常存取的期间为“H”，在除此以外的期间为“L”。而且，锁存器165以该控制信号A的上升沿作为触发来读入前置解码信号PDn。接着，Tr167在控制信号A为“H”的正常存取期间中将锁存器165的保持内容作为前置解码信号PDm输出。

接着，控制信号B在更新存储单元阵列101的期间为“H”，在除此以外的期间为“L”。而且，锁存器166以控制信号CB的上升沿作为触发来取入前置解码信号PDn。接着，Tr168在控制信号B为“H”的更新期间中将锁存器166的保持内容作为前置解码信号PDm输出。接着，控制电路169将地址变化检测信号ATD的上升沿作为触发来生成控制信号A、B、CB。控制电路169的除此以外的功能与图7的控制电路113相同。再有，下面说明控制电路169以怎样的时序来生成这些控制信号的。再有，控制信号A、B相当于图1所示的外部地址传送信号EXTR、更新地址传送信号RFTR。(操作的说明)

下面，参照图12的时序图来说明本实施例的半导体存储器件的操作。以下，设多路复用器164n、164rd内的锁存器166中分别取入与更新地址R_ADD对应的前置解码信号PDn、冗余选择信号RDn。这里，对各锁存器166的取入操作与后述的时刻t68时相同的操作，这里，在图12所示的存储器周期之前的存储器周期中进行对锁存器166的取入。

在该时刻，控制信号A、B、CB分别为“L”、“L”、“H”，所以开关电路161选择地址Address侧，多路复用器164n、164rd内的两个锁存器的输出不供给主解码器125、备用侧字驱动器。首先在时刻t61，如果地址Address开始变化，则ATD电路112在时刻t62，在地址变化检测信号ATD中产生单触发脉冲。于是，控制电路169以该单触发脉冲的上升沿作为触发，在时刻t63使控制信号B上升。

在与更新地址R_ADD对应的正常单元阵列102上的字线是正常的情况下，在以前的存储器周期中进行对锁存器166的取入的时刻，前置解码信号PDn有效而冗余选择信号RDn无效。因此，这种情况下主解码器125对前置解码信号PDm进行解码，正常侧字驱动器将与更新地址R_ADD对应的正常单元阵列的字线更新。

另一方面，在与更新地址R-ADD对应的正常单元阵列102上的字线有缺陷的情况下，在按以前的存储器周期进行了对锁存器166的取入时刻，前置解码信号PDn变为无效，而冗余选择信号RDn变为有效。因此，在该情况下，备用侧字驱动器对冗余选择信号RDm进行解码，所以将备用单元阵列103上的代替字线更新。

接着，如果从时刻t61经过时间TSKEW在时刻t64确定了地址Address，则该地址Address通过开关电路161供给前置解码电路123n和编程电路106n。因此，输出对地址Address的值进行解码所得的前置解码信号PDn。而如果与地址Address对应的正常单元阵列102上的字线有缺陷，则使限制信号KLn及冗余选择信号RDn有效，如果无缺陷，则使限制信号KLn及冗余选择信号RDn都无效。

然后，如果更新结束，则控制电路169以地址变化检测信号ATD的上升沿作为触发，在时刻t65使控制信号B下降并停止前置解码信号PDm的供给。接着，控制电路169以控制信号B的下降沿作为触发，在时刻t66使控制信号A上升。由此，多路复用器164n、164rd内的各锁存器165分别取入与地址Address对应的前置解码信号PDn、冗余选择信号RDn，将这些信号作为前置解码信号PDm、冗余选择信号RDm分别输入到主解码器125、备用侧字驱动器。

由此，例如，如果与地址Address对应的正常单元阵列102上的字线正常，则前置解码信号PDn有效，所以对正常单元阵列102进行正常存取。接着，在时刻t67，控制电路169以控制信号B的下降沿作为触发，使控制信号CB下降。由此，开关电路161选择更新地址R_ADD侧。其结果，与提供地址Address的情况同样，生成对更新地址R-ADD进行了前置解码的前置解码信号PDn。此时，如果与更新地址R-ADD对应的正常单元阵列102上的字线缺陷，则限制信号KLn、冗余选择信号RDn有效，而前置解码信号PDn无效。

然后，控制电路169以控制信号B的下降沿作为触发，在时刻t68使控制信号CB上升。这里，控制信号CB上产生的负的脉冲宽度以从开关电路161输出更新地址R-ADD的时刻作为基准，将前置解码信号PDn及冗余选择信号RDn分别设定得大于传送到多路复用器164n、164rd内的各锁存器166的时间。然后，多路复用器164n、164rd内的各锁存器166在控制信号CB的上升沿时取入更新使用的前置解码信号PDn及冗余选择信号RDn。

这样，取入到各锁存器166中的信号在下次进行更新的存储器周期中控制信号B为“H”的期间中使用。然后，正常存取结束，控制电路169以控制信号B的下降沿作为触发，在时刻t69使控制信号A下降后，返回到与时刻t61相同的状态，在时刻t70转移到新的存储器周期。因此，以后重复进行与至此说明的相同操作。

如上所述，在本实施例中，在进行更新的情况下和进行正常存取的情况下，不仅共用编程电路，而且共用前置解码器。因此，可获得与第4实施例同样的优点，同时与第4实施例相比，可以省略更新地址使用的前置解码器。因此，可以进一步缩小电路规模，进一步削减芯片面积。

再有，在图11所示的结构中，通过省略编程电路106n、多路复用器164rd等这样的用于冗余的结构要素，即使在不具有备用单元阵列103的半导体存储器件中，也可以采用使用了锁存器的本实施例的技术思想。

对于锁存控制信号LC没有特别详细地说明，但锁存控制信号LC和控制信号A的时序实际上大致相同。因此，也可以是仅对锁存器111或多路复用器164n的某一个进行锁存的结构。[第6实施例]

在本实施例中，是第5实施例的变形例，可以实现与第5实施例同样的功能。即，在本实施例中，在各存储器周期的更新期间中，生成进行下次更新时使用的前置解码信号及冗余选择信号，并进行对多路复用器内的第1锁存器的取入。此外，在该更新期间中使用的前置解码信号及冗余选择信号在更新开始时从第1锁存器向与其不同的第2锁存器传送，在该更新期间中使用该第2锁存器的输出。

这样，即使在该更新期间中第1锁存器进行取入操作，在该更新期间中向存储单元阵列101侧供给的前置解码信号及冗余选择信号也不受到影响。此外，在更新完成后立即开始正常存取，所以在本实施例中，在更新完成时刻之前进行从更新地址侧向外部地址侧的切换。然后，生成与外部地址对应的前置解码信号及冗余选择信号，传送至多路复用器的输入端，在正常存取开始的时刻，可将这些前置解码信号及冗余选择信号直接用于正常存取。

图13是表示本实施例的半导体存储器件的结构方框图，对于图11(第5实施例)中所示的结构相同的结构要素标以相同的标号。从图示可知，在本实施例中，多路复用器的结构与图11所示的结构有所不同。这里，多路复用器171n、171rd是完全相同的结构，多路复用器171n仅在输入输出冗余信号来取代前置解码信号方面与多路复用器171rd有所不同。因此，这里，对于多路复用器171n说明其详细的结构。

首先，在正常存取的情况下，控制信号A为“H”，所以多路复用器171n通过Tr167将前置解码信号PDn作为前置解码信号PDm原封不动地输出。另一方面，在更新的情况下，使用锁存器165、166及Tr168。锁存器165在更新期间中在控制信号CB的上升沿，取入用于下次更新的前置解码信号PDn，在更新开始时的控制信号B的上升沿，将其内容传送到锁存器166。另一方面，锁存器166在更新期间中控制信号B为“H”时，通过Tr168将前置解码信号输出到后级。再有，控制电路172与图12的控制电路169的不同仅在于控制信号A、B、CB的生成时序，而其他的功能与控制电路169相同。

下面，参照图14的时序图，以与第5实施例的不同点为中心来说明上述结构的半导体存储器件的操作。首先，时刻t81以前的控制信号A、B、CB的电平与第5实施例相同。因此，锁存器电路161选择内部地址L_ADD，多路复用器171n、171rd内的两个锁存器的输出都不供给主解码器125、备用侧字驱动器。

然后，如果在时刻t81地址Address开始变化，则在时刻t82，在地址变化检测信号ATD中生成单触发脉冲。由此，控制电路172将地址变化检测信号ATD的上升沿作为触发，在时刻t83使控制信号B上升。于是，多路复用器171n内的锁存器166取入锁存器165的内容，作为与更新地址R_ADD对应的前置解码信号PDm，通过Tr168输送到主解码器125。

多路复用器171rd也进行与多路复用器171n同样的操作，将与更新地址R_ADD对应的冗余选择信号RDm输送到备用侧字驱动器。然后，例如使与更新地址R-ADD对应的正常单元阵列102上的字线为正常，则前置解码信号PDm被进行前置解码，使正常单元阵列102的字线更新。接着，在时刻t84，控制电路172以地址变化检测信号ATD的上升沿作为触发，使控制信号CB下降。

由此，开关电路161选择更新地址R_ADD，前置解码器123n对更新地址R_ADD进行前置解码来生成前置解码信号PDn，与其并行进行，编程电路106n生成与更新地址R_ADD对应的限制信号KLn及冗余选择信号RDn。与第5实施例相同，控制电路172以地址变化检测信号ATD的上升沿作为触发，在时刻t86时直至使控制信号CB上升，结束这些操作。

然后，通过使控制信号CB上升，在多路复用器171n、171rd中，各锁存器165分别取入与更新地址R_ADD对应的前置解码信号PDn、冗余选择信号RDn。此外，通过使控制信号CB上升，开关电路161选择地址Address侧。其结果，生成与地址Address对应的前置解码信号PDn、冗余选择信号RDn，分别输入到多路复用器171n、171rd。

然后，将更新结束，控制电路172以地址变化检测信号ATD的上升沿作为触发，在时刻t87，使控制信号B下降。接着，控制电路172以控制信号B的下降沿作为触发，在时刻t88，使控制信号A上升后，将与地址Address对应的前置解码信号PDn、冗余选择信号RDn分别直接通过多路复用器171n、171rd内的Tr167，作为前置解码信号PDm、冗余选择信号RDm，分别供给主解码器125、备用侧字驱动器。

因此，例如，如果与地址Address对应的正常单元阵列102上的字线正常，则对正常单元阵列102上的字线进行正常存取。然后，如果正常存取结束，则控制电路172以控制信号B的上升沿作为触发，在时刻t89，使控制信号A下降。由此，返回到与时刻t81相同的状态，所以在时刻t90，转移到下次的存储器周期，重复进行与至此说明的相同的操作。

从以上的说明可知，将控制信号CB中产生的负的脉冲宽度设定得大于将与更新地址R_ADD对应的前置解码信号PDn及冗余选择信号RDn传送到多路复用器171n、171rd内的锁存器165所需的时间。同样，将从控制信号CB上升至控制信号A上升的时间(时刻t86～t88)设定得大于将与地址Address对应的前置解码信号PDn及冗余选择信号RDn传送到主解码器125及备用侧字驱动器所需的时间。

此外，在图13所示的结构中，通过省略编程电路106n、多路复用器171rd等这样的用于冗余的结构要素，即使在不具有备用单元阵列103的半导体存储器件中，也可以采用使用了锁存器的本实施例的技术思想。[变形例]

在上述的第3～第6实施例中，除第3实施例以外，将限制信号输入到前置解码器，禁止生成前置解码信号。但是，例如向配置在前置解码器的后级的多路复用器输入限制信号，将多路复用器有效的前置解码信号不向后级传送的结构也可以。

此外，在第4实施例中，说明了先将正常单元阵列102的字线都进行更新后，再将备用单元阵列103的字线都进行更新。但是，更新的顺序不限定于此。例如，也可以将正常单元阵列102和备用单元阵列103交替地更新1条至多条主字线或1条至多条子字线。在第4实施例中，关键在于对存储单元阵列101上的所有子字线在预先决定的时间内进行更新就可以。

在上述各实施例中，包含读取放大器、预定电电路、列解码器等外围电路，使正常单元阵列102和备用单元阵列103独立，也可以对正常单元阵列102和备用单元阵列103进行并行更新。通过将正常单元阵列102及备用单元阵列103同时进行更新，从而在其间增加峰值电流，但与正常单元阵列102的字线条数相比，备用单元阵列103的字线条数非常少。因此，只要峰值电流的增加在没有问题的范围内就可以。

在上述各实施例中分割为前置解码器及主解码器，但不将解码操作分成两个阶段而在上述的前置解码阶段中进行所有的解码也可以。

在上述第3实施例及第4实施例中，通过ATD信号来切换多路复用器，但与第1实施例(图1)同样，使用图5所示结构的多路复用器，通过外部地址传送信号EXTR及更新地址传送信号RFTR来控制切换也可以。

以上，参照附图详细说明了本发明的各实施例的操作，但本发明不限于这些实施例，只要是不脱离本发明主要精神的范围内的设计变更等，也都包含在本发明内。

产业上的利用可能性

本发明通过在对半导体存储器件内部生成的更新地址解码后再切换这些解码信号来进行从半导体存储器件的外部供给的外部地址和存储单元的更新，从而使地址存取高速化，缩短周期时间，并且提供可以使电路结构尽量小规模化，削减芯片面积的技术。

Claims

1.一种半导体存储器件，用于进行更新操作和读写操作，它包括：

解码器，对用于所述读写操作的存取地址及用于所述更新操作的更新地址进行解码并分别输出解码信号；

第1切换电路，进行所述解码信号的切换；以及

控制电路，根据切换后的解码信号来进行所述更新操作或所述读写操作。

2.如权利要求1所述的半导体存储器件，其中，包括存储单元阵列，该存储单元阵列具有正常单元阵列和置换所述正常单元阵列的有缺陷区域的备用单元阵列，

所述第1切换电路按照指定进行所述更新操作或进行所述读写操作的其中一个操作的切换信号来切换所述解码信号，

所述控制电路按照作为所述更新操作或所述读写操作的对象的所述正常单元阵列上有无缺陷区域，根据切换后的所述解码信号来对所述正常单元阵列或所述备用单元阵列进行存取。

3.如权利要求2所述的半导体存储器件，其中，包括：

更新地址生成电路，与所述正常单元阵列的结构相对应，生成更新地址；

编程电路，按照是否进行所述置换，对于各个所述更新地址及所述存取地址生成禁止选择所述正常单元阵列的限制信号和指定所述备用单元阵列上的置换区域的选择信号；以及

第2切换电路，按照所述切换信号来分别进行所述限制信号的切换及所述选择信号的切换，

所述控制电路根据切换过的所述限制信号及所述选择信号，来决定使存取对象为所述正常单元阵列或所述备用单元阵列的哪一个。

4.如权利要求2所述的半导体存储器件，其中，包括：

更新地址生成电路，与构成所述存储单元的所述正常单元阵列和所述备用单元阵列相对应来生成所述更新地址；

编程电路，按照是否进行所述置换，对于所述存取地址生成禁止选择所述正常单元阵列的限制信号和指定所述备用单元阵列上的置换区域的第1选择信号；

选择信号生成电路，根据为了所述备用单元阵列的更新操作而生成的所述更新地址，来生成指定所述备用单元阵列上的更新区域的第2选择信号；以及

第2切换电路，按照所述切换信号来切换为所述第1选择信号或所述第2选择信号的其中一个信号；

所述控制电路在对所述备用单元阵列进行存取时，对由切换过的所述第1选择信号或所述第2选择信号的某一个信号指定的所述备用单元阵列上的置换区域或更新区域进行存取。

5.一种半导体存储器件，用于进行更新操作和读写操作，它包括：

选择电路，选择用于所述更新操作的更新地址或用于所述读写操作的存取地址的其中之一；

解码器，对选择的所述更新地址或所述存取地址进行解码并输出解码信号；

第1切换电路，在分别进行所述更新操作、所述读写操作时，在所述更新操作或所述读写操作之前，选择对于所述更新地址、所述存取地址分别生成的解码信号；以及

控制电路，根据选择的解码信号来进行所述更新操作或所述读写操作。

6.如权利要求5所述的半导体存储器件，所述第1切换电路包括：

第1保持电路，取入在所述更新操作期间将所述选择电路切换到存取地址侧所获得的所述解码信号，并在所述读写操作期间输出；以及

第2保持电路，取入在所述读写操作期间将所述选择电路切换到更新地址侧所获得的所述解码信号，并在所述更新操作期间输出。

7.如权利要求5所述的半导体存储器件，所述第1切换电路包括：

第1保持电路，取入在所述更新操作期间将所述选择电路切换到所述更新地址侧所获得的所述解码信号；

第2保持电路，在所述更新操作期间，在所述第1保持电路的取入操作之前，取入所述第1保持电路的输出并输出；以及

传送电路，在所述读写操作期间输出在所述更新操作期间将所述选择电路切换到所述存取地址侧所获得的所述解码信号。

8.如权利要求5所述的半导体存储器件，包括存储单元阵列，该存储单元阵列具有将正常单元阵列和所述正常单元阵列的有缺陷区域进行置换的备用单元阵列，

所述控制电路根据作为所述更新操作或所述读写操作对象的所述正常单元阵列上有无缺陷区域，根据选择的所述解码信号来对所述正常单元阵列或所述备用单元阵列进行存取。

9.如权利要求8所述的半导体存储器件，其中，包括：

更新地址生成电路，对应于所述正常单元阵列的结构，生成所述更新地址；

编程电路，按照是否进行所述置换，对于由所述选择电路所选择出的地址生成禁止选择所述正常单元阵列的限制信号和指定所述备用单元阵列上的置换区域的选择信号，将所述限制信号供给所述解码器；以及

第2切换电路，在进行各个所述更新操作、所述读写操作时，选择所述更新操作或所述读写操作之前对于所述更新操作、所述存取地址分别生成的所述选择信号，

所述控制电路根据选择的所述解码信号及所述选择信号，来决定使存取的对象为所述正常单元阵列或所述备用单元阵列的其中一个。

10.如权利要求9所述的半导体存储器件，其中，所述第1保持电路取入在所述更新操作期间将所述选择电路切换到所述存取地址侧所获得的所述解码信号及所述选择信号，并在所述读写操作期间输出，

所述第2保持电路取入在所述读写操作期间将所述选择电路切换到所述更新地址侧所获得的所述解码信号及所述选择信号，并在所述更新操作期间输出。

11.如权利要求9所述的半导体存储器件，其中，所述第1保持电路取入在所述更新操作期间将所述选择电路切换到所述更新地址侧所获得的所述解码信号及所述选择信号，

所述第2保持电路在所述更新操作期间取入并输出在所述第1保持电路的取入操作之前从所述第1保持电路输出的所述解码信号及所述选择信号，

所述传送电路在所述读写操作期间将所述选择电路切换到所述存取地址侧，在所述更新操作期间输出所获得的所述解码信号及所述选择信号。

12.如权利要求9所述的半导体存储器件，其中，所述编程电路将所述限制信号供给所述第1切换电路，

所述第1切换电路在所述限制信号有效时，输出禁止选择所述正常单元阵列的解码信号。

13.如权利要求1或5所述的半导体存储器件，包括地址转移检测电路，将所述存取地址的变化或激活信号有效的情况作为地址转移来检测，

所述控制电路将所述地址转移作为触发来进行所述更新操作及所述读写操作。

14.如权利要求13所述的半导体存储器件，所述控制电路将所述地址转移作为触发进行所述更新操作后再进行所述读写操作。

15.如权利要求14所述的半导体存储器件，所述解码器从确定了所述存取地址时至开始所述读写操作的期间内进行解码操作并生成所述解码信号。

16.如权利要求3、4、9任何一项所述的半导体存储器件，包括地址转移检测电路，将所述存取地址的变化或激活信号有效的情况作为地址转移来检测，

所述控制电路将所述地址转移作为触发来进行所述更新操作后再进行所述读写操作，

所述编程电路在从确定了所述存取地址至开始所述读写操作的期间内生成所述限制信号和所述选择信号。

17.如权利要求1或5所述的半导体存储器件，包括配置于所述第1切换电路的后级，对通过所述解码器的解码操作获得的所述解码信号进一步解码的电路。

18.如权利要求1或5所述的半导体存储器件，字线根据多个解码信号来选择，以每个用于获得该多个解码信号的路径来决定所述个切换电路的位置。

19.如权利要求1或5所述的半导体存储器件，所述第1切换电路在切换所述解码信号时，在规定期间内不选择任何解码信号。

20.如权利要求3、4、9任何一项所述的半导体存储器件，所述第2切换电路在切换所述限制信号及所述选择信号时，在规定期间内不选择任何限制信号，也不选择任何选择信号。

21.如权利要求19所述的半导体存储器件，所述第1切换电路在所述规定期间中输出使字线为非选择状态的电压。

22.如权利要求20所述的半导体存储器件，所述第2切换电路在所述规定期间中输出使字线为非选择状态的电压。

23.如权利要求1或5所述的半导体存储器件，所述控制电路在进行所述更新操作的存储器周期中，在一个存储器周期的期间内进行所述更新操作及所述读写操作。