CN1255818C - 具有奇偶校验单元阵列的存储电路 - Google Patents

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Abstract

一种存储电路具有：实际单元阵列；奇偶校验产生电路，用于从实际单元阵列的数据中产生奇偶校验位；奇偶校验单元阵列；刷新控制电路，依次刷新实际单元阵列，并且当内部刷新请求和读请求同时出现时，使刷新操作优先；数据恢复部分，根据从奇偶校验单元阵列中读出的奇偶校验位来恢复从实际单元阵列读出的数据；以及输出电路，用于输出来自实际单元阵列的数据。此外，存储电路具有测试控制电路，在第一测试模式下禁止实际单元阵列的刷新操作，以便输出从实际单元阵列读出的数据，而在第二测试模式下控制输出电路，以便输出从奇偶校验单元阵列读出的数据。

Description

具有奇偶校验单元阵列的存储电路
技术领域
本发明涉及具有奇偶校验单元阵列的存储电路，更具体地说，涉及能够进行实际单元阵列和奇偶校验单元阵列的测试的存储电路。
本发明还涉及一种半导体存储器，该存储器具有用于存储写数据的奇偶校验数据的存储单元阵列，并且具有内部自测(BIST)功能。
背景技术
单晶体管类型的动态RAM(DRAM)正在被广泛使用，它是低成本、高容量存储器，但由于它的易失性，即使在通电状态也需要刷新操作。另一方面，在涉及静态RAM(SRAM)的情况下，虽然容量的增加需要较高成本，但在通电状态，这种SRAM能够持续地保持所储存的数据，也就是说，不需要象DRAM一样控制刷新操作。
按照常规，不需要刷新控制的SRAM已经用于移动电话和移动信息终端等中，但是，近年来宽带以及与因特网的链接的变化引发了转换到高容量存储器的需要，用于代替常规SRAM的DRAM的实例不断增加。因此，需要提供不要求从外部进行刷新控制的DRAM。
没有上述这种刷新模式的DRAM包含刷新控制电路，该电路按照预定周期来执行刷新操作，而不需要从外部提供刷新命令。这种刷新控制电路按照预定周期产生刷新请求信号，向解码器提供包含刷新地址的刷新地址计数器值，然后再相对该预定周期刷新内部存储器，从而执行控制。这时，如果来自外部的读命令与内部产生的刷新请求之间存在冲突，则在接收来自外部的读请求时，必须对内部刷新请求作出响应而执行刷新操作。
为了实现上述操作，本申请人开发了一种存储器，除实际单元阵列之外，它还配有奇偶校验单元阵列；它从写入实际单元阵列的数据中计算奇偶校验位并将其储存到奇偶校验单元阵列中；以及对该奇偶校验位恢复由于读请求时产生的内部刷新请求优先而未读出的数据。
但是，采用上述DRAM，在读出实际单元阵列的数据时，实际单元阵列的数据有时可能会被一个从奇偶校验单元阵列中读出的奇偶校验位进行部分修正。因此，存在一个问题：在发货之前无法适当地进行操作测试。
换句话说，由于安装了奇偶校验单元阵列以便通过奇偶校验位从实际单元阵列中恢复数据，因此，在操作测试过程中，无法根据输出给数据输入/输出终端的数据来判定实际单元阵列的读和写操作是否正常。此外，奇偶校验单元阵列的数据仅用于内部数据恢复，也就是说，没有提供外部读出电路。因此，也无法判定奇偶校验单元阵列是否能够进行正常的读或写。
这种问题不限于没有刷新模式的DRAM。配置成通过内部电路采用奇偶校验位或其它这类纠错码(以下称作“ECC”)来恢复故障位的存储器也存在类似问题。
此外，形成半导体存储器的晶片尺寸倾向于大些，以便降低半导体存储器的制造成本。由于晶片尺寸较大，所以增加了晶片上形成的半导体存储器芯片的数量，也增加了每个晶片的测试时间。因此，开发了内部自测(BIST)技术，它包含半导体存储器中测试电路的安装并且缩短了测试时间。
内部自测中，在测试模式期间，测试电路产生测试图形(写地址，写数据)。然后，按照该测试图形，测试电路将数据写入存储单元，再将从存储单元中读出的数据与预期值进行比较，从而确认半导体存储器工作正常。随后，测试图形提供给靠近外部端子的节点，以便测试正常工作时所使用的地址和数据的信号通路。
图19表示当作SRAM工作的DRAM的概况。图中，粗线所表示的信号线路以多种形式构成。DRAM具有地址缓冲器110、数据输入/输出缓冲器122、奇偶校验产生电路124、奇偶校验测试电路142、多个实际单元阵列RCA以及奇偶校验单元阵列PCA。
形成各实际单元阵列RCA，以便与数据输入/输出端子DQ相对应。奇偶校验单元阵列PCA储存已储存在实际单元阵列RCA中的数据的奇偶校验数据。根据由包含在DRAM中的计时器(未示出)输出的刷新请求来执行刷新操作。
奇偶校验产生电路124在写操作过程中对写数据产生奇偶校验数据，并将这种奇偶校验数据写入奇偶校验单元阵列PCA。此外，经数据输入/输出端子DQ提供的写数据被直接写入实际单元阵列RCA。
对每个存储单元阵列RCA、PCA依次执行存储单元刷新操作。当刷新操作与写操作之间存在冲突时，从最先接收的操作请求开始，依次执行这些操作。
如果对任何实际单元阵列RCA执行刷新操作时请求了读出操作，则奇偶校验测试电路142根据从没有执行刷新操作的实际单元阵列RCA以及从奇偶校验单元阵列PCA中读出的数据，恢复已储存在经过刷新操作的实际单元阵列RCA中的数据。
当内部自测技术用于具有上述奇偶校验单元阵列PCA的DRAM时，希望与普通DRAM类似，将测试电路所产生的测试图形(数据)提供给数据输入/输出缓冲器122。同时，连接奇偶校验单元阵列PCA的数据总线经奇偶校验产生电路124或奇偶校验测试电路142与数据输入/输出缓冲器122连接。为此，采用传统的自测技术，由测试电路所产生的测试图形无法直接提供给与奇偶校验单元阵列PCA相连的数据总线。因此，无法通过内部自测来测试具有奇偶校验单元阵列PCA的DRAM。
发明内容
因此，本发明的一个目的是在包含奇偶校验单元阵列(或ECC单元阵列)及数据恢复电路的存储器中提供存储电路，从而能够适当地测试实际单元阵列和奇偶校验单元阵列(或ECC单元阵列)。
此外，本发明的另一个目的是在没有刷新模式但包含奇偶校验单元阵列(或ECC单元阵列)和数据恢复电路的存储器中提供存储电路，从而能够适当地测试实际单元阵列和奇偶校验单元阵列(或ECC单元阵列)。
本发明的另一个目的是在具有用于存储数据的奇偶校验数据的存储单元阵列的半导体存储器中实现内部自测，从而减少测试时间。
本发明的另一个目的是通过将内部自测电路规模限制在最小值，从而防止芯片尺寸增加。
为了实现上述目的，本发明的第一方面是存储电路，它具有：用于存储数据的实际单元阵列；奇偶校验(或ECC)产生电路，用于从实际单元阵列的数据中产生奇偶校验位(或ECC)；奇偶校验单元阵列(或ECC单元阵列)，操作地连接到所述奇偶校验或纠错码产生电路，用于存储奇偶校验位(或ECC)；刷新控制电路，在预定周期产生内部刷新请求信号，随后根据刷新地址刷新实际单元阵列，并在内部刷新请求和读请求同时出现时，使该实际单元阵列的刷新操作优先；数据恢复部分，操作地连接到所述实际单元阵列和奇偶校验或纠错码单元阵列，根据从奇偶校验单元阵列(或ECC单元阵列)读出的奇偶校验位(或ECC)，恢复从刷新操作优先的实际单元阵列中读出的数据；以及输出电路，用于从实际单元阵列中输出数据，其中存储电路包含测试控制电路，在第一测试模式下，禁止实际单元阵列的刷新操作，从而输出从实际单元阵列中读出的数据，并在第二测试模式下，控制输出电路，以便输出从奇偶校验单元阵列(或ECC单元阵列)读出的数据。
根据上述第一方面，在没有刷新模式的存储电路中，在测试过程中，能够分别进行实际单元阵列数据输出和奇偶校验单元阵列(或ECC单元阵列)数据输出。
在上述第一方面的一个最佳实施例中，对第一测试命令的提供作出响应，测试控制电路在第一测试模式中执行控制，并且对不同于第一测试命令的第二测试命令作出响应，测试控制电路在第二测试模式中执行控制。这样，实际单元阵列数据输出和奇偶校验单元阵列(或ECC单元阵列)数据输出的切换可以通过不同的测试命令来执行。
在上述第一方面的最佳实施例中，对测试命令的提供作出响应，测试控制电路进入测试模式，并且根据测试模式期间未包含在操作命令中的外部信号的状态，在第一测试模式和第二测试模式之间进行切换。因此，在测试控制电路根据测试命令进入的测试模式中，测试控制电路能够根据外部信号，在实际单元阵列数据输出和奇偶校验单元阵列(或ECC单元阵列)数据输出之间进行切换。
为了实现上述目的，本发明的第二方面是存储电路，它具有：实际单元阵列，用于存储数据；奇偶校验产生电路(或ECC计算电路)，用于从实际单元阵列的数据中产生奇偶校验位(或ECC)；奇偶校验单元阵列(或ECC单元阵列)，操作地连接到所述奇偶校验或纠错码产生电路，用于存储奇偶校验位(或ECC)；数据恢复部分，操作地连接到所述实际单元阵列和奇偶校验或纠错码单元阵列，它根据从奇偶校验单元阵列(或ECC单元阵列)中读出的奇偶校验位(或ECC)，恢复从实际单元阵列读出的数据；以及输出电路，经数据恢复部分从实际单元阵列中输出数据，其中存储电路具有测试控制电路，该控制电路在测试模式下，禁止由数据恢复部分恢复读出数据。
根据上述存储电路，由于在测试模式期间禁止数据恢复部分恢复读出数据，所以实际单元阵列数据可以按原样输出到外部，使得能够进行实际单元阵列的读和写操作的测试。
为了实现上述目的，本发明的第三方面是存储电路，它具有：实际单元阵列，用于存储数据；奇偶校验产生电路(或ECC产生电路)，用于从实际单元阵列的数据中产生奇偶校验位(或ECC)；奇偶校验单元阵列(或ECC单元阵列)，操作地连接到所述奇偶校验或纠错码产生电路，用于存储奇偶校验位(或ECC)；数据恢复部分，操作地连接到所述实际单元阵列和奇偶校验或纠错码单元阵列，根据从奇偶校验单元阵列(或ECC单元阵列)读出的奇偶校验位(或ECC)来恢复从实际单元阵列读出的数据；以及输出电路，从实际单元阵列中输出数据，其中所述存储电路具有测试控制电路，它在测试模式下控制输出电路，以便输出从奇偶校验单元阵列(或ECC单元阵列)读出的数据。
根据上述存储电路，在测试模式下，由于控制用于从实际单元阵列输出数据的输出电路、以便从奇偶校验单元阵列(或ECC单元阵列)输出数据，所以，在正常操作中未读出到外部的奇偶校验单元阵列(或ECC单元阵列)的数据可以向外部输出。因此，可以进行奇偶校验单元阵列(或ECC单元阵列)读和写操作的测试。
为了实现上述目的，本发明的第四方面是存储电路，它具有：实际单元阵列，用于存储数据；奇偶校验产生电路(或ECC产生电路)，用于从实际单元阵列的数据中产生奇偶校验位(或ECC)；奇偶校验单元阵列(或ECC单元阵列)，操作地连接到所述奇偶校验或纠错码产生电路，用于存储奇偶校验位(或ECC)；数据恢复部分，操作地连接到所述实际单元阵列和奇偶校验或纠错码单元阵列，根据从奇偶校验单元阵列(或ECC单元阵列)读出的奇偶校验位(或ECC)恢复从实际单元阵列读出的数据；以及输出电路，经数据恢复部分从实际单元阵列中输出数据，其中所述存储电路具有测试控制电路，该控制电路在第一测试模式下禁止数据恢复部分中读出数据的恢复，而在第二测试模式下，控制输出电路，以便输出从奇偶校验单元阵列(或ECC单元阵列)读出的数据。
为了实现上述目的，根据本发明的第五方面，一种半导体存储器包括：多个实际单元阵列，其中具有用于存储经多个数据端子提供的每个写数据的存储单元；奇偶校验产生电路，操作地连接到所述数据端子，用于产生写数据的奇偶校验数据；图形产生电路，在测试模式下，产生测试图形并将所产生的测试图形输出到写数据的传输通路；第一切换电路，操作地连接到所述数据端子和奇偶校验产生电路，在正常操作模式下选择奇偶校验数据，而在测试模式下选择一部分写数据；奇偶校验单元阵列，操作地连接到第一切换电路，它具有存储单元，用于存储第一切换电路所选择的奇偶校验数据或部分写数据；奇偶校验测试电路，操作地连接到所述实际单元阵列和奇偶校验单元阵列，在正常操作模式下，根据从实际单元阵列中读出的实际读出数据以及从奇偶校验单元阵列中读出的奇偶校验读出数据来恢复写数据；以及测试判断电路，它在测试模式下，通过将从实际单元阵列中读出的实际读出数据以及从奇偶校验单元阵列中读出的奇偶校验读出数据与预期值进行比较，从而判断测试结果。
在上述半导体存储器中，经多个数据端子提供的写数据被写入具有存储单元的多个实际单元阵列。此外，用于恢复实际单元阵列中存储的写数据的奇偶校验数据被写入具有存储单元的奇偶校验单元阵列。
在正常操作模式时，奇偶校验产生电路产生写数据奇偶校验数据。第一切换电路选择由奇偶校验产生电路所产生的奇偶校验数据。然后再将奇偶校验数据写入奇偶校验单元阵列。
奇偶校验测试电路根据从实际单元阵列中读出的实际读出数据以及从奇偶校验单元阵列中读出的奇偶校验读出数据来恢复写数据。因此，在正常操作模式时，当正确数据的输出无法从任何实际单元阵列进行时，可以通过采用奇偶校验数据的数据恢复来读出校正的数据。
同时，在测试模式时，图形产生电路产生测试图形，并将所产生的测试图形输出给写数据的传输通路。测试图形作为写数据被写入实际单元阵列。第一切换电路选择由图形产生电路所产生的一部分写数据。换言之，在测试模式时，图形产生电路所产生的一部分写数据而不是从写数据中产生的奇偶校验数据被直接写入奇偶校验单元阵列。
测试判断电路接收从实际单元阵列中读出的实际读出数据以及从奇偶校验单元阵列中读出的奇偶校验读出数据。测试判断电路通过将实际读出数据和奇偶校验读出数据与预期值进行比较来判断测试结果。也就是说，测试判断电路直接将来自奇偶校验单元阵列的奇偶校验读出数据与预期值进行比较。因此，通过使用安装在半导体存储器中的测试电路，测试图形可以直接写入奇偶校验单元阵列，从而通过直接读出的方式来允许半导体存储器的内部自测。
此外，由于可以通过测试判断电路同时将实际读出数据与奇偶校验读出数据与预期值进行比较，因此能够缩短测试时间。测试时间的缩短使半导体存储器的制造成本可以降低。
在本发明上述第五方面的一个最佳实施例中，实际单元阵列的存储单元均具有电容器，用于将写数据作为电荷储存。对每个实际单元阵列依次执行用于重写存储单元中保持的数据的刷新操作。奇偶校验测试电路恢复经过刷新操作的实际单元阵列的写数据。换句话说，半导体存储器能够执行刷新操作，而不需要外部设备识别。在这种类型的半导体存储器中也实现了内部自测，从而能够缩短测试时间。
在本发明上述第五方面的最佳实施例中，奇偶校验测试电路检测从实际单元阵列中读出的实际读出数据中的错误，并对其进行纠正，以便生成正确的数据。换句话说，这种半导体存储器具有检错及纠错功能。在这种类型的半导体存储器中也实现了内部自测，从而能够缩短测试时间。
在本发明上述第五方面的最佳实施例中，奇偶校验单元阵列具有与实际单元阵列相同的存储容量和相同的结构。因此，在设计半导体存储器时，不需要既设计实际单元阵列又设计奇偶校验单元阵列。因此，尤其能够缩短电路设计所需的时间。
在本发明上述第五方面的最佳实施例中，第二切换电路在正常操作模式时，将写数据分别输出给实际单元阵列。第二切换电路在测试模式时，将第一切换电路所选择的一部分写数据作为通用写数据输出给实际单元阵列。换言之，在测试模式时，实现将通用写数据写入多个单元阵列的写数据压缩测试。这样，能够减少测试图形的位计数并且减小图形产生电路的规模。因此能够减小半导体存储器芯片尺寸。
附图说明
图1说明本实施例的存储电路的整体配置；
图2说明本实施例的写电路；
图3说明本实施例的读电路；
图4是说明奇偶校验位计算电路和比较电路的电路图；
图5是说明恢复电路的电路图；
图6是能够输出奇偶校验单元阵列的数据的输出控制电路的电路图；
图7是本实施例的测试模式的第一时序图；
图8是本实施例的测试模式的第二时序图；
图9说明与第二时序图对应的读电路；
图10说明与第二时序图对应的输出控制电路；
图11是说明本发明的半导体存储器的第二实施例的框图；
图12是详细说明图11中的奇偶校验测试电路的电路图；
图13是详细说明图11中的切换电路的电路图；
图14是说明本发明的半导体存储器的另一第二实施例的框图；
图15是详细说明图14中的切换电路的电路图；
图16是说明本发明的半导体存储器的另一第二实施例的框图；
图17是说明本发明人在做出本发明之前所研究的半导体存储器的框图；
图18是说明本发明人在做出本发明之前所研究的另一种半导体存储器的框图；以及
图19是说明传统DRAM的概况的电路图。
具体实施方式
下面参照附图说明本发明的实施例。但是，本发明的保护范围不限于以下实施例，而是意在涵盖由专利权利要求及其任何等效物所述的发明。
第一实施例
图1说明第一实施例的存储电路的整体配置。这个存储电路具有用于存储数据的普通实际单元阵列RCA，并且具有用于存储写入该实际单元阵列的数据的奇偶校验位的奇偶校验单元阵列PCA。单元阵列均包含(未示出)多条字线、多条位线以及位于这些字线和位线之间的交叉点的1个晶体管/1个电容器单元。
存储在奇偶校验单元阵列PCA中的奇偶校验位是通过计算写入实际单元阵列的数据而产生的代码，即允许随后从实际单元阵列读出的数据中错误得以恢复的代码。因此，在这个意义上，奇偶校验单元阵列可以称作存储纠错码(ECC)的ECC单元阵列。也就是说，通过存储借助于比奇偶校验位更复杂的逻辑而产生的ECC，即使在从实际单元阵列中读出的数据中有部分错误的情况下，也可以校正该错误。但是，下面将以奇偶校验位和奇偶校验单元阵列为例来说明本实施例。
图1的存储电路具有：地址输入缓冲器10，用于输入提供到多个地址端子ADD的地址信号；输入缓冲器12，用于提供到多个输入/输出端子DQ的输入数据；命令输入缓冲器14，用于多个命令端子/CE、/OE、/WE、/LB(低位字节)、/UB(高位字节)；以及定时发生电路16，对输入命令进行解码，从而产生用于内部控制的定时信号。对定时发生电路16所产生的锁存控制信号S1作出响应，锁存电路18锁存分别输入到地址输入缓冲器10和数据输入缓冲器12中的地址和数据。
锁存的地址由行解码器20和列解码器22进行解码，以便能够执行字线和位线的选择。此外，将锁存的输入数据提供给写放大器24，并驱动选取的位线，使得输入数据写入实际单元阵列RCA。另外，从实际单元阵列RCA中读出的数据还由读放大器24锁存，并且，对定时发生电路16所产生的输出控制信号S2作出响应，输出控制电路30将该读数据输出到输入/输出端子DQ。
第一存储电路是DRAM，它没有刷新模式，因此包含刷新控制电路。刷新控制电路由刷新产生电路32、刷新地址计数器34以及移位寄存器36组成。刷新产生电路32针对预定周期产生刷新请求信号RF。刷新地址计数器34对刷新请求信号RF作出响应，使计数器值递增。此外，锁存电路18对刷新请求信号RF作出响应而锁存相应的刷新地址Radd。另外，根据刷新地址Radd，移位寄存器电路36还向实际单元阵列RCA输出存储块选择信号rs01z至rs04z。在产生刷新请求信号RF时，一个存储块选择信号被控制为采取H电平。当没有输出刷新请求信号RF时，所有存储块选择信号均被控制为L电平。
在本实施例中，实际单元阵列RCA由四个存储块组成，如以下所述。对内部产生的刷新请求信号RF作出响应，在移位寄存器电路36所选取的存储块中，驱动根据刷新地址Radd选取的字线，从而执行刷新操作。换句话说，当一个存储块中的刷新操作结束时，处理则进入下一个存储块，也就是说，由移位寄存器36依次轮流选择属于刷新操作对象的存储块。
刷新产生电路32以独立于外部命令的方式产生刷新请求信号RF。因此，预计会在来自外部存储控制器的读周期和内部刷新周期之间产生冲突。在这种情况下，当执行外部读周期时，还需要执行内部刷新周期。这时，通过根据刷新地址Radd驱动字线，对属于刷新操作对象的存储块执行刷新操作，以及通过根据来自外部的地址ADD驱动字线，对属于刷新操作对象的存储块以外的存储块进行读出操作。
在上述情况下，读数据无法从属于刷新操作对象的存储块中获取。因此，该存储电路包括奇偶校验单元阵列PCA，并配置成能够从属于刷新操作对象的存储块中恢复数据。换句话说，四个存储块的写数据的奇偶校验位由写奇偶校验计算电路26产生，并被写入奇偶校验单元阵列PCA。然后，在读出期间，属于刷新操作对象的存储块的数据通过来自四个存储块的读数据以及来自奇偶校验单元阵列的奇偶校验位来恢复。具体地说，读奇偶校验计算电路28为来自四个存储块的读数据产生奇偶校验位，并且属于刷新操作对象的读数据根据该奇偶校验位与从奇偶校验单元阵列中读出的奇偶校验位的比较结果来进行恢复(校正)。
图1中的存储电路还包括测试信号产生电路38，用于进行实际单元阵列RCA和奇偶校验单元阵列PCA的操作测试。对输入命令端子和地址端子的命令作出响应，测试信号产生电路38进入预定测试模式，并将测试信号提供给内部电路。下面将进行详细说明。
图2说明本实施例的一种写电路。在右侧提供了单元阵列，它们包括由四个存储块RCA01至RCA04所组成的实际单元阵列以及一个奇偶校验单元阵列PCA。对每个单元阵列提供写放大器WA。此外，对应于四个存储块提供了四个输入/输出端子DQ01至DQ04以及还作为输入缓冲器的数据锁存电路10、18。
由四个数据锁存电路锁存的输入数据提供给分别对应四个数据锁存电路的写放大器电路WA，并提供给写奇偶校验计算电路26。写奇偶校验计算电路26包括三个EOR电路，在该电路中，利用输入的写数据wd01、wd02的EOR数据以及写数据wd03、wd04的EOR数据计算EOR，从而产生写奇偶校验位wdp。写奇偶校验位wdp被提供给对应于奇偶校验单元阵列PCA的写放大器电路WA。上述写放大器电路的被提供的写数据和奇偶校验位分别被写入实际单元阵列RCA和奇偶校验单元阵列PCA。
如果4位写数据wd01至wd04中有偶数个数据“1”或数据“0”，则奇偶校验位为0，对于奇数，则奇偶校验位为1。
图3说明本实施例的一个读电路。实际单元阵列的四个存储块RCA01至RCA04和奇偶校验单元阵列PCA均设有读放大器电路RA。来自存储块的四个读数据rd01至rd04分别提供给恢复电路42，并提供给读奇偶校验计算电路28。这个奇偶校验计算电路28与写奇偶校验计算电路26同样地包括三个EOR电路。由奇偶校验计算电路28所产生的奇偶校验位rdpa以及从奇偶校验单元阵列中读出的奇偶校验位rdp通过比较电路40进行比较，从而产生表示匹配或不匹配的判断信号JD。
用于选择属于刷新操作对象的存储块的选择信号rs01z至rs04z以及判断信号JD分别提供给要向其提供读数据rd01至rd04的恢复电路42。此外，在选择信号rs01z至rs04z中，当属于刷新操作对象的块的选择信号采取H电平时，相应的恢复电路根据判断信号JD来恢复(校正)读数据rd01至rd04。
例如，假定写数据DQ01至DQ04为“0110”。则在写过程中产生奇偶校验位“0”，并写入奇偶校验单元阵列。然后再假定当执行读出时，针对实际单元存储块RCA04的刷新操作与读出操作同时出现。换句话说，如图3所示，对于存储块RCA01、RCA02、RCA03以及奇偶校验单元阵列PCA，驱动对应于外部地址ADD的字线，并且在存储块RCA04中，驱动对应于刷新地址Radd的字线。换句话说，只有选择信号rs04z取H电平，而其余选择信号均取L电平。
因此，读数据rd04是伴随刷新操作的数据，而不是根据外部读控制的数据。如果读数据rd04为“0”，则“0110”被输入奇偶校验计算电路28，并且奇偶校验位为“0”，这与从奇偶校验单元阵列PCA中读出的奇偶校验位“0”匹配，使判断信号JD取L电平(匹配)。相反，如果读数据rd04为“1”，则“0111”被输入奇偶校验计算电路28，并且奇偶校验位为“1”，与从奇偶校验单元阵列PCA中读出的奇偶校验位“0”不匹配，使判断信号JD取H电平(不匹配)。
选择信号rs04z＝H的恢复电路04根据该判断信号JD来恢复或校正读数据rd04。换句话说，如果判断信号JD处于L电平(匹配)，则恢复电路04按原样输出读数据rd04，如果判断信号JD处于H电平(不匹配)，则将读数据rd04倒相之后输出。这样，如果使用了奇偶校验位，并且故障位的位置已知，则能够恢复原始数据。
如果不是存储奇偶校验位而是存储通过更为复杂的计算得到的ECC，那么，即使不知道故障位的位置，也可以恢复来自实际单元阵列的读数据的恶化。在这种情况下，选择信号不需要提供给恢复电路。
图4是说明奇偶校验位计算电路和比较电路的电路图。奇偶校验位计算电路28包括：EOR电路EOR1，用于求出读数据rd01、rd02的“异或”；EOR电路EOR2，用于求出读数据rd03、rd04的“异或”；以及EOR电路EOR3，用于求出上述EOR电路EOR1、EOR2的输出的“异或”。每个EOR电路均由三个反相器和两个传输门组成。由于这些EOR电路的操作是众所周知的，因此这里省略其说明。比较电路40是一个EOR电路，它求出从奇偶校验单元阵列中读出的奇偶校验位rdp与奇偶校验位计算电路28所产生的奇偶校验位rdpa的“异或”，并具有与其它EOR电路相同的电路结构。
图5是说明恢复电路的电路图。图3中的四种恢复电路都具有相同的电路结构，图5说明这四种恢复电路中的第四种恢复电路。根据选择信号rs04z输入判断信号JD。换句话说，当选择信号rs04z处于H电平，并且判断信号JD通过“与非”门50时，两个传输门51、52中任何一个根据判断信号JD导通，使读数据rd04的未反相数据或反相数据作为输出out04而输出。也就是说，如果判断信号JD＝H电平(奇偶校验位不匹配)，则“与非”门50的输出取L电平，并且传输门52导通，使得输出读数据rd04的反相数据。相反，如果判断信号JD＝L电平(奇偶校验位匹配)，则输出读数据rd04的未反相数据。
操作测试
以上说明了没有刷新模式的DRAM电路的结构和操作。在这种存储器中，在正常操作时，如果没有执行刷新操作，则实际单元阵列的数据提供给外部端子DQ，而未经恢复电路恢复，也就是说，该数据可以按原样读出。但是，当执行刷新操作时，实际单元阵列的数据由恢复电路进行恢复，就是说，该数据无法按原样读出。其次，奇偶校验单元阵列的数据仅提供给恢复电路，并且无法从外部端子DQ中读出。因此，在没有上述刷新模式的存储电路中，为了适当地进行实际单元阵列和奇偶校验单元阵列的操作测试，需要特殊测试控制电路和测试模式。
在本实施例中，对单元阵列进行写和读操作的测试时，内部刷新操作被禁止，使得实际单元阵列的数据按原样向外部输出。此外，输出控制电路的一部分受到控制，从而允许奇偶校验单元阵列的数据输出。
图7是本实施例的测试模式的第一时序图。下面参照图1来说明测试过程中的操作。当测试命令和测试代码分别输入到命令端子/CE至/UB以及地址端子ADD时，测试控制电路38对这些测试命令和测试代码进行解码，并检测第一测试模式。因此，测试控制电路38将第一测试信号tesrz设置为H电平，并禁止刷新产生电路32输出刷新请求信号RF。
刷新请求信号RF的产生使锁存电路18锁存来自外部的地址ADD和刷新地址Radd，并且使行解码器20对这两个地址进行解码，从而，对根据选择信号rs01z至rs04z选取的存储块执行刷新操作。但是，在上述第一测试模式中，禁止内部刷新请求信号RF的产生，就是说，没有任何存储块属于刷新操作的对象。
此外，在第一测试模式中不输出内部刷新请求信号RF。另外，所有选择信号rs01z至rs04z均取L电平，从而挂起恢复电路的奇偶校验位恢复功能。
当第一测试模式开始时，从外部测试装置中提供读出操作测试的读命令以及读出地址。因此，对于所有存储块，行解码器20均根据外部地址选择并驱动字线，使得各存储块的读数据从输入/输出端子DQ01至DQ04输出。这里，如上所述，内部刷新操作被禁止，使得选择信号rs01z至rs04z保持L电平，并且恢复电路42不通过奇偶校验位执行恢复。
当第一测试模式结束时，从外部提供模式退出命令和代码，取消第一测试模式，并且第一测试信号tesrz返回到L电平。
随后，测试命令和测试代码分别输入到命令端子/CE至/UB以及地址端子ADD，测试控制电路38对这个测试命令和测试代码进行解码，从而检测第二测试模式。因此，测试控制电路38将第二测试信号tespz设置为H电平，禁止刷新产生电路32的刷新请求信号RF的输出，控制对应于外部终端DQ04的输出控制电路30，从而提供能够输出奇偶校验单元阵列的数据的状态。
如图3所示，第二测试信号tespz提供给一个输出控制电路。图6是能够输出奇偶校验单元阵列数据的输出控制电路的电路图。这个输出电路配有传输门54、55，用于根据第二测试信号tespz从实际单元阵列中选择读数据out04或者从奇偶校验单元阵列中选择读数据rdp。当第二测试信号tespz在第二测试模式中取H电平时，传输门55导通，使得来自奇偶校验单元阵列的读数据rdp从输出端子DQ04输出。在第二测试模式期间以外的操作过程中，第二测试信号tespz取L电平，并且传输门54导通，使得来自实际单元阵列的读数据out04输出给输出端子DQ04。
因此，采用图6的输出控制电路，在正常操作中，如果刷新操作正在进行，则实际单元阵列的读数据由恢复电路来恢复，而如果没有正在进行刷新操作，则将该数据输出给输出端子DQ04而不恢复。在测试操作中，在第一测试模式下，实际单元阵列的读数据输出给输出端子DQ04，不需要由恢复电路进行恢复。此外，在第二测试模式中，奇偶校验单元阵列的奇偶校验位输出给输出端子DQ04。
现在再回到图7，当第二测试模式结束时，从外部提供模式退出命令和代码，以便取消第二测试模式，并且第二测试信号tespz返回到L电平。
图8是本实施例的测试模式的第二时序图。在这种测试模式中，对来自外部的测试命令作出响应，开始测试模式，并且可以采用在测试操作中不起作用的外部端子/UB进行第一测试模式和第二测试模式之间的切换。换句话说，通过切换外部端子/UB，第一测试模式和第二测试模式的切换是可行的。因此不需要通过命令进入第一和第二测试模式或从其中退出，如图7中实例所示。
图9说明对应于第二时序图的读电路，以及图10说明输出控制电路。在图9的不同于图3的电路中，来自命令端子/UB的信号/UB提供给对应于输出端子DQ04的输出控制电路30。除这一点之外，电路结构是相同的。另外，不同于图6的电路，图10的输出电路被提供来自命令端子/UB的信号/UB，从而选择读数据out04或者奇偶校验位rdp。
现在返回图8来说明该操作，当测试入口命令和测试入口代码分别输入到命令端子/CE至/LB、/UB以及地址端子ADD时，测试控制电路38将第一测试信号tesrz设置为H电平，从而禁止内部刷新操作。因此，所有选择信号rs01z至rs04z均取L电平，并且还挂起恢复电路的奇偶校验位恢复功能。此后，用于读测试的来自外部的读命令提供给命令端子/CE至/LB，以及读地址提供给地址端子ADD。
这时，图10的输出控制电路通过控制高位字节端子/UB取L电平，选择实际单元阵列读数据。因此，根据读地址从各存储块RCA01至RCA04读出的读数据按原样输出给输出端子DQ01至DQ04。另外，在相同测试模式下的相同读操作周期中，通过控制高位字节端子/UB取H电平，图10的输出控制电路选择奇偶校验单元阵列的奇偶校验位rdp，并将其输出给输出端子DQ04。因此，在通用测试模式以及在通用读操作周期中，实际单元阵列中的数据读出和奇偶校验单元阵列中的数据读出可以分别执行。因此，与第一时序图的测试相比，可以显著地缩短测试时间。
在图7和8的测试时序图中说明了各测试模式中采用读命令执行的读操作周期。另外，在读命令之前引入写命令，从而允许写操作之后的读操作检查。
第二实施例
接下来说明第二实施例。图中，粗线所表示的信号线以多种形式构成。另外，由粗线所连接的某些块由多个电路构成。与端子名称相同的参考符号用于经外部端子提供的信号，以及与信号名称相同的参考符号用于传输信号的信号线。
图11说明本发明的半导体存储器的第二实施例。这种半导体存储器是在硅衬底上利用CMOS工艺形成为DRAM的。DRAM具有不需要外部识别而执行存储单元刷新操作的功能。这里，刷新操作是一种重写保持在存储单元中的数据的操作。
此外，制定DRAM的外部端子的规范以及信号输入/输出定时的规范以便符合SRAM的规范。换句话说，这种DRAM是作为SRAM工作的伪SRAM。另外，DRAM包含内部自测(BIST)功能，从而能够执行内部电路的功能的测试，而不需要从芯片外部接收测试图形。
DRAM具有：地址缓冲器110、112；测试电路114、116；判断电路118；模式选择电路120；数据输入/输出缓冲器122；奇偶校验产生电路124；第一切换电路126；数据开关128、130；十六个实际单元阵列RCA；两个奇偶校验单元阵列PCA；行解码器132；列解码器134；读出放大器136；奇偶校验电路138；以及数据恢复电路140。
在经外部端子接收到测试命令时，DRAM立即从正常操作模式进入测试模式。模式选择电路120在正常操作模式中输出低电平测试模式信号BISTZ，以及在测试模式中输出高电平测试模式信号BISTZ。另外，测试电路114、116和判断电路118在测试模式期间工作。
当测试模式信号BISTZ处于低电平(正常操作模式)时，地址缓冲器110输出从地址端子CAD提供的列地址信号CAD，作为内部列地址信号ICAD。当测试模式信号BISTZ处于高电平(测试模式)时，地址缓冲器110输出从测试电路114提供的测试列地址信号TCAD，作为内部列地址信号ICAD。
当测试模式信号BISTZ处于低电平(正常操作模式)时，地址缓冲器112输出从地址端子RAD提供的行地址信号RAD，作为内部行地址信号IRAD。当测试模式信号BISTZ处于高电平(测试模式)时，地址缓冲器112输出从测试电路114提供的测试行地址信号TRAD，作为内部行地址信号IRAD。
当测试模式信号BISTZ处于高电平时(测试模式)，测试电路114根据经测试端子TMD所提供的测试信号TMD的组合进行工作，并依次输出测试列地址信号TCAD和测试行地址信号TRAD(测试图形)。测试信号TMD是一种信号，用于从能够由测试电路114产生的多个测试图形中选择任何一种图形。
当测试模式信号BISTZ处于高电平时(测试模式)，测试电路116根据经测试端子TMD所提供的测试信号TMD的组合进行工作，并依次将8位测试数据信号TDQ(测试图形)输出给数据输入/输出缓冲器22。换句话说，在测试模式期间，测试电路116作为图形产生电路来工作，它产生测试图形，并且将所产生的测试图形输出给写数据传输通路。
另外，测试电路116同时还将由实际数据总线RDB传输的读出数据(实际读出数据)和由奇偶校验数据总线PDB传输的读出数据(奇偶校验读出数据)与预期值进行比较，并将比较结果输出给判断电路118。测试电路116分别经实际数据总线RDB和奇偶校验数据总线PDB来接收读出数据，因此能够同时接收这类读出数据并将它们与预期值相比。因此，能够缩短测试时间。
判断电路118从测试电路116依次接收比较结果，根据多个比较结果判断测试结果，然后再将判断结果输出给测试输出端TOUT。在测试模式期间，测试电路116和判断电路118作为测试判断电路进行工作，通过将从实际单元阵列RCA中读出的实际读出数据和从奇偶校验单元阵列PCA中读出的奇偶校验读出数据与预期值相比，从而判断测试结果。
模式选择电路120在测试模式中输出高电平测试模式信号BISTZ，以及在用于执行写操作和读出操作的正常操作模式中输出低电平测试模式信号BISTZ。
当测试模式信号BISTZ处于低电平时(正常操作模式)，数据输入/输出缓冲器122将数据端子DQ所提供的8位数据信号DQ(写数据)输出给奇偶校验产生电路124以及第一切换电路126，并将数据恢复电路140提供的8位数据信号DQ(读出数据)输出给数据端子DQ。另外，当测试模式信号BISTZ处于高电平时(测试模式)，数据输入/输出缓冲器122还将测试电路116所提供的8位测试数据信号TDQ(测试图形)输出给奇偶校验产生电路124和第一切换电路126。
奇偶校验产生电路124对数据输入/输出缓冲器122提供的8位数据信号DQ(或测试数据信号TDQ)的每四位产生奇偶校验数据PAR，并将所产生的奇偶校验数据PAR输出给第一切换电路126。
当测试模式信号BISTZ处于低电平时(正常操作模式)，第一切换电路126选择奇偶校验数据PAR，并将其输出给数据开关130。当测试模式信号BISTZ处于高电平时(测试模式)，第一切换电路126选择8位数据信号DQ的最低有效位，并将该位输出给数据开关130。换句话说，在测试模式期间，测试电路116所产生的一部分数据信号DQ不仅用作实际单元阵列RCA的测试数据，而且还用作奇偶校验单元阵列PCA的测试数据。
数据开关128在写操作时接通，使得数据输入/输出缓冲器122所提供的数据信号DQ0至DQ7传送给实际数据总线RDB。数据开关130在写操作时接通，使得第一切换电路126所提供的奇偶校验数据或者数据信号DQ0至DQ7的最低两位传送给奇偶校验数据总线PDB。此外，通过第一切换电路126，测试电路116所产生的测试数据经奇偶校验数据总线PDB直接写入奇偶校验单元阵列PCA。
虽然没有特别说明，但与普通DRAM相似，实际单元阵列RCA和奇偶校验单元阵列PCA具有：多个存储单元，每一个单元均包含传输晶体管和电容器；字线WL，连接到各存储单元的传输晶体管的栅极；以及位线BL，连接到传输晶体管的数据输入/输出节点。此外，数据端子DQ所提供的写数据作为电荷储存在电容器中。
两个实际单元阵列RCA分配给数据信号DQ的每一位。对应于数据信号DQ的相同位的两个实际单元阵列RCA通过行地址信号RAD的最高有效位来区分。也就是说，对应于相同位数据信号DQ的两个实际单元阵列RCA不同时工作。对其中写入相同位数据信号DQ的一对实际单元阵列RCA依次执行实际单元阵列RCA的刷新操作。
同样，两个奇偶校验单元阵列PCA通过行地址信号RAD的最高有效位来区分。也就是说，图中左侧的奇偶校验单元阵列PCA存储图中左侧、对应于数据信号DQ的实际单元阵列RCA的实际单元阵列RCA的奇偶校验数据PAR。图中右侧的奇偶校验单元阵列PCA存储图中右侧、对应于数据信号DQ的实际单元阵列RCA的实际单元阵列RCA的奇偶校验数据PAR。同时还针对两个实际单元阵列RCA执行奇偶校验单元阵列PCA的刷新操作。奇偶校验单元阵列PCA具有与实际单元阵列RCA相同的存储容量，并采用相同的电路设计数据而形成。由于不需要重新设计奇偶校验单元阵列PCA的电路，因此能够缩短电路设计所需的时间。
列解码器132对内部列地址信号ICAD进行解码，从而选择单元阵列RCA(或PCA)的列开关。由于列开关是接通的，因此位线BL连接到数据总线RDB(或PDB)。
行解码器134对内部行地址信号IRAD进行解码，从而选择存储单元阵列RCA(或PCA)的字线WL。布置在奇偶校验单元阵列PCA之间的行解码器134由其任何一侧的单元阵列PCA共享。同样，布置在对应于相同位数据信号DQ的两个实际单元阵列RCA之间的行解码器134由这些单元阵列RCA共享。
读出放大器136对输入及输出存储单元的数据信号DQ进行放大，并且经放大的数据信号DQ输出给实际数据总线RDB(或奇偶校验数据总线PDB)。
奇偶校验电路138计算从实际单元阵列RCA读出到实际数据总线RDB中的实际读出数据与从奇偶校验单元阵列PCA读出到奇偶校验数据总线PDB的奇偶校验读出数据的“异或”，并将计算结果输出给数据恢复电路140。
数据恢复电路140接收从实际单元阵列RCA读出到实际数据总线RDB的实际读出数据以及奇偶校验电路138的输出，并恢复读出数据(写入实际单元阵列RCA的写数据)。所恢复的读出数据经数据输入/输出缓冲器122传送给数据端子DQ。
在正常操作模式时(在读出操作期间)，奇偶校验电路138和数据读出电路140作为奇偶校验测试电路142进行工作，根据从实际单元阵列RCA读出的实际读出数据和从奇偶校验单元阵列PCA读出的奇偶校验读出数据来恢复写数据。
图12详细说明图11所示的奇偶校验测试电路142。
奇偶校验测试电路142的奇偶校验电路138具有EOR电路138a，该电路计算经8位实际数据总线RDB读出的实际读出数据和经1位奇偶校验数据总线PDB读出的奇偶校验读出数据的“异或”。
奇偶校验测试电路142的数据恢复电路140具有EOR电路140a和选择器140b，每个EOR电路140a对应8位实际数据总线RDB而设置。每个EOR电路140a计算EOR电路138a的输出与实际读出数据的“异或”。选择器140b选择实际读出数据或EOR电路140a的输出，以便将所选数据作为恢复数据输出到数据输入/输出缓冲器122。当相应的实际单元阵列RCA正在进行刷新操作时，选择器140b选择EOR电路140a的输出。
图13详细说明图11所示的第一切换电路126。
第一切换电路126具有：CMOS传输门126a，根据低电平测试模式信号BISTZ接通，并将奇偶校验数据PAR输出给数据开关130；以及CMOS传输门126b，根据高电平测试模式信号BISTZ接通，从而将数据信号DQ0输出给数据开关130。
在上述DRAM中，在正常操作时(在写操作期间)，第一切换电路126经传输门126a将奇偶校验产生电路124的输出与数据开关130的输入连接。这样，数据信号DQ(写数据)的奇偶校验数据被写入奇偶校验单元阵列PCA。数据输入/输出缓冲器122所输出的数据信号DQ直接写入实际单元阵列RCA。
在读出操作期间，当执行任何实际单元阵列RCA的刷新操作时，奇偶校验测试电路142利用从其余未执行刷新操作的相应实际单元阵列RCA中读出的实际读出数据以及从奇偶校验单元阵列PCA中读出的奇偶校验读出数据，恢复将从正在进行刷新操作的实际单元阵列RCA中读出的数据。换句话说，DRAM执行刷新操作而不需要外部识别。
另一方面，在测试模式期间，测试电路116将测试图形(写数据)输出给数据输入/输出缓冲器122。第一切换电路126经传输门126b将数据输入/输出缓冲器122的输出(DQ0)与数据开关130的输入连接。这样，数据信号DQ0(写数据)被写入奇偶校验单元阵列PCA。换句话说，第一切换电路126选择测试电路116所产生的一部分写数据，并将所选数据作为测试图形输出。然后，测试电路116所产生的数据信号DQ0再写入奇偶校验单元阵列PCA。
测试电路116同时接收从实际单元阵列RCA中读出的实际读出数据以及从奇偶校验单元阵列PCA中读出的奇偶校验读出数据。测试电路116通过将实际读出数据以及奇偶校验读出数据直接与预期值进行比较来判断DRAM是否正常工作。判断电路118根据来自测试电路116的多个比较结果判断测试结果，并将判断结果输出给测试输出端TOUT。换句话说，内部自测的结果输出到DRAM的外部。
因此，在具有用于存储奇偶校验数据的奇偶校验单元阵列PCA的DRAM中实现内部自测，以便允许进行奇偶校验单元阵列PCA的操作测试。
根据上述实施例，在测试模式下，第一切换电路126选择测试电路116所产生的写数据DQ0，并将该数据作为奇偶校验单元阵列PCA的测试图形输出。此外，测试电路116通过将实际读出数据以及奇偶校验读出数据与预期值直接比较来判断测试结果。也就是说，根据本发明，具有奇偶校验单元阵列PCA的DRAM的内部自测是可行的。
另外，测试电路116分别经实际数据总线RDB和奇偶校验数据总线PDB同时接收实际读出数据和奇偶校验读出数据，并将接收数据与预期值进行比较。这样，测试电路116能够同时进行实际单元阵列RCA和奇偶校验单元阵列PCA的测试，从而能够缩短测试时间。测试时间的缩短实现了DRAM测试费用(制造成本)的降低。
奇偶校验单元阵列PCA具有与实际单元阵列RCA相同的结构。因此，能够缩短DRAM电路设计所需的时间。
图14说明本发明的半导体存储器的另一个第二实施例。图中，与图11实施例所述电路和信号相同的电路和信号被指定了相同的参考标号，因此不再详细说明。
本实施例中，数据输入/输出缓冲器122和数据开关128经第二切换电路144连接。此外，测试电路146代替图11中的测试电路116。其余构造与图11的实施例相同。
当测试模式信号BISTZ处于低电平(正常操作模式)时，第二切换电路144选择八位的数据信号DQ0至DQ7，当测试模式信号BISTZ处于高电平(测试模式)时，选择数据信号DQ0。
因此，在正常操作模式中，数据DQ0至DQ7提供给实际单元阵列RCA，而奇偶校验数据PAR提供给奇偶校验单元阵列PCA。在测试模式中，数据DQ0同时提供给所有实际单元阵列RCA和奇偶校验单元阵列PCA。
当测试模式信号BISTZ处于高电平(测试模式)时，测试电路146根据经测试端子TMD提供的测试信号TMD的组合进行工作，并依次将1位测试数据信号TDQ(测试图形)输出给数据输入/输出缓冲器122。数据输入/输出缓冲器122将数据信号TDQ作为数据信号DQ0输出。与图11的实施例相似，测试电路146还同时将通过实际数据总线RDB和奇偶校验数据总线PDB传送的读出数据与预期值进行比较，并将比较结果输出给判断电路118。
图15详细说明图14所示的第二切换电路144。
第二切换电路144具有多个CMOS传输门144a和多个CMOS传输门144b。CMOS传输门144a根据低电平测试模式信号BISTZ接通，并分别将数据信号DQ0至DQ7和奇偶校验数据PAR输出给数据开关128、130。CMOS传输门144b根据高电平测试模式信号BISTZ接通，并将数据信号DQ0作为通用写数据输出给数据开关128、130。
采用上述DRAM，在测试模式期间，测试电路146所产生的1位测试图形(写数据)DQ0被写入奇偶校验单元阵列PCA和对应于数据信号DQ0至DQ7的实际单元阵列RCA。此后，测试电路146同时从奇偶校验单元阵列PCA和实际单元阵列RCA中读出数据，并且当所有读出数据匹配时，判定DRAM在正常工作。换句话说，在本实施例中进行了数据压缩测试。这里，数据压缩测试是一种测试，其中将通用数据写入对应于不同数据端子的存储单元。
在本实施例中也可以获得与图11的实施例相似的结果。另外，本实施例中，在测试模式期间，通用数据信号DQ0被写入实际单元阵列RCA和奇偶校验单元阵列PCA。也就是说，进行了数据压缩测试。这样，可以使测试电路146所产生的测试图形的位计数减到最小，并且可以减少测试电路146中测试图形产生电路的规模。因此，能够减少DRAM芯片尺寸。
图16说明第二实施例的另一个示例。图中，与图11实施例所述电路和信号相同的电路和信号被指定了相同的参考标号，因此不再进行详细说明。
半导体存储器是在硅衬底上采用CMOS工艺形成的SRAM。SRAM经每个地址缓冲器110、112接收从地址端子AD提供的地址信号AD。也就是说，列地址和行地址是通过时分方式从通用地址端子AD提供的。此外，实际单元阵列RCA和奇偶校验单元阵列PCA具有SRAM存储单元。图16的实施例的其余结构基本上与图11的实施例相同。
在本实施例中，奇偶校验单元阵列PCA用于写入实际单元阵列RCA的写数据的检错和纠错。
在本实施例中也可以获得与上述图11的实施例相似的结果。另外，在具有检错和纠错功能的半导体存储器中，也进行内部自测，从而可以缩短测试时间。
图17是说明本发明人在作出本发明之前研究的半导体存储器的框图。图中，与图11中实施例所述的电路和信号相同的电路和信号被指定了相同的参考标号，因此不再详细说明。图17所示的电路框图还不是众所周知的。
在本例中，第三切换电路148和测试电路150分别代替图11的实施例的第一切换电路126和测试电路116。此外，奇偶校验数据总线PDB经第四切换电路152与对应于数据信号DQ的实际数据总线RDB连接。
在测试模式时，分别测试实际单元阵列RCA和奇偶校验单元阵列PCA。换句话说，当测试实际单元阵列RCA时，第三切换电路148将数据输入/输出缓冲器122的输出与数据开关128连接。第四切换电路152断开。然后，测试电路152产生测试图形，用于测试实际单元阵列RCA，并将来自实际单元阵列RCA的读出数据与预期值相比。
当测试奇偶校验单元阵列PCA时，第三切换电路148将数据输入/输出缓冲器122的输出(DQ0)与数据开关130连接。因此，测试电路152产生1位测试图形，用于测试奇偶校验单元阵列PCA，并且数据DQ0被写入奇偶校验单元阵列PRC。此外，在读出过程中，第四切换电路152接通。因此，测试电路152经奇偶校验位数据总线PDB、第四切换电路152以及实际单元数据总线RDB从奇偶校验单元阵列PCA接收读出数据，并将该读出数据与预期值进行比较。
图17所示的DRAM分别测试实际单元阵列RCA和奇偶校验单元阵列PCA，延长了测试时间。
图18是本发明人在作出本发明之前研究的半导体存储器的另一个框图。与图11实施例中所述电路和信号相同的电路和信号被指定了相同的参考标号，因此不再进行详细说明。图18所示的电路框图还不是众所周知的。
在本例中，新近提供了用于测试奇偶校验单元阵列PCA的专用测试电路154、判断电路156以及数据输入/输出缓冲器158(数据输入/输出缓冲器122的伪电路)。此外，提供了第五切换电路160和测试电路162来代替图11实施例的第一切换电路126和测试电路116。
第五切换电路160在正常操作模式时将奇偶校验产生电路124的输出与数据开关130连接，并在测试模式期间将数据输入/输出缓冲器158的输出与数据开关130连接。此外，测试电路162测试实际单元阵列RCA，而测试电路154测试奇偶校验单元阵列PCA。
图18所示的DRAM要求测试电路162、154，以便测试实际单元阵列RCA和奇偶校验单元阵列PCA。因此，测试电路和DRAM芯片尺寸的规模变大。
根据上述实施例，奇偶校验位被产生并记录在奇偶校验单元阵列中，并且在实际单元阵列的读出期间，奇偶校验位用来恢复数据。如上所述，也可以通过产生代替奇偶校验位的ECC代码、将ECC代码记录在ECC单元阵列中以及在实际单元阵列的读出过程中使用该ECC，从而执行数据恢复。本实施例的测试控制也可应用于这种情况。
根据上述本发明，实际及奇偶校验单元阵列操作测试可以适当地用于具有实际单元阵列及奇偶校验单元阵列的存储电路。
采用本发明的半导体存储器，在正常操作模式时，当正确数据的输出无法从任何实际单元阵列中进行时，可以通过采用奇偶校验数据恢复的数据来读出正确数据。
在测试模式时，一部分写数据，而不是从写数据产生的奇偶校验数据，被直接写入奇偶校验单元阵列。此外，测试判断电路直接将来自奇偶校验单元阵列的奇偶校验读出数据与预期值进行比较。因此，通过使用在半导体存储器中形成的测试电路，测试判断电路能够进行奇偶校验单元阵列的内部自测，这在传统上是不可能的。
由于能够通过测试判断电路同时将实际读出数据和奇偶校验读出数据与预期值进行比较，因此能够缩短测试时间。测试时间的缩短实现了半导体存储器制造成本的降低。
此外，根据本发明的半导体存储器，在执行刷新操作而不需要外部设备识别的半导体存储器中，可以进行内部自测，从而可以缩短测试时间。
此外，根据本发明的半导体存储器，在具有检错和纠错功能的半导体存储器中，可以进行内部自测，从而可缩短测试时间。
另外，根据本发明的半导体存储器，不再需要设计奇偶校验单元阵列，就是说，能够缩短电路设计所需的时间。
另外，根据本发明的半导体存储器，能够减少所产生的测试图形的位计数，从而能够减少图形产生电路的规模。因此，能够减小半导体存储器芯片的尺寸。

Claims (18)

1.一种存储电路，它具有：
实际单元阵列，用于存储数据；
奇偶校验或纠错码产生电路，用于从所述实际单元阵列的数据中产生奇偶校验位或纠错码；
奇偶校验或纠错码单元阵列，操作地连接到所述奇偶校验或纠错码产生电路，用于存储所述奇偶校验位或纠错码；
刷新控制电路，该电路在预定周期产生内部刷新请求信号，根据刷新地址依次刷新实际单元阵列，以及当内部刷新请求和读请求同时出现时，使实际单元阵列的刷新操作优先；
数据恢复部分，操作地连接到所述实际单元阵列和奇偶校验或纠错码单元阵列，根据从所述奇偶校验或纠错码单元阵列中读出的奇偶校验位或纠错码来恢复从刷新操作优先的实际单元阵列中读出的数据；
输出电路，用于经所述数据恢复部分从所述实际单元阵列中输出数据；以及
测试控制电路，在第一测试模式下，禁止所述实际单元阵列的刷新操作，从而输出从所述实际单元阵列中读出的数据，以及在第二测试模式下，控制所述输出电路，以便输出从所述奇偶校验或纠错码单元阵列中读出的数据。
2.如权利要求1所述的存储电路，其特征在于：对第一测试命令的提供作出响应，在所述第一测试模式中控制所述测试控制电路，以及对不同于所述第一测试命令的第二测试命令作出响应，在所述第二测试模式中控制所述测试控制电路。
3.如权利要求1所述的存储电路，其特征在于：对测试命令的提供作出响应，所述测试控制电路进入测试模式，以及在测试模式中，根据外部信号的状态在所述第一测试模式和第二测试模式之间进行切换。
4.如权利要求3所述的存储电路，其特征在于：所述外部信号包括一种信号，该信号在所述测试模式下不包含在操作命令中。
5.如权利要求1所述的存储电路，其特征在于：在所述第一测试模式中，禁止所述数据恢复部分的恢复功能，并且实际单元阵列的数据不经过恢复就从所述输出电路输出。
6.一种存储电路，它具有：
实际单元阵列，用于存储数据；
奇偶校验或纠错码产生电路，用于从所述实际单元阵列的数据中产生奇偶校验位或纠错码；
奇偶校验或纠错码单元阵列，操作地连接到所述奇偶校验或纠错码产生电路，用于存储所述奇偶校验位或纠错码；
数据恢复部分，操作地连接到所述实际单元阵列和奇偶校验或纠错码单元阵列，根据从所述奇偶校验或纠错码单元阵列中读出的奇偶校验位或纠错码来恢复从所述实际单元阵列中读出的数据；
输出电路，经所述数据恢复部分从所述实际单元阵列输出数据；以及
测试控制电路，在测试模式下，禁止所述数据恢复部分恢复读出数据。
7.一种存储电路，它具有：
实际单元阵列，用于存储数据；
奇偶校验或纠错码产生电路，用于从所述实际单元阵列的数据中产生奇偶校验位或纠错码；
奇偶校验或纠错码单元阵列，操作地连接到所述奇偶校验或纠错码产生电路，用于存储所述奇偶校验位或纠错码；
数据恢复部分，操作地连接到所述实际单元阵列和奇偶校验或纠错码单元阵列，根据从所述奇偶校验或纠错码单元阵列中读出的奇偶校验位或纠错码来恢复从所述实际单元阵列读出的数据；
输出电路，从所述实际单元阵列输出数据；以及
测试控制电路，在测试模式下，控制所述输出电路，以便输出从所述奇偶校验或纠错码单元阵列读出的数据。
8.一种存储电路，它具有：
实际单元阵列，用于存储数据；
奇偶校验或纠错码产生电路，用于从所述实际单元阵列的数据中产生奇偶校验位或纠错码；
奇偶校验或纠错码单元阵列，操作地连接到所述奇偶校验或纠错码产生电路，用于存储所述奇偶校验位或纠错码；
数据恢复部分，操作地连接到所述实际单元阵列和奇偶校验或纠错码单元阵列，根据从所述奇偶校验或纠错码单元阵列中读出的奇偶校验位或纠错码来恢复从所述实际单元阵列中读出的数据；
输出电路，经所述数据恢复部分从所述实际单元阵列输出数据；以及
测试控制电路，在第一测试模式下，禁止所述数据恢复部分中的读出数据的恢复，在第二测试模式下，控制所述输出电路，以便输出从所述奇偶校验或纠错码单元阵列中读出的数据。
9.如权利要求8所述的存储电路，其特征在于：对第一测试命令的提供作出响应，在所述第一测试模式中控制所述测试控制电路，以及对不同于所述第一测试命令的第二测试命令作出响应，在所述第二测试模式中控制所述测试控制电路。
10.如权利要求8所述的存储电路，其特征在于：对测试命令的所述提供作出响应，所述测试控制电路进入测试模式，并且在测试模式中，根据外部信号的状态在所述第一测试模式和第二测试模式之间进行切换。
11.一种存储电路，它具有：
实际单元阵列，用于存储数据；
奇偶校验或纠错码产生电路，用于从所述实际单元阵列的数据中产生奇偶校验位或纠错码；
奇偶校验或纠错码单元阵列，操作地连接到所述奇偶校验或纠错码产生电路，用于存储所述奇偶校验位或纠错码；
数据恢复部分，操作地连接到所述实际单元阵列和奇偶校验或纠错码单元阵列，根据从所述奇偶校验或纠错码单元阵列中读出的奇偶校验位或纠错码来恢复从所述实际单元阵列中读出的数据；
输出电路，从所述实际单元阵列输出数据；以及
测试控制电路，在测试模式下，控制从所述奇偶校验或纠错码单元阵列读出的数据以及从所述实际单元阵列读出的数据分别输出。
12.一种半导体存储器，它包括：
多个实际单元阵列，具有用于存储经多个数据端子提供的每个写数据的存储单元；
奇偶校验产生电路，操作地连接到所述数据端子，用于产生所述写数据的奇偶校验数据；
图形产生电路，在测试模式下产生测试图形并且将所述产生的测试图形输出给所述写数据的传输通路；
第一切换电路，操作地连接到所述数据端子和所述奇偶校验产生电路，在正常操作模式下选择所述奇偶校验数据，以及在测试模式下选择一部分所述写数据；
奇偶校验单元阵列，操作地连接到所述第一切换电路，它具有用于存储所述第一切换电路所选择的所述奇偶校验数据或一部分所述写数据的存储单元；
奇偶校验测试电路，操作地连接到所述实际单元阵列和所述奇偶校验单元阵列，在所述正常操作模式下，根据从所述实际单元阵列中读出的实际读出数据以及从所述奇偶校验单元阵列中读出的奇偶校验读出数据来恢复所述写数据。
测试判断电路，在所述测试模式下，接收从所述实际单元阵列中读出的实际读出数据以及从所述奇偶校验单元阵列中读出的奇偶校验读出数据，并通过将所述实际读出数据和奇偶校验读出数据与预期值进行比较来判断测试结果。
13.如权利要求12所述的半导体存储器，其特征在于：所述实际单元阵列的所述存储单元均包含电容器，用于以电荷的形式存储所述写数据；对各个所述实际单元阵列依次执行用于重写保持在所述存储单元中的所述写数据的刷新操作；以及所述奇偶校验测试电路读出正进行刷新操作的所述实际单元阵列的所述写数据。
14.如权利要求12所述的半导体存储器，其特征在于：所述奇偶校验测试电路检测从所述实际单元阵列中读出的所述实际读出数据中的错误并校正该错误，从而产生校正后的数据。
15.如权利要求12所述的半导体存储器，其特征在于：所述奇偶校验单元阵列具有与所述实际单元阵列相同的存储容量和结构。
16.如权利要求12所述的半导体存储器，其特征在于包括第二切换电路，该电路在所述正常操作模式下，分别将所述写数据输出给所述实际单元阵列，以及在所述测试模式下，将所述第一切换电路所选择的一部分所述写数据作为通用写数据输出给所述实际单元阵列。
17.如权利要求12所述的半导体存储器，其特征在于：在所述正常操作模式下，所述奇偶校验产生电路所产生的奇偶校验数据经所述第一切换电路写入所述奇偶校验单元阵列，以及在所述测试模式下，所述图形产生电路所产生的一部分所述测试图形经所述第一切换电路写入所述奇偶校验单元阵列。
18.如权利要求17所述的半导体存储器，其特征在于包括第二切换电路，该电路在所述正常操作模式下，分别将所述写数据提供给所述实际单元阵列，以及在所述测试模式下，将所述第一切换电路所选择的一部分所述写数据作为通用写数据提供给所述实际单元阵列。
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