TWI459394B - 產生記憶體晶片的測試樣式的裝置及其方法 - Google Patents

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Description

產生記憶體晶片的測試樣式的裝置及其方法
本發明係有關於一種產生記憶體晶片的測試樣式的裝置及其方法，尤指一種利用簡單邏輯電路簡化產生記憶體晶片的測試樣式的裝置及其方法。
在最新的動態隨機存取記憶體架構6F2 、8F2 開放式位元(open-bite line)架構中，因為6F2 、8F2 開放式位元架構的記憶細胞(memory cell)更小，所以對於每一記憶細胞而言，記憶細胞的排列方式更緊密且具有更多來自相鄰記憶細胞的雜訊。
由於6F2 、8F2 開放式位元架構的動態隨機存取記憶體的單位面積內具有更多記憶細胞，所以要對6F2 、8F2 開放式位元架構的動態隨機存取記憶體寫入正確的測試樣式(test pattern)將會變得非常困難。因此降低測試的位元成本(bit cost)變成是記憶體晶片設計者的一個重要課題。在先前技術中，沒有簡易的測試方法可對動態隨機存取記憶體寫入團塊樣式(solid pattern)、棋盤式樣式(check board pattern)、列條碼樣式(row bar pattern)及行條碼樣式(column bar pattern)。因此，利用先前技術的測試方法很難降低位元成本。
本發明的一實施例提供一種產生記憶體晶片的測試樣式的裝置。該裝置包含一第一邏輯電路、一第二邏輯電路、一第一互斥或(exclusive OR)閘及一第三邏輯電路。該第一邏輯電路具有一第一輸入端，用以接收一第一樣式訊號，一第二輸入端，用以接收一第二樣式訊號，及一輸出端，用以輸出一樣式致能訊號，其中該第一邏輯電路係用以根據該第一樣式訊號與該第二樣式訊號，產生並輸出該樣式致能訊號；該第二邏輯電路具有一第一輸入端，用以接收一記憶體區塊訊號，一第二輸入端，用以接收一分段訊號，一第三輸入端，耦接於該第一邏輯電路之輸出端，用以接收該樣式致能訊號，一第一輸出端，用以輸出一第一預輸入輸出訊號，及一第二輸出端，用以輸出一第二預輸入輸出訊號，其中該第二邏輯電路係用以根據該記憶體區塊訊號與該分段訊號，產生該第一預輸入輸出訊號與該第二預輸入輸出訊號，以及根據該樣式致能訊號，輸出該第一預輸入輸出訊號與該第二預輸入輸出訊號；該第一互斥或(exclusive OR)閘具有第一輸入端，用以接收一第三輸入輸出訊號，一第二輸入端，耦接於該第一邏輯電路之第二輸入端，用以接收該第二樣式訊號，一輸出端，用以輸出一第一致能訊號，其中該第一互斥或閘係用以對該第三輸入輸出訊號及該第二樣式訊號，執行一互斥或邏輯運算，產生並輸出該第一致能訊號；及該第三邏輯電路，具有一第一輸入端，耦接於該第一互斥或閘之輸出端，用以接收該第一致能訊號，一第二輸入端，耦接於該第二邏輯電路之第一輸出端，用以接收該第一預輸入輸出訊號，一第三輸入端，耦接於該第二邏輯電路之第二輸出端，用以接收該第二預輸入輸出訊號，一第一輸出端，用以輸出一第一輸入輸出訊號，及一第二輸出端，用以輸出一第二輸入輸出訊號，其中該第三邏輯電路係用以根據該第一致能訊號、該第一預輸入輸出訊號及該第二預輸入輸出訊號，產生並輸出該第一輸入輸出訊號與該第二輸入輸出訊號；其中該第一輸入輸出訊號與該第二輸入輸出訊號係用以對該記憶體晶片內的每一記憶單元寫入一特定邏輯電位。
本發明的另一實施例提供一種產生記憶體晶片的測試樣式的方法。該方法包含一第一邏輯電路根據一第一樣式訊號與一第二樣式訊號，產生並輸出一樣式致能訊號；一第二邏輯電路根據一記憶體區塊訊號與一分段訊號，產生一第一預輸入輸出訊號與一第二預輸入輸出訊號，以及根據該樣式致能訊號，輸出該第一預輸入輸出訊號與該第二預輸入輸出訊號；一第一互斥或閘對一第三輸入輸出訊號及該第二樣式訊號執行一互斥或邏輯運算，產生並輸出一第一致能訊號；一第三邏輯電路根據該第一致能訊號、該第一預輸入輸出訊號及該第二預輸入輸出訊號，產生並輸出一第一輸入輸出訊號與一第二輸入輸出訊號；及根據該第一輸入輸出訊號與該第二輸入輸出訊號，對該記憶體晶片內的每一記憶單元寫入一特定邏輯電位。
本發明提供一種產生記憶體晶片的測試樣式的裝置及其方法。該裝置與其方法係對一第一樣式訊號、一第二樣式訊號、一記憶體區塊訊號、一第三輸入輸出訊號及一分段訊號執行一些簡單的邏輯運算，以產生一第一輸入輸出訊號與一第二輸入輸出訊號。而該裝置即可根據該第一輸入輸出訊號與該第二輸入輸出訊號，對該記憶體晶片寫入一團塊樣式、一棋盤式樣式、一列條碼樣式及一行條碼樣式。所以，本發明可提供非常簡便的測試方法對該記憶體晶片寫入正確的該團塊樣式、該棋盤式樣式、該列條碼樣式及該行條碼樣式。
請參照第1圖，第1圖係為本發明的一實施例說明產生記憶體晶片的測試樣式的裝置100的示意圖。裝置100包含一第一邏輯電路102、一第二邏輯電路104、一第一互斥或(exclusive OR)閘106及一第三邏輯電路108。第一邏輯電路102具有一第一輸入端，用以接收一第一樣式訊號TM1，一第二輸入端，用以接收一第二樣式訊號TM2，及一輸出端，用以輸出一樣式致能訊號emarymp，其中第一邏輯電路102係用以根據第一樣式訊號TM1與第二樣式訊號TM2，產生並輸出樣式致能訊號emarymp，其中第一邏輯電路102係為一第一互斥非或(exclusive NOR)閘，用以對第一樣式訊號TM1與第二樣式訊號TM2執行一互斥非或邏輯運算，產生樣式致能訊號emarymp。第二邏輯電路104具有一第一輸入端，用以接收一記憶體區塊訊號BA，一第二輸入端，用以接收一分段訊號S，一第三輸入端，耦接於第一邏輯電路102之輸出端，用以接收樣式致能訊號emarymp，一第一輸出端，用以輸出一第一預輸入輸出訊號IO_0123，及一第二輸出端，用以輸出一第二預輸入輸出訊號IO_4567，其中第二邏輯電路104係用以根據記憶體區塊訊號BA與分段訊號S，產生第一預輸入輸出訊號IO_0123與第二預輸入輸出訊號IO_4567，以及根據樣式致能訊號emarymp，輸出第一預輸入輸出訊號IO_0123與第二預輸入輸出訊號IO_4567；第一互斥或(exclusive OR)閘106，具有第一輸入端，用以接收一第三輸入輸出訊號IO，一第二輸入端，耦接於第一邏輯電路102之第二輸入端，用以接收第二樣式訊號TM2，一輸出端，用以輸出一第一致能訊號FE，其中第一互斥或閘106係用以對第三輸入輸出訊號IO及第二樣式訊號TM2，執行一互斥或邏輯運算，以產生並輸出第一致能訊號FE；第三邏輯電路108具有一第一輸入端，耦接於第一互斥或閘106之輸出端，用以接收第一致能訊號FE，一第二輸入端，耦接於第二邏輯電路104之第一輸出端，用以接收第一預輸入輸出訊號IO_0123，一第三輸入端，耦接於第二邏輯電路104之第二輸出端，用以接收第二預輸入輸出訊號IO_4567，一第一輸出端，用以輸出一第一輸入輸出訊號IO[0：3]，及一第二輸出端，用以輸出一第二輸入輸出訊號IO[4：7]，其中第三邏輯電路108係用以根據第一致能訊號FE、第一預輸入輸出訊號IO_0123及第二預輸入輸出訊號IO_4567，產生並輸出第一輸入輸出訊號IO[0：3]與第二輸入輸出訊號IO[4：7]；其中第一輸入輸出訊號IO[0：3]與第二輸入輸出訊號IO[4：7]係用以對記憶體晶片110內的每一記憶單元寫入一特定邏輯電位，其中記憶體晶片110可為一動態隨機存取記憶體。
第二邏輯電路104包含一第二互斥或閘1042、一第二互斥非或閘1044、一第一反相器1046、一第二反相器1048、一第一傳輸閘 1050、一第二傳輸閘1052、一第一開關1054及一第二開關1056。第二互斥或閘1042具有第一輸入端，耦接於第二邏輯電路104的第一輸入端，一第二輸入端，耦接於第二邏輯電路104的第二輸入端，及一輸出端，耦接於第二邏輯電路104的第一輸出端，其中第二互斥或閘1042係用以對記憶體區塊訊號BA與分段訊號S執行一互斥或邏輯運算，產生第一預輸入輸出訊號IO_0123；第二互斥非或閘1044具有第一輸入端，耦接於第二邏輯電路104的第一輸入端，一第二輸入端，耦接於第二邏輯電路104的第二輸入端，及一輸出端，耦接於第二邏輯電路104的第二輸出端，其中第二互斥非或閘1044係用以對記憶體區塊訊號BA與分段訊號S執行一互斥非或邏輯運算，產生第二預輸入輸出訊號IO_4567；第一反相器1046具有一第一端，耦接於第一邏輯電路102的輸出端，及一第二端，用以輸出一反相的樣式致能訊號；第二反相器1048具有一第一端，耦接於第一邏輯電路102的輸出端，及一第二端，用以輸出反相的樣式致能訊號Iemarymp；第一傳輸閘1050具有一第一端，耦接於第一反相器1046的第二端，一第二端，耦接於第二互斥或閘1042的輸出端，一第三端，耦接於第一邏輯電路102的輸出端，及一第四端，耦接於第二邏輯電路104的第一輸出端；第二傳輸閘1052具有一第一端，耦接於第二反相器1048的第二端，一第二端，耦接於第二互斥非或閘1044的輸出端，一第三端，耦接於第一邏輯電路102的輸出端，及一第四端，耦接於第二邏輯電路104的第二輸出端；第一開關1054具有第一端，耦接於第二邏輯電路104的第一輸出端，一第二端，耦接於第一反相器1046的第二端，及一第三端，耦接於一地端GND；第二開關1056具有第一端，耦接於第二邏輯電路104的第二輸出端，一第二端，耦接於第二反相器1048的第二端，及一第三端，耦接於地端GND，其中第一開關1054與第二開關1056係為N型金氧半電晶體。當樣式致能訊號emarymp致能(亦即樣式致能訊號emarymp係為邏輯高電位)時，反相的樣式致能訊號Iemarymp係為邏輯低電位。因此，第一傳輸閘1050根據樣式致能訊號emarymp與反相的樣式致能訊號Iemarymp，傳輸第一預輸入輸出訊號IO_0123至第二邏輯電路104的第一輸出端，以及與第二傳輸閘1052根據樣式致能訊號emarymp與反相的樣式致能訊號Iemarymp，傳輸第二預輸入輸出訊號IO_4567至第二邏輯電路104的第二輸出端。此時，因為反相的樣式致能訊號Igmarymp係為邏輯低電位，所以第一開關1054與第二開關1056被關閉，且第二邏輯電路104可輸出第一預輸入輸出訊號IO_0123與第二預輸入輸出訊號IO_4567至第三邏輯電路108。另外，當樣式致能訊號emarymp去能(亦即樣式致能訊號emarymp係為邏輯低電位)時，反相的樣式致能訊號Iemarymp係為邏輯高電位。此時，第一傳輸閘1050和第二傳輸閘1052關閉，所以第二邏輯電路104不會輸出第一預輸入輸出訊號IO_0123與第二預輸入輸出訊號IO_4567至第三邏輯電路108。
第三邏輯電路108包含一第三互斥或閘1082及一第四互斥或閘1084。第三互斥或閘1082具有第一輸入端，耦接於第三邏輯電路108的第二輸入端，一第二輸入端，耦接於第三邏輯電路108的第一輸入端，及一輸出端，耦接於第三邏輯電路108的第一輸出端，其中第三互斥或閘1082係用以對第一致能訊號FE與第一預輸入輸出訊號IO_0123執行一互斥或邏輯運算，產生第一輸入輸出訊號IO[0：3]；第四互斥或閘1084具有第一輸入端，耦接於第三邏輯電路108的第三輸入端，一第二輸入端，耦接於第三邏輯電路108的第一輸入端，及一輸出端，耦接於第三邏輯電路108的第二輸出端，其中第四互斥或閘1084係用以對第一致能訊號FE與第二預輸入輸出訊號IO_4567執行一互斥或邏輯運算，產生第二輸入輸出訊號IO[4：7]。
請參照第2A圖和第2B圖，第2A圖係為說明記憶體晶片110內的偶數記憶區塊bank0、bank2的示意圖，第2B圖係為說明裝置100對記憶體晶片110的偶數記憶區塊寫入團塊樣式、棋盤式樣式、列條碼樣式及行條碼樣式時，每一記憶單元儲存的特定邏輯電位的示意圖。如第2A圖所示，在偶數記憶區塊bank0、bank2的奇數分段SEC1中，檢測放大器(sensing amplifier)202的輸出端IO0-IO3係用以輸出反相位元線訊號以及檢測放大器204的輸出端IO4-IO7係用以輸出非反相位元線訊號BL4-BL7。另外，在偶數記憶區塊bank0、bank2的偶數分段SEC2中，檢測放大器202的輸出端IO0-IO3係用以輸出非反相位元線(bit line)訊號BL0-BL3以及檢測放大器206的輸出端IO4-IO7係用以輸出反相位元線訊號，但本發明並不受限於僅有4條字元線(word line)WL0-WL3。另外，本發明亦不受限於二個偶數記憶區塊bank0、bank2，二個分段SEC1、SEC2，以及8個輸出端IO0-IO7。舉例來說，在第2B圖的棋盤式(check board)樣式的奇數分段SEC1中，因為檢測放大器202的輸出端IO0-IO3係用以輸出反相位元線訊號以及檢測放大器204的輸出端IO4-IO7係用以輸出非反相位元線訊號BL4-BL7，所以檢測放大器202的輸出端IO0-IO3以及檢測放大器204的輸出端IO4-IO7都輸出同樣位元線訊號0101，如此奇數分段SEC1即可顯示出棋盤式樣式。同理，在棋盤式樣式的偶數分段SEC2中，因為檢測放大器202的輸出端IO0-IO3係用以輸出非反相位元線訊號BL0-BL3以及檢測放大器206的輸出端IO4-IO7係用以輸出反相位元線訊號，所以檢測放大器202的輸出端IO0-IO3以及檢測放大器204的輸出端IO4-IO7亦都輸出同樣位元線訊號1010，如此偶數分段SEC2即可顯示出棋盤式樣式。此外，第2A圖僅為記憶體晶片110的偶數記憶區塊bank0、bank2的一重複單元，亦即記憶體晶片110的偶數記憶區塊bank0、bank2係由複數個重複單元所組成。另外，在第2B圖中的其餘樣式的操作原理皆和棋盤式樣式相同，在此不再贅述。
請參照第3A圖和第3B圖，第3A圖係為說明記憶體晶片110內的奇數記憶區塊bank1、bank3的示意圖，第3B圖係為說明裝置100對記憶體晶片110的奇數記憶區塊寫入團塊樣式、棋盤式樣式、列條碼樣式及行條碼樣式時，每一記憶單元儲存的特定邏輯電位的示意圖。如第3A圖所示，在奇數記憶區塊bank1、bank3的奇數分段SEC1中，檢測放大器302的輸出端IO0-IO3係用以輸出非反相位元線訊號BL0-BL3以及檢測放大器304的輸出端IO4-IO7係用以輸出反相位元線訊號。另外，在奇數記憶區塊bank1、bank3的偶數分段SEC2中，檢測放大器302的輸出端IO0-IO3係用以輸出反相位元線訊號以及檢測放大器306的輸出端IO4-IO7係用以輸出非反相位元線訊號BL4-BL7，但本發明並不受限於僅有4條字元線WL0-WL3。另外，本發明亦不受限於二個奇數記憶區塊bank、bank3，二個分段SEC1、SEC2，以及8個輸出端IO0-IO7。舉例來說，在第3B圖的棋盤式樣式的奇數分段SEC1中，因為檢測放大器302的輸出端IO0-IO3係用以輸出非反相位元線訊號BL0-BL3以及檢測放大器304的輸出端IO4-IO7係用以輸出反相位元線訊號，所以檢測放大器302的輸出端IO0-IO3以及檢測放大器304的輸出端IO4-IO7都輸出同樣位元線訊號1010，如此奇數分段SEC1即可顯示出棋盤式樣式。同理，在棋盤式樣式的偶數分段SEC2中，因為檢測放大器302的輸出端IO0-IO3係用以輸出反相位元線訊號以及檢測放大器306的輸出端IO4-IO7係用以輸出非反相位元線訊號BL4-BL7，所以檢測放大器302的輸出端IO0-IO3以及檢測放大器306的輸出端IO4-IO7亦都輸出同樣位元線訊號0101，如此偶數分段SEC2即可顯示出棋盤式樣式。此外，第3A圖僅為記憶體晶片110的奇數記憶區塊bank1、bank3的一重複單元，亦即記憶體晶片110的奇數記憶區塊bank1、bank3係由複數個重複單元所組成。另外，在第3B圖中的其餘樣式的操作原理皆和棋盤式樣式相同，在此不再贅述。
請參照第4A圖和第4B圖，第4A圖係為說明記憶體區塊訊號BA、分段訊號S、第一預輸入輸出訊號IO_0123及第二預輸入輸出訊號IO_4567的關係示意圖，第4B圖係為說明第一樣式訊號TM1、第二樣式訊號TM2、第三輸入輸出訊號IO、樣式致能訊號emarymp和對記憶體晶片110寫入特定樣式的關係示意圖。如第4A圖所示，記憶體區塊訊號BA為0係代表偶數記憶區塊bank0、bank2及記憶體區塊訊號BA為1係代表奇數記憶區塊bank1、bank3，而分段訊號S為0代表偶數分段SEC2及分段訊號S為1代表奇數分段SEC1。舉例來說，如果記憶體區塊訊號BA為1以及分段訊號S為0，則表示對應的是記憶體晶片110中的奇數記憶區塊bank1、bank3以及偶數分段SEC2。如第4B圖所示，第一樣式訊號TM1為0、第二樣式訊號TM2為0及第三輸入輸出訊號IO為0000係對應於團塊樣式(全0)；第一樣式訊號TM1為0、第二樣式訊號TM2為0及第三輸入輸出訊號IO為1111係對應於團塊樣式(全1)；第一樣式訊號TM1為0、第二樣式訊號TM2為1及第三輸入輸出訊號IO為0101(WL0-WL3)係對應於棋盤式樣式；第一樣式訊號TM1為1、第二樣式訊號TM2為0及第三輸入輸出訊號IO為0000係對應於行條碼樣式；第一樣式訊號TM1為1、第二樣式訊號TM2為1及第三輸入輸出訊號IO為0101係對應於列條碼樣式。因此，只要根據第4A圖和第4B圖，將對應的第一樣式訊號TM1、第二樣式訊號TM2、記憶體區塊訊號BA、第三輸入輸出訊號IO及分段訊號S輸入至裝置100。然後裝置100將產生第一輸入輸出訊號IO[0：3]與第二輸入輸出訊號IO[4：7]，且第一輸入輸出訊號IO[0：3]與第二輸入輸出訊號IO[4：7]會分別透過檢測放大器的輸出端IO0-IO3和IO4-IO7對記憶體晶片110內的每一記憶單元寫入一特定邏輯電位。
舉例來說，使用者想對記憶體晶片110內的奇數記憶區塊bank1、bank3的奇數分段SEC1寫入行條碼樣式。因此，根據第4A圖和第4B圖，對裝置100輸入的第一樣式訊號TM1係為1、第二樣式訊號TM2係為0、記憶體區塊訊號BA係為1、第三輸入輸出訊號IO係為0000及分段訊號S係為1。請參照第1圖，因為第一樣式訊號TM1係為1、第二樣式訊號TM2係為0，所以第一邏輯電路102產生的樣式致能訊號emarymp係為0，導致第一傳輸閘1050和第二傳輸閘1052被關閉及第一開關1054和第二開關1056被開啟。因為第一開關1054和第二開關1056被開啟，所以第一預輸入輸出訊號IO_012和第二預輸入輸出訊號IO_4567被下拉至地端GND的電位(0)。另外，因為第三輸入輸出訊號IO係為0000和第二樣式訊號TM2係為0，所以第一互斥或閘106輸出的第一致能訊號FE係為0000。因此，第三邏輯電路108輸出的第一輸入輸出訊號IO[0：3]和第二輸入輸出訊號IO[4：7]亦為0000。請參照第3A圖和第3B圖，檢測放大器302的輸出端IO0-IO3根據第一輸入輸出訊號IO[0：3]對字元線WL0-WL3輸入位元線訊號0000，而檢測放大器304的輸出端IO4-IO7根據第二輸入輸出訊號IO[4：7]對字元線WL0-WL3輸入位元線訊號0000的反相位元線訊號1111。因此，透過上述過程記憶體晶片110內的奇數記憶區塊bank1、bank3的奇數分段SEC1即可顯示出行條碼樣式。另外，其餘樣式的操作原理皆和行條碼樣式相同，在此不再贅述。
請參照第5圖，第5圖係為本發明的另一實施例說明產生記憶體晶片的測試樣式的方法之流程圖。第5圖之方法係利用第1圖的裝置100說明，詳細步驟如下：步驟500：開始；步驟502：第一邏輯電路102根據第一樣式訊號TM1與第二樣式訊號TM2，產生並輸出樣式致能訊號emarymp；步驟504：第二邏輯電路104根據記憶體區塊訊號BA與分段訊號S，產生第一預輸入輸出訊號IO_0123與第二預輸入輸出訊號IO_4567，以及根據樣式致能訊號emarymp，輸出第一預輸入輸出訊號IO_0123與第二預輸入輸出訊號IO_4567；步驟506：第一互斥或閘106對第三輸入輸出訊號IO及第二樣式訊號TM2執行一互斥或邏輯運算，產生並輸出第一致能訊號FE；步驟508：第三邏輯電路108根據第一致能訊號FE、第一預輸入輸出訊號IO_0123與第二預輸入輸出訊號IO_4567，產生並輸出第一輸入輸出訊號IO[0：3]與第二輸入輸出訊號IO[4：7]；步驟510：根據第一輸入輸出訊號IO[0：3]與第二輸入輸出訊號IO[4：7]，對記憶體晶片110內的每一記憶單元寫入一特定邏輯電位；步驟512：結束。
在步驟502中，第一邏輯電路102利用第一互斥非或閘對第一樣式訊號TM1與第二樣式訊號TM2執行互斥非或邏輯運算，產生並輸出樣式致能訊號emarymp。在步驟504中，第二邏輯電路104利用第二互斥或閘1042對記憶體區塊訊號BA與分段訊號S執行互斥或邏輯運算，產生第一預輸入輸出訊號IO_0123，及利用第二互斥非或閘1044對記憶體區塊訊號BA與分段訊號S執行互斥非或邏輯運算，產生第二預輸入輸出訊號IO_4567。另外，第二邏輯電路104利用第一反相器1046、第二反相器1048、第一傳輸閘1050、第二傳輸閘1052、第一開關1054及第二開關1056根據樣式致能訊號emarymp，輸出第一預輸入輸出訊號IO_0123與第二預輸入輸出訊號IO_4567。在步驟508中，第三邏輯電路108利用第三互斥或閘1082對第一致能訊號FE與第一預輸入輸出訊號IO_0123執行互斥或邏輯運算，產生第一輸入輸出訊號IO[0：3]，以及利用第四互斥或閘1084對第一致能訊號FE與第二預輸入輸出訊號IO_4567執行互斥或邏輯運算，產生第二輸入輸出訊號IO[4：7]。在步驟510中，裝置100根據第一輸入輸出訊號IO[0：3]與第二輸入輸出訊號IO[4：7]，對記憶體晶片110內的每一記憶單元寫入特定邏輯電位，亦即裝置100根據第一輸入輸出訊號IO[0：3]與第二輸入輸出訊號IO[4：7]，對記憶體晶片110寫入團塊樣式、棋盤式樣式、列條碼樣式及行條碼樣式。
綜上所述，本發明所提供的產生記憶體晶片的測試樣式的裝置及其方法，係利用產生記憶體晶片的測試樣式的裝置對第一樣式訊號、第二樣式訊號、記憶體區塊訊號、第三輸入輸出訊號及分段訊號執行一些簡單的邏輯運算，以產生第一輸入輸出訊號與第二輸入輸出訊號。而產生記憶體晶片的測試樣式的裝置即可根據第一輸入輸出訊號與第二輸入輸出訊號，對記憶體晶片寫入團塊樣式、棋盤式樣式、列條碼樣式及行條碼樣式。所以，本發明可提供非常簡便的測試方法可對記憶體晶片寫入團塊樣式、棋盤式樣式、列條碼樣式及行條碼樣式。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．裝置
102．．．第一邏輯電路
104．．．第二邏輯電路
106．．．第一互斥或閘
108．．．第三邏輯電路
110．．．記憶體晶片
202、204、206 302、304、306．．．檢測放大器
1042．．．第二互斥或閘
1044．．．第二互斥非或閘
1046．．．第一反相器
1048．．．第二反相器
1050．．．第一傳輸閘
1052．．．第二傳輸閘
1054．．．第一開關
1056．．．第二開關
1082．．．第三互斥或閘
1084．．．第四互斥或閘
BA．．．記憶體區塊訊號
bank0、bank2．．．偶數記憶區塊
bank1、bank3．．．奇數記憶區塊
BL0-BL7．．．非反相位元線訊號
．．．反相位元線訊號
emarymp．．．樣式致能訊號
FE．．．第一致能訊號
GND．．．地端
IO．．．第三輸入輸出訊號
Iemarymp．．．反相的樣式致能訊號
IO_0123．．．第一預輸入輸出訊號
IO_4567．．．第二預輸入輸出訊號
IO[0：3]．．．第一輸入輸出訊號
IO[4：7]．．．第二輸入輸出訊號
IO0-IO3、IO4-1O7．．．輸出端
S．．．分段訊號
SCE1．．．奇數分段
SEC2．．．偶數分段
TM1．．．第一樣式訊號
TM2．．．第二樣式訊號
WL0-WL3．．．字元線
500至512．．．步驟
第1圖係為本發明的一實施例說明產生記憶體晶片的測試樣式的裝置的示意圖。
第2A圖係為說明記憶體晶片內的偶數記憶區塊的示意圖。
第2B圖係為說明裝置對記憶體晶片的偶數記憶區塊寫入團塊樣式、棋盤式樣式、列條碼樣式及行條碼樣式時，每一記憶單元儲存的特定邏輯電位的示意圖。
第3A圖係為說明記憶體晶片內的奇數記憶區塊的示意圖。
第3B圖係為說明裝置對記憶體晶片的奇數記憶區塊寫入團塊樣式、棋盤式樣式、列條碼樣式及行條碼樣式時，每一記憶單元儲存的特定邏輯電位的示意圖。
第4A圖係為說明記憶體區塊訊號、分段訊號、第一預輸入輸出訊號及第二預輸入輸出訊號的關係示意圖。
第4B圖係為說明第一樣式訊號、第二樣式訊號、第三輸入輸出訊號、樣式致能訊號和對記憶體晶片寫入特定樣式的關係示意圖。
第5圖係為本發明的另一實施例說明產生記憶體晶片的測試樣式的方法之流程圖。
100．．．裝置
102．．．第一邏輯電路
104．．．第二邏輯電路
106．．．第一互斥或閘
108．．．第三邏輯電路
110．．．記憶體晶片
1042．．．第二互斥或閘
1044．．．第二互斥非或閘
1046．．．第一反相器
1048．．．第二反相器
1050．．．第一傳輸閘
1052．．．第二傳輸閘
1054．．．第一開關
1056．．．第二開關
1082．．．第三互斥或閘
1084．．．第四互斥或閘
BA．．．記憶體區塊訊號
emarymp．．．樣式致能訊號
FE．．．第一致能訊號
GND．．．地端
IO．．．第三輸入輸出訊號
Iemarymp．．．反相的樣式致能訊號
IO_0123．．．第一預輸入輸出訊號
IO_4567．．．第二預輸入輸出訊號
IO[0：3]．．．第一輸入輸出訊號
IO[4：7]．．．第二輸入輸出訊號
S．．．分段訊號
TM1．．．第一樣式訊號
TM2．．．第二樣式訊號

Claims (14)

  1. 一種產生記憶體晶片的測試樣式的裝置，包含：一第一邏輯電路，具有一第一輸入端，用以接收一第一樣式訊號，一第二輸入端，用以接收一第二樣式訊號，及一輸出端，用以輸出一樣式致能訊號，其中該第一邏輯電路係用以根據該第一樣式訊號與該第二樣式訊號，產生並輸出該樣式致能訊號；一第二邏輯電路，具有一第一輸入端，用以接收一記憶體區塊訊號，一第二輸入端，用以接收一分段訊號，一第三輸入端，耦接於該第一邏輯電路之輸出端，用以接收該樣式致能訊號，一第一輸出端，用以輸出一第一預輸入輸出訊號，及一第二輸出端，用以輸出一第二預輸入輸出訊號，其中該第二邏輯電路係用以根據該記憶體區塊訊號與該分段訊號，產生該第一預輸入輸出訊號與該第二預輸入輸出訊號，以及該第二邏輯電路另用以根據該樣式致能訊號，輸出該第一預輸入輸出訊號與該第二預輸入輸出訊號；一第一互斥或(exclusive OR)閘，具有第一輸入端，用以接收一第三輸入輸出訊號，一第二輸入端，耦接於該第一邏輯電路之第二輸入端，用以接收該第二樣式訊號，一輸出端，用以輸出一第一致能訊號，其中該第一互斥或閘係用以對該第三輸入輸出訊號及該第二樣式訊號，執行一互斥或邏輯運算，產生並輸出該第一致能訊號；及 一第三邏輯電路，具有一第一輸入端，耦接於該第一互斥或閘之輸出端，用以接收該第一致能訊號，一第二輸入端，耦接於該第二邏輯電路之第一輸出端，用以接收該第一預輸入輸出訊號，一第三輸入端，耦接於該第二邏輯電路之第二輸出端，用以接收該第二預輸入輸出訊號，一第一輸出端，用以輸出一第一輸入輸出訊號，及一第二輸出端，用以輸出一第二輸入輸出訊號，其中該第三邏輯電路係用以根據該第一致能訊號、該第一預輸入輸出訊號及該第二預輸入輸出訊號，產生並輸出該第一輸入輸出訊號與該第二輸入輸出訊號；其中該第一輸入輸出訊號與該第二輸入輸出訊號係用以對該記憶體晶片內的每一記憶單元寫入一特定邏輯電位。
  2. 如請求項1所述之裝置，其中該第一邏輯電路係為一第一互斥非或(exclusive NOR)閘，且用以對該第一樣式訊號與該第二樣式訊號執行一互斥非或邏輯運算，產生該樣式致能訊號。
  3. 如請求項1所述之裝置，其中該第二邏輯電路包含：一第二互斥或閘，具有第一輸入端，耦接於該第二邏輯電路的第一輸入端，一第二輸入端，耦接於該第二邏輯電路的第二輸入端，及一輸出端，耦接於該第二邏輯電路的第一輸出端，其中該第二互斥或閘係用以對該記憶體區塊訊號與該分段訊號執行一互斥或邏輯運算，產生該第一預輸入輸 出訊號；一第二互斥非或閘，具有第一輸入端，耦接於該第二邏輯電路的第一輸入端，一第二輸入端，耦接於該第二邏輯電路的第二輸入端，及一輸出端，耦接於該第二邏輯電路的第二輸出端，其中該第二互斥非或閘係用以對該記憶體區塊訊號與該分段訊號執行一互斥非或邏輯運算，產生該第二預輸入輸出訊號；一第一反相器，具有一第一端，耦接於該第一邏輯電路的輸出端，及一第二端，用以輸出一反相的樣式致能訊號；一第二反相器，具有一第一端，耦接於該第一邏輯電路的輸出端，及一第二端，用以輸出該反相的樣式致能訊號；一第一傳輸閘，具有一第一端，耦接於該第一反相器的第二端，一第二端，耦接於該第二互斥或閘的輸出端，一第三端，耦接於該第一邏輯電路的輸出端，及一第四端，耦接於該第二邏輯電路的第一輸出端，其中該第一傳輸閘係用以根據該樣式致能訊號與該反相的樣式致能訊號，傳輸該第一預輸入輸出訊號；一第二傳輸閘，具有一第一端，耦接於該第二反相器的第二端，一第二端，耦接於該第二互斥非或閘的輸出端，一第三端，耦接於該第一邏輯電路的輸出端，及一第四端，耦接於該第二邏輯電路的第二輸出端，其中該第二傳輸閘係用以根據該樣式致能訊號與該反相的樣式致能訊號，傳輸該第二預輸入輸出訊號； 一第一開關，具有第一端，耦接於該第二邏輯電路的第一輸出端，一第二端，耦接於該第一反相器的第二端，及一第三端，耦接於一地端；及一第二開關，具有第一端，耦接於該第二邏輯電路的第二輸出端，一第二端，耦接於該第二反相器的第二端，及一第三端，耦接於該地端。
  4. 如請求項3所述之裝置，其中該第一開關和該第二開關係為N型金氧半電晶體。
  5. 如請求項1所述之裝置，其中該第三邏輯電路包含：一第三互斥或閘，具有第一輸入端，耦接於該第三邏輯電路的第二輸入端，一第二輸入端，耦接於該第三邏輯電路的第一輸入端，及一輸出端，耦接於該第三邏輯電路的第一輸出端，其中該第三互斥或閘係用以對該第一致能訊號與該第一預輸入輸出訊號執行一互斥或邏輯運算，產生該第一輸入輸出訊號；及一第四互斥或閘，具有第一輸入端，耦接於該第三邏輯電路的第三輸入端，一第二輸入端，耦接於該第三邏輯電路的第一輸入端，及一輸出端，耦接於該第三邏輯電路的第二輸出端，其中該第四互斥或閘係用以對該第一致能訊號與該第二預輸入輸出訊號執行一互斥或邏輯運算，產生該第二輸入輸出訊號。
  6. 一種產生記憶體晶片的測試樣式的方法，包含：一第一邏輯電路根據一第一樣式訊號與一第二樣式訊號，產生並輸出一樣式致能訊號；一第二邏輯電路根據一記憶體區塊訊號與一分段訊號，產生一第一預輸入輸出訊號與一第二預輸入輸出訊號，以及另根據該樣式致能訊號，輸出該第一預輸入輸出訊號與該第二預輸入輸出訊號；一第一互斥或閘對一第三輸入輸出訊號及該第二樣式訊號執行一互斥或邏輯運算，產生並輸出一第一致能訊號；一第三邏輯電路根據該第一致能訊號、該第一預輸入輸出訊號及該第二預輸入輸出訊號，產生並輸出一第一輸入輸出訊號與一第二輸入輸出訊號；及根據該第一輸入輸出訊號與該第二輸入輸出訊號，對該記憶體晶片內的每一記憶單元寫入一特定邏輯電位。
  7. 如請求項6所述之方法，其中該第一邏輯電路根據該第一樣式訊號與該第二樣式訊號，產生並輸出該樣式致能訊號包含：利用一第一互斥非或(exclusive NOR)閘對該第一樣式訊號與該第二樣式訊號執行一互斥非或邏輯運算，產生並輸出該樣式致能訊號。
  8. 如請求項6所述之方法，其中該第二邏輯電路根據該記憶體區 塊訊號與該分段訊號，產生該第一預輸入輸出訊號與該第二預輸入輸出訊號包含：利用一第二互斥或閘對該記憶體區塊訊號與該分段訊號執行一互斥或邏輯運算，產生該第一預輸入輸出訊號；及利用一第二互斥非或閘對該記憶體區塊訊號與該分段訊號執行一互斥非或邏輯運算，產生該第二預輸入輸出訊號。
  9. 如請求項6所述之方法，其中該第二邏輯電路根據該樣式致能訊號，輸出該第一預輸入輸出訊號與該第二預輸入輸出訊號包含：利用一第一反相器、一第二反相器、一第一傳輸閘、一第二傳輸閘、一第一開關及一第二開關根據該樣式致能訊號，輸出該第一預輸入輸出訊號與該第二預輸入輸出訊號。
  10. 如請求項6所述之方法，其中該第三邏輯電路根據該第一致能訊號、該第一預輸入輸出訊號及該第二預輸入輸出訊號，產生並輸出該第一輸入輸出訊號與該第二輸入輸出訊號包含：利用一第三互斥或閘對該第一致能訊號與該第一預輸入輸出訊號執行一互斥或邏輯運算，產生該第一輸入輸出訊號；及利用一第四互斥或閘對該第一致能訊號與該第二預輸入輸出訊號執行一互斥或邏輯運算，產生該第二輸入輸出訊號。
  11. 如請求項6所述之方法，其中根據該第一輸入輸出訊號與該第 二輸入輸出訊號，對該記憶體晶片內的每一記憶單元寫入該特定邏輯電位係為利用一團塊樣式(solid pattern)對該記憶體晶片內的每一記憶單元寫入該特定邏輯電位。
  12. 如請求項6所述之方法，其中根據該第一輸入輸出訊號與該第二輸入輸出訊號，對該記憶體晶片內的每一記憶單元寫入該特定邏輯電位係為利用一棋盤式樣式(check board pattern)對該記憶體晶片內的每一記憶單元寫入該特定邏輯電位。
  13. 如請求項6所述之方法，其中根據該第一輸入輸出訊號與該第二輸入輸出訊號，對該記憶體晶片內的每一記憶單元寫入該特定邏輯電位係為利用一列條碼樣式(row bar pattern)對該記憶體晶片內的每一記憶單元寫入該特定邏輯電位。
  14. 如請求項6所述之方法，其中根據該第一輸入輸出訊號與該第二輸入輸出訊號，對該記憶體晶片內的每一記憶單元寫入該特定邏輯電位係為利用一行條碼樣式(column bar pattern)對該記憶體晶片內的每一記憶單元寫入該特定邏輯電位。
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