JP6465846B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体メモリ装置に係り、さらに詳細には、記録データバス反転機能を持つ半導体メモリ装置に関する。
伝送線による電流消耗を低減させるために多様な分野でＤＢＩ技術が使われている。例えば、メモリ装置とコントローラとの間の伝送線が電源電圧レベルＶｄｄにターミネーションされている場合、ハイレベルの信号の伝送よりローレベルの信号の伝送により多い電流が必要である。したがって、伝送しようとするデータのうちローレベルのデータの数がハイレベルのデータの数より多い場合、前記データを反転し、データ反転したか否かを示す反転信号をさらに伝送する。このようなデータの受信側では、前記反転信号を受信して反転したか否かを判断し、データが反転された場合に受信したデータを再び反転して元のデータに復元する。
特開２０１０−７３３００号公報 特開２０１１−１３４４３５号公報 特開２０１１−２５３６０７号公報 特開平９−３２０２５８号公報
したがって、本発明が解決しようとする技術的課題は、記録データバス反転機能を速く行いつつも回路設計を単純化できる半導体メモリ装置を提供することである。
また、本発明が解決しようとする技術的課題は、記録データバス反転機能を速く行いつつも回路設計を単純化できる半導体メモリ装置を備える半導体パッケージを提供することである。
前記技術的課題を解決するための本発明の一実施形態による半導体メモリ装置は、第１領域に位置する複数のメモリバンクと、第２領域に位置し、入力データ信号が入力されるデータ端子と、前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転して出力するように構成される反転回路と、を備え、前記複数のメモリバンクそれぞれに少なくとも１つの前記反転回路が配される。
前記半導体メモリ装置の一例によれば、前記反転回路は、前記第１領域内に配され、前記第２領域に隣接して配される。
前記半導体メモリ装置の他の例によれば、前記第２領域に位置して入力制御信号を受信する制御端子と、モードレジストセット信号によって、前記入力制御信号に基づいて前記反転制御信号を生成するように構成される制御信号生成回路と、をさらに備える。前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号と同じ前記反転制御信号を前記反転回路に提供するか、または、前記入力データ信号が反転しないように不活性化信号を前記反転制御信号として前記反転回路に提供する。また、前記複数のメモリバンクそれぞれに、少なくとも１つの前記制御信号生成回路が配される。
前記半導体メモリ装置の他の例によれば、データマスキング回路をさらに備え、前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号に基づいてマスキング制御信号をさらに生成するように構成され、前記データマスキング回路は、前記マスキング制御信号に応答して、前記入力データ信号に対応するデータが前記複数のメモリバンクに記録されないように構成される。前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号と同じ前記マスキング制御信号を前記データマスキング回路に提供するか、または前記入力データ信号がマスキングされないように、不活性化信号を前記マスキング制御信号として前記データマスキング回路に提供する。また、前記制御信号生成回路は、前記モードレジストセット信号によって、前記反転回路に前記入力制御信号と同じ前記反転制御信号を提供し、前記データマスキング回路に、前記入力データ信号がマスキングされないように不活性化信号を前記マスキング制御信号として提供するか、または前記反転回路に、前記入力データ信号が反転しないように不活性化信号を前記反転制御信号として提供し、前記データマスキング回路に前記入力制御信号と同じ前記マスキング制御信号を提供する。前記複数のメモリバンクそれぞれに、少なくとも１つのデータマスキング回路が配される。
前記半導体メモリ装置の他の例によれば、前記複数のメモリバンクそれぞれは、ロウ方向とカラム方向とに配列されたメモリサブブロックを備え、前記少なくとも１つの反転回路は、各カラムのメモリサブブロックごとに配される。また、前記複数のメモリバンクは、複数のメモリセルを備え、前記複数のメモリセルそれぞれは、スイチング素子及びキャパシタを備える。また、前記複数のメモリバンクは、複数のメモリセルを備え、前記複数のメモリセルそれぞれは、スイチング素子及び磁気トンネル接合構造を備える。
前記技術的課題を解決するための本発明の一実施形態による半導体メモリ装置は、メモリセルアレイをそれぞれ備える複数のメモリバンクと、第１データ信号が入力されるデータ端子と、それぞれのメモリバンクに対応し、前記第１データ信号が反転されたか否かを示す反転制御信号に応答して、前記第１データ信号を反転または非反転して第２データ信号として出力するように構成される反転回路と、前記反転回路に一対一に対応し、前記第２データ信号が対応するメモリバンクの前記メモリセルアレイに記録されるように、前記第２データ信号によって前記入出力ラインを駆動する記録駆動回路と、を備える。
前記半導体メモリ装置の一例によれば、入力制御信号を受信する制御端子と、モードレジストセット信号によって、前記入力制御信号に基づいて反転制御信号を生成するように構成される制御信号生成回路と、をさらに備える。前記反転制御信号は、前記入力制御信号と同じ信号である。前記制御信号生成回路は、前記記録駆動回路と一対一に配される。
前記半導体メモリ装置の他の例によれば、データマスキング回路をさらに備え、前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号に基づいてマスキング制御信号をさらに生成するように構成され、前記データマスキング回路は、前記マスキング制御信号に応答して、前記第１データ信号に対応するデータが前記複数のメモリバンクに記録されないように構成される。前記入力制御信号は、前記第１データ信号が反転されたか否かを示す前記反転制御信号であるか、または前記第１データ信号がマスキングされたか否かを示す前記マスキング制御信号である。また、前記入力制御信号は、前記第１データ信号が反転されたか否かを示すデータ反転信号であり、前記反転制御信号は、前記入力制御信号と同じ信号であり、前記マスキング制御信号は、前記第１データ信号をマスキングさせないための不活性化信号である。また、前記入力制御信号は、前記第１データ信号がマスキングされたか否かを示すマスキング制御信号であり、前記反転制御信号は、前記第１データ信号を反転させないための不活性化信号であり、前記マスキング制御信号は、前記入力制御信号と同じ信号である。前記データマスキング回路は、前記記録駆動回路と一対一に配される。
前記技術的課題を解決するための本発明の一実施形態による半導体メモリパッケージは、第１チップを備える半導体メモリパッケージであり、前記第１チップは、第１領域に位置する複数のメモリバンクと、第２領域に位置し、入力データ信号が入力されるデータ端子と、前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転するように構成される反転回路と、を備え、前記複数のメモリバンクそれぞれに少なくとも１つの前記反転回路が配される。
前記半導体メモリパッケージの一例によれば、前記半導体メモリパッケージは、前記第１チップ上に積層された第２チップをさらに備える。また、前記第１チップは、前記第１チップを貫通する貫通シリコンビアをさらに備え、前記貫通シリコンビアは、前記データ端子と連結される。
前記技術的課題を解決するための本発明の一実施形態による半導体メモリ装置は、第１領域内の複数のメモリバンクと、第２領域内に配され、かつ入力データ信号が入力されるデータ端子と、前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転させる反転回路を備える記録回路と、を備え、前記メモリバンクそれぞれに対して、少なくとも１つの記録回路が対応するメモリバンクに隣接して第１領域内に配される。
前記半導体メモリ装置の一例によれば、前記少なくとも１つの記録回路は、前記対応するメモリバンクの少なくとも一側面に直ぐ隣接して配される。前記第２領域に位置して入力制御信号を受信する制御端子をさらに備え、前記記録回路は、モードレジストセット信号によって、前記入力制御信号に基づいて前記反転制御信号を生成する制御信号生成回路を備える。また、前記記録回路は、データマスキング回路をさらに備え、前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号に基づいてマスキング制御信号をさらに生成し、前記データマスキング回路は、前記マスキング制御信号に応答して、前記入力データ信号に対応するデータを前記複数のメモリバンクに記録させない。また、前記記録回路は、前記メモリバンクにデータを記録するために、前記反転回路の出力によって入出力ラインを駆動する記録駆動回路を備える。
本発明の多様な実施形態による半導体メモリ装置の例示的なブロック図である。 本発明の多様な実施形態による半導体メモリ装置の例示的なアーキテクチャを示す図面である。 本発明の多様な実施形態による半導体メモリ装置のメモリサブブロックについての例示的な回路図である。 本発明の多様な実施形態による半導体メモリ装置のメモリバンクについての例示的な回路図である。 本発明の多様な実施形態による半導体メモリ装置のデータ入力経路を説明するための例示的なブロック図である。 本発明の多様な実施形態による半導体メモリ装置の記録回路のブロック図である。 本発明の多様な実施形態による半導体メモリ装置の記録回路のブロック図である。 本発明の多様な実施形態による半導体メモリ装置の記録回路のブロック図である。 本発明の多様な実施形態による半導体メモリ装置の記録回路に備えられる制御信号生成回路及びモードレジスタの例示的な回路図である。 本発明の多様な実施形態による半導体メモリ装置の記録回路に備えられる反転回路、データマスキング回路及び記録駆動回路の例示的な回路図である。 本発明の多様な実施形態による半導体メモリ装置の概略的なブロック図である。 本発明の多様な実施形態による半導体メモリ装置の記録回路アレイについての概略的なブロック図である。 本発明の多様な実施形態による半導体メモリ装置の記録回路アレイについての概略的なブロック図である。 本発明の多様な実施形態による半導体メモリ装置の記録回路アレイについての概略的なブロック図である。 本発明の多様な実施形態による半導体メモリ装置の概略的なアーキテクチャを例示的に示す図面である。 本発明の多様な実施形態による半導体メモリ装置の概略的なアーキテクチャを例示的に示す図面である。 本発明の多様な実施形態による半導体メモリ装置の概略的なアーキテクチャを例示的に示す図面である。 本発明の多様な実施形態による半導体メモリ装置の概略的なアーキテクチャを例示的に示す図面である。 本発明の多様な実施形態による半導体メモリ装置の概略的なアーキテクチャを例示的に示す図面である。 本発明の多様な実施形態による半導体メモリ装置のメモリセルの一例を示す図面である。 本発明の多様な実施形態による半導体メモリ装置を積層して構成した半導体メモリパッケージの断面図を例示的に示す図面である。 本発明の多様な実施形態による半導体メモリ装置を備える電子システムの応用例を示すブロック図である。 本発明の多様な実施形態による半導体メモリ装置が適用されたメモリシステムの一具体例を示す図面である。 本発明の多様な実施形態による半導体メモリ装置を備えるメモリシステムが装着されたコンピューティングシステムを示すブロック図である。
以下、添付した図面を参照して本発明の多様な実施形態を詳細に説明する。本発明の実施形態は当業者に本発明をさらに完全に説明するために提供されるものである。以下で示される実施形態は、多様な他の形態に変形され、本発明の範囲が下記の実施形態に限定されるものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解されねばならない。
添付した図面を説明するに際して類似した構成要素には類似した参照符号を付ける。添付した図面において、構造物の寸法は本発明の明確な理解を助けるために実際より拡大または縮小して図示される。
本明細書で使われた用語はただ特定の実施形態を説明するために使われたものであり、本発明を限定しようとする意図で使われたものではない。単数の表現は、文脈上完全に異なる場合を除いては複数の表現を含む。本明細書で、“備える”または“持つ”などの用語は、挙げられた特徴の存在を特定するものであり、１つ以上の他の特徴の存在または付加可能性を予め排除しないと理解されねばならない。本明細書で、用語“及び／または”は、挙げられた特徴のうちいずれか１つ及び１つ以上のすべての組み合わせを含むために使われる。本明細書で、“第１”、“第２”などの用語が、多様な特徴を説明するために１つの特徴を他の特徴と区別するための意図でのみ使われ、これらの特徴はこれらの用語によって限定されるものではない。以下の説明で第１特徴が第２特徴と連結、結合または接続されると記載する場合、これは、第１特徴と第２特徴との間に第３特徴が介在されうるということを排除しない。
特に定義されない限り、技術的や科学的な用語を始めとしてここで使われるすべての用語は、当業者により一般的に理解されるものと同じ意味を持つ。一般的に使われる辞書に定義されているような用語は、関連技術の文脈上の意味と一致する意味を持つと解釈されねばならず、本出願で明らかに定義しない限り、理想的または過度に形式的な意味とは解釈されない。
図１は、本発明の多様な実施形態による半導体メモリ装置の例示的なブロック図である。
図１を参照すれば、半導体メモリ装置１００は、複数のメモリセルを備えるメモリセルアレイ１０１、及び前記メモリセルアレイ１０１にデータを記録または再生するための各種回路ブロックを備える。例えば、タイミングレジスタ１０２は、不活性化レベル（例えば、ロジッグハイ）から活性化レベル（例えば、ロジッグロー）に遷移するチップ選択信号ＣＳ／に応答して活性化する。タイミングレジスタ１０２は、外部からクロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップ選択信号ＣＳ／、ロウアドレスストロボ信号ＲＡＳ／、カラムアドレスストロボ信号ＣＡＳ／、記録イネーブル信号ＷＥ／及びデータ制御信号ＤＣＯＮなどのコマンド信号を受信する。タイミングレジスタ１０２は、受信した前記コマンド信号を処理して、前記回路ブロックを制御するための各種内部コマンド信号ＬＲＡＳ、ＬＣＢＲ、ＬＷＥ、ＬＣＡＳ、ＬＷＣＢＲ、ＬＤＣＯＮを生成する。
タイミングレジスタ１０２から生成された内部コマンド信号のうち一部は、プログラミングレジスタ１０４に保存される。例えば、データ出力に係るレイテンシー情報やバースト長情報などがプログラミングレジスタ１０４に保存される。プログラミングレジスタ１０４に保存された内部コマンド信号は、レイテンシー／バースト長制御部１０６に提供され、レイテンシー／バースト長制御部１０６は、データ出力のレイテンシーやバースト長を制御するための制御信号を、カラムアドレスラッチ１０８を介してカラムデコーダ１１０やデータ出力レジスタ１１２に提供する。
アドレスレジスタ１２０は、外部からアドレス信号ＡＤＤを受信する。ロウアドレス信号は、ロウアドレスラッチ及びリフレッシュカウンタ１２２を介してロウデコーダ１２４に提供される。また、カラムアドレス信号は、カラムアドレスラッチ１０８を介してカラムデコーダ１１０に提供される。ロウアドレスラッチ及びリフレッシュカウンタ１２２は、リフレッシュ命令ＬＲＡＳ、ＬＣＢＲに応答してリフレッシュアドレス信号を生成し、前記ロウアドレス信号と前記リフレッシュアドレス信号のうちいずれか１つの信号をロウデコーダ１２４に提供する。また、アドレスレジスタ１２０は、バンクを選択するためのバンク信号をバンク選択部１２６に提供する。
ロウデコーダ１２４は、ロウアドレスバッファ及びリフレッシュカウンタ１２２から入力されるロウアドレス信号またはリフレッシュアドレス信号をデコードし、メモリセルアレイ１０１のワードラインを活性化させる。カラムデコーダ１１０は、カラムアドレス信号をデコードし、メモリセルアレイ１０１のビットラインに対する選択動作を行う。一例として、カラム選択ラインが半導体メモリ装置１００に適用され、カラム選択ラインを介する選択動作が行われる。
感知増幅器１３０は、ロウデコーダ１２４及びカラムデコーダ１１０によって選択されたメモリセルのデータを増幅し、増幅されたデータを、データ出力レジスタ１１２を介してデータ入出力端子ＤＱに提供する。データセルの記録のためのデータは、データ入出力端子ＤＱを介して入力され、データ入力レジスタ１３２を介してメモリセルアレイ１０１に提供される。
再生／記録回路１３４は、感知増幅器１３０で増幅されたデータをデータ出力レジスタ１１２に伝達する動作を行い、データ入力レジスタ１３２から入力されたデータをメモリセルアレイ１０１に記録する動作を行う。再生／記録回路１３４は、内部コマンド信号ＬＷＥ、ＬＤＣＯＮに応答して動作する。例えば、再生／記録回路１３４は、内部コマンド信号ＬＷＥによって記録動作するか否かを判断する。また、再生／記録回路１３４は、内部コマンド信号ＬＤＣＯＮによって、データマスキング動作またはデータ反転動作を行う。
半導体メモリ装置１００は、セル／コア領域ＣＥＬＬ／ＣＯＲＥと周辺領域ＰＥＲＩとに大別される。図１に示したように、セル／コア領域ＣＥＬＬ／ＣＯＲＥには複数のメモリセルアレイ１０１が備えられる。また、セル／コア領域ＣＥＬＬ／ＣＯＲＥには、メモリセルアレイ１０１それぞれにデータを記録／再生するために要求される感知増幅器１３０、ロウデコーダ１２４、再生／記録回路１３４及びカラムデコーダ１１０が備えられる。この時、図１に示したように、１つのメモリセルアレイ１０１に、１つの感知増幅器１３０、１つのロウデコーダ１２４、１つの再生／記録回路１３４及び１つのカラムデコーダ１１０が対応する。この場合、１つのメモリセルアレイ１０１は、１つのメモリバンクＢＡＮＫを構成する。しかし、２つ以上のメモリセルアレイ１０１が１つのメモリバンクを構成してもよく、２つ以上のメモリセルアレイ１０１に１つのロウデコーダ１２４または１つのカラムデコーダ１１０が対応してもよい。本発明でセル／コア領域ＣＥＬＬ／ＣＯＲＥには、複数のメモリバンクＢＡＮＫ及び前記複数のメモリバンクＢＡＮＫそれぞれにデータを記録または再生するために要求される機能回路（例えば、感知増幅器１３０、ロウデコーダ１２４、再生／記録回路１３４及びカラムデコーダ１１０）が備えられると定義する。また、一般的に互いに異なるメモリバンクＢＡＮＫは独立的に機能し、互いに異なるメモリバンクＢＡＮＫに従属する機能回路も互いに独立的に機能する。図１で、セル／コア領域ＣＥＬＬ／ＣＯＲＥは点線内側と表示される。
周辺領域ＰＥＲＩには、セル／コア領域ＣＥＬＬ／ＣＯＲＥに含まれていない他の機能回路（例えば、タイミングレジスタ１０２、アドレスレジスタ１２０、データ入力レジスタ１３２、データ出力レジスタ１１２、データ入出力端子ＤＱ、電圧発生器など）が配される。周辺領域ＰＥＲＩに配される機能回路は、特定メモリバンクＢＡＮＫに従属する機能回路ではなく、全体半導体メモリ装置１００の機能を行うために存在する回路である。
図１で、周辺領域ＰＥＲＩは点線外側と表示される。
したがって、特定のメモリバンクＢＡＮＫまたは特定のメモリバンクＢＡＮＫのために存在する機能回路は、セル／コア領域ＣＥＬＬ／ＣＯＲＥに配され、全体メモリバンクＢＡＮＫのために存在する機能回路は、周辺領域ＰＥＲＩに配される。
図２は、本発明の多様な実施形態による半導体メモリ装置の例示的なアーキテクチャである。
図２を参照すれば、本発明の多様な実施形態による半導体メモリ装置２００は、半導体基板２０１上にセル／コア領域ＣＥＬＬ／ＣＯＲＥ及び周辺領域ＰＥＲＩを含む。図２に示したように、セル／コア領域ＣＥＬＬ／ＣＯＲＥは、半導体基板２０１上で周辺領域ＰＥＲＩによって取り囲まれた４つのサブ領域に区分される。すなわち、周辺領域ＰＥＲＩは、セル／コア領域ＣＥＬＬ／ＣＯＲＥを限定する。周辺領域ＰＥＲＩによって取り囲まれるそれぞれのサブ領域には、２つのメモリバンクが備えられる。
４つに分割されたセル／コア領域ＣＥＬＬ／ＣＯＲＥのうち左上端のセル／コア領域ＣＥＬＬ／ＣＯＲＥを参照すれば、第１メモリバンクＢＡＮＫ０及び第２メモリバンクＢＡＮＫ１が備えられる。第１メモリバンクＢＡＮＫ０と第２メモリバンクＢＡＮＫ１との間にロウデコーダＲＯＷ ＤＥＣが配される。また、第１メモリバンクＢＡＮＫ０及び第２メモリバンクＢＡＮＫ１それぞれに対応する再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴ及びカラムデコーダＣＯＬ ＤＥＣが配される。図２に示したように、セル／コア領域ＣＥＬＬ／ＣＯＲＥには、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７、ロウデコーダＲＯＷ ＤＥＣ、再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴ、及びカラムデコーダＣＯＬ ＤＥＣが配される。
ロウデコーダＲＯＷ ＤＥＣは、図１のロウデコーダ１２４に対応し、カラムデコーダＣＯＬ ＤＥＣは、図１のカラムデコーダ１１０に対応する。再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴは、図１の再生／記録回路１３４に対応する。メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のそれぞれに、少なくとも１つの再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴが配される。再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴは、図２に示したように、セル／コア領域ＣＥＬＬ／ＣＯＲＥ内に、周辺領域ＰＥＲＩに隣接して配される。図２で、再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴが、周辺領域ＰＥＲＩのアドレス／コマンドパッドアレイＡＤＤ／ＣＯＭ ＰＡＤ Ａｒｒａｙ及び入出力パッドアレイＩ／Ｏ ＰＡＤ Ａｒｒａｙに向けて互いに対向して配されると図示されているが、これは例示的なものである。例えば、再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴは、設計によって、セル／コア領域ＣＥＬＬ／ＣＯＲＥ内に多様な配置を持つ。例えば、再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴは、半導体基板２０１のエッジに配されるか、またはロウ方向に延びずにカラム方向に延びるように配されるか、またはある一地点に集中して配される。
また、それぞれのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７は、メモリサブブロックＳＵＢ−ＢＬＫのアレイで形成される。図２では、８行８列に配されたメモリサブブロックＳＵＢ−ＢＬＫが例示的に示す。また、それぞれのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７は、ビットライン感知増幅器アレイＢＬ ＳＡ Ａｒｒａｙ及びサブワードライン駆動器アレイＳＷＬ ＤＲＶ Ａｒｒａｙを備える。ビットライン感知増幅器アレイＢＬ ＳＡ Ａｒｒａｙは、メモリサブブロックＳＵＢ−ＢＬＫの行間に水平方向（すなわち、カラムデコーダＣＯＬ ＤＥＣと平行な方向）に配される。サブワードライン駆動器アレイＳＷＬ ＤＲＶＡｒｒａｙは、メモリサブブロックＳＵＢ−ＢＬＫの列間に垂直方向（すなわち、ロウデコーダＲＯＷ ＤＥＣと平行な方向）に配される。メモリサブブロックＳＵＢ−ＢＬＫについては、図３を参照して以下でさらに詳細に説明される。
周辺領域ＰＥＲＩには、例えば、図１に示したタイミングレジスタ１０２、アドレスレジスタ１２０、データ入力レジスタ１３２、データ出力レジスタ１１２、データ入出力端子ＤＱなどが配される。図２では、アドレス信号が入力されるアドレス入力端子及びコメント信号が入力されるコマンド入力端子が配されるアドレス／コマンドパッドアレイＡＤＤ／ＣＯＭ ＰＡＤ Ａｒｒａｙ、及びデータ信号が入出力されるデータ入出力端子が配される入出力パッドアレイＩ／Ｏ ＰＡＤ Ａｒｒａｙが周辺領域ＰＥＲＩに配される。アドレス／コマンドパッドアレイＡＤＤ／ＣＯＭ ＰＡＤ Ａｒｒａｙに配される入力端子は、アドレス信号とコマンド信号いずれも共通して入力されてもよい。
図３は、本発明の多様な実施形態による半導体メモリ装置のメモリサブブロックについての例示的な回路図である。
図３を参照すれば、例示的に１つのメモリサブブロックＳＵＢ−ＢＬＫ、前記メモリサブブロックＳＵＢ−ＢＬＫの上下に配されるビットライン感知増幅器アレイＢＬ ＳＡ Ａｒｒａｙ、及び前記メモリサブブロックＳＵＢ−ＢＬＫの左右に配されるサブワードライン駆動器アレイＳＷＬ ＤＲＶ Ａｒｒａｙが図示される。言い換えれば、２個のビットライン感知増幅器アレイＢＬ ＳＡ Ａｒｒａｙは、メモリサブブロックＳＵＢ−ＢＬＫの両側面に配され、２個のサブワードライン駆動器アレイＳＷＢ ＤＲＶ Ａｒｒａｙは、メモリサブブロックＳＵＢ−ＢＬＫの両側面に配される。
メモリサブブロックＳＵＢ−ＢＬＫは、行方向に延びる複数のサブワードラインＳＷＬ０〜ＳＷＬ４、及び列方向に延びる複数のビットライン対ＢＬ０〜ＢＬ６，ＢＬＢ０〜ＢＬＢ６を含む。メモリサブブロックＳＵＢ−ＢＬＫは、行方向に延びるダミーサブワードラインＤＵＭＭＹをさらに含んでもよい。メモリサブブロックＳＵＢ−ＢＬＫは、複数のサブワードラインＳＷＬ０〜ＳＷＬ４と複数のビットライン対ＢＬ０〜ＢＬ６，ＢＬＢ０〜ＢＬＢ６とが交差する地点に配されるメモリセルを備える。前記メモリセルは、ビットライン対のうち１つ、すなわち、ビットラインまたは相補ビットラインとサブワードラインとが交差する地点に配される。
図３で、メモリセルは、１つのトランジスタ及び１つのキャパシタを備えるＤＲＡＭ（
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルであると示しているが、本発明は、ＤＲＡＭに限定されるものではない。例えば、メモリセルは、図１５に示したようなＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルＭＣまたはＳＴＴ−ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルである。ＭＲＡＭセルＭＣまたはＳＴＴ−ＲＡＭセルは、１つのトランジスタＴｒ及び少なくとも１つの磁気トンネル接合ＭＴＪ構造を備える。磁気トンネル接合ＭＴＪ構造は、自由磁性層１５０１、固定磁性層１５０２、及び自由磁性層１５０１と固定磁性層１５０２との間の絶縁層１５０３を含む。この場合、自由磁性層１５０１と固定磁性層１５０２との磁化方向が互いに一致するかどうかによってデータが保存される。
サブワードライン駆動器アレイＳＷＬ ＤＲＶ Ａｒｒａｙは、サブワードラインＳＷＬ０〜ＳＷＬ４をそれぞれ駆動するためのサブワードライン駆動器ＳＷＬ ＤＲＶを備える。図３に示したように、サブワードライン駆動器ＳＷＬ ＤＲＶは、交互にメモリサブブロックＳＵＢ−ＢＬＫの左側及び右側に配される。すなわち、偶数番目のサブワードライン駆動器ＳＷＬ ＤＲＶ及び奇数番目のサブワードライン駆動器ＳＷＬ ＤＲＶは、メモリサブブロックＳＵＢ−ＢＬＫの両側面に配される。
ビットライン感知増幅器アレイＢＬ ＳＡ Ａｒｒａｙは、ビットライン対ＢＬ０〜ＢＬ６，ＢＬＢ０〜ＢＬＢ６をローカル入出力ライン対ＬＩＯ０〜ＬＩＯ３，ＬＩＯＢ０〜ＬＩＯＢ３にそれぞれ連結させるビットライン感知増幅器ＢＬＳＡを備える。ビットライン感知増幅器ＢＬＳＡは、ビットライン対ＢＬ，ＢＬＢに感知される電圧レベルの差を増幅し、増幅された電圧レベルの差をローカル入出力ライン対ＬＩＯ，ＬＩＯＢに載せる。図３に示したように、ビットライン感知増幅器ＢＬＳＡは、交互にメモリサブブロックＳＵＢ−ＢＬＫの上側及び下側に配される。すなわち、偶数番目のビットライン感知増幅器ＢＬＳＡ及び奇数番目のビットライン感知増幅器ＢＬＳＡは、メモリサブブロックＳＵＢＢＬＫの両側面に配される。
図３に示したメモリサブブロックＳＵＢ−ＢＬＫ、ビットライン感知増幅器アレイＢＬＳＡ Ａｒｒａｙ及びサブワードライン駆動器アレイＳＷＬ ＤＲＶ Ａｒｒａｙの配置及びこれらの連結関係はいずれも例示的であり、本発明を限定しない。
図４は、本発明の多様な実施形態による半導体メモリ装置のメモリバンクについての例示的な回路図である。
図４を参照すれば、図２に示したように、１つのメモリバンクは、複数のメモリサブブロックＳＵＢ−ＢＬＫを含む。また、図３に示したように、複数のメモリサブブロックＳＵＢ−ＢＬＫの行間にローカル入出力ライン対ＬＩＯ０〜ＬＩＯ３が配される。図４では、ローカル入出力ライン対を単線で表示した。ローカル入出力ライン対ＬＩＯ０〜ＬＩＯ３は、例えば、マルチプレクサＭＵＸ（図示せず）などを用いてグローバル入出力ライン対ＧＩＯ０〜ＧＩＯ７と連結され、グローバル入出力ライン対ＧＩＯ０〜ＧＩＯ７は、複数のメモリサブブロックＳＵＢ−ＢＬＫの列間にカラム方向に配される。グローバル入出力ライン対ＧＩＯ０〜ＧＩＯ７も、図４で単線で表示した。
図４で、ローカル入出力ライン対ＬＩＯ０〜ＬＩＯ３とグローバル入出力ライン対ＧＩＯ０〜ＧＩＯ７とが複数のメモリサブブロックＳＵＢ−ＢＬＫの間に配されると図示しているが、実際には、複数層配線を用いて複数のメモリサブブロックＳＵＢ−ＢＬＫの上部に配される。
メモリバンクＢＡＮＫの下側には再生／記録回路アレイＲ／Ｗ ＣＩＲＣＵＩＴ Ａｒｒａｙが配される。再生／記録回路アレイＲ／Ｗ ＣＩＲＣＵＩＴ Ａｒｒａｙは、グローバル入出力ライン対ＧＩＯ０＿ＧＩＯ７をデータバスＤＡＴＡ ＢＵＳにそれぞれ連結する再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴを含む。図４に示したように、再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴは、一カラムのメモリサブブロックごとに１つずつ配される。図示されていないが、再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴは、入出力ライン感知増幅器及び記録駆動器を備える。
再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴは、データバスＤＡＴＡ ＢＵＳを介して入力されるデータ信号をグローバル入出力ライン対ＧＩＯに載せる。また、再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴは、グローバル入出力ライン対ＧＩＯを介して伝達されるデータ信号をデータバスＤＡＴＡ ＢＵＳに載せる。データバスＤＡＴＡ ＢＵＳは、データ入出力レジスタやマルチプレクサなどを通過してデータ入出力パッド（図示せず）に連結される。
前述したように、再生／記録回路アレイＲ／Ｗ ＣＩＲＣＵＩＴ Ａｒｒａｙは、メモリバンクＢＡＮＫから、またはメモリバンクＢＡＮＫへデータを再生／記録するために、メモリバンクＢＡＮＫに対応して存在する機能ブロックであり、セル／コア領域に含まれる。
また、本明細書の全体にわたって、再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴに連結されるグローバル入出力ライン及び相補グローバル入出力ラインを指称するために、グローバル入出力ライン対という用語が使われたが、グローバル入出力ラインが対に存在せねばならないものではなく、グローバル入出力ライン対は、グローバル入出力ラインと指称されてもよい。但し、差動モードを用いた信号伝達が多く使われるため、グローバル入出力ライン対という用語が使われたものであり、本発明がこれに限定されるものではない。
図５は、本発明の多様な実施形態による半導体メモリ装置のデータ入力経路を説明するための例示的なブロック図である。
図５を参照すれば、データ入力パッドＤＱを介してメモリコントローラのような外部装置からデータが入力される。入力されたデータは周辺領域ＰＥＲＩに配される入力レジスタＩＮＰＵＴ ＲＥＧＩＳＴＥＲに一時的に保存され、データバスＤＡＴＡ ＢＵＳを介してセル／コア領域ＣＥＬＬ／ＣＯＲＥに伝達される。記録回路ＷＲＩＴＥ ＣＩＲＣＵＩＴは、データバスを介して伝達されるデータを受信してグローバル入出力ライン対ＧＩＯに載せる。入出力マルチプレクサＩＯ ＭＵＸは、グローバル入出力ライン対ＧＩＯを該ローカル入出力ライン対ＬＩＯと連結することで、前記データがローカル入出力ライン対ＬＩＯを介して伝達させる。ビットライン感知増幅器ＢＬＳＡは、ビットライン対ＢＬを駆動してローカル入出力ライン対ＬＩＯに示されるデータをメモリセルＭＣに保存させる。
図５に示したように、データバスＤＡＴＡ ＢＵＳは、周辺領域ＰＥＲＩとセル／コア領域ＣＥＬＬ／ＣＯＲＥとを区分する１つの基準になる。
図６は、本発明の多様な実施形態による半導体メモリ装置の記録回路のブロック図である。
図６を参照すれば、半導体メモリ装置の記録回路６００は、反転回路６１０及び記録駆動回路６２０を備える。記録回路６００は、図５に示した記録回路ＷＲＩＴＥ ＣＩＲＣＵＩＴに対応し、図５に示したように、セル／コア領域ＣＥＬＬ／ＣＯＲＥに配され、データバスＤＡＴＡ ＢＵＳとグローバル入出力ライン対ＧＩＯとの間でこれらを連結する。
反転回路６１０は、データバスＤＡＴＡ ＢＵＳを介して伝達されるデータＤＡＴＡを受信する。反転回路６１０は、データＤＡＴＡが反転されたか否かを示す反転制御信号ＳＩＮＶを受信する。反転回路６１０は、反転制御信号ＳＩＮＶによってデータＤＡＴＡを反転または非反転させることで、復原データＤＡＴＡ’を生成する。例えば、前記データが“１０１１”であり、前記反転制御信号ＳＩＮＶは、前記データが反転されたものであることを示す場合、前記反転回路６１０は、前記データを反転させて“０１００”の復原データを生成する。理解を容易にするために、前記データが４ビットのデータであると例示したが、前記データは、１ビットのデータでありうる。また、記録回路６００が集合的に形成された場合、前記データは、複数ビットのデータでありうる。
反転回路６１０は、図２に示した再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴに備えられる。また、反転回路６１０は、図６に示したように、記録駆動回路６２０と一対一に配される。記録駆動回路６２０は、復原データＤＡＴＡ’によってグローバル入出力ライン対ＧＩＯ、ＧＩＯＢを駆動することで、前記復原データＤＡＴＡ’をメモリバンク内のメモリセルに記録させる。
図７は、本発明の多様な実施形態による半導体メモリ装置の記録回路のブロック図である。
図７を参照すれば、半導体メモリ装置の記録回路７００は、反転回路７１０、記録駆動回路７２０、制御信号生成回路７３０及びモードレジスタ７４０を備える。記録回路７００は、図５に示した記録回路ＷＲＩＴＥ ＣＩＲＣＵＩＴに対応し、図５に示したように、セル／コア領域ＣＥＬＬ／ＣＯＲＥ内に配され、データバスＤＡＴＡ ＢＵＳとグローバル入出力ライン対ＧＩＯとの間でこれらを連結する。
反転回路７１０は、データバスＤＡＴＡ ＢＵＳを介して伝達されるデータＤＡＴＡを受信する。反転回路７１０は、データＤＡＴＡが反転されたか否かを示す反転制御信号ＳＩＮＶを受信する。反転回路７１０は、反転制御信号ＳＩＮＶによってデータＤＡＴＡを反転または非反転させることで、復原データＤＡＴＡ’を生成する。
記録駆動回路７２０は、復原データＤＡＴＡ’によってグローバル入出力ライン対ＧＩＯ、ＧＩＯＢを駆動する。前述したように、グローバル入出力ライン対ＧＩＯ、ＧＩＯＢは、ローカル入出力ライン対ＬＩＯ，ＬＩＯＢを介してビットライン対ＢＬ，ＢＬＢに連結されるので、復原データＤＡＴＡ’がメモリセルに記録される。
制御信号生成回路７３０は、モードレジスタ７４０によって提供される選択信号ＳＥＬによって、制御信号ＤＣＯＮに基づいて反転制御信号ＳＩＮＶを生成する。モードレジスタ７４０は、半導体メモリ装置の動作モードに関する情報を持つ。このようなモード情報は、制御信号ＤＣＯＮを提供した外部装置、例えば、コントローラまたは中央処理装置（ＣＰＵ）によって提供される。外部装置と半導体メモリ装置とが互いに連結される時、外部装置は、前記モード情報を半導体メモリ装置に提供することで、外部装置と半導体メモリ装置とが互いに同一モードで動作する。
モードレジスタ７４０は、半導体メモリ装置の動作モードが反転モードあるいはデータマスキングモードに関する情報を持ち、モードレジスタ７４０が提供する選択信号ＳＥＬは、動作モード、すなわち、反転モードあるいはデータマスキングモードを示す。選択信号ＳＥＬは、モードレジストセット信号と指称される。
制御信号生成回路７３０は、選択信号ＳＥＬによって制御信号ＤＣＯＮに基づいて反転制御信号ＳＩＮＶを生成し、生成された反転制御信号ＳＩＮＶを反転回路７１０に提供する。選択信号ＳＥＬが反転モードである場合、制御信号生成回路７３０は、制御信号ＤＣＯＮと同じ反転制御信号ＳＩＮＶを生成する。しかし、選択信号ＳＥＬがデータマスキングモードである場合、データバスＤＡＴＡ ＢＵＳを介して伝達されるデータＤＡＴＡが反転されたか否かは重要ではないので、反転回路７１０が不活性化されるように、不活性化信号の反転制御信号ＳＩＮＶを生成する。その結果、動作モードが反転モードである場合、反転回路７１０は、制御信号ＤＣＯＮに基づいて反転または非反転動作を行う。逆に、動作モードがデータマスキングモードである場合、反転回路７１０は、制御信号生成回路７３０が提供する不活性化信号の反転制御信号ＳＩＮＶによって不活性化される。すなわち、反転回路７１０は、データＤＡＴＡを反転させなくてもよい。
制御信号ＤＣＯＮは、外部装置、例えば、コントローラから提供される制御信号として、例えば、図２のアドレス／コマンドパッドアレイＡＤＤ／ＣＯＭ ＰＡＤ Ａｒｒａｙ内のコマンドパッドを介して提供される。一例によれば、制御信号ＤＣＯＮは、図１に示したタイミングレジスタ１０２によって内部制御信号ＬＤＣＯＮに変形され、この場合、制御信号生成回路７３０は、内部制御信号ＬＤＣＯＮに基づいて反転制御信号ＳＩＮＶを生成する。他の例によれば、図１に示したタイミングレジスタ１０２は、制御信号生成回路７３０及びモードレジスタ７４０を備え、この場合、反転回路７１０は、タイミングレジスタ１０２によって提供される内部制御信号ＬＤＣＯＮに応答して反転または非反転動作を行う。
図８は、本発明の多様な実施形態による半導体メモリ装置の記録回路のブロック図である。
図８を参照すれば、半導体メモリ装置の記録回路８００は、反転回路８１０、記録駆動回路８２０、制御信号生成回路８３０、モードレジスタ８４０及びデータマスキング回路８５０を備える。記録回路８００は、図５に示した記録回路ＷＲＩＴＥ ＣＩＲＣＵＩＴに対応し、図５に示したように、セル／コア領域ＣＥＬＬ／ＣＯＲＥ内に配され、データバスＤＡＴＡ ＢＵＳとグローバル入出力ライン対ＧＩＯとの間でこれらを連結する。
反転回路８１０は、データバスＤＡＴＡ ＢＵＳを介して伝達されるデータＤＡＴＡを受信する。反転回路８１０は、データＤＡＴＡが反転されたか否かを示す反転制御信号ＳＩＮＶを受信する。反転回路８１０は、反転制御信号ＳＩＮＶによってデータＤＡＴＡを反転または非反転させることで、復原データＤＡＴＡ’を生成する。記録駆動回路８２０は、復原データＤＡＴＡ’によってグローバル入出力ライン対ＧＩＯ、ＧＩＯＢを駆動し、メモリセルに復原データＤＡＴＡ’を記録させる。
制御信号生成回路８３０は、モードレジスタ８４０によって提供される選択信号ＳＥＬによって、制御信号ＤＣＯＮに基づいて反転制御信号ＳＩＮＶ及びマスキング制御信号ＳＤＭを生成する。モードレジスタ８４０は、半導体メモリ装置の動作モードに関する情報、例えば、反転モードあるいはデータマスキングモードに関する情報を持つ。それによって、モードレジスタ８４０が提供する選択信号ＳＥＬは、動作モード、すなわち、反転モードあるいはデータマスキングモードを示す。
制御信号生成回路８３０は、選択信号ＳＥＬによって、制御信号ＤＣＯＮに基づいて反転制御信号ＳＩＮＶ及びマスキング制御信号ＳＤＭを生成し、反転制御信号ＳＩＮＶ及びマスキング制御信号ＳＤＭをそれぞれ反転回路７１０及びデータマスキング回路８５０に提供する。データマスキング回路８５０は、内部コマンド信号（例えば、内部記録イネーブル信号ＬＷＥ）を受信し、制御信号生成回路８３０から提供されるマスキング制御信号ＳＤＭに応答して、例えば、内部記録イネーブル信号ＬＷＥ’を生成する。すなわち、データマスキング回路８５０は、記録イネーブル信号を変形させることでデータマスキングが行われたか否かを決める。内部記録イネーブル信号ＬＷＥ’は、既存の内部記録イネーブル信号ＬＷＥと共に記録駆動回路８２０に提供され、記録駆動回路８２０は、内部記録イネーブル信号ＬＷＥ’によってグローバル入出力ラインが駆動されるか否かを決める。
半導体メモリ装置が反転モードで動作する場合、制御信号ＤＣＯＮは、反転制御信号ＳＩＮＶの基礎になる。また、反転モードで動作するとは、データバスＤＡＴＡ ＢＵＳを介して伝達されるデータＤＡＴＡが有意であるというので、データＤＡＴＡがマスキングされる必要がないということを意味する。よって、反転モードの場合、制御信号生成回路８３０は、データマスキング回路８５０が不活性化されるように、データマスキング回路８５０には不活性化信号のマスキング制御信号ＳＤＭが提供される。
これに対し、半導体メモリ装置がデータマスキングモードで動作する場合、制御信号ＤＣＯＮは、マスキング制御信号ＳＤＭの基礎になる。また、データマスキングモードで動作するというのは、データバスＤＡＴＡ ＢＵＳを介して伝達されるデータＤＡＴＡが記録されないということを意味するので、データＤＡＴＡが反転されたか否かを決める必要がない。よって、データマスキングモードの場合、制御信号生成回路８３０は、反転回路８１０が不活性化されるように、反転回路８１０には不活性化信号の反転制御信号ＳＩＮＶが提供される。
したがって、選択信号ＳＥＬが反転モードを示す場合、制御信号生成回路７３０は、制御信号ＤＣＯＮと同じ反転制御信号ＳＩＮＶを生成し、不活性化信号のマスキング制御信号ＳＤＭを生成する。逆に、選択信号ＳＥＬがデータマスキングモードを示す場合、制御信号生成回路７３０は、制御信号ＤＣＯＮと同じマスキング制御信号ＳＤＭを生成し、不活性化信号の反転制御信号ＳＩＮＶを生成する。その結果、反転モードの場合、データマスキング回路８５０はデータマスキング動作を行わず、データマスキングモードの場合、反転回路８１０は反転を行わない。
制御信号ＤＣＯＮは、外部装置、例えば、コントローラから提供される制御信号であり、例えば、図２のアドレス／コマンドパッドアレイＡＤＤ／ＣＯＭ ＰＡＤ Ａｒｒａｙ内のコマンドパッドを介して提供される。図８の制御信号ＤＣＯＮは、図１の内部制御信号ＬＤＣＯＮに入れ替えられる。また、図１に示したタイミングレジスタ１０２は、制御信号生成回路７３０及びモードレジスタ７４０を備え、この場合、図１のタイミングレジスタ１０２は、内部制御信号ＬＤＣＯＮとして反転制御信号ＳＩＮＶ及びマスキング制御信号ＳＤＭを生成する。
図９Ａは、本発明の多様な実施形態による半導体メモリ装置の記録回路に備えられる制御信号生成回路及びモードレジスタの例示的な回路図である。図９Ｂは、本発明の多様な実施形態による半導体メモリ装置の記録回路に備えられる反転回路、データマスキング回路及び記録駆動回路の例示的な回路図である。
図９Ａ及び図９Ｂを参照すれば、反転回路９１０、記録駆動回路９２０、制御信号生成回路９３０、モードレジスタ９４０及びデータマスキング回路９５０が図示され、これらは、それぞれ図８に示した記録回路８００の反転回路８１０、記録駆動回路８２０、制御信号生成回路８３０、モードレジスタ８４０及びデータマスキング回路８５０に対応する。但し、図８に示した一部の制御信号の場合、図９Ａ及び図９Ｂでは反転制御信号が使われてもよい。また、図９Ａ及び図９Ｂに示した一部の概略的に対応する構成要素のみを使って、図６または図８に示した記録回路６００、７００が具現されうると理解されねばならない。
図９Ａを参照すれば、制御信号生成回路９３０は、制御信号ＤＣＯＮ及び選択信号ＳＥＬを受信し、反転制御信号バーＳＩＮＶＢ及びマスキング制御信号バーＳＤＭＢを出力する。モードレジスタ９４０は、選択信号ＳＥＬを制御信号生成回路９３０に提供する。
反転モードの場合、選択信号ＳＥＬはロジッグハイレベルを持ち、データマスキングモードの場合、選択信号ＳＥＬはロジッグローレベルを持つ。また、反転制御信号バーＳＩＮＶＢがロジッグハイレベルを持つ場合、データＤＡＴＡが非反転されているので反転回路９１０を反転させる必要がないということを示し、反転制御信号バーＳＩＮＶＢがロジッグローレベルを持つ場合、データＤＡＴＡが反転されているので反転回路９１０を反転させる必要があるということを示す。また、マスキング制御信号バーＳＤＭＢがロジッグハイレベルを持つ場合、データＤＡＴＡをマスキングさせる必要がないということを示し、マスキング制御信号バーＳＤＭＢがロジッグローレベルを持つ場合、データＤＡＴＡをマスキングさせる必要があるということを示す。
制御信号生成回路９３０は、デマルチプレクサ９３２、第１マルチプレクサ９３４及び第２マルチプレクサ９３６を備える。デマルチプレクサ９３２、第１マルチプレクサ９３４及び第２マルチプレクサ９３６は、いずれも選択信号ＳＥＬによって制御される。デマルチプレクサ９３２は、ロジッグハイレベルの選択信号ＳＥＬに応答して、制御信号ＤＣＯＮを第１出力端子Ｑ１に出力する。デマルチプレクサ９３２の第１出力端子Ｑ１は、第１マルチプレクサ９３４の第１入力端子Ｉ１に入力され、第１マルチプレクサ９３４も、ロジッグハイレベルの選択信号ＳＥＬに応答するので、第１入力端子Ｉ１に入力される信号を出力する。一方、デマルチプレクサ９３２の第２出力端子Ｑ２は、ロジッグハイレベルの選択信号ＳＥＬによって何も出力しない。デマルチプレクサ９３２の第２出力端子Ｑ２は、第２マルチプレクサ９３６の第２入力端子Ｉ２と連結されるが、第２マルチプレクサ９３６は、ロジッグハイレベルの選択信号ＳＥＬに応答して第１入力端子Ｉ１に入力される信号を出力する。第２マルチプレクサ９３６の第１入力端子Ｉ１には、ロジッグハイレベルの電圧Ｈ、例えば、電源電圧Ｖｄｄが印加されているので、マスキング制御信号バーＳＤＭＢはロジッグハイレベルを持つ。したがって、選択信号ＳＥＬがロジッグハイレベルを持つ場合、制御信号生成回路９３０は、制御信号ＤＣＯＮと同じ反転制御信号バーＳＩＮＶＢを出力し、ロジッグハイレベルのマスキング制御信号バーＳＤＭＢを出力する。
一方、選択信号ＳＥＬがロジッグローレベルの場合、デマルチプレクサ９３２は、制御信号ＤＣＯＮを第２出力端子Ｑ２に出力し、第１出力端子Ｑ１からは何も出力されない。第１マルチプレクサ９３４は、ロジッグローレベルの選択信号ＳＥＬに応答して、ロジッグハイレベルの電圧Ｈを反転制御信号バーＳＩＮＶＢとして出力する。第２マルチプレクサ９３６は、ロジッグローレベルの選択信号ＳＥＬに応答して、第２入力端子Ｉ２に入力される制御信号ＤＣＯＮをマスキング制御信号バーＳＤＭＢとして出力する。したがって、選択信号ＳＥＬがロジッグローレベルを持つ場合、制御信号生成回路９３０は、制御信号ＤＣＯＮと同じマスキング制御信号バーＳＤＭＢを出力し、ロジッグハイレベルの反転制御信号バーＳＩＮＶＢを出力する。
図９Ｂを参照すれば、反転回路９１０はデータＤＡＴＡを入力され、反転制御信号バーＳＩＮＶＢに応答してデータＤＡＴＡ’を出力する。データマスキング回路９５０は、内部記録イネーブル信号ＬＷＥ及びマスキング制御信号バーＳＤＭＢを受信し、内部記録イネーブル信号ＬＷＥ’を出力する。記録駆動回路９２０は、データＤＡＴＡ’によってグローバル入出力ライン対ＧＩＯ、ＧＩＯＢを駆動し、内部記録イネーブル信号ＬＷＥ’によって制御される。記録駆動回路９２０は、内部記録イネーブル信号ＬＷＥ’がロジッグハイレベルである時に記録動作を行い、内部記録イネーブル信号ＬＷＥ’がロジッグローレベルである時に記録動作を行わない。また、本発明による半導体メモリ装置の記録回路が、図６または図７に示したようにデータマスキング回路９５０を要求しない場合、内部記録イネーブル信号ＬＷＥ’の代りに、内部記録イネーブル信号ＬＷＥが直接記録駆動回路９２０に提供される。
反転回路９１０は、インバータ９１２及びマルチプレクサ９１４を備える。インバータ９１２はデータＤＡＴＡを受信し、データＤＡＴＡを反転させた反転データＤＡＴＡＢを出力する。マルチプレクサ９１４は、データＤＡＴＡが入力される第１入力端子Ｉ１及び反転データＤＡＴＡＢが入力される第２入力端子Ｉ２を含み、反転制御信号バーＳＩＮＶＢの論理レベルによって、データＤＡＴＡまたは反転データＤＡＴＡＢをデータＤＡＴＡ’として出力する。前述したように、反転制御信号バーＳＩＮＶＢがロジッグハイレベルを持つ場合、反転回路９１０は、データＤＡＴＡをデータＤＡＴＡ’として出力し、反転制御信号バーＳＩＮＶＢがロジッグローレベルを持つ場合、反転回路９１０は、反転データＤＡＴＡＢをデータＤＡＴＡ’として出力する。
データマスキング回路９５０は、論理ゲート９５２を備える。例えば、論理ゲート９５２は、図９Ｂに示したようにＡＮＤゲートである。しかし、論理ゲート９５２が必ずしもＡＮＤゲートである必要はなく、制御信号の設計によって他の論理ゲートまたは複数の他の論理ゲートが使われてもよい。データマスキング回路９５０は、内部記録イネーブル信号ＬＷＥとマスキング制御信号バーＳＤＭＢとをＡＮＤ演算して、内部記録イネーブル信号ＬＷＥ’を出力する。したがって、マスキング制御信号バーＳＤＭＢが論理ハイレベルを持つ場合、すなわち、マスキング制御信号ＳＤＭが論理ローレベルを持つ場合（マスキング制御信号ＳＤＭが不活性化される場合）、内部記録イネーブル信号ＬＷＥと内部記録イネーブル信号ＬＷＥ’とは互いに同一である。しかし、マスキング制御信号バーＳＤＭＢが論理ローレベルを持つ場合、すなわち、マスキング制御信号ＳＤＭが論理ハイレベルを持つ場合（マスキング制御信号ＳＤＭが活性化される場合）、内部記録イネーブル信号ＬＷＥ’は、常に論理ローレベルを持つ。その結果、マスキング制御信号ＳＤＭが論理ハイレベルの場合、記録駆動回路９２０は不活性化される。
図９Ｂに示したように、記録駆動回路９２０は、第１及び第２インバータ９２１、９２２、第１ないし第４論理ゲート９２３、９２４、９２５、９２６、及び第１ないし第４スイッチＰ１、Ｎ１、Ｐ２、Ｎ２を備える。しかし、記録駆動回路９２０は、内部記録イネーブル信号ＬＷＥ’によって制御され、入力されるデータＤＡＴＡ’によって、グローバル入出力ライン対ＧＩＯ／ＧＩＯＢを駆動するすべての従来の駆動回路に入れ替えられてもよい。図９Ｂに示した記録駆動回路９２０は、ただ例示的に提示されるものである。
図９Ｂに示した記録駆動回路９２０によれば、第１インバータ９２１は、データＤＡＴＡ’から反転データＤＡＴＡ’Ｂを生成する。第２インバータ９２２は、内部記録イネーブル信号ＬＷＥ’から内部記録イネーブル信号バーＬＷＥ’Ｂを生成する。また、第１論理ゲート９２３と第３論理ゲート９２５はＮＡＮＤゲートであり、第２論理ゲート９２４及び第４論理ゲート９２６はＮＯＲゲートである。しかし、これは例示的なものであり、制御信号の設計及び回路の配置によって他の論理ゲートが使われてもよい。また、第１及び第３スイッチＰ１、Ｐ２はＰ型ＭＯＳＦＥＴであり、第２及び第４スイッチＮ１、Ｎ２はＮ型ＭＯＳＦＥＴである。しかし、これも例示的なものであり、回路の設計によって他のスイチング素子が使われてもよい。
データＤＡＴＡ’及び内部記録イネーブル信号ＬＷＥ’を入力される第１論理ゲート９２３の出力端子は、第１スイッチＰ１のゲートに連結される。第１スイッチＰ１のドレインは、第１電源電圧Ｖｄｄに連結され、第１スイッチＰ１のソースは、グローバル入出力ラインＧＩＯ及び第２スイッチＮ１のドレインに共通で連結される。データＤＡＴＡ’及び内部記録イネーブル信号バーＬＷＥ’Ｂを入力される第２論理ゲート９２４の出力端子は、２スイッチＮ１のゲートに連結される。第２スイッチＮ１のソースは、第２電源電圧Ｖｓｓに連結される。反転データＤＡＴＡ’Ｂ及び内部記録イネーブル信号ＬＷＥ’を入力される第３論理ゲート９２５の出力端子は、第３スイッチＰ２のゲートに連結される。第３スイッチＰ２のドレインは、第１電源電圧Ｖｄｄに連結され、第３スイッチＰ２のソースは、グローバル入出力ラインバーＧＩＯＢ及び第４スイッチＮ２のドレインに共通で連結される。反転データＤＡＴＡ’Ｂ及び内部記録イネーブル信号バーＬＷＥ’Ｂを入力される第４論理ゲート９２６の出力端子は、第４スイッチＮ２のゲートに連結される。第４スイッチＮ２のソースは、第２電源電圧Ｖｓｓに連結される。第１電源電圧Ｖｄｄは、ロジッグハイレベルの電圧に対応し、第２電源電圧Ｖｓｓは、接地電圧としてロジッグローレベルの電圧に対応する。
したがって、内部記録イネーブル信号ＬＷＥ’がロジッグハイレベルを持つ場合、記録駆動回路９２０は活性化する。データＤＡＴＡ’が論理ハイレベルを持つ場合、グローバル入出力ラインＧＩＯは論理ハイレベルを持ち、グローバル入出力ラインバーＧＩＯＢは論理ローレベルを持つ。また、データＤＡＴＡ’が論理ローレベルを持つ場合、グローバル入出力ラインバーＧＩＯＢが論理ハイレベルを持ち、グローバル入出力ラインＧＩＯは論理ローレベルを持つ。
一方、内部記録イネーブル信号ＬＷＥ’がロジッグローレベルを持つ場合、記録駆動回路９２０は不活性化される。データＤＡＴＡ’の論理レベルと関係なく、第１ないし第４スイッチＰ１、Ｎ１、Ｐ２、Ｎ２は、いずれもターンオフされる。したがって、グローバル入出力ラインＧＩＯ及びグローバル入出力ラインバーＧＩＯＢは、いずれもフローテイングされる。すなわち、記録駆動回路９２０は、グローバル入出力ライン対ＧＩＯ、ＧＩＯＢを駆動できなくなる。
図１０は、本発明の多様な実施形態による半導体メモリ装置の概略的なブロック図である。
図１０を参照すれば、半導体メモリ装置１０００は、半導体基板１００１上に配されるメモリセルアレイ１０１０、メモリセルアレイ１０１０にデータを記録するための記録回路１０２０、データＤＱが入力される第１バッファ１０４０、制御信号ＤＣＯＮが入力される第２バッファ１０５０及びモードレジスタ１０３０を備える。
図１０で、１つのメモリバンクＢＡＮＫに属するメモリセルアレイ１０１０のみ図示される。メモリセルアレイ１０１０は、図１のメモリセルアレイ１０１に対応する。記録回路１０２０は、図１の再生／記録回路１３４のうち記録回路部分のみを表示したものであり、図６ないし９に示した記録回路に対応する。バッファ１０４０に保存されたデータＤＱは、記録回路１０２０を介してメモリセルアレイ１０１０に記録される。しかし、前述したように、データＤＱは、伝送線損失の最小化のために反転されたデータである。このために、データＤＱが反転されたか否かに関する情報を伝送するために、反転制御信号がデータＤＱと共に伝送される必要がある。また、データＤＱのうち一部またはデータＤＱの全体は、メモリセルアレイ１０１０に記録されなくてもよい。例えば、速い演算のために、データＤＱのうち重要でない一部については演算を省略し、この場合、演算が省略される部分については、マスキング制御信号を通じて記録されないようにする。
本発明の多様な実施形態によれば、制御信号ＤＣＯＮは、反転制御信号またはマスキング制御信号である。制御信号ＤＣＯＮは、１つの端子またはパッドを介して入力される信号である。すなわち、いずれか１つの端子を介して入力される制御信号ＤＣＯＮは、反転制御信号またはマスキング制御信号である。これに関する情報は、モードレジスタ１０３０に保存されている。モードレジスタ１０３０は、制御信号ＤＣＯＮが反転制御信号あるいはマスキング制御信号に関する情報を含む選択信号ＳＥＬを記録回路１０２０に提供する。
記録回路１０２０は、選択信号ＳＥＬによって第２バッファ１０５０を介して入力された制御信号ＤＣＯＮが反転制御信号であるか、それともマスキング制御信号であるかが判断できる。そして、記録回路１０２０は、制御信号ＤＣＯＮによってデータＤＱが反転されたか否かを決め、これを反転または非反転させるか、またはデータＤＱがマスキングされたか否かを決め、データＤＱをメモリセルアレイ１０１０に記録させない。
図１１は、本発明の多様な実施形態による半導体メモリ装置の記録回路アレイについての概略的なブロック図である。
図１１を参照すれば、記録回路アレイ１１００が図示される。記録回路アレイ１１００は、図２の再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴのうち記録回路部分に対応する。また、記録回路アレイ１１００は、図４の再生／記録回路アレイＲ／Ｗ ＣＩＲＣＵＩＴ Ａｒｒａｙのうち記録回路アレイ部分に対応する。
記録回路アレイ１１００は、複数の記録回路ＷＲＣ０〜ＷＲＣ７を含む。図１１では、１つの記録回路アレイ１１００が８個の記録回路ＷＲＣ０〜ＷＲＣ７を含むと示しているが、これは例示的なものであり、８より少ない数または８より多い数の記録回路が１つの記録回路アレイ１１００に含まれてもよい。図１１に示したように、それぞれの記録回路ＷＲＣ０〜ＷＲＣ７は、１つのインバータ回路ＩＮＶ０〜ＩＮＶ７及び１つの記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７を含む。以下の説明で、記録回路ＷＲＣは、８つの記録回路ＷＲＣ０〜ＷＲＣ７のうち任意の１つを指称するために使われ、このような方式で、インバータ回路ＩＮＶ及び記録駆動回路ＷＲＤＲＶも、記録回路ＷＲＣに含まれるインバータ回路ＩＮＶ０〜ＩＮＶ７のうち任意の１つと、記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７のうち任意の１つとを指称するために使われる。図１１に示した記録回路ＷＲＣは、図６の記録回路６００に対応する。
図１１に示したように、記録回路アレイ１１００には、複数の記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７が含まれる。また、記録回路アレイ１１００には、複数の記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７に一対一に対応する複数のインバータ回路ＩＮＶ０〜ＩＮＶ７が含まれる。
記録回路ＷＲＣ０〜ＷＲＣ７のインバータ回路ＩＮＶ０〜ＩＮＶ７は、それぞれデータＤＡＴＡ０〜ＤＡＴＡ７を受信し、共通の反転制御信号ＳＩＮＶによってデータＤＡＴＡ０〜ＤＡＴＡ７を反転または非反転する。記録回路ＷＲＣ０〜ＷＲＣ７の記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７は、インバータ回路ＩＮＶ０〜ＩＮＶ７の出力によってグローバル入出力対ＧＩＯ０〜ＧＩＯ７，ＧＩＯＢ０〜ＧＩＯＢ７をそれぞれ駆動する。
反転制御信号ＳＩＮＶは、インバータ回路ＩＮＶ０〜ＩＮＶ７にいずれも共通で提供される。反転制御信号ＳＩＮＶは、記録回路アレイ１１００の外部で生成される。例えば、反転制御信号ＳＩＮＶは、図１のタイミングレジスタ１０２で内部制御信号ＬＤＣＯＮの形態で生成される。
図１２は、本発明の多様な実施形態による半導体メモリ装置の記録回路アレイについての概略的なブロック図である。
図１２を参照すれば、記録回路アレイ１２００が図示される。記録回路アレイ１２００は、図２の再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴのうち記録回路部分に対応する。また、記録回路アレイ１２００は、図４の再生／記録回路アレイＲ／Ｗ ＣＩＲＣＵＩＴ Ａｒｒａｙのうち記録回路アレイ部分に対応する。
記録回路アレイ１２００は、インバータ回路ＩＮＶ０〜ＩＮＶ７、記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７及び制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬ ＳＩＧ ＧＥＮ７をそれぞれ含む複数の記録回路ＷＲＣ０〜ＷＲＣ７を含む。図１２に示したように、記録回路アレイ１２００には、複数の記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７と、複数の記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７に一対一に対応する複数のインバータ回路ＩＮＶ０〜ＩＮＶ７、及び複数の記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７に一対一に対応する複数の制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬ ＳＩＧ ＧＥＮ７が含まれる。図１２に示した記録回路ＷＲＣは、図７の記録回路７００に対応する。
記録回路ＷＲＣ０〜ＷＲＣ７の制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬＳＩＧ ＧＥＮ７は、制御信号ＤＣＯＮを受信し、選択信号ＳＥＬに基づいて反転制御信号ＳＩＮＶをそれぞれ生成する。記録回路ＷＲＣ０〜ＷＲＣ７のインバータ回路ＩＮＶ０〜ＩＮＶ７は、それぞれデータＤＡＴＡ０〜ＤＡＴＡ７を受信し、反転制御信号ＳＩＮＶによってデータＤＡＴＡ０〜ＤＡＴＡ７を反転または非反転する。記録回路ＷＲＣ０〜ＷＲＣ７の記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７は、インバータ回路ＩＮＶ０〜ＩＮＶ７の出力によってグローバル入出力対ＧＩＯ０〜ＧＩＯ７，ＧＩＯＢ０〜ＧＩＯＢ７をそれぞれ駆動する。
反転制御信号ＳＩＮＶは、複数の制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬ ＳＩＧ ＧＥＮ７によって生成されたが、これらはいずれも同じ制御信号ＤＣＯＮ及び同じ選択信号ＳＥＬを用いて生成されるため、互いに同一である。しかし、制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬ ＳＩＧ ＧＥＮ７が記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７に一対一に対応するように配されることで、回路設計を簡単にすることができ、制御信号の生成にかかる時間を極めて短縮できる。
図１２では、制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬ ＳＩＧ ＧＥＮ７が記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７に一対一に対応するように配されると示しているが、記録回路アレイ１１００内にただ１つの制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮのみ存在してもよい。この場合、制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮは反転制御信号を生成し、生成された反転制御信号を、記録回路アレイ１１００内のすべてのインバータ回路ＩＮＶ０〜ＩＮＶ７に提供する。
図１３は、本発明の多様な実施形態による半導体メモリ装置の記録回路アレイについての概略的なブロック図である。図１３を参照すれば、記録回路アレイ１３００は、図２の再生／記録回路Ｒ／Ｗ ＣＩＲＣＵＩＴの記録回路に対応する。また、記録回路アレイ１３００は、図４の再生／記録回路アレイＲ／Ｗ ＣＩＲＣＵＩＴ Ａｒｒａｙの記録回路アレイに対応する。
図１３を参照すれば、記録回路アレイ１３００が図示される。記録回路アレイ１３００は、インバータ回路ＩＮＶ０〜ＩＮＶ７、データマスキング回路ＭＡＳＫ０〜ＭＡＳＫ７、記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７及び制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬ ＳＩＧ ＧＥＮ７をそれぞれ含む複数の記録回路ＷＲＣ０〜ＷＲＣ７を含む。図１３に示したように、インバータ回路ＩＮＶ０〜ＩＮＶ７と制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬ ＳＩＧ ＧＥＮ７だけでなく、データマスキング回路ＭＡＳＫ０〜ＭＡＳＫ７も、記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７と一対一に配される。
図１３に示した記録回路ＷＲＣは、図８の記録回路８００に対応する。図８では、制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮから提供される反転制御信号ＳＩＮＶ及びマスキング制御信号ＳＤＭが図示されているが、図１３では、これらの制御信号が紙面空間上の制約によって表示していない。しかし、当業者ならば、図８の記録回路８００を参照することで、図１３に示した記録回路ＷＲＣの制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ及びこれから生成される制御信号を理解できるであろう。
記録回路ＷＲＣ０〜ＷＲＣ７の制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬＳＩＧ ＧＥＮ７は、制御信号ＤＣＯＮを受信し、選択信号ＳＥＬに基づいて、反転制御信号ＳＩＮＶ（図８参照）及びマスキング制御信号ＳＤＭ（図８参照）をそれぞれ生成する。記録回路ＷＲＣ０〜ＷＲＣ７のインバータ回路ＩＮＶ０〜ＩＮＶ７は、それぞれデータＤＡＴＡ０〜ＤＡＴＡ７を受信し、反転制御信号ＳＩＮＶによってデータＤＡＴＡ０〜ＤＡＴＡ７を反転または非反転する。また、記録回路ＷＲＣ０〜ＷＲＣ７のデータマスキング回路ＭＡＳＫ０〜ＭＡＳＫ７は、内部記録イネーブル信号ＬＷＥを受信し、マスキング制御信号ＳＤＭによって内部記録イネーブル信号ＬＷＥ’を生成する。記録回路ＷＲＣ０〜ＷＲＣ７の記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７は、内部記録イネーブル信号ＬＷＥ’によって制御され、インバータ回路ＩＮＶ０〜ＩＮＶ７から出力されるデータＤＡＴＡ０’〜ＤＡＴＡ７’によってグローバル入出力対ＧＩＯ０〜ＧＩＯ７，ＧＩＯＢ０〜ＧＩＯＢ７をそれぞれ駆動する。
図１３では、制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ０〜ＣＴＲＬ ＳＩＧ ＧＥＮ７及びデータマスキング回路ＭＡＳＫ０〜ＭＡＳＫ７が、記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７に一対一に対応するように配されると示しているが、記録回路アレイ１１００内にただ１つの制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮ及びただ１つのデータマスキング回路ＭＡＳＫのみ存在してもよい。この場合、制御信号生成回路ＣＴＲＬ ＳＩＧ ＧＥＮは、反転制御信号を生成し、生成された反転制御信号を記録回路アレイ１１００内のすべてのインバータ回路ＩＮＶ０〜ＩＮＶ７に提供する。また、回路設計によって、制御信号生成回路ＳＴＲＬ ＳＩＧ ＧＥＮは、マスキング制御信号を生成し、データマスキング回路ＭＡＳＫは、前記マスキング制御信号を用いて内部記録イネーブル信号ＬＷＥ’を生成し、この内部記録イネーブル信号ＬＷＥ’を記録回路アレイ１１００内のすべての記録駆動回路ＷＲＤＲＶ０〜ＷＲＤＲＶ７に提供してもよい。
図１４Ａないし図１４Ｅは、本発明の多様な実施形態による半導体メモリ装置の概略的なアーキテクチャを例示的に示す。具体的に、図１４Ａないし図１４Ｅは、多様なアーキテクチャを概略的に示し、ここで記録回路ＷＲＣは、セル／コア領域内に提供され、それぞれの対応するメモリバンクＢＡＮＫの少なくとも一側面に隣接して、例えば、直ぐ隣接して配される。
図１４Ａを参照すれば、セル／コア領域ＣＣ１〜ＣＣ４と周辺領域ＰＥＲＩが限定された半導体メモリ装置１４００ａが図示される。セル／コア領域ＣＣ１〜ＣＣ４は、半導体メモリ装置１４００ａ内に２行２列に配されて、周辺領域ＰＥＲＩによって取り囲まれている。また、それぞれのセル／コア領域ＣＣ１〜ＣＣ４内に２個のメモリバンクＢＡＮＫ０〜ＢＡＮＫ７が配される。しかし、このような配置は例示的なものであって、１つのメモリバンクが１つのセル／コア領域内に含まれるように配されることもある。この場合、セル／コア領域は８個に区分されることができる。
１つのメモリバンクＢＡＮＫにデータを記録するために、複数の記録回路ＷＲＣが要求される。記録回路ＷＲＣは、データを記録するメモリバンクＢＡＮＫの上部または下部に配される。具体的に、セル／コア領域ＣＣ１〜ＣＣ２内の記録回路ＷＲＣは、メモリバンクＢＡＮＫの下部に配され、セル／コア領域ＣＣ３〜ＣＣ４内の記録回路ＷＲＣは、メモリバンクＢＡＮＫの上部に配される。セル／コア領域ＣＣ１〜ＣＣ２内の記録回路ＷＲＣと、セル／コア領域ＣＣ３〜ＣＣ４内の記録回路ＷＲＣとの間の周辺領域ＰＥＲＩには、データバスが通過する。記録回路ＷＲＣは、実質的に同一間隔で離隔され、水平方向（例えば、ワードライン方向）に配される。
図１４Ａには、１つのメモリバンクＢＡＮＫごとに８個の記録回路ＷＲＣが配されているが、これは例示的なものであり、さらに多いかまたは少ない数の記録回路ＷＲＣが配されてもよい。
記録回路ＷＲＣは、図６ないし図８、及び図１１ないし図１３に示した記録回路に対応する。図４を参照して前述したように、記録回路ＷＲＣは、周辺領域ＰＥＲＩに配されるデータバスからデータを受信し、前記データに対応してセル／コア領域ＣＣ１〜ＣＣ４に配されるグローバル入出力ライン対を駆動する。図１４Ａに示したように、記録回路ＷＲＣは、セル／コア領域ＣＣ１〜ＣＣ４内に配される。
図１４Ｂを参照すれば、半導体メモリ装置１４００ｂは、図１４Ａに示した半導体メモリ装置１４００ａと実質的に類似しているが、記録回路ＷＲＣの位置が異なる。類似した部分についての説明は省略し、差のある部分を中心として説明する。
図１４Ｂに示したように、記録回路ＷＲＣは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に相応して対応するメモリバンクの下部に配されるが、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７と周辺領域ＰＥＲＩとの間に、セル／コア領域ＣＣ１〜ＣＣ４内に密集して配される。このような差は、回路配線の設計及び入出力配線の階層によって変わる。
図１４Ｃを参照すれば、半導体メモリ装置１４００ｃは、図１４Ａに示した半導体メモリ装置１４００ａと実質的に類似しているが、記録回路ＷＲＣの位置が異なる。類似した部分についての説明は省略し、差のある部分を中心として説明する。
図１４Ｃに示したように、記録回路ＷＲＣは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に相応して配されるが、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７と半導体メモリ装置１４００ｃのエッジとの間に、セル／コア領域ＣＣ１〜ＣＣ４内に互いに離隔して配される。例えば、貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）技術を採用する場合、貫通シリコンビア置は、半導体メモリ装置１４００ｃのエッジに位置し、この場合、記録回路ＷＲＣが、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７と半導体メモリ装置１４００ｃのエッジとの間に位置することが効率的である。
図１４Ｄを参照すれば、半導体メモリ装置１４００ｄは、図１４Ａに示した半導体メモリ装置１４００ａと実質的に類似しているが、記録回路ＷＲＣの位置が異なる。類似した部分についての説明は省略し、差のある部分を中心として説明する。
図１４Ｄに示したように、セル／コア領域ＣＣ内の記録回路ＷＲＣは、前記セル／コア領域ＣＣ内のメモリバンクＢＡＮＫの間に配される。すなわち、セル／コア領域ＣＣ１内の記録回路ＷＲＣは、セル／コア領域ＣＣ１内のメモリバンクＢＡＮＫ０、ＢＡＮＫ１の間に垂直方向（例えば、ビットライン方向）に配される。例えば、記録回路ＷＲＣは、セル／コア領域ＣＣ１内のメモリバンクの間に、すなわち、メモリバンクＢＡＮＫ０の右側及びメモリバンクＢＡＮＫ１の左側に配される。
図１４Ｅを参照すれば、半導体メモリ装置１４００ｅは、図１４Ａに示した半導体メモリ装置１４００ａと実質的に類似しているが、記録回路ＷＲＣの位置が異なる。類似した部分についての説明は省略し、差のある部分を中心として説明する。
図１４Ｅに示したように、セル／コア領域ＣＣ内の記録回路ＷＲＣは、前記セル／コア領域ＣＣ内のメモリバンクＢＡＮＫの外側に配される。すなわち、セル／コア領域ＣＣ１内の記録回路ＷＲＣは、セル／コア領域ＣＣ１内のメモリバンクＢＡＮＫ０、ＢＡＮＫ１の外側に垂直方向（例えば、ビットライン方向）に配される。すなわち、セル／コア領域ＣＣ１内の記録回路ＷＲＣは、メモリバンクＢＡＮＫ０及びＢＡＮＫ１の間の隣接する側面と逆の側面に、すなわち、メモリバンクＢＡＮＫ０の左側及びメモリバンクＢＡＮＫ１の右側に配される。
図１６は、本発明の多様な実施形態による半導体メモリ装置を積層して構成した半導体メモリパッケージの断面図を例示的に示す。
図１６を参照すれば、半導体メモリパッケージ１６００は、第１半導体メモリ装置１６１０、第１半導体メモリ装置１６１０上に積層された第２半導体メモリ装置１６２０、及び第２半導体メモリ装置１６２０上に積層された第３半導体メモリ装置１６３０を備える。半導体メモリパッケージ１６００は、３つの半導体メモリ装置１６１０、１６２０、１６３０を備えると示しているが、積層される半導体メモリ装置の数は本発明を限定しない。図１６に示した半導体メモリパッケージは、ただ例示的に提示されるものである。
第１ないし第３半導体メモリ装置１６１０、１６２０、１６３０のうち少なくとも１つは、前述し半導体メモリ装置のうちいずれか１つを備える。
第１半導体メモリ装置１６１０は、外部装置と接続するためのバンプ１６１２、第１半導体メモリ装置１６１０上にバンプ１６１２を支持するための下部パッド１６１４、下部パッド１６１４と連結されて第１半導体メモリ装置１６１０を貫通する貫通シリコンビア１６１６、及び貫通シリコンビア１６１６と連結されて第２半導体メモリ装置１６２０のような外部装置と接続するための上部パッド１６１８を備える。
第２半導体メモリ装置１６２０は、第１半導体メモリ装置１６１０のような外部装置と接続するためのバンプ１６２２、第２半導体メモリ装置１６２０上にバンプ１６２２を支持するための下部パッド１６２４、下部パッド１６２４と連結されて第２半導体メモリ装置１６２０を貫通する貫通シリコンビア１６２６、及び貫通シリコンビア１６２６と連結されて第３半導体メモリ装置１６３０のような外部装置と接続するための上部パッド１６２８を備える。
第３半導体メモリ装置１６３０は、第２半導体メモリ装置１６２０などの外部装置と接続するためのバンプ１６３２、及び第３半導体メモリ装置１６３０上にバンプ１６３２を支持するための下部パッド１６３４を備える。
前記バンプ１６１２、１６２２、１６３２、下部パッド１６１４、１６２４、１６３４、貫通シリコンビア１６１６、１６２６及び上部パッド１６１８、１６２８は、本発明の半導体メモリ装置に入力されるデータ及び制御信号が入力される伝送経路を提供する。また、第１ないし第３半導体メモリ装置１６１０、１６２０、１６３０間のデータ伝送も、バンプ１６１２、１６２２、１６３２、下部パッド１６１４、１６２４、１６３４、貫通シリコンビア１６１６、１６２６及び上部パッド１６１８、１６２８を用いて行われる。
図１７は、本発明の多様な実施形態による半導体メモリ装置を備える電子システムの応用例を示すブロック図である。
図１７を参照すれば、電子システム１７００は、入力装置１７１０、出力装置１７２０、プロセッサー装置１７３０及び半導体メモリ装置１７４０を備える。プロセッサー装置１７３０は、それぞれ該インターフェースを介して入力装置１７１０、出力装置１７２０及び半導体メモリ装置１７４０を制御する。プロセッサー装置１７３０は、少なくとも１つのマイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラ、そしてこれらと類似した機能を行える集積回路のうち少なくともいずれか１つを備える。入力装置１７１０は、キーボード、マウス、キーパッド、タッチスクリーン、スキャナなどから選択される少なくとも１つを備え、出力装置１７２０は、モニタ、スピーカー、プリンタ、表示装置などから選択される少なくとも１つを備える。
半導体メモリ装置１７４０は、前述した多様な実施形態による半導体メモリ装置を備える。半導体メモリ装置１７４０は、複数のメモリバンクが位置する第１領域と、入力データ信号が入力されるデータ端子が位置する第２領域とに区分される。半導体メモリ装置１７４０は、前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転して前記複数のメモリバンクのうち対応するメモリバンクに提供するように構成される反転回路を備える。この時、前記複数のメモリバンクそれぞれに少なくとも１つの前記反転回路が配される。
また、半導体メモリ装置１７４０は、メモリセルアレイをそれぞれ備える複数のメモリバンク、入力データ信号が入力されるデータ端子、前記入力データ信号の反転如何を示す反転制御信号に応答して、前記入力データ信号を反転または非反転して原データ信号として出力するように構成される反転回路、及び前記原データ信号によって、前記原データ信号に対応するデータを前記メモリセルアレイ内に保存するように、入出力ライン対を駆動するように構成される記録駆動回路を備える。前記記録駆動回路は、前記反転回路と一対一に配される。
図１８は、本発明の多様な実施形態による半導体メモリ装置が適用されたメモリシステムの一具体例を示す図面である。
図１８を参照すれば、メモリシステム１８００は、メモリモジュール１８１０及びメモリコントローラ１８２０を備える。メモリモジュール１８１０は、モジュールボード（Ｍｏｄｕｌｅ Ｂｏａｒｄ）上に装着される少なくとも１つの半導体メモリ装置１８３０を備える。半導体メモリ装置１８３０は、前述し多様な実施形態による半導体メモリ装置を備える。例えば、半導体メモリ装置１８３０は、ＤＲＡＭチップで具現される。また、それぞれの半導体メモリ装置１８３０は、互いに積層された複数の半導体チップを備える。この場合、半導体チップは、少なくとも１つのマスタチップ１８３１及び少なくとも１つのスレーブチップ１８３２を備える。互いに積層された半導体チップ間の信号の伝達は、貫通シリコンビアＴＳＶを介して行われる。
マスタチップ１８３１及びスレーブチップ１８３２は、前述した多様な実施形態による半導体メモリ装置を備える。半導体メモリ装置は、複数のメモリバンクが位置する第１領域と、入力データ信号が入力されるデータ端子が位置する第２領域とに区分される。半導体メモリ装置は、前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転して、前記複数のメモリバンクのうち対応するメモリバンクに提供するように構成される反転回路を備える。この時、前記複数のメモリバンクそれぞれに少なくとも１つの前記反転回路が配される。
また、半導体メモリ装置は、メモリセルアレイをそれぞれ備える複数のメモリバンク、入力データ信号が入力されるデータ端子、前記入力データ信号が反転されたか否かを示す反転制御信号に応答して前記入力データ信号を反転または非反転して、原データ信号として出力するように構成される反転回路、及び前記原データ信号によって、前記原データ信号に対応するデータを前記メモリセルアレイ内に保存するように、入出力ライン対を駆動するように構成される記録駆動回路を備える。前記記録駆動回路は、前記反転回路と一対一に配される。
メモリモジュール１８１０は、システムバスを介してメモリコントローラ１８２０と通信する。システムバスを介してデータＤＱ、コマンド／アドレスＣＭＤ／ＡＤＤ及びクロック信号ＣＬＫなどが、メモリモジュール１８１０とメモリコントローラ１８２０との間で送受信される。
図１９は、本発明の多様な実施形態による半導体メモリ装置を備えるメモリシステムが装着されたコンピューティングシステムを示すブロック図である。コンピューティングシステム１９００は、中央処理装置１９１０、ＲＡＭ １９２０、ユーザーインターフェース１９３０及び不揮発性メモリ１９４０を備え、これら構成要素はそれぞれバス１９５０に電気的に連結されている。
図１９を参照すれば、モバイル器機やデスクトップコンピュータなどのコンピューティングシステム１９００に、本発明の多様な実施形態による半導体メモリ装置を備えるメモリシステムがＲＡＭ １９２０として装着される。ＲＡＭ １９２０に装着される半導体メモリ装置は、前記多くの実施形態のうちいずれか１つが適用される。例えば、ＲＡＭ １９２０は、前記実施形態のうち半導体メモリ装置が適用され、またはメモリモジュール形態で適用される。また、ＲＡＭ １９２０は、半導体メモリ装置及びメモリコントローラを含む概念である。
不揮発性メモリ１９４０は、ＳＳＤやＨＤＤなどの大容量保存装置が使われる。
コンピューティングシステム１９００で、ＲＡＭ １９２０は、本発明の多様な実施形態による半導体メモリ装置を備える。半導体メモリ装置は、複数のメモリバンクが位置する第１領域と、入力データ信号が入力されるデータ端子が位置する第２領域とに区分される。半導体メモリ装置は、前記入力データ信号が反転されたか否かを示す反転制御信号に応答して前記入力データ信号を反転または非反転し、前記複数のメモリバンクのうち対応するメモリバンクに提供するように構成される反転回路を備える。この時、前記複数のメモリバンクそれぞれに少なくとも１つの前記反転回路が配される。
また、半導体メモリ装置は、メモリセルアレイをそれぞれ備える複数のメモリバンク、入力データ信号が入力されるデータ端子、前記入力データ信号が反転されたか否かを示す反転制御信号に応答して前記入力データ信号を反転または非反転し、原データ信号として出力するように構成される反転回路、及び前記原データ信号によって、前記原データ信号に対応するデータを前記メモリセルアレイ内に保存するように、入出力ライン対を駆動するように構成される記録駆動回路を備える。前記記録駆動回路は、前記反転回路と一対一に配される。
本発明の半導体メモリ装置は、記録データバス反転機能を行える記録回路を備え、前記記録回路は、記録データバス反転機能だけではなくデータマスキング機能を行える。また、記録データバス反転機能及びデータマスキング機能を行うのに必要な制御信号が１つの端子を介して受信されることで、別途の端子を追加する必要がない。また、記録データバス反転機能が周辺回路内で行われるものではなく、データが記録される半導体メモリアレイに隣接しているセル／コア領域で行われるため、複雑な回路設計が不要であり、記録データバス反転機能を行うのにかかる時間を非常に短縮できる。
また、記録データバス反転機能を行える記録回路は多様な形態を持つため、設計自由度を高める。また、データ反転機能を行う回路がメモリセルの近くに配されることで、半導体メモリ装置内でかかる電力も低減させる。
本発明は図面に示した実施形態を参照として説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
本発明は、半導体メモリ装置関連の技術分野に好適に用いられる。
１００ 半導体メモリ装置
１０１ メモリセルアレイ
１０２ タイミングレジスタ
１０４ プログラミングレジスタ
１０６ レイテンシー／バースト長制御部
１０８ カラムアドレスラッチ
１１０ カラムデコーダ
１１２ データ出力レジスタ
１２０ アドレスレジスタ
１２２ ロウアドレスラッチ及びリフレッシュカウンタ
１２４ ロウデコーダ
１２６ バンク選択部
１３０ 感知増幅器
１３２ データ入力レジスタ
１３４ 再生／記録回路

Claims (21)

  1. 第１領域に位置する複数のメモリバンクと、
    第２領域に位置し、入力データ信号が入力されるデータ端子と、
    前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転して出力するように構成される反転回路と、
    内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え、
    前記複数のメモリバンクそれぞれに少なくとも１つの前記反転回路が配され、
    制御信号生成回路がデータビット毎に配置され、
    前記制御信号生成回路はモードレジストセット信号によって、反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され、
    記録駆動回路は、前記第２の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録することを特徴とする半導体メモリ装置。
  2. 前記反転回路は、前記第１領域内に配されることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記反転回路は、前記第２領域に隣接して配されることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記第２領域に位置して入力制御信号を受信する制御端子と、をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号と同じ前記反転制御信号を前記反転回路に提供するか、または、前記入力データ信号が反転しないように不活性化信号を前記反転制御信号として前記反転回路に提供することを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記複数のメモリバンクそれぞれに、少なくとも１つの前記制御信号生成回路が配されることを特徴とする請求項４に記載の半導体メモリ装置。
  7. 前記データマスキング回路は、前記マスキング制御信号に応答して、前記入力データ信号に対応するデータが前記複数のメモリバンクに記録されないように構成されることを特徴とする請求項４に記載の半導体メモリ装置。
  8. 前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号と同じ前記マスキング制御信号を前記データマスキング回路に提供するか、または前記入力データ信号がマスキングされないように、不活性化信号を前記マスキング制御信号として前記データマスキング回路に提供することを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記制御信号生成回路は、前記モードレジストセット信号によって、前記反転回路に前記入力制御信号と同じ前記反転制御信号を提供し、前記データマスキング回路に、前記入力データ信号がマスキングされないように不活性化信号を前記マスキング制御信号として提供するか、または前記反転回路に、前記入力データ信号が反転しないように不活性化信号を前記反転制御信号として提供し、前記データマスキング回路に前記入力制御信号と同じ前記マスキング制御信号を提供することを特徴とする請求項７に記載の半導体メモリ装置。
  10. 前記複数のメモリバンクそれぞれに、少なくとも１つのデータマスキング回路が配されることを特徴とする請求項７に記載の半導体メモリ装置。
  11. 前記複数のメモリバンクそれぞれは、ロウ方向とカラム方向とに配列されたメモリサブブロックを備え、前記少なくとも１つの反転回路は、各カラムのメモリサブブロックごとに配されることを特徴とする請求項１に記載の半導体メモリ装置。
  12. 前記複数のメモリバンクは、複数のメモリセルを備え、前記複数のメモリセルそれぞれは、スイッチング素子及びキャパシタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
  13. 第１チップを備える半導体メモリパッケージであり、
    前記第１チップは、
    第１領域に位置する複数のメモリバンクと、
    第２領域に位置し、入力データ信号が入力されるデータ端子と、
    前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転するように構成される反転回路と、
    内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え、
    前記複数のメモリバンクそれぞれに少なくとも１つの前記反転回路が配され、
    制御信号生成回路がデータビット毎に配置され、
    前記制御信号生成回路はモードレジストセット信号によって、反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され、
    記録駆動回路は、前記第２の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録することを特徴とする半導体メモリパッケージ。
  14. 前記第１チップの上に積層された第２チップをさらに備えることを特徴とする請求項１３に記載の半導体メモリパッケージ。
  15. 前記第１チップは、前記第１チップを貫通する貫通シリコンビアをさらに備え、
    前記貫通シリコンビアは、前記データ端子と連結されることを特徴とする請求項１３に記載の半導体メモリパッケージ。
  16. 第１領域内の複数のメモリバンクと、
    第２領域内に配され、かつ入力データ信号が入力されるデータ端子と、
    前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転させる反転回路と、内部コマンド信号である第１の内部記録イネーブル信号と、マスキング制御信号を演算し、第２の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路と、前記第２の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録する記録駆動回路を備える記録回路と、を備え、
    前記メモリバンクそれぞれに対して、少なくとも１つの記録回路が、対応するメモリバンクに隣接して第１領域内に配され、
    制御信号生成回路がデータビット毎に配置され、
    前記記録回路は、モードレジストセット信号によって、反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号およびマスキング制御信号を生成するように構成される前記制御信号生成回路を含むことを特徴とする半導体メモリ装置。
  17. 前記少なくとも１つの記録回路は、前記対応するメモリバンクの少なくとも一側面に直ぐ隣接して配されることを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記第２領域に位置して入力制御信号を受信する制御端子をさらに備えることを特徴とする請求項１６に記載の半導体メモリ装置。
  19. 前記データマスキング回路は、前記マスキング制御信号に応答して、前記入力データ信号に対応するデータを前記複数のメモリバンクに記録させないことを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記入力データ信号は、前記反転制御信号によって反転または非反転されて発生されることを特徴とする請求項１に記載の半導体メモリ装置。
  21. 前記複数のメモリバンクそれぞれは複数のメモリセルを備え、
    前記複数のメモリセルそれぞれは、スイッチング素子とマグネティック-トンネルジャンクション構造を含むことを特徴とする請求項１に記載の半導体メモリ装置。
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