KR20150050834A - 반도체 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 반도체 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 특히 데이터 버스 반전(DBI; Data Bus Inversion) 방식을 이용하는 반도체 장치에서 글로벌 입출력 라인(GIO)의 토글 전류를 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 제어신호에 따라 글로벌 입출력라인의 데이터를 반전 또는 비반전 구동하여 로컬 입출력라인에 출력하는 로컬 입출력라인 구동부, 및 반전 제어신호와 매트 정보를 조합하여 로컬 입출력라인 구동부에 데이터 반전 여부를 제어하기 위한 제어신호를 출력하는 반전 처리부를 포함한다.

Description

반도체 장치 및 이를 포함하는 메모리 시스템{Semiconductor device and memory system including the same}
본 발명은 반도체 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 특히 데이터 버스 반전(DBI; Data Bus Inversion) 방식을 이용하는 반도체 장치에서 글로벌 입출력 라인(GIO)의 토글 전류를 줄일 수 있도록 하는 기술이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다. 이에 따라, 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.
DDR 동기식 메모리 장치의 각 데이터 입출력 핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
DDR 동기식 메모리 장치는 내부적으로 멀티-비트(multi-bit)를 한꺼번에 처리하는 멀티비트 프리패치 방식을 사용한다. 멀티비트 프리패치 방식은 순차적으로 입력되는 데이터를 데이터 스트로브 신호에 동기시켜 병렬로 정렬시키고, 이후에, 외부 클럭신호에 동기되어 입력되는 라이트명령에 의해 정렬된 멀티비트의 데이터를 한꺼번에 메모리 셀 어레이에 저장하는 방식을 말한다.
반도체 메모리 장치는 칩셋(chipset)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 칩셋에서 쓰기 동작을 요구하는 경우 입력 패드를 통해 입력되는 데이터를 메모리 셀에 저장하고, 읽기 동작을 요구하는 경우 출력 패드를 통해 메모리 셀에 저장된 데이터를 외부로 출력한다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 여러 가지 동작을 수행하기 위하여 다양한 회로들을 반도체 장치 내부에 구비하고 있다. 국제 반도체 공학 표준 협의 기구(JEDEC)에서는 반도체 장치의 동작 및 회로 등의 규격을 심의하며, 국제 반도체 공학 표준 협의 기구에서 정한 스펙(SPEC)에 따라 반도체 장치는 설계되어야 한다.
요즈음 반도체 장치의 공정 및 설계 기술이 발달함에 따라 동작 속도가 점점 빨라지고 있으며, 그 동작 속도에 따라 DDR2, DDR3, DDR4 로 발전하고 있다. 그리고, DDR2에서 DDR3, DDR4로 발전하면서 기존에 사용하던 회로들이 사라지거나 새로운 동작을 수행하는 회로들이 추가되기도 하는데, 이러한 회로와 그의 회로 동작들은 모두 스펙으로 정의되어 있다.
예컨대, DDR4의 경우 CRC(Cyclic Redundancy Checks) 관련 스펙들과 커맨드/어드레스 패리티 관련 스펙들이 추가되었다. 이외에도 데이터 버스 반전(DBI; Data Bus Inversion) 관련 스펙들과 새로운 파라미터들이 추가되었다. 반도체 장치는 이러한 스펙들에 대응하는 동작을 수행해야만 하고, 그에 대응하는 회로가 설계되어야만 한다.
LPDDR4는 라이트 동작시 데이터 버스를 통해 전달되는 데이터를 수신하여 글로벌 입출력 라인(GIO)에 싣는다. 그런데, 데이터 버스 반전(DBI) 방식에 의해 글로벌 입출력 라인(GIO)의 데이터가 여러 번 천이하게 되는 경우 불필요한 토글 전류가 소모될 수 있다.
특히, 종래 기술에서는 쓰기 드라이버 측에서 데이터에 데이터 인버전 정보를 반영하였다. 이러한 경우 쓰기 드라이버 측에서 데이터 반전이 한번 이루어지고 로컬 입출력 라인 구동부 측에서 다시 한번 데이터 반전이 이루어지게 된다. 이에 따라, 글로벌 입출력라인(GIO)의 데이터가 불필요하게 여러 번 천이하게 되어 불필요한 전류 소모가 증가하게 된다.
본 발명은 데이터 버스 반전(DBI; Data Bus Inversion) 방식을 이용하는 반도체 장치에서 글로벌 입출력 라인(GIO)의 토글 전류를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 제어신호에 따라 글로벌 입출력라인의 데이터를 반전 또는 비반전 구동하여 로컬 입출력라인에 출력하는 로컬 입출력라인 구동부; 및 반전 제어신호와 매트 정보를 조합하여 로컬 입출력라인 구동부에 데이터 반전 여부를 제어하기 위한 제어신호를 출력하는 반전 처리부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 메모리 시스템은, 데이터 버스 반전을 위한 데이터와 어드레스를 제공하는 컨트롤러; 및 반도체 장치를 포함하고, 반도체 장치는 제어신호에 따라 글로벌 입출력라인의 데이터를 반전 또는 비반전 구동하여 로컬 입출력라인에 출력하는 로컬 입출력라인 구동부; 및 반전 제어신호와 매트 정보를 조합하여 로컬 입출력라인 구동부에 데이터 반전 여부를 제어하기 위한 제어신호를 출력하는 반전 처리부를 포함하는 것을 특징으로 한다.
본 발명은 데이터 버스 반전(DBI; Data Bus Inversion)에 의해 발생하는 글로벌 입출력 라인(GIO)의 토글 전류를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 조합부에 관한 상세 회로도.
도 3은 도 1의 로컬 입출력라인 구동부에 관한 상세 구성도.
도 4는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도.
도 5는 본 발명의 실시예에 따른 반도체 장치를 사용하는 메모리 시스템의 일 예를 나타내는 블록도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 칩의 내부에 데이터 패드(10)와, 주변 영역(Peri)(100)과, 뱅크(200) 및 반전 처리부(300)를 포함한다.
여기서, 데이터 패드(10)는 메모리 컨트롤로와 같은 외부 장치로부터 데이터 DQ를 입력받는다. 여기서, 데이터 패드(10)는 데이터 핀에 연결되는 웨이퍼 상의 패드를 나타낸다.
그리고, 주변 영역(100)은 버퍼(110)와 글로벌 입출력라인(GIO) 구동부(120)를 포함한다. 여기서, 주변 영역(100)은 데이터의 입/출력과 관련된 회로들이 모여있는 영역을 말한다.
버퍼(110)는 데이터 패드(10)를 통해 입력된 데이터를 버퍼링한다. 그리고, 글로벌 입출력라인 구동부(120)는 버퍼(110)로부터 인가된 데이터를 구동하여 글로벌 입출력라인 GIO에 출력한다. 여기서, 글로벌 입출력라인 구동부(120)는 버퍼(110)로부터 인가된 데이터를 글로벌 입출력라인 GIO에 전달하기 위한 쓰기 드라이버 내에 포함될 수 있다.
또한, 뱅크(200)는 로컬 입출력라인(LIO) 구동부(210)와, 코어 영역(220)을 포함한다. 여기서, 코어 영역(220)은 복수의 단위 셀 C을 포함한다.
로컬 입출력라인 구동부(210)는 반전 처리부(300)로부터 인가되는 제어신호 CON와 글로벌 입출력라인 GIO에 인가된 데이터에 따라 로컬 입출력라인 LIO의 구동을 제어한다. 즉, 로컬 입출력라인 구동부(210)는 제어신호 CON에 따라 글로벌 입출력라인 GIO의 데이터를 반전 또는 비반전해 로컬 입출력라인 LIO에 전달한다. 따라서, 로컬 입출력라인 구동부(210)에서 출력되는 데이터는 제어신호 CON에 따라 반전 정보와 매트 정보가 반영된 상태로 로컬 입출력라인 LIO에 출력된다. 코어 영역(220)은 로컬 입출력라인 LIO으로부터 인가된 데이터를 단위 셀 C에 저장한다.
또한, 반전 처리부(300)는 로컬 입출력라인 LIO의 데이터 반전 여부를 제어하기 위한 제어신호 CON를 출력한다. 이러한 반전 처리부(300)는 데이터 반전 제어부(310)와 매트 정보 처리부(320) 및 조합부(330)를 포함한다.
여기서, 데이터 반전 제어부(310)는 데이터 반전 정보 WDBI를 입력받아 버퍼링하고 반전 제어신호 HDBI를 조합부(330)에 출력한다. 데이터 반전 제어부(310)는 반전(DBI; Data Bus Inversion) 패드(311)와 데이터 버스 반전 버퍼(312)를 포함한다.
반전 패드(311)는 외부로부터 데이터 반전 정보 WDBI를 입력받는다. 메모리 컨트롤러는 데이터 DQ와 함께 데이터 반전 정보 WDBI를 메모리 장치의 반전 패드(311)에 보냄으로써 데이터의 반전 여부를 메모리 장치가 판단하게 한다. 그리고, 데이터 버스 반전 버퍼(312)는 반전 패드(311)로부터 인가된 반전 데이터를 버퍼링하여 반전 제어신호 HDBI를 조합부(330)에 출력한다.
그리고, 매트 정보 처리부(320)는 입력되는 로오 어드레스 RADD에 대응하여 선택된 매트 정보 HMAT를 조합부(330)에 출력한다. 매트 정보 처리부(320)는 다수의 매트 중 로오 어드레스 RADD에 의해 선택된 매트의 정보를 조합부(330)에 출력한다.
또한, 조합부(330)는 반전 제어신호 HDBI와 매트 정보 HMAT를 조합하여 로컬 입출력라인 구동부(210)에 데이터 반전 여부를 제어하기 위한 제어신호 CON를 출력한다.
이러한 본 발명의 실시예는 반전 제어신호 HDBI와 매트 정보 HMAT를 조합하여 로컬 입출력라인 구동부(210)에서 데이터 반전 여부를 제어한다. 즉, 선택된 매트에서 반전 제어신호 HDBI의 정보가 입력된 경우에만 로컬 입출력라인 LIO의 데이터를 반전한다.
이에 따라, DBI를 사용하는 LPDDR4 스펙의 반도체 장치에서 라이트 동작시 글로벌 입출력라인 GIO가 하이 레벨가 되는 경우가 줄어들게 된다. 이로 인해, 본 발명의 실시예는 데이터의 라이트 동작시 불필요한 경우의 글로벌 입출력라인 GIO의 하이 천이 동작을 방지하여 글로벌 입출력라인 GIO의 토글(Toggle) 전류를 줄일 수 있도록 한다.
도 2는 도 1의 조합부(330)에 관한 상세 회로도이다.
조합부(330)는 반전 제어신호 HDBI와 매트 정보 HMAT를 논리 조합하여 로컬 입출력라인 구동부(210)에 데이터 반전 여부를 제어하기 위한 제어신호 CON를 출력한다. 여기서, 조합부(330)는 반전 제어신호 HDBI와 매트 정보 HMAT를 논리 조합하는 논리조합 소자를 포함할 수 있다. 즉, 조합부(330)는 2개의 입력신호를 배타적 오아 연산하는 배타적 오아게이트(XOR)를 포함할 수 있다.
그러므로, 조합부(330)는 매트 정보 HMAT가 로우 레벨일 때에는 반전 제어신호 HDBI를 비반전하여, 즉 그대로 제어신호 CON로 출력한다. 반면에, 조합부(330)는 매트 정보 HMAT가 하이 레벨일 때에는 반전 제어신호 HDBI를 반전하여 제어신호 CON로 출력한다.
도 3은 로컬 입출력라인 구동부(210)에 대한 상세 구성도이다.
로컬 입출력라인 구동부(210)는 반전부(211)와 라이트 구동부(212)를 포함한다. 여기서, 반전부(211)는 반전 처리부(300)로부터 인가되는 제어신호 CON에 따라 글로벌 입출력라인 GIO으로부터 인가된 데이터를 선택적으로 반전 처리하여 라이트 데이터 WGIO를 출력한다. 그리고, 라이트 구동부(212)는 입력되는 라이트 데이터 WGIO를 구동하여 로컬 입출력라인 LIO에 출력한다.
예를 들어, 메모리 셀 C에 저장하고자 하는 목표 데이터가 "11111000"이라고 가정한다. 이러한 경우 하이 데이터(데이터 "1")의 개수가 로우 데이터(데이터 "0")의 개수보다 많으므로 전류 소모가 커지게 된다.
이에 따라, 데이터 패드(100)는 반전 데이터 "00000111"가 입력되고, 이 데이터가 글로벌 입출력라인 GIO으로 전달된다고 가정한다. 그러면, 반전부(211)는 제어신호 CON가 상기 데이터가 반전된 것임을 나타낼 경우 데이터를 반전시켜 "11111000"의 복원 데이터를 생성할 수 있다. 용이한 이해를 위해 데이터가 8 비트인 것으로 예시하였지만, 데이터의 크기를 그 스펙에 따라 변경될 수 있다.
이때, 조합부(330)는 매트 정보 HMAT가 로우 레벨일 때에는 데이터가 비반전된 것임을 나타내므로 반전 제어신호 HDBI를 그대로 제어신호 CON로 출력한다. 반면에, 조합부(330)는 매트 정보 HMAT가 하이 레벨일 때에는 데이터가 반전된 것임을 나타내므로 반전 제어신호 HDBI를 반전하여 제어신호 CON로 출력한다.
그리고, 라이트 구동부(212)는 이 복원 데이터를 구동하여 로컬 입출력라인 LIO에 출력된다. 그리고, 로컬 입출력라인 LIO의 데이터는 비트라인을 통해 메모리 뱅크 내의 메모리 셀 C에 전달되어 기록된다.
근래에 들어, 중앙 처리 장치(Central Processing Unit, CPU) 및 그래픽 처리 장치(Graphic Processing Unit, GPU) 등의 데이터 처리 속도가 점점 향상되고 있다. 이에 따라, 고주파수(High Frequency)에서 동작하는 반도체 메모리 장치가 필수적으로 요구되고 있다.
그러나, 고주파수 영역에서 동작하는 반도체 메모리 장치의 경우, 데이터의 노이즈(Noise) 때문에 반도체 메모리 장치의 성능저하를 야기할 수밖에 없다. 이를 위해, 데이터 드라이버의 강도(Driver Strength)를 크게 하거나 클록 마진(Clock Margin)을 고려한 설계가 이루어지기도 하였다. 하지만, 고주파수 영역에서는 데이터의 스위칭 횟수 증가하게 되어 노이즈가 발생할 수 있고 오동작이 초래된다.
따라서, 데이터의 스위칭 횟수를 최소화할 수 있는 데이터 버스 반전(DBI; Data Bus Inversion) 방식이 도입되었다. WDBI(Write Data Bus Inversion) 기능은 메모리 컨트롤러(Memory controller, chipset 이라고도 함)로부터 데이터가 입력될 때 데이터의 변화를 최소화하여 SSO(Simultaneous Switching Output) 노이즈를 줄이기 위해 사용된다.
DBI 방식은 소정 비트의 데이터, 예를 들어 8 비트 데이터 중에 몇 개의 데이터가 데이터 버퍼(110)의 트랜지스터에 전류 흐름을 발생시키는 가를 판별한다. 그리고, 전류 흐름을 발생시키는 논리 값을 갖는 데이터가 많으면 이를 반전시켜 전류 소모를 감소시킬 수 있도록 한다.
이와 같이, 전송선에 의한 전류 소모를 절감하기 위해 다양한 분야에서 DBI 기술이 사용되고 있다. 예를 들어, 본 발명의 실시예에서와 같이 LPDDR4 스펙에서는 로우 레벨의 신호를 전송하는 것보다 하이 레벨의 신호를 전송하는데 더 많은 전류가 소모된다.
따라서, 본 발명의 실시예는 전송하려는 데이터 중에서 하이 레벨의 데이터의 개수가 로우 레벨의 데이터의 개수보다 많은 경우 데이터를 반전한다. 그리고, 반전 처리부(300)는 데이터 반전 여부를 나타낼 수 있는 제어신호 CON를 글로벌 입출력라인 구동부(210)에 전송한다.
이러한 데이터를 수신하는 글로벌 입출력라인 구동부(210) 측에서는 제어신호 CON를 수신하여 데이터 반전 여부를 판단하고, 데이터가 반전된 경우 수신한 데이터를 다시 반전하여 원래 데이터로 복원할 수 있다.
본 발명의 실시예에서는 하이 레벨의 데이터의 개수가 로우 레벨의 데이터의 개수보다 많은 경우 데이터를 반전하는 것을 실시예로 설명하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니며 그 반대의 경우도 가능하다.
도 4는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 4를 참조하면, 전자 시스템(1000)은 입력 장치(1010), 출력 장치(1020), 프로세서 장치(1030) 및 반도체 장치(1040)를 포함한다. 여기서, 프로세서 장치(1030)는 각각 해당하는 인터페이스를 통해서 입력 장치(1010), 출력 장치(1020) 및 반도체 장치(1040)를 제어할 수 있다.
프로세서 장치(1030)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 집적 회로들 중에서 적어도 어느 하나를 포함할 수 있다.
입력 장치(1010)는 키보드, 마우스, 키패드, 터치 스크린, 스캐너 등으로부터 선택되는 적어도 하나를 포함할 수 있다. 그리고, 출력 장치(1020)는 모니터, 스피커, 프린터, 표시장치(display device) 등으로부터 선택되는 적어도 하나를 포함할 수 있다. 또한, 반도체 장치(1040)는 앞에서 설명된 실시예에 따른 반도체 장치를 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 사용하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(1100)은 반도체 장치(1110), 인터페이스부(1120), 및 컨트롤러(1130)를 포함할 수 있다.
인터페이스부(1120)는 메모리 시스템(1110)과 호스트(1200)와의 인터페이싱을 제공할 수 있다. 인터페이스부(1120)는 호스트(1200)와의 인터페이싱을 위해 호스트(1200)에 대응하는 데이터 교환 프로토콜을 구비할 수 있다.
인터페이스부(1120)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(1200)와 통신하도록 구성될 수 있다.
컨트롤러(1130)는 인터페이스부(1120)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(1130)는 호스트(1200)로부터 제공되는 데이터, 어드레스를 참조하여 반도체 장치(1110)를 액세스할 수 있다. 컨트롤러(1130)는 반도체 장치(1110)로부터 읽혀진 데이터(Data)를 인터페이스부(1120)를 경유하여 호스트(1200)로 전달할 수 있다.
반도체 장치(1110)는 본 발명의 실시예에 따른 도 1 내지 도 3에 도시된 반도체 장치일 수 있다. 반도체 장치(1110)는 메모리 시스템(1100)의 저장 매체로서 제공될 수 있다.
도 5에 도시된 메모리 시스템(1100)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(1100)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 인에이블 상태를 나타내기 위한 하이 또는 로우의 구성은 실시 예에 따라 달라질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (20)

  1. 제어신호에 따라 글로벌 입출력라인의 데이터를 반전 또는 비반전 구동하여 로컬 입출력라인에 출력하는 로컬 입출력라인 구동부; 및
    반전 제어신호와 매트 정보를 조합하여 상기 로컬 입출력라인 구동부에 데이터 반전 여부를 제어하기 위한 상기 제어신호를 출력하는 반전 처리부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 반전 처리부는
    데이터 반전 정보를 입력받아 버퍼링하고 상기 반전 제어신호를 출력하는 데이터 반전 제어부;
    로오 어드레스에 대응하여 상기 매트 정보를 출력하는 매트 정보 처리부; 및
    상기 반전 제어신호와 상기 매트 정보를 조합하여 상기 제어신호를 출력하는 조합부를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 데이터 반전 제어부는
    상기 데이터 반전 정보를 입력받는 반전 패드; 및
    상기 반전 패드로부터 인가된 반전 데이터를 버퍼링하여 상기 반전 제어신호를 출력하는 데이터 버스 반전 버퍼를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 2항에 있어서, 상기 조합부는
    상기 반전 제어신호와 상기 매트 정보를 논리 조합하는 논리조합 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서, 상기 논리조합 소자는 상기 반전 제어신호와 상기 매트 정보를 배타적 오아연산하는 배타적 오아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 4항에 있어서, 상기 조합부는
    상기 매트 정보가 로우 레벨일 때 상기 반전 제어신호를 비반전하여 상기 제어신호로 출력하고, 상기 매트 정보가 하이 레벨일 때 상기 반전 제어신호를 반전하여 상기 제어신호로 출력하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 로컬 입출력라인 구동부는
    상기 제어신호에 따라 상기 글로벌 입출력라인으로부터 인가된 데이터를 반전 처리하는 반전부; 및
    상기 반전부의 출력을 구동하여 상기 로컬 입출력라인에 출력하는 라이트 구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서, 외부로부터 데이터를 입력받는 데이터 패드를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서, 라이트 데이터 중에서 하이 레벨의 데이터의 개수가 로우 레벨의 데이터의 개수보다 많은 경우 상기 데이터가 상기 데이터 패드에 반전되어 입력되는 것을 특징으로 하는 반도체 장치.
  10. 제 8항에 있어서, 상기 데이터 패드로부터 인가된 데이터를 버퍼링하는 버퍼를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서, 상기 버퍼의 출력 데이터를 구동하여 상기 글로벌 입출력라인에 출력하는 글로벌 입출력라인 구동부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서, 상기 로컬 입출력라인을 통해 인가되는 데이터를 저장하는 코어 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 데이터 버스 반전을 위한 데이터와 어드레스를 제공하는 컨트롤러; 및
    반도체 장치를 포함하고,
    상기 반도체 장치는
    제어신호에 따라 글로벌 입출력라인의 데이터를 반전 또는 비반전 구동하여 로컬 입출력라인에 출력하는 로컬 입출력라인 구동부; 및
    반전 제어신호와 매트 정보를 조합하여 상기 로컬 입출력라인 구동부에 데이터 반전 여부를 제어하기 위한 상기 제어신호를 출력하는 반전 처리부를 포함하는 것을 특징으로 하는 메모리 시스템.
  14. 제 13항에 있어서, 상기 컨트롤러와 외부의 호스트와의 인터페이싱을 수행하는 인터페이스부를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  15. 제 13항에 있어서, 상기 반전 처리부는
    상기 컨트롤러로부터 데이터 반전 정보를 입력받아 버퍼링하고 상기 반전 제어신호를 출력하는 데이터 반전 제어부;
    상기 컨트롤러로부터 인가된 로오 어드레스에 대응하여 상기 매트 정보를 출력하는 매트 정보 처리부; 및
    상기 반전 제어신호와 상기 매트 정보를 조합하여 상기 제어신호를 출력하는 조합부를 포함하는 것을 특징으로 하는 메모리 시스템.
  16. 제 15항에 있어서, 상기 데이터 반전 제어부는
    상기 데이터 반전 정보를 입력받는 반전 패드; 및
    상기 반전 패드로부터 인가된 반전 데이터를 버퍼링하여 상기 반전 제어신호를 출력하는 데이터 버스 반전 버퍼를 포함하는 것을 특징으로 하는 메모리 시스템.
  17. 제 15항에 있어서, 상기 조합부는
    상기 반전 제어신호와 상기 매트 정보를 배타적 오아연산하는 배타적 오아게이트를 포함하는 것을 특징으로 하는 메모리 시스템.
  18. 제 15항에 있어서, 상기 조합부는
    상기 매트 정보가 로우 레벨일 때 상기 반전 제어신호를 비반전하여 상기 제어신호로 출력하고, 상기 매트 정보가 하이 레벨일 때 상기 반전 제어신호를 반전하여 상기 제어신호로 출력하는 것을 특징으로 하는 메모리 시스템.
  19. 제 13항에 있어서, 상기 로컬 입출력라인 구동부는
    상기 제어신호에 따라 상기 글로벌 입출력라인으로부터 인가된 데이터를 반전 처리하는 반전부; 및
    상기 반전부의 출력을 구동하여 상기 로컬 입출력라인에 출력하는 라이트 구동부를 포함하는 것을 특징으로 하는 메모리 시스템.
  20. 제 13항에 있어서, 상기 반도체 장치는
    상기 컨트롤러로부터 데이터를 입력받는 데이터 패드;
    상기 데이터 패드로부터 인가된 데이터를 버퍼링하는 버퍼;
    상기 버퍼의 출력 데이터를 구동하여 상기 글로벌 입출력라인에 출력하는 글로벌 입출력라인 구동부; 및
    상기 로컬 입출력라인을 통해 인가되는 데이터를 저장하는 코어 영역을 더 포함하는 것을 특징으로 하는 메모리 시스템.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570121B1 (en) 2015-09-17 2017-02-14 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
US10482961B2 (en) 2017-11-28 2019-11-19 SK Hynix Inc. Memory system having resistive memory device and operating method thereof
US12124397B2 (en) 2022-11-10 2024-10-22 SK Hynix Inc. Data bus inversion circuit and semiconductor apparatus including the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922686B2 (en) * 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
KR20180057028A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 데이터 반전 회로
KR20210012335A (ko) * 2019-07-24 2021-02-03 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100954109B1 (ko) 2008-08-29 2010-04-23 주식회사 하이닉스반도체 데이터 입력회로 및 이를 포함하는 반도체 메모리장치
KR100933806B1 (ko) * 2008-09-22 2009-12-24 주식회사 하이닉스반도체 반도체 메모리장치
KR101688050B1 (ko) 2009-12-22 2016-12-21 삼성전자 주식회사 반도체 장치 및 반도체 장치의 리드 또는 라이트 동작 수행 방법
KR20130098681A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570121B1 (en) 2015-09-17 2017-02-14 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
US10482961B2 (en) 2017-11-28 2019-11-19 SK Hynix Inc. Memory system having resistive memory device and operating method thereof
US12124397B2 (en) 2022-11-10 2024-10-22 SK Hynix Inc. Data bus inversion circuit and semiconductor apparatus including the same

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