KR20170089646A - 반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치 - Google Patents

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KR20170089646A
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Abstract

본 발명은 메인 데이터 라인을 통해서 메인 데이터를 그리고 스페어 데이터 라인을 통해서 스페어 데이터를 반도체 메모리 장치로 전송하는 컨트롤러를 포함하는 데이터 저장 장치에 관한 것이다. 상기 데이터 저장 장치는, 메인 셀 영역과 스페어 셀 영역을 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치; 및 복수의 메인 데이터 라인들과 적어도 하나의 스페어 데이터 라인을 통해서 상기 반도체 메모리 장치와 연결되고, 상기 복수의 메인 데이터 라인들을 통해서 상기 메인 셀 영역에 저장될 메인 데이터를 송신하고, 상기 스페어 데이터 라인을 통해서 상기 스페어 셀 영역에 저장될 상기 메인 데이터를 관리하기 위한 스페어 데이터를 송신하는 컨트롤러를 포함한다.

Description

반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치{SEMICONDUCTOR MEMORY DEVICE AND DATA STORAGE DEVICE INCLUDING THE SAME}
본 발명은 메인 데이터 라인을 통해서 메인 데이터를 그리고 스페어 데이터 라인을 통해서 스페어 데이터를 반도체 메모리 장치로 전송하는 컨트롤러를 포함하는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 반도체 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 보조 기억 장치로 사용된다.
반도체 메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점이 있는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
휴대용 전자 장치에서 음악, 동영상 등과 같은 대용량 파일들이 재생됨에 따라 데이터 저장 장치 역시 큰 저장 용량을 갖도록 요구된다. 데이터 저장 장치는 큰 저장 용량을 확보하기 위해서 메모리 셀의 집적도가 높은 반도체 메모리 장치, 예를 들면, 불휘발성 메모리 장치의 하나인 플래시 메모리 장치를 저장 매체로서 사용한다.
본 발명은 메인 데이터 라인을 통해서 메인 데이터를 그리고 스페어 데이터 라인을 통해서 스페어 데이터를 반도체 메모리 장치로 전송하는 컨트롤러를 포함하는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 메인 셀 영역과 스페어 셀 영역을 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치; 및 복수의 메인 데이터 라인들과 적어도 하나의 스페어 데이터 라인을 통해서 상기 반도체 메모리 장치와 연결되고, 상기 복수의 메인 데이터 라인들을 통해서 상기 메인 셀 영역에 저장될 메인 데이터를 송신하고, 상기 스페어 데이터 라인을 통해서 상기 스페어 셀 영역에 저장될 상기 메인 데이터를 관리하기 위한 스페어 데이터를 송신하는 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 메인 비트 라인들에 연결된 메인 메모리 셀들; 상기 메인 메모리 셀들에 대응하며, 스페어 비트 라인들에 연결된 스페어 메모리 셀들; 상기 메인 비트 라인들 각각에 대응하며, 상기 메인 메모리 셀들에 데이터를 저장하거나 상기 메인 메모리 셀들로부터 데이터를 독출하는 메인 데이터 읽기/쓰기 회로들; 상기 스페어 비트 라인들 각각에 대응하며, 상기 스페어 메모리 셀들에 데이터를 저장하거나 상기 스페어 메모리 셀들로부터 데이터를 독출하는 스페어 데이터 읽기/쓰기 회로들; 및 어드레스 디코딩 결과에 근거하여, 메인 데이터 입출력 라인들을 상기 메인 데이터 읽기/쓰기 회로들에 연결하고, 스페어 데이터 입출력 라인을 상기 스페어 데이터 읽기/쓰기 회로들에 연결하는 열 디코더를 포함한다.
본 발명의 실시 예에 따르면 데이터 저장 장치의 데이터 처리량(throughput)이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 예시적으로 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 블럭(BLK)을 예시적으로 보여주는 회로도이다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 5는 본 발명의 실시 예에 따른 컨트롤러(200)와 반도체 메모리 장치(100) 사이의 데이터 전송 방법을 설명하기 위한 도면이다.
도 6은 컨트롤러(200)로부터 반도체 메모리 장치(100)로 전송된 메인 데이터와 스페어 데이터가 메모리 셀들에 저장된 모습을 도시화한 도면이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이버(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 9는 도 8에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해서 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위해서 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위해서 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 예시적으로 설명하기 위한 도면이다. 도 1을 참조하면, 패키징되기 전의 상태인 반도체 메모리 장치(100)가 도시되어 있다. 도 1을 참조하면, 반도체 메모리 장치(100)는 외부 장치와의 신호 라인 연결을 위한 리드(lead)들과 리드들 각각에 연결된 패드(pad)들을 포함할 수 있다. 설명의 편의를 위해서, 리드들과 패드들의 수는 임의적으로 도시된 된 것이며, 반도체 메모리 장치의 종류에 따라서 변경될 수 있다.
반도체 메모리 장치(100)의 동작에 필요한 전원, 즉, 동작 전압(Vcc)은 동작 전압 패드(VccP)를 통해서 그리고 접지 전압(GND)은 접지 전압 패드(GNDP)를 통해서 외부 장치로부터 수신될 수 있다.
반도체 메모리 장치(100)를 활성화 시키기 위한 칩 활성화(chip enable, CE) 신호(또는 칩 선택(chip selection) 신호)는 칩 활성화 패드(CEP)를 통해서 외부 장치로부터 수신될 수 있다.
반도체 메모리 장치(100)의 동작을 제어하기 위한 제어 신호들(예를 들면, 커맨드, 어드레스, 클럭 신호 등)은 제어 신호 패드들(CTRP)을 통해서 외부 장치로부터 수신될 수 있다.
반도체 메모리 장치(100)에 저장될 데이터 또는 반도체 메모리 장치(100)로부터 독출된 데이터는 데이터 패드들(DP)을 통해서 수신 또는 송신(이하, "전송"으로 통칭함)될 수 있다. 메인 데이터는 메인 데이터 패드들(MDP)을 통해서만 전송되고, 스페어 데이터는 스페어 데이터 패드(SDP)를 통해서만 전송될 수 있다. 즉, 메인 데이터를 전송하기 위한 경로(path)와 스페어 데이터를 전송하기 위한 경로는 물리적으로 구분될 수 있다. 메인 데이터와 스페어 데이터는 이하 상세히 설명될 것이다.
예시적으로, 8개(x8)의 메인 데이터 패드들(MDP)과 1개(x1)의 스페어 데이터 패드(SDP)를 포함하는 반도체 메모리 장치(100)가 예시되었다. 이러한 경우, 데이터 패드들(DP)은 9개(x9)로 구성될 수 있으며, 한 번에 9-비트(9-bits)의 데이터를 전송할 수 있다. 이러한 데이터 패드들(DP)의 구성은 예시적인 것이며, 필요에 따라서 데이터 패드들(DP)은 복수의 메인 데이터 패드들(MDP)과 복수의 스페어 데이터 패드(SDP)로 구성될 수 있다. 예를 들면, 데이터 패드들(DP)은 16개(x16)의 메인 데이터 패드들(MDP)과 2개(x2)의 스페어 데이터 패드들(SDP)을 포함할 수 있다. 이러한 경우, 데이터 패드들(DP)은 17개(x17)로 구성될 수 있으며, 한번에 17-비트의 데이터를 전송할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 예시적으로 보여주는 블럭도이다. 도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 데이터 읽기/쓰기 블럭(130), 열 디코더(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 메인 비트 라인들(BL1M~BLnM)이 서로 교차된 영역에 배열된 메인 메모리 셀들을 포함하는 메인 셀 영역(MCA)을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 스페어 비트 라인들(BL1S~BLpS)이 서로 교차된 영역에 배열된 스페어 메모리 셀들을 포함하는 스페어 셀 영역(SCA)을 포함할 수 있다.
메인 셀 영역(MCA)의 메인 메모리 셀들과 그것에 대응하는 스페어 셀 영역(SCA)의 스페어 메모리 셀들은 소거 단위인 메모리 블럭(BLK), 프로그램 및 읽기 단위인 페이지와 같은 액세스 유닛으로 그룹 지어질 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라서 동작할 수 있다. 행 디코더(120)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(130)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(130)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 쓰기 동작 시, 데이터 읽기/쓰기 블럭(130)은 외부 장치로부터 제공된 데이터를 메모리 셀에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 읽기 동작 시, 데이터 읽기/쓰기 블럭(130)은 메모리 셀로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
데이터 읽기/쓰기 블럭(130)은 메인 데이터 읽기/쓰기 블럭(130M)과 스페어 데이터 읽기/쓰기 블럭(130S)을 포함할 수 있다. 메인 데이터 읽기/쓰기 블럭(130M)은 메인 비트 라인들(BL1M~BLnM)을 통해서 메인 셀 영역(MCA)과 연결될 수 있다. 메인 데이터 읽기/쓰기 블럭(130M)은 메인 비트 라인들(BL1M~BLnM) 각각에 대응하는 읽기/쓰기 회로들(RW1M~RWnM)을 포함할 수 있다. 스페어 데이터 읽기/쓰기 블럭(130S)은 스페어 비트 라인들(BL1S~BLpS)을 통해서 스페얼 셀 영역(SCA)과 연결될 수 있다. 스페어 데이터 읽기/쓰기 블럭(130S)은 스페어 비트 라인들(BL1S~BLpS) 각각에 대응하는 읽기/쓰기 회로들(RW1S~RWpS)을 포함할 수 있다.
열 디코더(140)는 제어 로직(160)의 제어에 따라서 동작할 수 있다. 열 디코더(140)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(140)는, 디코딩 결과에 근거하여 메인 비트 라인들(BL1M~BLnM) 각각에 대응하는 메인 데이터 읽기/쓰기 블럭(130M)의 메인 읽기/쓰기 회로들(RW1M~RWnM)과, 메인 데이터 패드들(MDP)과 연결된 메인 데이터 입출력 라인들(IOL1M~IOL8M)을 연결할 수 있다. 열 디코더(140)는, 디코딩 결과에 근거하여 스페어 비트 라인들(BL1S~BLpS) 각각에 대응하는 스페어 데이터 읽기/쓰기 블럭(130S)의 스페어 읽기/쓰기 회로들(RW1S~RWpS)과, 스페어 데이터 패드(SDP)와 연결된 스페어 데이터 입출력 라인(IOLS)을 연결할 수 있다. 즉, 어드레스 디코딩 결과에 근거한 열 디코더(140)의 스위칭 동작에 의해서, 메인 셀 영역(MCA)에 저장될 데이터 또는 메인 셀 영역(MCA)으로부터 독출된 데이터는 메인 데이터 패드들(MDP)을 통해서 전송될 수 있고, 스페어 셀 영역(SCA)에 저장될 데이터 또는 스페어 셀 영역(SCA)으로부터 독출된 데이터는 스페어 데이터 패드(SDP)를 통해서 전송될 수 있다.
전압 발생기(150)는 제어 로직(160)의 제어에 따라서 반도체 메모리 장치(100)의 내부 동작(예를 들면, 읽기, 쓰기, 소거 동작)에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호들에 근거하여 반도체 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 반도체 메모리 장치(100)의 읽기, 프로그램, 소거 동작과 같은 반도체 메모리 장치(100)의 주요 동작을 제어할 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 블럭(BLK)을 예시적으로 보여주는 회로도이다. 앞서 설명된 바와 같이, 메인 셀 영역(MCA)의 메인 메모리 셀들과 그것에 대응하는 스페어 셀 영역(SCA)의 스페어 메모리 셀들은 메모리 블럭(BLK)으로 그룹지어질 수 있다. 그리고 메모리 셀 어레이(110)는 복수의 메모리 블럭들을 포함할 수 있다.
복수의 메모리 블럭들 각각은 도 3에 도시된 메모리 블럭(BLK)과 같이 구성될 수 있다. 메모리 블럭(BLK)은 메인 셀 영역(MCA)와 스페어 셀 영역(SCA)을 포함할 수 있다.
메인 셀 영역(MCA)은 복수의 메인 비트 라인들(BL1M~BLnM)에 연결된 복수의 메인 셀 스트링들(ST1M~STnM)을 포함한다. 메인 셀 스트링들(ST1M~STnM)은 동일한 회로 구성을 가지며, 설명의 편의상 제1 메인 셀 스트링(ST1M)이 대표적으로 설명될 것이다.
제1 메인 셀 스트링(ST1M)은 제1 메인 비트 라인(BL1)과 공통 소스 라인(common source line, CSL) 사이에 연결되어 있는 복수의 메인 메모리 셀들(MMC1~MMC1m) 그리고 선택 트랜지스터들(DSTM 및 SSTM)을 포함할 수 있다. 보다 구체적으로, 제1 메인 셀 스트링(ST1M)은 드레인 선택 라인(drain select line, DSL)에 연결되는 드레인 선택 트랜지스터(drain select transistor, DSTM), 복수의 워드 라인들(WL1~WLm)에 각각 연결되는 복수의 메인 메모리 셀들(MMC1~MMC1m) 그리고 소스 선택 라인(source select line, SSL)에 연결되는 소스 선택 트랜지스터(SSTM)를 포함할 수 있다.
스페어 셀 영역(SCA)은 복수의 스페어 비트 라인들(BL1S~BLpS)에 연결된 복수의 스페어 셀 스트링들(ST1F~STpF)을 포함할 수 있다. 스페어 셀 스트링들(ST1S~STpS)은 동일한 회로 구성을 가지며, 설명의 편의상 제1 스페어 셀 스트링(ST1S)이 대표적으로 설명될 것이다.
제1 스페어 셀 스트링(ST1S)은 제 스페어 비트 라인(BL1S)과 공통 소스 라인(CSL) 사이에 연결되어 있는 복수의 스페어 메모리 셀들(SMC1~SMC1m) 그리고 선택 트랜지스터들(DSTS 및 SSTS)을 포함할 수 있다. 보다 구체적으로, 제1 스페어 셀 스트링(ST1S)은 드레인 선택 라인(DSL)에 연결되는 드레인 선택 트랜지스터(DSTS), 복수의 워드 라인들(WL1~WLm)에 각각 연결되는 복수의 스페어 메모리 셀들(SMC1~SMC1m) 그리고 소스 선택 라인(SSL)에 연결되는 소스 선택 트랜지스터(SSTS)를 포함할 수 있다.
메인 셀 영역(MCA)에는 데이터 저장 장치를 기억 장치로서 사용하는 호스트 장치(또는 사용자(user) 장치)로부터 쓰기 요청된 데이터(또는 사용자 데이터)가 저장될 수 있다. 스페어 셀 영역(SCA)에는 대응하는 메인 셀 영역(MCA)에 저장된 데이터와 관련된 데이터, 즉, 메타 데이터(meta data)가 저장될 수 있다. 이하에서, 호스트 장치(또는 사용자 장치)로부터 쓰기 요청된 데이터는 "메인 데이터"로, 메인 데이터와 관련된 메타 데이터는 "스페어 데이터"로 칭해질 것이다. 예시적으로, 메인 데이터는 메인 메모리 셀 그룹(MMCG)으로 그룹지어진 메인 메모리 셀들(MMC1~MMCn)에 저장될 수 있다. 그리고, 메인 메모리 셀 그룹(MMCG)에 저장된 메인 데이터의 스페어 데이터는 메인 메모리 셀 그룹(MMCG)에 대응하는 스페어 메모리 셀 그룹(SMCG)으로 그룹지어진 스페어 메모리 셀들(SMC1~SMCp)에 저장될 수 있다.
스페어 데이터는 메인 데이터를 관리하기 위한 정보를 포함할 수 있다. 예를 들면, 스페어 데이터는 메인 데이터의 에러를 검출하고 정정하기 위한 에러 정정 코드를 포함할 수 있다. 다른 예로서, 스페어 데이터는 랜덤화된 메인 데이터를 관리하기 위한 정보를 포함할 수 있다. 다른 예로서, 스페어 데이터는 메인 데이터의 속성을 나타내는 정보를 포함할 수 있다. 다른 예로서, 스페어 데이터는 메인 데이터가 호스트 장치로부터 직접 쓰기 요청된 데이터인지 또는 호스트 장치로부터 쓰기 요청된 데이터를 데이터 저장 장치의 내부 관리 동작을 통해서 다시 쓰여진 데이터인지를 나타내는 정보를 포함할 수 있다.
스페어 데이터는 반도체 메모리 장치(100)를 저장 매체로서 사용하는 데이터 저장 장치의 컨트롤러에 의해서 생성될 수 있다. 즉, 메인 셀 영역(MCA)에 저장되는 메인 데이터는 데이터 저장 장치를 기억 장치로서 사용하는 호스트 장치(또는 사용자 장치)에 의해서 생성 및 관리되는 반면, 스페어 셀 영역(SCA)에 저장되는 스페어 데이터는 반도체 메모리 장치(100)를 저장 매체로서 사용하는 데이터 저장 장치의 컨트롤러에 의해서 생성 및 관리될 수 있다. 따라서, 스페어 셀 영역(SCA)은, 메인 데이터를 저장하기 위한 메인 셀 영역(MCA)과는 달리, 접근이 제한되는 감춰진(hidden) 영역일 수 있다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다. 데이터 저장 장치(300)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(또는 사용자 장치)에 의해서 액세스되는 데이터를 저장할 수 있다. 즉, 데이터 저장 장치(300)는 호스트 장치의 기억 장치로서 사용될 수 있다. 데이터 저장 장치(300)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(300)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(300)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(300)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(300)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(300)는 반도체 메모리 장치(100)를 포함할 수 있다. 반도체 메모리 장치(100)는 데이터 저장 장치(300)의 저장 매체로서 사용될 수 있다. 반도체 메모리 장치(100)는 도 2에 도시된 반도체 메모리 장치(100)로 구성될 수 있다. 반도체 메모리 장치(100)는 메모리 셀에 따라서, 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 메모리 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(300)는 컨트롤러(200)를 포함할 수 있다. 컨트롤러(200)는 컨트롤 유닛(210), 랜덤 액세스 메모리(230) 및 메모리 인터페이스 유닛(250)을 포함할 수 있다.
컨트롤 유닛(210)은 컨트롤러(200)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(210)은 호스트 장치로부터 입력된 신호 또는 요청을 분석하고 처리할 수 있다. 이를 위해서, 컨트롤 유닛(210)은 랜덤 액세스 메모리(230)에 로딩된 소프트웨어를 해독하고 구동할 수 있다. 컨트롤 유닛(210)은 하드웨어 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
랜덤 액세스 메모리(230)는 컨트롤 유닛(210)에 의해서 구동되는 소프트웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(230)는 소프트웨어의 구동에 필요한 데이터, 소프트웨어의 구동 중에 생성 및 관리되는 데이터와 같은 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 컨트롤 유닛(210)의 동작 메모리(working memory)로서 동작할 수 있다. 랜덤 액세스 메모리(230)는 호스트 장치로부터 반도체 메모리 장치(100)로 또는 반도체 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장하도록 구성될 수 있다. 즉, 랜덤 액세스 메모리(230)는 데이터 버퍼 메모리 또는 데이터 캐시(cache) 메모리로서 동작할 수 있다.
메모리 인터페이스 유닛(250)은 컨트롤 유닛(210)의 제어에 따라서 반도체 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스 유닛(250)은 반도체 메모리 장치(100)로 제공될 제어 신호들을 생성하고, 생성된 제어 신호들을 제어 신호 라인들(CTRLs)을 통해서 반도체 메모리 장치(100)로 송신할 수 있다. 제어 신호들은 반도체 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 클럭 신호 등을 포함할 수 있다. 메모리 인터페이스 유닛(250)은 메인 데이터를 메인 데이터 라인들(MDLs)을 통해서 반도체 메모리 장치(100)로 전송할 수 있다. 메모리 인터페이스 유닛(250)은 스페어 데이터를 스페어 데이터 라인(SDL)을 통해서 반도체 메모리 장치(100)로 전송할 수 있다.
도 5는 본 발명의 실시 예에 따른 컨트롤러(200)와 반도체 메모리 장치(100) 사이의 데이터 전송 방법을 설명하기 위한 도면이다. 그리고 도 6은 컨트롤러(200)로부터 반도체 메모리 장치(100)로 전송된 메인 데이터와 스페어 데이터가 메모리 셀들에 저장된 모습을 도시화한 도면이다.
도 5를 참조하면, 반도체 메모리 장치(100)의 패드들 중에서 데이터 패드들(MDP1~MDP8 및 SDP)이 데이터 신호 라인들(MDL1~MDL8 및 SDL)을 통해서 컨트롤러(200)와 연결된 모습이 간략히 도시된다.
메인 데이터(MD)는 메인 데이터 라인들(MDL1~MDL8)을 통해서 컨트롤러(200)와 반도체 메모리 장치(100) 사이에 전송될 수 있다. 예시적으로, 메인 데이터(MD)는 8개의 메인 데이터 라인들(MDL1~MDL8)을 통해서 8-비트씩 전송될 수 있다. 스페어 데이터(SD)는 스페어 데이터 라인(SDL)을 통해서 컨트롤러(200)와 반도체 메모리 장치(100) 사이에 전송될 수 있다. 예시적으로, 스페어 데이터(SD)는 1개의 스페어 데이터 라인(SDL)을 통해서 1-비트씩 전송될 수 있다.
메인 데이터(MD)와 스페어 데이터(SD)는 데이터 전송을 위한 클럭 신호(CLK)의 상승 엣지(rising edge) 또는 하강 엣지(falling edge)에 동기되어 전송될 수 있다. 즉, 하나의 클럭 신호(CLK)에 동기되어 8-비트의 메인 데이터(MD)와 1-비트의 스페어 데이터(SD)가 전송될 수 있다. 데이터 전송을 위해서, 컨트롤러(200)는 클럭 신호(CLK)를 반도체 메모리 장치(100)에 제공할 수 있다. 메인 데이터(MD)의 크기는 스페어 데이터(SD)의 크기보다 클 수 있다. 따라서, 스페어 데이터(SD)가 모두 전송된 이후에, 컨트롤러(200)는 무의미한 데이터, 즉, 더미 데이터(DD)를 메인 데이터(MD)가 모두 전송될 때까지 전송할 수 있다.
스페어 데이터(SD)에 이어서 더미 데이터(DD)가 전송되더라도, 더미 데이터(DD)는 메모리 셀들에 저장되지 않을 것이다. 도 6에 도시된 바와 같이, 메인 데이터(MD)는 메인 메모리 셀 그룹(MMCG)의 메인 메모리 셀들(MMC1~MMCn)에 저장될 수 있고, 스페어 데이터(SD)는 스페어 메모리 셀 그룹(SMCG)의 스페어 메모리 셀들(SMC1~SMCp)에 저장될 수 있고, 그리고 더미 데이터(DD)는 어떠한 메모리 셀에도 저장되지 않을 것이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)를 포함할 수 있다. 데이터 저장 장치(1200)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 메모리 인터페이스 유닛(1213), 랜덤 액세스 메모리(1214) 그리고 에러 정정 코드(ECC) 유닛(1215)을 포함할 수 있다. 컨트롤러(1210)는 도 10을 참조하여 설명된 소거 동작 제어 모듈(EC)의 동작을 수행할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(1212)은 불휘발성 메모리 장치(1220)를 제어하기 위한 펌웨어 또는 소프트웨어를 구동할 수 있다.
랜덤 액세스 메모리(1214)는 컨트롤 유닛(1212)의 동작 메모리(working memory)로서 이용될 수 있다. 랜덤 액세스 메모리(1214)는 불휘발성 메모리 장치(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장하는 버퍼 메모리로서 이용될 수 있다.
호스트 인터페이스 유닛(1211)은 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은 USB(universal serial bus) 프로토콜, UFS(universal flash storage) 프로토콜, MMC(multi-media card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(parallel advanced technology attachment) 프로토콜, SATA(serial advanced technology attachment) 프로토콜, SCSI(small computer system interface) 프로토콜, 그리고 SAS(serial attached SCSI) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신할 수 있다.
메모리 인터페이스 유닛(1213)은 컨트롤러(1210)와 불휘발성 메모리 장치(1220)를 인터페이싱할 수 있다. 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)에 커맨드 및 어드레스를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)와 데이터를 주고 받을 수 있다.
에러 정정 코드(ECC) 유닛(1215)은 불휘발성 메모리 장치(1220)로부터 독출된 데이터의 에러를 검출할 수 있다. 그리고 에러 정정 코드(ECC) 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성될 수 있다.
불휘발성 메모리 장치(1220)는 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치(1220)는 복수의 불휘발성 메모리 칩들(또는 다이들(dies))(NVM_1~NVM_k)을 포함할 수 있다. 불휘발성 메모리 칩들(NVM_1~NVM_k) 각각은 도 2를 참조하여 설명된 반도체 메모리 장치(100)로 구성될 수 있다. 불휘발성 메모리 칩들(NVM_1~NVM_k) 각각은, 도 5를 참조하여 설명된 바와 같이, 메인 데이터 라인들을 통해서 메인 데이터를, 스페어 데이터 라인을 통해서 스페어 데이터를, 메모리 인터페이스 유닛(1213)과 주고 받을 수 있다.
컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 다양한 데이터 저장 장치 중 어느 하나로 제조될 수 있다. 예를 들면, 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 하나의 반도체 장치로 집적되어 MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multi-media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 중 어느 하나로 제조될 수 있다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이버(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 2200)를 포함할 수 있다.
SSD(2200)는 SSD 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 그리고 전원 커넥터(2260)를 포함할 수 있다.
SSD 컨트롤러(2210)는 호스트 장치(2100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(2231~223n)을 액세스할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 SSD 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 도 2를 참조하여 설명된 반도체 메모리 장치(100)로 구성될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express) 등의 커넥터로 구성될 수 있다.
도 9는 도 8에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, SSD 컨트롤러(2210)는 메모리 인터페이스 유닛(2211), 호스트 인터페이스 유닛(2212), 에러 정정 코드(ECC) 유닛(2213), 컨트롤 유닛(2214), 랜덤 액세스 메모리(2215)를 포함할 수 있다.
메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고 받을 수 있다. 메모리 인터페이스 유닛(2211)은, 도 5를 참조하여 설명된 바와 같이, 메인 데이터 라인들을 통해서 메인 데이터를, 스페어 데이터 라인을 통해서 스페어 데이터를, 불휘발성 메모리 장치들(2231~223n)과 주고 받을 수 있다.
메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 버퍼 메모리 장치(2220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 전달할 수 있다.
호스트 인터페이스 유닛(2212)은 호스트 장치(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공할 수 있다. 예를 들면, 호스트 인터페이스(2212)는 PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss) 프로토콜들 중 어느 하나를 통해 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2212)은 호스트 장치(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로 전송되는 데이터에 근거하여 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, ECC 유닛(2213)은 검출된 에러를 정정할 수 있다.
컨트롤 유닛(2214)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2214)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 버퍼 메모리 장치(2220) 그리고 불휘발성 메모리 장치들(2231~223n)의 동작을 제어할 수 있다.
랜덤 액세스 메모리(2215)는 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함할 수 있다. 여기에서, 데이터 저장 장치(3300)는 도 4에 도시된 데이터 저장 장치(300), 도 7에 도시된 데이터 저장 장치(1200) 또는 도 8에 도시된 SSD(2200)로 구성될 수 있다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 사이의 인터페이싱을 제공할 수 있다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행할 수 있다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장할 수 있다. 예를 들면, 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(3300)에 저장될 수 있다.
램(3400)은 컴퓨터 시스템(3000)의 동작 메모리로서 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드될 수 있다. 롬(3500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장될 수 있다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어질 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 불휘발성 메모리 장치
200 : 컨트롤러
210 : 컨트롤 유닛
230 : 랜덤 액세스 메모리
250 : 메모리 인터페이스
300 : 데이터 저장 장치

Claims (16)

  1. 메인 셀 영역과 스페어 셀 영역을 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치; 및
    복수의 메인 데이터 라인들과 적어도 하나의 스페어 데이터 라인을 통해서 상기 반도체 메모리 장치와 연결되고, 상기 복수의 메인 데이터 라인들을 통해서 상기 메인 셀 영역에 저장될 메인 데이터를 송신하고, 상기 스페어 데이터 라인을 통해서 상기 스페어 셀 영역에 저장될 상기 메인 데이터를 관리하기 위한 스페어 데이터를 송신하는 컨트롤러를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 스페어 데이터는 상기 메인 데이터의 에러를 검출하고 정정하기 위한 에러 정정 코드를 포함하는 데이터 저장 장치.
  3. 제1항에 있어서,
    상기 메인 데이터가 랜덤화된 경우에, 상기 스페어 데이터는 랜덤화된 메인 데이터를 관리하기 위한 정보를 포함하는 데이터 저장 장치.
  4. 제1항에 있어서,
    상기 스페어 데이터는 상기 메인 데이터의 속성을 나타내는 정보를 포함하는 데이터 저장 장치.
  5. 제1항에 있어서,
    상기 메인 데이터는 호스트 장치 또는 사용자 장치로부터 쓰기 요청된 데이터를 포함하는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 스페어 데이터는 상기 메인 데이터가 상기 호스트 장치 또는 상기 사용자 장치로부터 직접 쓰기 요청된 데이터인지 또는 상기 호스트 장치 또는 상기 사용자 장치로부터 쓰기 요청된 데이터를 내부 관리 동작을 통해서 다시 쓰여진 데이터인지를 나타내는 정보를 포함하는 데이터 저장 장치.
  7. 제1항에 있어서,
    상기 컨트롤러는 상기 메인 데이터와 상기 스페어 데이터를 송신하기 위한 클럭 신호를 상기 반도체 메모리 장치로 제공하되,
    상기 메인 데이터와 상기 스페어 데이터는 상기 클럭 신호의 상승 엣지 또는 하강 엣지에 동기되어 전송되는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 스페어 셀 영역에 저장될 상기 스페어 데이터가 모두 전송된 이후에, 상기 컨트롤러는 상기 스페어 데이터 라인을 통해서 더미 데이터를 상기 메인 데이터가 모두 송신될 때까지 송신하는 데이터 저장 장치.
  9. 제1항에 있어서,
    상기 복수의 메인 데이터 라인들은 8개로 구성되고, 상기 스페어 데이터 라인은 1개로 구성되는 데이터 저장 장치.
  10. 제1항에 있어서,
    상기 반도체 메모리 장치는 상기 복수의 메인 데이터 라인들을 통해서 상기 메인 셀 영역으로부터 독출된 메인 데이터를 송신하고, 상기 스페어 데이터 라인을 통해서 상기 스페어 셀 영역으로부터 독출된 스페어 데이터를 송신하는 데이터 저장 장치.
  11. 메인 비트 라인들에 연결된 메인 메모리 셀들;
    상기 메인 메모리 셀들에 대응하며, 스페어 비트 라인들에 연결된 스페어 메모리 셀들;
    상기 메인 비트 라인들 각각에 대응하며, 상기 메인 메모리 셀들에 데이터를 저장하거나 상기 메인 메모리 셀들로부터 데이터를 독출하는 메인 데이터 읽기/쓰기 회로들;
    상기 스페어 비트 라인들 각각에 대응하며, 상기 스페어 메모리 셀들에 데이터를 저장하거나 상기 스페어 메모리 셀들로부터 데이터를 독출하는 스페어 데이터 읽기/쓰기 회로들; 및
    어드레스 디코딩 결과에 근거하여, 메인 입출력 라인들을 상기 메인 데이터 읽기/쓰기 회로들에 연결하고, 스페어 입출력 라인을 상기 스페어 데이터 읽기/쓰기 회로들에 연결하는 열 디코더를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 메인 입출력 라인들을 외부의 메인 데이터 라인들과 연결하는 메인 데이터 패드들을 더 포함하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 스페어 입출력 라인을 외부의 스페어 데이터 라인과 연결하는 스페어 데이터 패드를 더 포함하는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 메인 메모리 셀들은 메인 데이터를 저장하고,
    상기 스페어 메모리 셀들은 대응하는 메인 메모리 셀들에 저장된 메인 데이터를 관리하기 위한 스페어 데이터를 저장하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 스페어 데이터는 에러 정정 코드를 포함하는 반도체 메모리 장치.
  16. 제11항에 있어서,
    상기 메인 입출력 라인들은 8개로 구성되고, 상기 스페어 입출력 라인은 1개로 구성되는 반도체 메모리 장치.
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