CN112786089A - 数据传输装置和方法 - Google Patents

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Abstract

提供了数据传输装置和方法。所述数据传输装置包括：第一和第二线以及发送器，发送器被配置为：将接收的二进制数据转换为三进制数据，并且通过在多个连续的2位数据传输时间区间中的每个2位数据传输时间区间期间仅切换第一线和第二线中的一条来将三进制数据输出到第一线和第二线上。接收器还被提供，接收器被配置为：从第一线和第二线接收三进制数据，并且将接收的三进制数据转换为二进制数据。发送器被配置为：在每个2位数据传输时间区间期间使用归零切换来将三进制数据输出到第一线和第二线上。

Description

数据传输装置和方法
本申请要求于2019年11月5日在韩国知识产权局提交的第10-2019-0140135号韩国专利申请的权益，所述韩国专利申请的公开通过引用包含于此。
技术领域
本公开涉及包括集成电路存储器装置的数据传输装置及操作数据传输装置的方法。
背景技术
通常，已经被广泛用于高性能电子系统中的半导体存储器装置在容量和速度方面正在增大。作为半导体存储器装置的示例，动态随机存取存储器(DRAM)是易失性存储器，并且基于存储在电容器中的电荷来确定数据。
发明内容
示例实施例提供了具有减少的功耗的数据传输装置、包括数据传输装置的存储器装置以及数据传输装置的操作方法。
根据发明的一些实施例，数据传输装置包括：第一和第二线；和发送器，发送器被配置为：将接收的二进制数据转换为三进制数据，并且通过在多个连续的2位数据传输时间区间中的每个2位数据传输时间区间期间仅切换第一线和第二线中的一条来将三进制数据输出到第一线和第二线上。接收器还被提供，接收器被配置为：将从第一线和第二线接收的三进制数据转换回二进制数据。
在这些实施例中的一些实施例中，发送器可被配置为：在每个2位数据传输时间区间期间使用归零切换来将三进制数据输出到第一线和第二线上。另外，发送器可被配置为：将三进制数据的每个位输出为由以下项组成的组内的逻辑值：与第一电压电平对应的-1、与第二电压电平对应的0以及与第三电压电平对应的1。在一些实施例中，第一电压电平比第二电压电平小，第二电压电平比第三电压电平小。
接收器还可被配置为：将三进制数据的四种不同组合转换为下面的逻辑状态对中的对应逻辑状态对：(0，0)、(0，1)、(1，0)和(1，1)。此外，接收器可包括解码器，解码器被配置为通过对每个逻辑状态对执行或非运算来产生二进制数据。
根据发明的进一步的实施例，发送数据的方法可包括：(i)将串行接收的二进制数据的两个连续位转换为三进制数据，使用归零切换操作将三进制数据提供到一对信号线上，归零切换操作在多个连续的2位数据传输时间区间中的每个2位数据传输时间区间期间仅被应用于所述一对信号线中的一条；然后(ii)将在所述一对信号线上接收的三进制数据解码为二进制数据。并且，在每个2位数据传输时间区间期间，仅以+1逻辑电平或-1逻辑电平驱动所述一对信号线中的第一信号线，而以参考逻辑电平驱动所述一对信号线中的第二信号线。
根据额外的实施例，数据传输装置包括：第一线；第二线；发送器，被配置为：接收二进制数据，将二进制数据转换为三进制数据，并且将转换的三进制数据输出到第一线和第二线。接收器还被提供，接收器被配置为：通过第一线和第二线接收三进制数据，并且将接收的三进制数据转换为二进制数据。在这些实施例中的一些实施例中，当三进制数据被发送到第一线和第二线时，第一线和第二线中的一条不被切换。
根据另一示例实施例，存储器装置包括：第一晶体管，具有连接到电源端子的漏极以及连接到第一局部输入/输出线的栅极；第二晶体管，具有连接到第一晶体管的源极的漏极以及连接到第一局部输入/输出线的反相版本的栅极；第三晶体管，具有连接到第二晶体管的源极的漏极、连接到接地端子的源极以及接收局部感测放大器使能信号的栅极；第四晶体管，具有连接到第一晶体管的源极的漏极以及连接到第二局部输入/输出线的反相版本的栅极；第五晶体管，具有连接到第四晶体管的源极的漏极、连接到第一全局输入/输出线的源极以及接收局部感测放大器使能信号的栅极；第六晶体管，具有连接到第一晶体管的源极的漏极以及连接到第二局部输入/输出线的栅极；和第七晶体管，具有连接到第六晶体管的源极的漏极、连接到第二全局输入/输出线的源极以及接收局部感测放大器使能信号的栅极。
根据又一实施例，数据传输操作方法包括：在发送器中使用码映射将二进制数据转换为三进制数据；和在发送器中通过两条线发送转换的三进制数据。码映射使用所述线不被同时切换的状态来映射与二进制数据对应的三进制数据。
附图说明
从下面的结合附图的详细描述，将更清楚地理解本公开的以上和其它方面、特征和优点。
图1示出根据示例实施例的数据传输装置。
图2示出根据示例实施例的在非切换(non-toggle)情况下发送到两条线的数据。
图3示出根据示例实施例的发送器。
图4示出根据示例实施例的接收器。
图5示出图4中的三进制到二进制(T-to-B)解码器。
图6示出说明根据示例实施例的接收器的解码处理的表。
图7是示出根据示例实施例的发送器的操作方法的流程图。
图8是示出根据示例实施例的接收器的操作方法的流程图。
图9示出根据另一示例实施例的存储器装置。
图10是图9中示出的存储体阵列的部分的细节图。
图11示出图10中示出的位线感测放大器。
图12示出图11中示出的局部感测放大器电路。
图13示出根据示例实施例的被发送到全局输入/输出线的二进制数据。
图14示出根据示例实施例的用于全局输入/输出线信令的发送器。
图15示出根据示例实施例的用于全局输入/输出线信令的接收器。
图16示出根据示例实施例的用于全局输入/输出线的解码表。
图17A、17B、17C和17D示出根据示例实施例的码映射的示例。
图18示出根据示例实施例的移动装置。
具体实施方式
在下文中，将参照附图描述示例实施例。
图1示出根据示例实施例的数据传输装置100。参照图1，数据传输装置100可包括发送器110和接收器120。发送器(TX)110可被配置为接收二进制数据，并且通过两条线Q0和Q1来发送与二进制数据对应的三进制码(也可称之为三进制数据)。三进制码可由“-1”、“0”和“1”中的一个表示。在一个示例实施例中，当三进制数据是“-1”时，三进制数据可具有第一电平。当三进制数据是“0”时，三进制数据可具有第二电平。当三进制数据是“1”时，三进制数据可具有第三电平。第一电平可比第二电平低，第三电平可比第二电平高，第二电平可以是参考电压的电平。
发送器110可包括编码器114，编码器114接收二进制数据并且使用码映射(codemap)来输出与二进制数据对应的三进制码。在一个示例实施例中，码映射可被设置，使得不发送导致两条线Q0和Q1同时切换的数据。
接收器(RX)120可被配置为通过两条线Q0和Q1接收三进制码，并且输出与三进制码对应的二进制数据。接收器120可包括解码器124，解码器124接收三进制码并且使用码映射来输出与三进制码对应的二进制数据。图1中示出的发送器110和接收器120可被实现为单个集成电路，但是本申请不限于此。发送器110和接收器120可分别被实现为对应的集成电路。
根据示例实施例的数据传输装置100可将两位的二进制数据转换为三进制数据，并且可使用支持非切换情况的码映射将转换的三进制数据发送到两条线Q0、Q1。因此，数据传输装置100可减少切换次数。
图2示出根据示例实施例的在非切换(non-toggle)情况下发送到两条线Q0和Q1的数据。参照图2，当第一线Q0具有与参考电压VREF相同的电平并且第二线Q1具有比参考电压VREF低的电平时，两位的二进制数据可对应于“00”。当第一线Q0或第二线Q1是参考电压VREF时，三进制数据是“0”。当第一线Q0或第二线Q1具有比参考电压VREF低的电平时，三进制数据是“-1”。并且，当第一线Q0具有比参考电压VREF低的电平并且第二线Q1具有与参考电压VREF相同的电平时，两位的二进制数据可对应于“10”。并且，此外，当第一线Q0具有与参考电压VREF相同的电平并且第二线Q1具有比参考电压VREF高的电平时，两位的二进制数据可对应于“11”。当第一线Q0或第二线Q1具有比参考电压VREF高的电平时，三进制数据是“1”。最后，当第一线Q0具有比参考电压VREF高的电平并且第二线Q1具有与参考电压VREF相同的电平时，两位的二进制数据可对应于“01”。
如图2中所示，在两条线Q0和Q1中的每条线中发送的数据可以是归零(return-to-zero，RZ)信令信号。例如，在使用三进制码发送两位的数据之后存在复位时段RST。复位时段RST的电平可以是参考电压VREF的电平，但是本公开不必限于此。在两条线Q0和Q1中的每条线中发送的数据可以是不归零(non-return-to-zero，NRZ)信令信号。将理解，与在图2中示出的两条线Q0和Q1之间非切换的三进制数据对应的二进制数据仅是示例。
图3示出根据示例实施例的发送器110。参照图3，发送器110可包括晶体管T1至T7以及开关SW1和SW2。为了便于描述，在图3中，将假设两位的二进制数据包括第一数据位D0和第二数据位D1。
第一晶体管T1可具有连接到电源端子VDD的漏极以及接收第一数据位D0的栅极。第二晶体管T2可具有连接到第一晶体管T1的源极的漏极以及接收第一数据位D0的反相版本D0B的栅极。第三晶体管T3可具有连接到第二晶体管T2的源极的漏极、连接到接地端子GND的源极以及接收使能信号EN的栅极。第四晶体管T4可具有连接到第一晶体管T1的源极的漏极以及接收第二数据位D1的反相版本D1B的栅极。第五晶体管T5可具有连接到第四晶体管T4的源极的漏极、连接到第一线Q0的源极以及接收使能信号EN的栅极。第六晶体管T6可具有连接到第一晶体管T1的源极的漏极以及接收第二数据位D1的栅极。第七晶体管T7可具有连接到第六晶体管T6的源极的漏极、连接到第二线Q1的源极以及接收使能信号EN的栅极。
第一开关SW1可响应于预充电信号P_PRE将预充电电压VPRE提供给第一线Q0。第二开关SW2可响应于预充电信号P_PRE将预充电电压VPRE提供给第二线Q1。将理解，图3中示出的发送器110的配置仅是根据发明的实施例的示例。
图4示出根据示例实施例的接收器120。参照图4，接收器120可包括第一比较器121、第二比较器122和T-to-B解码器124(即，三进制到二进制解码器)。
第一比较器121可被配置为将第一线Q0的电压与第二线Q1的电压进行比较，并且输出第一比较电压F_DIFF。第一比较电压F_DIFF可以是差分电压。第一比较器121可被称为差分锁存器(Q1-Q0)。
第二比较器122可被配置为将第一线Q0的电压和第二线Q1的电压的公共电压((Q0+Q1)/2)与参考电压VREF进行比较，并且输出比较电压F_CM。当使用三进制码来发送二进制数据时，第一线Q0的电压和第二线Q1的电压中的一个电压可以是参考电压VREF。另外，第二比较电压F_CM可以是共模电压。第二比较器122可被称为共模检测器((Q0+Q1)/2)。如所示，第一比较器121和第二比较器122可响应于时钟信号CLK而被激活。T-to-B解码器124可被配置为接收第一比较电压F_DIFF和第二比较电压F_CM，并且将对应的二进制数据输出到第一数据线D0和第二数据线D1。
图5示出图4中的T-to-B解码器124。参照图5，T-to-B解码器124可包括反相器INV1至INV4和晶体管T8至T12。第一反相器INV1可接收第二比较电压F_CM，并且可对第二比较电压F_CM进行反相。第二反相器INV2可对第一反相器INV1的输出值进行反相，并且可将反相的输出值发送到第一数据线D0。第三反相器INV3可对第一比较电压F_DIFF进行反相。第四反相器INV4可对第二比较电压F_CM进行反相。第八晶体管T8可具有接收第一比较电压F_DIFF的漏极、连接到第二数据线D1的源极以及接收第二比较电压F_CM的栅极。第九晶体管T9可具有接收第一比较电压F_DIFF的源极、连接到第二数据线D1的漏极以及接收第四反相器INV4的输出值的栅极。第十晶体管T10可具有接收第三反相器INV3的输出值的漏极、连接到第二数据线D1的源极以及接收第四反相器INV4的输出值的栅极。第十一晶体管T11可具有接收第三反相器INV3的输出值的源极、连接到第二数据线D1的漏极以及接收第二比较电压F_CM的栅极。第十二晶体管T12可具有连接到第二数据线D1的漏极、连接到接地端子GND的源极以及接收时钟信号CLK的反相版本CLKB的栅极。
在一个示例实施例中，如所示，第八晶体管T8、第十晶体管T10和第十二晶体管T12中的每个可包括n沟道金属氧化物硅(NMOS)场效应晶体管(FET)，而第九晶体管T9和第十一晶体管T11中的每个可包括p沟道金属氧化物硅(PMOS)场效应晶体管(FET)。
图6示出说明根据示例实施例的接收器120的解码处理的表。参照图6，第一数据线D0的位(即，第一数据位D0，D0在表示数据线时表示第一数据线并且在表示位时表示第一数据线的位)可以是与第二比较电压F_CM对应的值，第二数据线D1的位(即，第二数据位D1，D1在表示数据线时表示第二数据线并且在表示位时表示第二数据线的位)可以是通过对第一比较电压F_DIFF和第二比较电压F_CM执行同或(XNOR)运算而获得的值。
当第一线Q0的码值是“1”并且第二线Q1的码值是“0”时，第一比较电压F_DIFF的值是“0”并且第二比较电压F_CM的值是“1”。因此，解码的二进制数据(D1，D0)是“01”。并且，当第一线Q0的码值是“-1”并且第二线Q1的码值是“0”时，第一比较电压F_DIFF的值是“1”并且第二比较电压F_CM的值是“0”。因此，解码的二进制数据(D1，D0)是“00”。并且，当第一线Q0的码值是“0”并且第二线Q1的码值是“1”时，第一比较电压F_DIFF的值是“1”并且第二比较电压F_CM的值是“1”。因此，解码的二进制数据(D1，D0)是“11”。最后，当第一线Q0的码值是“0”并且第二线Q1的码值是“-1”时，第一比较电压F_DIFF的值为是“0”并且第二比较电压F_CM的值是“0”。因此，解码的二进制数据是“10”。
图7是示出根据示例实施例的发送器110的操作方法的流程图。参照图1至图7，以下将描述发送器110的操作。发送器110可接收二进制数据。发送器110可使用码映射将接收的二进制数据转换为三进制数据(S110)。转换的三进制数据可通过两条线Q0和Q1来发送(S120)。码映射可被设置，使得不生成在线Q0与Q1二者之间切换的数据。
在根据示例实施例的数据传输方法中，在发送两个或更多个引脚的串行数据的情况下，两位的二进制数据在被转换为三进制数据(-1，0，1)之后以归零(RZ)方式被发送到两条线。当两条线二者都被切换时，可使用除了两条线二者都未被切换的情况之外的其它状态来发送两位的二进制数据。因此，当RZ传输通过两条线的对编码来执行时，与二进制RZ传输相比，切换次数可有利地减少一半。
图8是示出根据示例实施例的接收器120的操作方法的流程图。参照图1至图8，以下将描述接收器120的操作方法。接收器120可通过两条线Q0和Q1接收三进制数据(S210)。接收器120可使用码映射将接收的三进制数据转换为二进制数据(S220)。根据示例实施例的数据传输方案可用于传输动态随机存取存储器(DRAM)的内部数据。例如，本申请的数据传输方案可应用于DRAM中的全局输入/输出线(GIO)信令。
图9示出根据另一示例实施例的存储器装置200。参照图9，存储器装置200可包括存储器单元阵列210、行解码器220、列解码器230、感测放大器电路240、地址寄存器250、存储体控制逻辑252、刷新计数器254、行地址复用器256、列地址锁存器258、控制逻辑260、时序控制电路264、输入/输出(I/O)选通电路系统270、纠错电路280以及数据输入/输出(I/O)缓冲器282。
存储器单元阵列210可包括第一存储体阵列211至第八存储体阵列218。将理解，构成存储器单元阵列210的存储体阵列的数量不限于此。行解码器220可包括分别连接到第一存储体阵列211至第八存储体阵列218的第一存储体行解码器221至第八存储体行解码器228。列解码器230可包括分别连接到第一存储体阵列211至第八存储体阵列218的第一存储体列解码器231至第八存储体列解码器238。感测放大器电路240可包括分别连接到第一存储体阵列211至第八存储体阵列218的第一存储体感测放大器241至第八存储体感测放大器248。第一存储体阵列211至第八存储体阵列218、第一存储体行解码器221至第八存储体行解码器228、第一存储体列解码器231至第八存储体列解码器238以及第一存储体感测放大器241至第八存储体感测放大器248可分别构成第一存储体至第八存储体。第一存储体阵列211至第八存储体阵列218中的每个可包括形成在字线WL和位线BL的交叉点处的多个存储器单元MC。
地址寄存器250可从外部存储器控制器接收并存储具有存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器250可将接收的存储体地址BANK_ADDR提供给存储体控制逻辑252，可将接收的行地址ROW_ADDR提供给行地址复用器256，并且可将接收的列地址COL_ADDR提供给列地址锁存器258。
存储体控制逻辑252可响应于存储体地址BANK_ADDR生成存储体控制信号。在第一存储体行解码器221至第八存储体行解码器228之中，与存储体地址BANK_ADDR对应的存储体行解码器可响应于存储体控制信号而被激活。在第一存储体列解码器231至第八存储体列解码器238之中，与存储体地址BANK_ADDR对应的存储体列解码器可响应于存储体控制信号而被激活。
行地址复用器256可从地址寄存器250接收行地址ROW_ADDR，并且可从刷新计数器254接收刷新行地址REF_ADDR。行地址复用器256可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器256输出的行地址RA可被施加到第一存储体行解码器221至第八存储体行解码器228中的每个。
在第一存储体行解码器221至第八存储体行解码器228之中，由存储体控制逻辑252激活的存储体行解码器可对从行地址复用器256输出的行地址RA进行解码，以激活与行地址RA对应的字线。例如，激活的存储体行解码器可将字线驱动电压施加到与行地址对应的字线。
列地址锁存器258可从地址寄存器250接收列地址COL_ADDR，并且可临时存储接收的列地址COL_ADDR。另外，列地址锁存器258可在突发模式下逐渐增加接收的列地址COL_ADDR。列地址锁存器258可将临时存储或逐渐增加的列地址COL_ADDR施加到第一存储体列解码器231至第八存储体列解码器238中的每个。在第一存储体列解码器231至第八存储体列解码器238之中，由存储体控制逻辑252激活的存储体列解码器可通过输入/输出选通电路系统270来激活与存储体地址BANK_ADDR和列地址COL_ADDR对应的感测放大器。
输入/输出选通电路系统270的输入/输出选通电路的每个除了被配置为选通输入/输出数据的电路之外还可包括输入数据屏蔽(data mask)逻辑、读取数据锁存器和写入驱动器，读取数据锁存器被配置为存储从第一存储体阵列211至第八存储体阵列218输出的数据，写入驱动器被配置为将数据写入第一存储体阵列211至第八存储体阵列218。另外，输入/输出选通电路系统270可由图1至图6中示出的数据传输装置100及其数据传输方案来实现。
在第一存储体阵列211至第八存储体阵列218之中的一个存储体阵列中的将被读取的码字CW可由与该一个存储体阵列对应的感测放大器感测，并且可被存储在读取数据锁存器中。存储在读取数据锁存器中的码字CW可在被纠错电路280进行ECC解码之后通过数据输入/输出缓冲器282被提供给存储器控制器。将被写入到第一存储体阵列211至第八存储体阵列218之中的一个存储体阵列的数据DQ可在被纠错电路280进行ECC编码之后通过写入驱动器被写入到该一个存储体阵列。
数据输入/输出缓冲器282可在写入操作期间基于从存储器控制器提供的时钟信号CLK将数据DQ提供给纠错电路280，并且可在读取操作期间将从纠错电路280提供的数据DQ提供给存储器控制器。
纠错电路280可基于在写入操作期间从数据输入/输出缓冲器282提供的数据DQ的数据位来生成奇偶校验位，并且可将包括数据DQ和奇偶校验位的码字CW提供给输入/输出选通电路系统270，并且输入/输出选通电路系统270可将码字CW写入存储体阵列。
另外，纠错电路280可在读取操作期间从输入/输出选通电路系统270接收从一个存储体阵列读取的码字CW。纠错电路280可使用包括在读取的码字CW中的奇偶校验位对数据DQ执行ECC解码，以校正包括在数据DQ中的至少一个错误位，并且将校正的错误位提供给输入/输出缓冲器282。
控制逻辑电路260可被配置为控制存储器装置200的操作。例如，控制逻辑电路260可生成控制信号，使得半导体存储器装置200执行写入操作或读取操作。控制逻辑电路260可包括命令解码器261和模式寄存器262，命令解码器261被配置为对从存储器控制器接收的命令CMD进行解码，模式寄存器262被配置为设置存储器装置200的操作模式。
例如，命令解码器261可对写入使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、芯片选择信号/CS等进行解码，以生成与命令CMD对应的操作控制信号ACT、PCH、WR和RD。控制逻辑电路260可将操作控制信号ACT、PCH、WR和RD提供给时序控制电路264。控制信号ACT、PCH、WR和RD可包括激活信号ACT、预充电信号PCH、写入信号WR以及读取信号RD。时序控制电路264可响应于操作控制信号ACT、PCH、WR和RD来生成控制字线WL的电压电平的第一控制信号CTL1和控制位线BL的电压电平的第二控制信号CTL2，并且可将第一控制信号CTL1和第二控制信号CTL2提供给存储器单元阵列210。
图10是图9中示出的存储体阵列的部分的细节图。参照图9和图10，存储体阵列的部分包括子阵列块SCB、位线感测放大器区域BLSAB、子字线驱动器区域SWB以及结合区域CONJ。
子阵列块SCB可包括在行方向(第一方向)上延伸的多条字线WL1至WL4，以及在列方向(第二方向)上延伸的多条位线对BL1至BL2和BLB1至BLB2。子阵列块SCB可包括设置在多条字线WL1至WL4与多条位线对BL1至BL2和BLB1至BLB2的交叉点处的存储器单元MC。
子字线驱动器区域SWB可包括分别被配置为驱动字线WL1至WL4的子字线驱动器SWD。子字线驱动器SWD可交替地设置在子阵列块SCB的左侧和右侧。
位线感测放大器区域BLSAB可包括连接至位线对BL1至BL2和BLB1至BLB2的位线感测放大器BLSA和局部感测放大器电路LSA。位线感测放大器BLSA可对由位线对BL和BLB感测的电压电平之间的差进行放大，并且可将放大的差提供给局部输入/输出线对LIO和LIOB。局部感测放大器电路LSA可响应于选通使能信号GEN1和局部控制信号LCTL来控制局部输入/输出线对LIO1和LIOB1与全局输入/输出线对GIO1和GIOB1之间的连接。
局部感测放大器电路LSA可响应于对应的选通使能信号和对应的局部控制信号来控制局部输入/输出线对LIO2和LIOB2与全局输入/输出线对GIO2和GIOB2之间的连接。
在一个示例实施例中，如图8所示，位线感测放大器BLSA可交替地设置在子阵列块SCB上方和下方。在一个示例实施例中，结合区域CONJ可设置为与位线感测放大器区域BLSAB、子字线驱动器区域SWB和子阵列块SCB相邻。块控制电路可设置在结合区域CONJ中。块控制电路可响应于使能信号EN1和选择信号SEL1将选通使能信号GEN1提供给局部感测放大器电路LSA。局部感测放大器电路LSA可响应于选通使能信号GEN1来选择性地提供或阻断到全局输入/输出线对GIO1和GIOB1的连接。尽管图10示出具有折叠位线结构的存储体阵列的部分，但是与图10有关的描述可基本上相同地应用于开放的位线结构。
图11示出图10中示出的位线感测放大器BLSA。参照图11，位线感测放大器650可连接到包括在存储器单元阵列中的存储器单元660和670中的每个的位线BL和BLB。位线感测放大器650可包括N型感测放大器(NSA)651、P型感测放大器(PSA)652、预充电电路653、列选择开关654a和654b、NSA驱动器655以及PSA驱动器656。
N型感测放大器651可在感测操作期间使位线BL和BLB之中的低电势位线放电。N型感测放大器651可包括NMOS晶体管NM1和NM2。NMOS晶体管NM1的栅极可连接到位线BLB，NMOS晶体管NM1的漏极可连接到位线BL，NMOS晶体管NM1的源极可连接到感测使能线LAB。NMOS晶体管NM2的栅极可连接到位线BL，NMOS晶体管NM2的漏极可连接到位线BLB，NMOS晶体管NM2的源极可连接到感测使能线LAB。N型感测放大器651可用提供给感测使能线LAB的接地电压VSS使低电势位线放电。根据存储在存储器单元660和670中的数据，低电势位线可以是位线BL和BLB中的一个。
P型感测放大器652可在感测操作期间使位线BL和BLB之中的高电势位线充电到电源电压(VDD)电平。P型感测放大器652可包括PMOS晶体管PM1和PM2。PMOS晶体管PM1的栅极可连接到位线BLB，PMOS晶体管PM1的源极可连接到位线BL，PMOS晶体管PM1的漏极可连接到感测使能线LA。PMOS晶体管PM2的栅极可连接到位线BL，PMOS晶体管PM2的源极可连接到位线BLB，PMOS晶体管PM2的漏极可连接到感测使能线LA。P型感测放大器652可用提供给感测使能线LA的电源电压VDD使位线BL和BLB之中的高电势位线充电。在这个情况下，从PSA驱动器656提供的充电电压VDD可被提供给感测使能线LA以关断晶体管PM2，晶体管PM2具有连接到位线BL的栅极，在位线BL上电压通过电荷共享而增大。
图12示出图11中示出的局部感测放大器电路LSA。参照图12，局部感测放大器电路700可包括局部感测放大器710、局部输入/输出线控制器720和激活控制电路730。激活控制电路730可对第一局部感测使能信号PLSAEN1、第一连接控制信号PMUXON1、第二连接控制信号PMUXON2与选通使能信号GEN1执行异或(XOR)运算，以输出第二局部感测使能信号PLSAEN2、第三连接控制信号PMUXON3和第四连接控制信号PMUXON4。因此，根据选通使能信号GEN1的逻辑电平，第一局部感测使能信号PLSAEN1、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2的逻辑电平可被保持或反相，并且可被提供为第二局部感测使能信号PLSAEN2、第三连接控制信号PMUXON3和第四连接控制信号PMUXON4。激活控制电路730可具有第一异或门至第三异或门731、732和733。
局部感测放大器710可响应于第二局部感测使能信号PLSAEN2对局部输入/输出线对LIO1和LIOB1之间的电压差进行放大，并且可将与放大的电压差对应的数据发送到全局输入/输出线对GIO1和GIOB1。
局部输入/输出线控制器720可包括第一NMOS晶体管至第四NMOS晶体管721、722、723和724，并且可响应于第三连接控制信号PMUXON3和第四连接控制信号PMUXON4来控制局部输入/输出线对LIO1和LIOB1与全局输入/输出线对GIO1和GIOB1之间的连接。
在一个示例实施例中，当第一局部感测使能信号PLSAEN1、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2中的每个具有高电平并且选通使能信号GEN1具有高电平时，第二局部感测使能信号PLSAEN2、第三连接控制信号PMUXON3和第四连接控制信号PMUXON4中的每个可具有低电平。因此，局部感测放大器710被去激活，并且局部输入/输出线控制器720可阻断局部输入/输出线对LIO1和LIOB1与全局输入/输出线对GIO1和GIOB1之间的连接。
在一个示例实施例中，当第一局部感测使能信号PLSAEN1、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2中的每个具有高电平并且选通使能信号GEN1具有低电平时，第二局部感测使能信号PLSAEN2、第三连接控制信号PMUXON3和第四连接控制信号PMUXON4中的每个可具有高电平。因此，局部感测放大器710可被激活，并且局部输入/输出线控制器720可提供局部输入/输出线对LIO1和LIOB1与全局输入/输出线对GIO1和GIOB1之间的连接。
本申请的数据传输方法可应用于通过全局输入/输出线传输的数据。因此，2-GIO可被三进制编码以被表示为两位，其将被称为多级单全局输入/输出线(多级单GIO)。
图13示出根据示例实施例的被发送到全局输入/输出线GIO0和GIO1的二进制数据。参照图13，二进制数据“11”可被表示为第一全局输入/输出线GIO0具有逐渐增大的电平并且第二全局输入/输出线GIO1被保持在恒定电平。二进制数据“10”可被表示为第一全局输入/输出线GIO0被保持在恒定电平并且第二全局输入/输出线GIO1具有逐渐增大的电平。二进制数据“01”可被表示为第一全局输入/输出线GIO0具有逐渐减小的电平并且第二全局输入/输出线GIO1被保持在恒定电平。二进制数据“00”可被表示为第一全局输入/输出线GIO0具有恒定电平并且第二全局输入/输出线GIO1具有逐渐减小的电平。
如图13所示，第一全局输入/输出线GIO0与第二全局输入/输出线GIO1之间的电压GIO的差ΔGIO可用于对数据进行区分，并且第一全局输入/输出线GIO0和第二全局输入/输出线GIO1中的一个总是非切换的。
图14示出根据示例实施例的用于全局输入/输出线信令的发送器272。参照图14，发送器272可以以与图3中示出的发送器110相同的方式来实现。与在图3中不同，在图14中，二进制数据是局部输入/输出数据LIO0和LIO2，并且与局部输入/输出数据对应的三进制数据可被提供给全局输入/输出线GIO_0和GIO_2。
根据示例实施例的发送器272可包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及第七晶体管T7，第一晶体管T1具有连接到电源端子VDD的漏极，第二晶体管T2具有连接到第一晶体管T1的源极的漏极以及连接到第一局部输入/输出线LIO0的反相版本LIO0B的栅极，第三晶体管T3具有连接到第二晶体管T2的源极的漏极、连接到接地端子GND的源极以及接收局部感测放大器使能信号LSA_EN的栅极，第四晶体管T4具有连接到第一晶体管T1的源极的漏极以及连接到第二局部输入/输出线LIO2的反相版本LIO2B的栅极，第五晶体管T5具有连接到第四晶体管T4的源极的漏极、连接到第一全局输入/输出线GIO_0的源极以及接收局部感测放大器使能信号LSA_EN的栅极，第六晶体管T6具有连接到第一晶体管T1的源极的漏极以及连接到第二局部输入/输出线LIO2的栅极，第七晶体管T7具有连接到第六晶体管T6的源极的漏极、连接到第二全局输入/输出线GIO_2的源极以及接收局部感测放大器使能信号LSA_EN的栅极。在一个示例实施例中，第一晶体管T1至第七晶体管T7中的每个可包括NMOS晶体管。
在一个示例实施例中，发送器272还可包括第一开关SW1和第二开关SW2，第一开关SW1被配置为将全局输入/输出线预充电电压VGIOPRE提供给第一全局输入/输出线GIO_0，第二开关SW2被配置为将全局输入/输出线预充电电压VGIOPRE提供给第二全局输入/输出线GIO_2。
图15示出根据示例实施例的用于全局输入/输出线信令的接收器274。参照图15，接收器274可以以与图4中示出的接收器120相同的方式来实现。与在图4中不同，在图15中，接收器274从全局输入/输出线GIO_0和GIO_2接收三进制数据，并且可响应于输入/输出感测放大器的使能信号IOSA_EN执行比较操作，以根据比较结果输出二进制数据。
接收器274可包括差分比较器274-1、共模检测器274-2和解码器274-4，差分比较器274-1被配置为响应于输入/输出感测放大器使能信号IOSA_EN来将第一全局输入/输出线GIO_0的第一电压与第二全局输入/输出线GIO_2的第二电压彼此进行比较，共模检测器274-2被配置为响应于输入/输出感测放大器使能信号IOSA_EN来将第一电压和第二电压的公共电压与参考电压(例如，全局输入/输出线预充电电压VGIOPRE)彼此进行比较，解码器274-4被配置为接收差分比较器274-1的第一输出值IOSA_DIFF和共模检测器274-2的第二输出值IOSA_LVL，并且输出分别与第一局部输入/输出线LIO0和第二局部输入/输出线LIO2对应的第一位D0(B_LIO0)和第二位D1(B_LIO2)。
在一个示例实施例中，解码器274-4可对第一输出值IOSA_DIFF和第二输出值IOSA_LVL执行XNOR运算，以输出第一位B_LIO0并且输出与第二输出值IOSA_LVL对应的第二位B_LIO2。
图16示出根据发明的实施例的总结由图14至图15的发送器和接收器逻辑执行的运算的解码表。如所示，如在上文中所述，局部输入/输出数据LIO0、LIO2的四种组合(即，(1，1)、(0，1)、(1，0)和(0，0))被发送器272转换为三进制数据，该三进制数据作为下面的“三进制”组合被提供给一对全局输入/输出线GIO_0、GIO_2：(0，1)、(0，-1)、(1，0)和(-1，0)。如由图15至图16所示，这些“三进制”组合被接收器274转换为“中间”的第一输出值IOSA_DIFF和第二输出值IOSA_LVL的下面的组合：(0，1)、(1，0)、(1，1)和(0，0)，然后将其解码成下面的二进制数据信号D1、D0，其中：
D1＝B_LIO2＝IOSA_LVL，并且
D0＝B_LIO0＝XNOR(IOSA_LVL，IOSA_DIFF)。
图17A、17B、17C和17D示出根据示例实施例的码映射的示例。参照图17A、17B、17C和17D，可存在与三进制数据到二进制数据的映射有关的16种情况。
第一种情况对应于图2至图6中描述的码映射。发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“0”和“1”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“10”的三进制数据是“1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“-1”和“0”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“0”和“-1”。
在第二种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“0”和“1”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“0”和“-1”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“-1”和“0”。
在第三种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“0”和“1”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“-1”和“0”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“0”和“-1”。
在第四种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“0”和“1”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“0”和“-1”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“-1”和“0”。
在第五种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“-1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“0”和“-1”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“1”和“0”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“0”和“1”。
在第六种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“0”和“-1”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“-1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“1”和“0”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“0”和“1”。
在第七种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“-1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“0”和“-1”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“0”和“1”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“1”和“0”。
在第八种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“0”和“-1”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“-1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“0”和“1”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“1”和“0”。
在第九种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“-1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“0”和“1”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“0”和“-1”。
在第十种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“-1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“0”和“1”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“0”和“-1”。
在第十一种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“-1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“0”和“-1”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“0”和“1”。
在第十二情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“-1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“1”和“0”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“0”和“-1”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“0”和“1”。
在第十三种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“0”和“1”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“0”和“-1”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“1”和“0”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“-1”和“0”。
在第十四种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“0”和“1”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“0”和“-1”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“-1”和“0”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“1”和“0”。
在第十五种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“0”和“-1”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“0”和“1”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“1”和“0”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“-1”和“0”。
在第十六种情况下，发送到两条线Q0和Q1中的对应线以对应于二进制数据“11”的三进制数据是“0”和“-1”，发送到两条线Q0和Q1中的对应线以对应于二进制“10”的三进制数据是“0”和“1”，发送到两条线Q0和Q1中的对应线以对应于二进制数据“01”的三进制数据是“-1”和“0”，并且发送到两条线Q0和Q1中的对应线以对应于二进制数据“00”的三进制数据是“1”和“0”。
构成接收器的解码器的逻辑电路可包括被配置为输出第一数据位D0的第一逻辑电路和被配置为输出第二数据位D1的第二逻辑电路。第一逻辑电路可包括反相(INV)运算器，并且第二逻辑电路可包括XOR运算器、XNOR运算器或INV运算器。
在每种情况下的数据接收方法中，与伪差分方法或单端方法相比，当在接收器Rx中保持相同的信号-VREF时，电流消耗可减少一半，以将功率效率提高两倍。
根据示例实施例的存储器装置可应用于移动装置。例如，图18示出根据示例实施例的移动装置3000。参照图18，移动装置3000可包括应用处理器(AP)3100、至少一个DRAM3210、至少一个存储装置3300、至少一个传感器3400、显示装置3500、音频装置3600、网络处理器3700以及至少一个输入/输出装置3800。例如，移动装置3000可被实现为膝上型计算机、移动电话、智能电话、平板个人计算机(PC)或可穿戴计算机。
应用处理器3100可被实现为控制移动装置3000的整体操作。应用处理器3100可执行应用(诸如，网络浏览器、游戏应用、视频播放器等)。根据示例实施例，应用处理器3100可包括单核或多核。例如，应用处理器3100可以是多核处理器(诸如，双核处理器、四核处理器、六核处理器等)。应用处理器3100还可包括内部或外部缓存存储器。
应用处理器3100可包括控制器(CNTL)3110、神经处理单元(NPU)3120和接口(IF)3130。在一个示例实施例中，可以可选地提供NPU 3120。
在一个示例实施例中，应用处理器3100可被实现为片上系统(SoC)。在片上系统(SoC)中驱动的操作系统的核可包括被配置为控制输入/输出(I/O)调度器和存储装置3300的装置驱动器。装置驱动器参照在输入/输出调度器中管理的同步队列的数量，可控制存储装置3300的存取性能，或者可控制SoC中的CPU模式、动态电压和频率缩放(DVFS)级别等。
DRAM 3210可连接到控制器3110。DRAM 3210可存储应用处理器3100的操作所需的数据。例如，DRAM 3210可临时存储操作系统(OS)和应用数据，或者可被用作各种软件码的执行空间。
如以上参照图1至图17所述，DRAM 3210和DRAM 3220可被配置为将二进制数据转换为三进制数据并将转换的三进制数据发送到两条线。DRAM 3210具有比I/O装置或闪存相对更小的延迟和更大的带宽(BW)。DRAM 3210可在移动装置的通电期间被初始化，并且可被用作加载并临时存储OS和应用数据的空间，或者用作执行各种软件码的空间。移动装置执行同时加载若干应用的多任务操作，并且应用之间的切换和执行速度可被用作移动装置的性能指标。DRAM 3220可连接到NPU 3120。DRAM 3220可存储与人工智能计算有关的数据。
存储装置3300可连接到接口3130。在一个示例实施例中，接口3130可由双数据速率(DDR)、DDR2、DDR3、DDR4、低功率DDR(LPDDR)、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围组件互连(PCI)、快速非易失性存储器(NVMe)、快速外围组件互连(PCIe)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串行连接SCSI(SAS)、通用存储总线(USB)连接SCSI(UAS)、因特网小型计算机系统接口(iSCSI)、光纤通道以及通过以太网光纤通道(FCoE)中的一个的通信协议来驱动。在一个示例实施例中，单个存储装置3300可以以嵌入式形式被包括在移动装置3000中。在另一示例实施例中，单个存储装置3300可以可移除地被包括在移动装置3000中。
存储装置3300可被配置为存储用户数据。例如，存储装置3300可存储从传感器3400收集的数据，或者可存储数据网络数据、增强现实(AR)/虚拟现实(VR)数据和高清(HD)4K内容。存储装置3300可包括至少一个非易失性存储器装置。例如，存储装置3300可包括固态驱动器(SSD)、嵌入式多媒体卡(eMMC)等。
在一个示例实施例中，存储装置3300可被实现为应用处理器3100中的附加芯片，或者可与应用处理器3100一起被实现在单个封装中。
在一个示例实施例中，存储装置3300可使用各种类型的封装来安装。例如，可使用诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫裸片封装(die in waffle pack)、晶片形式的裸片(die inwafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)，塑料公制四面扁平封装(MQFP)、薄型四面扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)以及晶片级处理堆叠封装(WSP)等的封装来安装存储装置3300。
传感器3400可被配置为感测移动装置3000的外部环境。在一个示例实施例中，传感器3400可包括被配置为感测图像的图像传感器。在这种情况下，传感器3400可将生成的图像信息发送到应用处理器3100。在另一示例实施例中，传感器3400可包括被配置为检测生物特征信息的生物传感器。例如，传感器3400可检测指纹、虹膜图案、血管图案、心率、血糖等，并可生成与检测的信息对应的感测数据。将理解，传感器3400不限于图像传感器和生物传感器。本申请的传感器3400可包括任意的传感器(诸如，照度传感器、声学传感器、加速度传感器等)。
显示装置3500可被配置为输出数据。例如，显示装置3500可输出使用传感器3400感测的图像数据，或者输出使用应用处理器3100计算的数据。
音频装置3600可被配置为向外部实体输出语音数据或者检测外部语音。
网络处理器3700可被配置为以有线通信方案或无线通信方案与外部装置通信。
输入/输出装置3800可被配置为向移动装置3000输入数据或者从移动装置3000输出数据。输入/输出装置3800可包括被配置为提供数字输入和输出功能的装置(诸如，USB、存储设备、数码相机、SD卡、触摸屏、DVD、调制解调器、网络适配器等)。
根据示例实施例的移动装置3000可发送多电平数据，使得不被同时切换以实现低电流和低功率。
图1至图18中的数据传输方法和装置通过两条线来发送三进制码。然而，三进制码的传输不必限于此。本申请的数据传输装置和方法可通过三条线来发送三进制码。
已经参照图1至图18描述了将二进制数据转换为三进制数据并发送转换的三进制数据的方法。然而，本申请不限于此。本申请可扩展到将二进制数据转换为除了三进制数据之外的多进制数据(multi-level data)并发送转换的多进制数据的方法。
如上所述，根据示例实施例，可将非同时切换的三进制数据发送到两条线，以减少数据线的数量并降低数据传输期间的功耗。
虽然以上已经示出和描述了示例性实施例，但是本领域技术人员将清楚的是，在不脱离所附权利要求所限定的本发明构思的范围的情况下可做出修改和变化。

Claims (20)

1.一种数据传输装置，包括：
第一线和第二线；
发送器，被配置为：将接收的二进制数据转换为三进制数据，并且通过在多个连续的2位数据传输时间区间中的每个2位数据传输时间区间期间仅切换第一线和第二线中的一条来将三进制数据输出到第一线和第二线上；和
接收器，被配置为：将从第一线和第二线接收的三进制数据转换为二进制数据。
2.根据权利要求1所述的数据传输装置，其中，发送器被配置为：在每个2位数据传输时间区间期间使用归零切换来将三进制数据输出到第一线和第二线上。
3.根据权利要求1或权利要求2所述的数据传输装置，其中，发送器被配置为：将三进制数据的每个位输出为由以下项组成的组内的逻辑值：与第一电压电平对应的-1、与第二电压电平对应的0以及与第三电压电平对应的1。
4.根据权利要求3所述的数据传输装置，其中，第一电压电平比第二电压电平小，第二电压电平比第三电压电平小。
5.根据权利要求3所述的数据传输装置，其中，接收器被配置为：将三进制数据的四种不同组合转换为下面的逻辑状态对中的对应逻辑状态对：(0，0)、(0，1)、(1，0)和(1，1)。
6.根据权利要求5所述的数据传输装置，其中，接收器包括解码器，解码器被配置为通过对每个逻辑状态对执行同或运算来产生二进制数据。
7.一种传输数据的方法，包括：
将串行接收的二进制数据的两个连续位转换为三进制数据，使用归零切换操作将三进制数据提供到一对信号线上，归零切换操作在多个连续的2位数据传输时间区间中的每个2位数据传输时间区间期间仅被应用于所述一对信号线中的一条；和
将在所述一对信号线上接收的三进制数据解码为二进制数据。
8.根据权利要求7所述的方法，其中，在每个2位数据传输时间区间期间，以参考逻辑电平、+1逻辑电平或-1逻辑电平驱动所述一对信号线中的第一信号线，而仅以参考逻辑电平驱动所述一对信号线中的第二信号线。
9.根据权利要求7或权利要求8所述的方法，其中，在所述解码期间，三进制数据的四种不同组合被转换为下面的逻辑状态对中的对应逻辑状态对：(0，0)、(0，1)、(1，0)和(1，1)。
10.一种数据传输装置，包括：
第一线；
第二线；
发送器，被配置为：接收二进制数据，将二进制数据转换为三进制数据，并且将转换的三进制数据输出到第一线和第二线；和
接收器，被配置为：通过第一线和第二线接收三进制数据，并且将接收的三进制数据转换为二进制数据，
其中，当三进制数据被发送到第一线和第二线时，第一线和第二线中的一条不被切换。
11.根据权利要求10所述的数据传输装置，其中，三进制数据以归零方式被发送。
12.根据权利要求10或权利要求11所述的数据传输装置，其中，三进制数据被表示为“-1”、“0”和“1”中的一个，
当三进制数据是“-1”时，三进制数据具有第一电平，
当三进制数据是“0”时，三进制数据具有第二电平，并且
当三进制数据是“1”时，三进制数据具有第三电平。
13.根据权利要求12所述的数据传输装置，其中，第一电平比第二电平低，
第三电平比第二电平高，并且
第二电平是参考电压的电平。
14.根据权利要求10所述的数据传输装置，其中，发送器包括编码器，编码器被配置为接收二进制数据并将接收的二进制数据编码为三进制数据。
15.根据权利要求10所述的数据传输装置，其中，发送器包括：
第一晶体管，具有连接到电源端子的漏极以及接收二进制数据的第一位的栅极；
第二晶体管，具有连接到第一晶体管的源极的漏极以及接收第一位的反相版本的栅极；
第三晶体管，具有连接到第二晶体管的源极的漏极、连接到接地端子的源极以及接收使能信号的栅极；
第四晶体管，具有连接到第一晶体管的源极的漏极以及接收二进制数据的第二位的反相版本的栅极；
第五晶体管，具有连接到第四晶体管的源极的漏极、连接到第一线的源极以及接收使能信号的栅极；
第六晶体管，具有连接到第一晶体管的源极的漏极以及接收第二位的栅极；和
第七晶体管，具有连接到第六晶体管的源极的漏极、连接到第二线的源极以及接收使能信号的栅极。
16.根据权利要求15所述的数据传输装置，其中，发送器还包括：
第一开关，被配置为响应于预充电信号将预充电电压提供给第一线；和
第二开关，被配置为响应于预充电信号将预充电电压提供给第二线。
17.根据权利要求10所述的数据传输装置，其中，接收器包括：
第一比较器，被配置为响应于时钟信号将第一线的电压与第二线的电压彼此进行比较；
第二比较器，被配置为响应于时钟信号将第一线和第二线的公共电压与参考电压彼此进行比较；和
解码器，被配置为：接收第一比较器的第一比较电压和第二比较器的第二比较电压，并且输出二进制数据的第一位和第二位。
18.根据权利要求17所述的数据传输装置，其中，解码器计算第一比较电压和第二比较电压，以输出第一位。
19.根据权利要求17所述的数据传输装置，其中，解码器输出与第二比较电压对应的第二位。
20.根据权利要求17所述的数据传输装置，其中，解码器包括：
第一反相器，连接到第二比较器的输出端子，并且被配置为对第二比较电压进行反相；
第二反相器，被配置为对第一反相器的输出值进行反相，以输出第二位；
第三反相器，连接到第一比较器的输出端子，并且被配置为对第一比较电压进行反相；
第四反相器，连接到第二比较器的输出端子，并且被配置为对第二比较电压进行反相；
第八晶体管，具有连接到第一比较器的输出端子的漏极、连接到第一数据线的源极以及接收第二比较电压的栅极；
第九晶体管，具有连接到第一比较器的输出端子的源极、连接到第一数据线的漏极以及连接到第四反相器的输出端子的栅极；
第十晶体管，具有连接到第三反相器的输出端子的漏极、连接到第一数据线的源极以及连接到第四反相器的输出端子的栅极；
第十一晶体管，具有连接到第三反相器的输出端子的源极、连接到第一数据线的漏极以及接收第二比较电压的栅极；和
第十二晶体管，具有连接到第一数据线的漏极、连接到接地端子的源极以及接收时钟信号的反相版本的栅极。
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