JP2003141877A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003141877A JP2003141877A JP2001338938A JP2001338938A JP2003141877A JP 2003141877 A JP2003141877 A JP 2003141877A JP 2001338938 A JP2001338938 A JP 2001338938A JP 2001338938 A JP2001338938 A JP 2001338938A JP 2003141877 A JP2003141877 A JP 2003141877A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- semiconductor memory
- memory device
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】１交点セルを用いたDRAMでは読み出し時のアレ
ーノイズにより、動作マージンが小さくなる問題があ
る。これを低減するためにデータをシリアルに入力し、
メモリアレーに書き込むデータをノイズが小さくなるよ
う符号化すると、符号化に要する時間でメモリのアクセ
ス時間が増加する問題がある。 【解決手段】チップ内にランダムアクセス可能なデータ
用レジスタREを設け、チップ外からのアクセスは全てデ
ータ用レジスタに対して行う。データ用レジスタから並
列にメモリセルアレーMCAに対してデータを書き込む際
に符号化を行い、逆にメモリセルからデータ用レジスタ
へデータを読み出す際に復号化動作を行う構成にする。
ーノイズにより、動作マージンが小さくなる問題があ
る。これを低減するためにデータをシリアルに入力し、
メモリアレーに書き込むデータをノイズが小さくなるよ
う符号化すると、符号化に要する時間でメモリのアクセ
ス時間が増加する問題がある。 【解決手段】チップ内にランダムアクセス可能なデータ
用レジスタREを設け、チップ外からのアクセスは全てデ
ータ用レジスタに対して行う。データ用レジスタから並
列にメモリセルアレーMCAに対してデータを書き込む際
に符号化を行い、逆にメモリセルからデータ用レジスタ
へデータを読み出す際に復号化動作を行う構成にする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置（メ
モリ）に係り、特にメモリセルを１交点セルとした場合
のメモリアレー動作時のノイズを低減して動作マージン
を広げることができるダイナミックランダムアクセスメ
モリ（DRAM）に関する。
モリ）に係り、特にメモリセルを１交点セルとした場合
のメモリアレー動作時のノイズを低減して動作マージン
を広げることができるダイナミックランダムアクセスメ
モリ（DRAM）に関する。
【０００２】
【従来の技術】DRAMでは、チップ面積を縮小することに
より製造コストを低減することが望まれている。図９
(a)に示す１交点セルアレーはワード線WLとビット線BL
の全ての交点にメモリセルが接続されており、現在用い
られているワード線とビット線の交点の半分にセルが接
続される２交点セルよりもセル面積を２５％低減でき
る。なお、同図において参照符号SA0，SA1，SA2，…
は、センスアンプである。しかしながら、１交点セルア
レーは２交点セルアレーに比較すると、データ読み出し
時のアレーノイズが増加する問題があり、実用化が困難
になっている。また、２交点セルアレーにおいても、相
補のビット線とワード線間の寄生の２つの容量の差が大
きくなってノイズを相殺できなくなると、同様のアレー
ノイズ増加の問題がある。
より製造コストを低減することが望まれている。図９
(a)に示す１交点セルアレーはワード線WLとビット線BL
の全ての交点にメモリセルが接続されており、現在用い
られているワード線とビット線の交点の半分にセルが接
続される２交点セルよりもセル面積を２５％低減でき
る。なお、同図において参照符号SA0，SA1，SA2，…
は、センスアンプである。しかしながら、１交点セルア
レーは２交点セルアレーに比較すると、データ読み出し
時のアレーノイズが増加する問題があり、実用化が困難
になっている。また、２交点セルアレーにおいても、相
補のビット線とワード線間の寄生の２つの容量の差が大
きくなってノイズを相殺できなくなると、同様のアレー
ノイズ増加の問題がある。
【０００３】図９(b)に、アレーノイズの一つであるワ
ード線ノイズの発生原理を示す。図では、ワード線WL0
を活性化し、ビット線BL1Tにハイ(H)データが読み出さ
れ、ビット線BL0T，BL2T等にロー（L）データが読み出
されている場合を示す。
ード線ノイズの発生原理を示す。図では、ワード線WL0
を活性化し、ビット線BL1Tにハイ(H)データが読み出さ
れ、ビット線BL0T，BL2T等にロー（L）データが読み出
されている場合を示す。
【０００４】ここで、ビット線BL1Tでは、リーク電流等
の原因により信号量が例外的に減少していると仮定す
る。すると、信号量の多いビット線BL0やBL2が、先に増
幅される。このビット線の電位変化が、同図(a)中に点
線の矢印で示すように、ビット線−ワード線間の寄生容
量CBLWLを介して、ワード線WL0の電位変化を引き起こ
し、これがさらに寄生容量CBLWLを介してビット線BL1に
戻る。
の原因により信号量が例外的に減少していると仮定す
る。すると、信号量の多いビット線BL0やBL2が、先に増
幅される。このビット線の電位変化が、同図(a)中に点
線の矢印で示すように、ビット線−ワード線間の寄生容
量CBLWLを介して、ワード線WL0の電位変化を引き起こ
し、これがさらに寄生容量CBLWLを介してビット線BL1に
戻る。
【０００５】ビット線BL1は信号量が小さいため増幅が
遅く、このノイズを受けて信号量が減少すると、誤って
反転する危険がある。同様のノイズがセルキャパシタの
対向電極であるプレートや、セルトランジスタの基板を
介して発生する。したがって、１交点アレーを実用化す
るためにはこのアレーノイズを低減することが重要にな
る。
遅く、このノイズを受けて信号量が減少すると、誤って
反転する危険がある。同様のノイズがセルキャパシタの
対向電極であるプレートや、セルトランジスタの基板を
介して発生する。したがって、１交点アレーを実用化す
るためにはこのアレーノイズを低減することが重要にな
る。
【０００６】ビット線対BL1T−BL1Bに着目すると、アレ
ーノイズが最も大きくなるワーストケースはT側のビッ
ト線BL0T，BL2T等に全てHデータ(“１”データと定義と
する)または全てLデータ(“０”データと定義する)が読
み出される場合である。
ーノイズが最も大きくなるワーストケースはT側のビッ
ト線BL0T，BL2T等に全てHデータ(“１”データと定義と
する)または全てLデータ(“０”データと定義する)が読
み出される場合である。
【０００７】図１０に、このノイズをメモリセルに書き
込まれるデータのデータパターンを符号化して低減した
半導体メモリの従来例を示す。このようなノイズ低減に
ついては、例えば特開平１１−１１０９６７号公報や、
“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, N
O. 10, OCTOBER 1999, pp.1391-1394”に詳述されてい
る。
込まれるデータのデータパターンを符号化して低減した
半導体メモリの従来例を示す。このようなノイズ低減に
ついては、例えば特開平１１−１１０９６７号公報や、
“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, N
O. 10, OCTOBER 1999, pp.1391-1394”に詳述されてい
る。
【０００８】この従来例の半導体メモリでは、入出力ピ
ンＤＱから入出力バッファIOBを介してシリアルに入力
されるビットを、マルチプレクサＭＵＸにより並列化し
て一旦レジスタＲＥに書き込むと同時に、シリアルデー
タをバーストカウンタＢＣで数える。このときに、
“１”の数が２５％以下または７５％以上の場合にはフ
ラグFLGをたて、符号化回路ENで半数のデータを反転す
る。このようにすると、１本のワード線WL上の１データ
の数は必ず２５％〜７５％の範囲に押さえれ、１００％
が“１”の場合や、１００％が“０”の場合に比較する
と、アレーノイズは５０％に低減できる。なお、図１０
において、MCはメモリセル、SAはセンスアンプ、BLはビ
ット線、DECはデコーダ、SELは選択信号である。
ンＤＱから入出力バッファIOBを介してシリアルに入力
されるビットを、マルチプレクサＭＵＸにより並列化し
て一旦レジスタＲＥに書き込むと同時に、シリアルデー
タをバーストカウンタＢＣで数える。このときに、
“１”の数が２５％以下または７５％以上の場合にはフ
ラグFLGをたて、符号化回路ENで半数のデータを反転す
る。このようにすると、１本のワード線WL上の１データ
の数は必ず２５％〜７５％の範囲に押さえれ、１００％
が“１”の場合や、１００％が“０”の場合に比較する
と、アレーノイズは５０％に低減できる。なお、図１０
において、MCはメモリセル、SAはセンスアンプ、BLはビ
ット線、DECはデコーダ、SELは選択信号である。
【０００９】
【発明が解決しようとする課題】しかしながら、前述し
た従来の符号化回路を有する半導体メモリでは、シリア
ルに入力されるデータブロック毎にフラグビットが必要
であるため、シリアルに入力されるビットの数が少ない
場合、チップ内のフラグ用のメモリセル数が増大し、チ
ップサイズが大きくなる問題がある。
た従来の符号化回路を有する半導体メモリでは、シリア
ルに入力されるデータブロック毎にフラグビットが必要
であるため、シリアルに入力されるビットの数が少ない
場合、チップ内のフラグ用のメモリセル数が増大し、チ
ップサイズが大きくなる問題がある。
【００１０】また、入出力ピンDQからシリアルに入力さ
れるデータを、バーストカウンタBCで順に数えてフラグ
FLGの判定を行うため、判定時間が長くなり、メモリサ
イクル時間が犠牲になる問題がある。
れるデータを、バーストカウンタBCで順に数えてフラグ
FLGの判定を行うため、判定時間が長くなり、メモリサ
イクル時間が犠牲になる問題がある。
【００１１】また、フラグFLGの判定基準が“１”の数
が２５％以下または７５％以上場合と複雑なために、回
路規模が増加し、チップ面積が大きくなる問題がある。
が２５％以下または７５％以上場合と複雑なために、回
路規模が増加し、チップ面積が大きくなる問題がある。
【００１２】そこで、本発明の目的は、データの符号化
によりノイズを低減することができ、その際のチップサ
イズやメモリサイクル時間の犠牲を小さくすることがで
きる半導体記憶装置を提供することにある。
によりノイズを低減することができ、その際のチップサ
イズやメモリサイクル時間の犠牲を小さくすることがで
きる半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明に係る半導体記憶装置は、複数のワード線と
複数のビット線の交点に設けられた複数のメモリセル
と、前記ワード線ごとに設けられた１ビットのフラグ用
メモリセルと、前記複数のビット線に設けられた複数の
センスアンプと、書き込みデータを保持するためのラン
ダムアクセス可能な複数のデータ用レジスタと、前記書
き込みデータの“１”と“０”の割合を判定する符号化
制御回路と、前記符号化制御回路の判定結果に基づいて
書き込みデータを反転またはそのままセンスアンプへ書
き込むための符号化回路とを有することを特徴とするも
のである。
に、本発明に係る半導体記憶装置は、複数のワード線と
複数のビット線の交点に設けられた複数のメモリセル
と、前記ワード線ごとに設けられた１ビットのフラグ用
メモリセルと、前記複数のビット線に設けられた複数の
センスアンプと、書き込みデータを保持するためのラン
ダムアクセス可能な複数のデータ用レジスタと、前記書
き込みデータの“１”と“０”の割合を判定する符号化
制御回路と、前記符号化制御回路の判定結果に基づいて
書き込みデータを反転またはそのままセンスアンプへ書
き込むための符号化回路とを有することを特徴とするも
のである。
【００１４】この半導体記憶装置の概要を簡単に説明す
れば、下記の通りである。すなわち、半導体メモリチッ
プ内にランダムアクセス可能なデータ用レジスタを設
け、半導体メモリチップ外からのアクセスは全てデータ
用レジスタに対して行い、データ用レジスタから並列に
メモリセルアレーに対してデータを書き込む際に符号化
動作を行い、逆にメモリセルからデータ用レジスタへデ
ータを読み出す際にフラグの状態を参照して復号化動作
を行うように符号化回路及び符号化制御回路を構成する
ものである。これにより、読み出し時のアレーノイズに
よる動作マージンの低減を抑え、かつ、符号化する際の
チップサイズやメモリサイクル時間の増加も抑えること
ができる。
れば、下記の通りである。すなわち、半導体メモリチッ
プ内にランダムアクセス可能なデータ用レジスタを設
け、半導体メモリチップ外からのアクセスは全てデータ
用レジスタに対して行い、データ用レジスタから並列に
メモリセルアレーに対してデータを書き込む際に符号化
動作を行い、逆にメモリセルからデータ用レジスタへデ
ータを読み出す際にフラグの状態を参照して復号化動作
を行うように符号化回路及び符号化制御回路を構成する
ものである。これにより、読み出し時のアレーノイズに
よる動作マージンの低減を抑え、かつ、符号化する際の
チップサイズやメモリサイクル時間の増加も抑えること
ができる。
【００１５】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置の好適な実施の形態について、添付図面を用いて説明
する。
置の好適な実施の形態について、添付図面を用いて説明
する。
【００１６】＜実施の形態１＞図１(a)に本発明に係る
半導体記憶装置（以下、半導体メモリと称する）である
低ノイズ符号化DRAMの構成を、図２に動作波形を示す。
本実施の形態における低ノイズ符号化DRAMチップ10で
は、データを読み出し（リード）または書き込み（ライ
ト）する際には、まずアクティベートコマンドACTを発
行して、メモリセルアレーMCA内においてメモリセルMC
内のデータを、センスアンプ列SAB0，SAB1内のセンスア
ンプSAに読み出して保持する。
半導体記憶装置（以下、半導体メモリと称する）である
低ノイズ符号化DRAMの構成を、図２に動作波形を示す。
本実施の形態における低ノイズ符号化DRAMチップ10で
は、データを読み出し（リード）または書き込み（ライ
ト）する際には、まずアクティベートコマンドACTを発
行して、メモリセルアレーMCA内においてメモリセルMC
内のデータを、センスアンプ列SAB0，SAB1内のセンスア
ンプSAに読み出して保持する。
【００１７】センスアンプSAのプリチャージをオフした
後、サブワードドライバSWDはワード線WL0を活性化し、
メモリセルMC内のデータをビット線BL0T，BL1T等へ読み
出す。センスアンプSAは、これらのビット線に生じた微
小信号を、B側のビット線BL0B，BL1B等を参照電位とし
て差動増幅し、その結果を保持する。
後、サブワードドライバSWDはワード線WL0を活性化し、
メモリセルMC内のデータをビット線BL0T，BL1T等へ読み
出す。センスアンプSAは、これらのビット線に生じた微
小信号を、B側のビット線BL0B，BL1B等を参照電位とし
て差動増幅し、その結果を保持する。
【００１８】ここで、１本のワード線上のデータをその
ワード線に対して、左側のセンスアンプ列SAB0で増幅さ
れるメモリセルのブロックをMCB0として丸印で表し、右
側のセンスアンプ列SAB1で増幅されるメモリセルのブロ
ックをMCB1として四角印で表し、２ブロックに分けてい
る。
ワード線に対して、左側のセンスアンプ列SAB0で増幅さ
れるメモリセルのブロックをMCB0として丸印で表し、右
側のセンスアンプ列SAB1で増幅されるメモリセルのブロ
ックをMCB1として四角印で表し、２ブロックに分けてい
る。
【００１９】続いてプリフェッチコマンドPFCを発行し
て、センスアンプSA内のデータはメインI/O線MIOを介し
てデータ用レジスタREへ転送される。このとき、複数に
分けられたブロックMCB0，MCB1のうちのいずれかのブロ
ックのデータをブロックセレクト信号BSLで選択し、デ
ータ用レジスタREに並列転送する。メインI/O線からレ
ジスタREへデータを書き込む際に、符号化回路列ENB内
の符号化回路ENにおいて後述するデータの復号化動作が
行われる。
て、センスアンプSA内のデータはメインI/O線MIOを介し
てデータ用レジスタREへ転送される。このとき、複数に
分けられたブロックMCB0，MCB1のうちのいずれかのブロ
ックのデータをブロックセレクト信号BSLで選択し、デ
ータ用レジスタREに並列転送する。メインI/O線からレ
ジスタREへデータを書き込む際に、符号化回路列ENB内
の符号化回路ENにおいて後述するデータの復号化動作が
行われる。
【００２０】メインI/O線は、高速化のためにMIOT，MIO
Bの相補信号とし、待機時には高レベル(Hレベル)にプリ
チャージされており、データ伝送時にはメインI/O線MIO
TかMIOBのどちらかが低レベル(Lレベル)に引き下げられ
る。なお、図中及び明細書中で相補信号線のTとBを、例
えばMIOTとMIOBを、MIOT/Bのように記すこともある。メ
インI/O線は、MIO0T，…，MIO255Tと、MIO0B，…，MIO2
55Bの256本ずつあり、図１ではMIO0T/B，…，MIO255T/B
と表している。以下、他の相補信号でも同様に表すこと
がある。
Bの相補信号とし、待機時には高レベル(Hレベル)にプリ
チャージされており、データ伝送時にはメインI/O線MIO
TかMIOBのどちらかが低レベル(Lレベル)に引き下げられ
る。なお、図中及び明細書中で相補信号線のTとBを、例
えばMIOTとMIOBを、MIOT/Bのように記すこともある。メ
インI/O線は、MIO0T，…，MIO255Tと、MIO0B，…，MIO2
55Bの256本ずつあり、図１ではMIO0T/B，…，MIO255T/B
と表している。以下、他の相補信号でも同様に表すこと
がある。
【００２１】なお、詳しくは後述するが、プリフェッチ
動作時にはデータの転送に先立って、フラグ用のビット
線BLF0T/Bに接続されるセンスアンプからフラグ用メイ
ンI/O線MIOFT/Bを介して、フラグ用レジスタFREへフラ
グの状態が転送される。また、ブロック番号ドライバBN
D0，BND1のいずれかから、ブロック番号ドライバ用メイ
ンI/O線MIONT/Bを介してブロック番号レジスタBNへブロ
ック番号である“０”または“１”が転送される。
動作時にはデータの転送に先立って、フラグ用のビット
線BLF0T/Bに接続されるセンスアンプからフラグ用メイ
ンI/O線MIOFT/Bを介して、フラグ用レジスタFREへフラ
グの状態が転送される。また、ブロック番号ドライバBN
D0，BND1のいずれかから、ブロック番号ドライバ用メイ
ンI/O線MIONT/Bを介してブロック番号レジスタBNへブロ
ック番号である“０”または“１”が転送される。
【００２２】DRAMチップ外部とのデータのやり取りは、
データ用レジスタREを介して行われる。リードREDまた
はライトWRTコマンドが発行されると、レジスタ列REBに
対して列デコーダYDECからの列選択線YSでアドレスが指
定される。リード動作の場合はデータ用レジスタRE内の
データがグローバルI/O線GIO、入出力バッファIOBを介
して入出力ピンDQへ出力され、ライト動作の場合はこの
反対の経路で入出力ピンDQから入力されたデータがデー
タ用レジスタREへ書き込まれる。
データ用レジスタREを介して行われる。リードREDまた
はライトWRTコマンドが発行されると、レジスタ列REBに
対して列デコーダYDECからの列選択線YSでアドレスが指
定される。リード動作の場合はデータ用レジスタRE内の
データがグローバルI/O線GIO、入出力バッファIOBを介
して入出力ピンDQへ出力され、ライト動作の場合はこの
反対の経路で入出力ピンDQから入力されたデータがデー
タ用レジスタREへ書き込まれる。
【００２３】データ用レジスタRE内のデータに対する必
要なリード／ライトが終了した後、リストアコマンドRS
Tを発行してデータ用レジスタREからメモリセルアレーM
CAへデータを書き戻す。データ用レジスタRE内のデータ
は、メインI/O線MIOを介してセンスアンプSAに書き込ま
れると同時に、ビット線を介してワード線が選択されて
いるメモリセルへ書き込まれる。最後にプリチャージコ
マンドPREを発行して、ワード線をリセットし、ビット
線のプリチャージを行う。
要なリード／ライトが終了した後、リストアコマンドRS
Tを発行してデータ用レジスタREからメモリセルアレーM
CAへデータを書き戻す。データ用レジスタRE内のデータ
は、メインI/O線MIOを介してセンスアンプSAに書き込ま
れると同時に、ビット線を介してワード線が選択されて
いるメモリセルへ書き込まれる。最後にプリチャージコ
マンドPREを発行して、ワード線をリセットし、ビット
線のプリチャージを行う。
【００２４】上記のプリフェッチおよびリストア動作の
際に、ブロック内のデータは並列にセンスアンプSAとデ
ータ用レジスタREとの間で転送される。上記では、メモ
リセルアレーを２つのブロックMCB0とMCB1に分けた場合
を示したが、これらをさらに分割して、同時にセンスア
ンプとデータ用レジスタ間を転送されるデータの量を減
らすことも可能であり、その場合メインI/O線の本数を
低減できる。
際に、ブロック内のデータは並列にセンスアンプSAとデ
ータ用レジスタREとの間で転送される。上記では、メモ
リセルアレーを２つのブロックMCB0とMCB1に分けた場合
を示したが、これらをさらに分割して、同時にセンスア
ンプとデータ用レジスタ間を転送されるデータの量を減
らすことも可能であり、その場合メインI/O線の本数を
低減できる。
【００２５】本実施の形態の低ノイズ符号化DRAMでは、
データ用レジスタ列REBとセンスアンプ列SABとの間に符
号化回路列ENBを設けて、センスアンプ及びメモリセル
へ書き込むデータを符号化することによりメモリセルア
レーが動作する際のアレーノイズを低減する。
データ用レジスタ列REBとセンスアンプ列SABとの間に符
号化回路列ENBを設けて、センスアンプ及びメモリセル
へ書き込むデータを符号化することによりメモリセルア
レーが動作する際のアレーノイズを低減する。
【００２６】リストア動作時にデータ用レジスタREから
センスアンプSAへデータを書き込む際に、ブロックMCB0
内のデータについては常に“０”データのビット数が
“１”データのビット数よりも多い状態を保つようにす
る。このために、“１”データが過半数となった場合に
はフラグ用レジスタFREに“１”を書き込み、データを
反転する。この符号化動作は、データ用レジスタRE内の
符号を符号化回路列ENBにおいて反転してメインI/O線MI
Oへ出力し、センスアンプSAへ転送を行うことで実現さ
れる。なお、丁度“１”データが半分の場合は、データ
用レジスタRE内の符号を反転せずそのまま出力し、セン
スアンプSAへ転送する。
センスアンプSAへデータを書き込む際に、ブロックMCB0
内のデータについては常に“０”データのビット数が
“１”データのビット数よりも多い状態を保つようにす
る。このために、“１”データが過半数となった場合に
はフラグ用レジスタFREに“１”を書き込み、データを
反転する。この符号化動作は、データ用レジスタRE内の
符号を符号化回路列ENBにおいて反転してメインI/O線MI
Oへ出力し、センスアンプSAへ転送を行うことで実現さ
れる。なお、丁度“１”データが半分の場合は、データ
用レジスタRE内の符号を反転せずそのまま出力し、セン
スアンプSAへ転送する。
【００２７】逆にブロックMCB1に対しては、“１”デー
タのビット数が“０”データのビット数よりも多い状態
を保つようにする。このために、“０”データが過半数
となった場合にはフラグ用レジスタFREに“１”を書き
込み、データを反転する。このフラグFLGはメモリセルM
Cからデータ用レジスタREへデータを読み出すプリフェ
ッチのときの復号化動作に必要となるため、ワード線ご
とにフラグ用メモリセルMCF0，MCF1を備え、リストア時
にフラグ用レジスタFRE内の状態をフラグ用メモリセルM
CF0，MCF1へ書き込んでおく。また、この場合も、丁度
“０”データが半分の場合は、フラグ用レジスタFREを
“０”のままにしておき、データ用レジスタRE内へ符号
を反転せずそのまま出力し、センスアンプSAへ転送す
る。
タのビット数が“０”データのビット数よりも多い状態
を保つようにする。このために、“０”データが過半数
となった場合にはフラグ用レジスタFREに“１”を書き
込み、データを反転する。このフラグFLGはメモリセルM
Cからデータ用レジスタREへデータを読み出すプリフェ
ッチのときの復号化動作に必要となるため、ワード線ご
とにフラグ用メモリセルMCF0，MCF1を備え、リストア時
にフラグ用レジスタFRE内の状態をフラグ用メモリセルM
CF0，MCF1へ書き込んでおく。また、この場合も、丁度
“０”データが半分の場合は、フラグ用レジスタFREを
“０”のままにしておき、データ用レジスタRE内へ符号
を反転せずそのまま出力し、センスアンプSAへ転送す
る。
【００２８】また、図１(a)では１本のワード線上のメ
モリセルを２個のブロックに分けているが、２個以上の
ブロックに分けた場合でも本符号化の方法は同様に適用
でき、複数のブロックをその中のビット数がほぼ等しく
なるように２個のグループに分け、一方のグループに属
するブロックにおいては“０”データのビット数が過半
数に、もう一方のグループに属するブロックにおいては
“１”データのビット数が過半数になるよう符号化す
る。図１(a)においてENCNTLは符号化制御回路であり、
これについては後述する。
モリセルを２個のブロックに分けているが、２個以上の
ブロックに分けた場合でも本符号化の方法は同様に適用
でき、複数のブロックをその中のビット数がほぼ等しく
なるように２個のグループに分け、一方のグループに属
するブロックにおいては“０”データのビット数が過半
数に、もう一方のグループに属するブロックにおいては
“１”データのビット数が過半数になるよう符号化す
る。図１(a)においてENCNTLは符号化制御回路であり、
これについては後述する。
【００２９】図１(b)に、本実施の形態における半導体
メモリである符号化DRAMにおけるアレーノイズの低減効
果を示す。符号化しない場合は、ワード線WL0上の５１
２ビットのデータが全て“０”または全て“１”という
状態を取りうるため、このとき最もアレーノイズが大き
くなる。これらの二状態でのアレーノイズは大きさがほ
ぼ等しく符号が反対になるため、それぞれアレーノイズ
１００％、−１００％と定義する。ただし、フラグ用メ
モリセルのビット線BLFは除いている。
メモリである符号化DRAMにおけるアレーノイズの低減効
果を示す。符号化しない場合は、ワード線WL0上の５１
２ビットのデータが全て“０”または全て“１”という
状態を取りうるため、このとき最もアレーノイズが大き
くなる。これらの二状態でのアレーノイズは大きさがほ
ぼ等しく符号が反対になるため、それぞれアレーノイズ
１００％、−１００％と定義する。ただし、フラグ用メ
モリセルのビット線BLFは除いている。
【００３０】これに対して、前述した本実施の形態の符
号化を行うと、メモリセルブロックMCB0においては
“１”データの数は最小で０ビット、最大で１２８ビッ
トとなり、メモリセルブロックMCB1においては“１”デ
ータの数は最小で１２８ビット、最大で２５６ビットと
なるため、ワード線WL0上のトータルについては“１”
データの数は１２８ビット以上３８４ビット以下の間に
制限される。
号化を行うと、メモリセルブロックMCB0においては
“１”データの数は最小で０ビット、最大で１２８ビッ
トとなり、メモリセルブロックMCB1においては“１”デ
ータの数は最小で１２８ビット、最大で２５６ビットと
なるため、ワード線WL0上のトータルについては“１”
データの数は１２８ビット以上３８４ビット以下の間に
制限される。
【００３１】ここで、“１”データを増幅するビット線
からあるワード線に加わる電位変動と、“０”データを
増幅するビット線からそのワード線に加わる電位変動と
は逆方向の符号を持つため、互いに打ち消し合う。すな
わち、“１”の数が３８４ビットで、“０”の数が１２
８ビットのときのノイズは、差し引き２５６ビット分の
ノイズに相当することになる。
からあるワード線に加わる電位変動と、“０”データを
増幅するビット線からそのワード線に加わる電位変動と
は逆方向の符号を持つため、互いに打ち消し合う。すな
わち、“１”の数が３８４ビットで、“０”の数が１２
８ビットのときのノイズは、差し引き２５６ビット分の
ノイズに相当することになる。
【００３２】したがって、５１２ビット全てが“１”デ
ータの場合と比較すると、アレーノイズはほぼ５０％に
低減される。同様にして“１”の数が１２８ビット、
“０”の数が３８４ビットの場合のアレーノイズは、５
１２ビット全てが“０”の場合のアレーノイズのほぼ５
０％に低減される。したがって、ワーストケースを考え
た場合、本実施の形態で述べた符号化によりワード線、
プレート、基板経由のアレーノイズを正側、負側ともに
５０％低減できる。
ータの場合と比較すると、アレーノイズはほぼ５０％に
低減される。同様にして“１”の数が１２８ビット、
“０”の数が３８４ビットの場合のアレーノイズは、５
１２ビット全てが“０”の場合のアレーノイズのほぼ５
０％に低減される。したがって、ワーストケースを考え
た場合、本実施の形態で述べた符号化によりワード線、
プレート、基板経由のアレーノイズを正側、負側ともに
５０％低減できる。
【００３３】図３(a)，(b)に、リストア(RST)動作時の
データ用レジスタ列REB、データ用レジスタRE、符号化
回路列ENB、符号化回路EN、フラグ用レジスタFRE、ブロ
ック番号レジスタBNの状態を示す。
データ用レジスタ列REB、データ用レジスタRE、符号化
回路列ENB、符号化回路EN、フラグ用レジスタFRE、ブロ
ック番号レジスタBNの状態を示す。
【００３４】図３(a)に示すように、メモリセルブロッ
クMCB0のデータがデータ用レジスタ列REB内にある場合
には、ブロック番号レジスタBNは“０”にセットされて
いる。符号化制御回路ENCNTLはデータ用レジスタ列REB
内のデータを解析し、ブロック番号レジスタBNの状態が
“０”のときに、データ用レジスタ列中で“０”データ
のビット数が過半数の場合にはフラグ用レジスタFREを
“０”にセットし、符号化回路ENを非反転状態“Ｆ”と
する。そして、データ用レジスタREのデータがそのまま
メインI/O線MIOへ出力される。すなわち、BN＝“０”の
とき、RE中の“０”の数 が“１”の数より多い場合
は、FRE＝“０”で、EN＝“Ｆ”(非反転)である。
クMCB0のデータがデータ用レジスタ列REB内にある場合
には、ブロック番号レジスタBNは“０”にセットされて
いる。符号化制御回路ENCNTLはデータ用レジスタ列REB
内のデータを解析し、ブロック番号レジスタBNの状態が
“０”のときに、データ用レジスタ列中で“０”データ
のビット数が過半数の場合にはフラグ用レジスタFREを
“０”にセットし、符号化回路ENを非反転状態“Ｆ”と
する。そして、データ用レジスタREのデータがそのまま
メインI/O線MIOへ出力される。すなわち、BN＝“０”の
とき、RE中の“０”の数 が“１”の数より多い場合
は、FRE＝“０”で、EN＝“Ｆ”(非反転)である。
【００３５】逆に、図３(b)に示すように、データ用レ
ジスタ列REB中で１データのビット数が過半数の場合に
はフラグ用レジスタFREを“１”にセットし、符号化回
路ENは反転状態“Ｒ”とする。このときは、データ用レ
ジスタ列REBのデータが反転されてメインI/O線MIOへ出
力される。メモリセルブロックMCB1のデータがデータ用
レジスタREにある場合には、ブロック番号レジスタBNは
“１”にセットされ、以上の説明とは反対にデータ用レ
ジスタRE内で“０”データのビット数が過半数のときに
フラグ用レジスタFREに“１”をセットし、“１”デー
タのビット数が過半数のときにフラグ用レジスタFREに
“０”をセットする。すなわち、BN＝“０”のとき、RE
中の“０”の数 が“１”の数より少ない場合は、FRE＝
“１”で、EN＝“Ｒ”(反転)である。
ジスタ列REB中で１データのビット数が過半数の場合に
はフラグ用レジスタFREを“１”にセットし、符号化回
路ENは反転状態“Ｒ”とする。このときは、データ用レ
ジスタ列REBのデータが反転されてメインI/O線MIOへ出
力される。メモリセルブロックMCB1のデータがデータ用
レジスタREにある場合には、ブロック番号レジスタBNは
“１”にセットされ、以上の説明とは反対にデータ用レ
ジスタRE内で“０”データのビット数が過半数のときに
フラグ用レジスタFREに“１”をセットし、“１”デー
タのビット数が過半数のときにフラグ用レジスタFREに
“０”をセットする。すなわち、BN＝“０”のとき、RE
中の“０”の数 が“１”の数より少ない場合は、FRE＝
“１”で、EN＝“Ｒ”(反転)である。
【００３６】図３(c)，(d)に、プリフェッチ(PFC)動作
時のデータ用レジスタ列REB、データ用レジスタRE、符
号化回路列ENB、符号化回路EN、フラグ用レジスタFRE、
ブロック番号レジスタBNの状態を示す。データをプリフ
ェッチする場合には、先にメモリセルアレーMCA内のフ
ラグ用メモリセルMCFからフラグ用レジスタFREへ、ブロ
ック番号ドライバBNDからブロック番号レジスタBNへ、
それぞれフラグの状態とブロック番号を読み込み、その
結果により、符号化回路ENの状態を決めた後、メモリセ
ルアレーMCAからデータをデータ用レジスタREに読み込
む。
時のデータ用レジスタ列REB、データ用レジスタRE、符
号化回路列ENB、符号化回路EN、フラグ用レジスタFRE、
ブロック番号レジスタBNの状態を示す。データをプリフ
ェッチする場合には、先にメモリセルアレーMCA内のフ
ラグ用メモリセルMCFからフラグ用レジスタFREへ、ブロ
ック番号ドライバBNDからブロック番号レジスタBNへ、
それぞれフラグの状態とブロック番号を読み込み、その
結果により、符号化回路ENの状態を決めた後、メモリセ
ルアレーMCAからデータをデータ用レジスタREに読み込
む。
【００３７】図３(c)に示すように、フラグ用レジスタF
REの状態が“０”ならば符号化回路ENは非反転状態
“Ｆ”となり、メインI/O線MIOのデータがそのままデー
タをデータ用レジスタREへ読み込まれる。一方、図３
(d)に示すように、フラグ用レジスタFREの状態が“１”
ならば、符号化回路ENは反転状態“Ｒ”となり、メイン
I/O線MIOのデータが反転されてデータ用レジスタREへ読
み込まれる。したがって、符号化されてメモリセルに書
き込まれたデータはデータ用レジスタREにおいて外部か
ら入力された本来のデータパターンに復号化される。
REの状態が“０”ならば符号化回路ENは非反転状態
“Ｆ”となり、メインI/O線MIOのデータがそのままデー
タをデータ用レジスタREへ読み込まれる。一方、図３
(d)に示すように、フラグ用レジスタFREの状態が“１”
ならば、符号化回路ENは反転状態“Ｒ”となり、メイン
I/O線MIOのデータが反転されてデータ用レジスタREへ読
み込まれる。したがって、符号化されてメモリセルに書
き込まれたデータはデータ用レジスタREにおいて外部か
ら入力された本来のデータパターンに復号化される。
【００３８】本実施の形態における符号化は、“１”デ
ータのビット数が過半数かどうかという１点だけを調べ
ればよく、従来例のように“１”データのビット数が２
５％以上であるかどうか、および７５％以下であるかど
うかという２点を調べるよりも単純である。従って、符
号化動作に必要な時間が短縮でき、アクセス、サイクル
時間の犠牲が少なく、また符号化回路の規模も低減でき
るので回路面積を低減できる利点がある。
ータのビット数が過半数かどうかという１点だけを調べ
ればよく、従来例のように“１”データのビット数が２
５％以上であるかどうか、および７５％以下であるかど
うかという２点を調べるよりも単純である。従って、符
号化動作に必要な時間が短縮でき、アクセス、サイクル
時間の犠牲が少なく、また符号化回路の規模も低減でき
るので回路面積を低減できる利点がある。
【００３９】図４に、本実施の形態で用いる符号化回路
の構成を示す。符号化回路ENは、ゲートが同図の下側に
示すフラグ用レジスタFREのT側出力FRETに接続されるNM
OSトランジスタMN1，MN2と、ゲートがフラグ用レジスタ
FREのB側の出力FREBに接続されるNMOSトランジスタMN
3，MN4の４個で形成されている。NMOSトランジスタMN1
のドレイン・ソース経路はデータ用レジスタREのB側の
出力RE0BとT側のメインI/O線MIO0Tとの間に、NMOSトラ
ンジスタMN2のドレイン・ソース経路はデータ用レジス
タREのT側の出力REOTとB側のメインI/O線MIO0Bとの間
に、それぞれ接続されている。NMOSトランジスタMN3の
ドレイン・ソース経路はデータ用レジスタREのT側の出
力REOTとT側のメインI/O線MIO0Tとの間に、NMOSトラン
ジスタMN4のドレイン・ソース経路はデータ用レジスタR
EのB側の出力REOBとB側のメインI/O線MIO0Bとの間にそ
れぞれ接続される。
の構成を示す。符号化回路ENは、ゲートが同図の下側に
示すフラグ用レジスタFREのT側出力FRETに接続されるNM
OSトランジスタMN1，MN2と、ゲートがフラグ用レジスタ
FREのB側の出力FREBに接続されるNMOSトランジスタMN
3，MN4の４個で形成されている。NMOSトランジスタMN1
のドレイン・ソース経路はデータ用レジスタREのB側の
出力RE0BとT側のメインI/O線MIO0Tとの間に、NMOSトラ
ンジスタMN2のドレイン・ソース経路はデータ用レジス
タREのT側の出力REOTとB側のメインI/O線MIO0Bとの間
に、それぞれ接続されている。NMOSトランジスタMN3の
ドレイン・ソース経路はデータ用レジスタREのT側の出
力REOTとT側のメインI/O線MIO0Tとの間に、NMOSトラン
ジスタMN4のドレイン・ソース経路はデータ用レジスタR
EのB側の出力REOBとB側のメインI/O線MIO0Bとの間にそ
れぞれ接続される。
【００４０】フラグ用レジスタFREの状態が“０”であ
り、フラグ用レジスタのT側出力FRETがLレベル、B側出
力FREBがHレベルのときには非反転状態であり、データ
用レジスタのT側出力REOTとT側のメインI/O線MIOTが接
続され、データ用レジスタのB側出力REOBとB側のメイン
I/O線MIOBが接続される。フラグ用レジスタFREの状態が
“１”であり、FRETがHレベル、FREBがLレベルのときに
は反転状態であり、データ用レジスタ出力端子REOTとメ
インI/O線MIOBが接続され、データ用レジスタ出力端子R
EOBとメインI/O線MIOTが接続される。図４ではNMOSトラ
ンジスタのみのパストランジスタで構成しているが、NM
OSトランジスタとPMOSトランジスタを並列に接続し、ゲ
ートが相補信号で駆動されるアナログスイッチを用いて
もよく、この場合レジスタの読み出し／書き込みが高速
化される利点がある。
り、フラグ用レジスタのT側出力FRETがLレベル、B側出
力FREBがHレベルのときには非反転状態であり、データ
用レジスタのT側出力REOTとT側のメインI/O線MIOTが接
続され、データ用レジスタのB側出力REOBとB側のメイン
I/O線MIOBが接続される。フラグ用レジスタFREの状態が
“１”であり、FRETがHレベル、FREBがLレベルのときに
は反転状態であり、データ用レジスタ出力端子REOTとメ
インI/O線MIOBが接続され、データ用レジスタ出力端子R
EOBとメインI/O線MIOTが接続される。図４ではNMOSトラ
ンジスタのみのパストランジスタで構成しているが、NM
OSトランジスタとPMOSトランジスタを並列に接続し、ゲ
ートが相補信号で駆動されるアナログスイッチを用いて
もよく、この場合レジスタの読み出し／書き込みが高速
化される利点がある。
【００４１】データ用レジスタ回路REは、入出力端子を
互いに接続されたインバータIV1，IV2と、クロックドイ
ンバータCIV1-CIV4からなる双方向スイッチで構成され
る。リストア信号RSで制御されるクロックドインバータ
CIV1，CIV3は、入力端子が各々データ用レジスタの内部
ノードREI0B，REI0Tに接続され、出力端子が各々データ
用レジスタ出力ノードREOT，REOBに接続される。一方、
プリフェッチ信号PFで制御されるクロックドインバータ
CIV2，CIV4は、入力端子が各々データ用レジスタの出力
ノードREOT，REOBに接続され、出力端子が各々データ用
レジスタの内部ノードREI0B，REI0Tに接続される。プリ
フェッチ動作のときはプリフェッチ信号PFが活性化さ
れ、メインI/O線MIOのデータをデータ用レジスタREに読
み込み、リストア動作のときはリストア信号RSが活性化
され、データ用レジスタREのデータをメインI/O線MIOを
介してセンスアンプSAに書き込むと共に、ビット線を介
してワード線が選択されているメモリセルMCへ書き込
む。
互いに接続されたインバータIV1，IV2と、クロックドイ
ンバータCIV1-CIV4からなる双方向スイッチで構成され
る。リストア信号RSで制御されるクロックドインバータ
CIV1，CIV3は、入力端子が各々データ用レジスタの内部
ノードREI0B，REI0Tに接続され、出力端子が各々データ
用レジスタ出力ノードREOT，REOBに接続される。一方、
プリフェッチ信号PFで制御されるクロックドインバータ
CIV2，CIV4は、入力端子が各々データ用レジスタの出力
ノードREOT，REOBに接続され、出力端子が各々データ用
レジスタの内部ノードREI0B，REI0Tに接続される。プリ
フェッチ動作のときはプリフェッチ信号PFが活性化さ
れ、メインI/O線MIOのデータをデータ用レジスタREに読
み込み、リストア動作のときはリストア信号RSが活性化
され、データ用レジスタREのデータをメインI/O線MIOを
介してセンスアンプSAに書き込むと共に、ビット線を介
してワード線が選択されているメモリセルMCへ書き込
む。
【００４２】またデータ用レジスタREの内部端子REI0T
には列選択スイッチ用NMOSトランジスタMN5を介してグ
ローバルI/O線GIOに接続され、NMOSトランジスタMN5の
ゲートには列選択線YSが接続される。リード／ライト動
作時には所望のアドレスの列選択線YSが選択され、デー
タ用レジスタREがグローバルI/O線GIOに接続され、デー
タの入出力が行われる。
には列選択スイッチ用NMOSトランジスタMN5を介してグ
ローバルI/O線GIOに接続され、NMOSトランジスタMN5の
ゲートには列選択線YSが接続される。リード／ライト動
作時には所望のアドレスの列選択線YSが選択され、デー
タ用レジスタREがグローバルI/O線GIOに接続され、デー
タの入出力が行われる。
【００４３】フラグ用レジスタFREはデータ用レジスタR
Eと同様の構成を有するが、データ用レジスタよりもプ
リフェッチ動作を先に行うため、入力クロックPFFを独
立に設ける。また、ブロック番号レジスタBNは読み込み
だけを行うため、入力スイッチのみが設けられ、フラグ
用レジスタFREからクロックドインバータCIV1，CIV３
と、列選択スイッチ用NMOSトランジスタを除いた構成で
ある。なお、フラグ用レジスタFRE内のNMOSトランジス
タMN6はゲートに入力されるフラグ用列選択線YSFによ
り、図５に示すFREW端子に接続される。
Eと同様の構成を有するが、データ用レジスタよりもプ
リフェッチ動作を先に行うため、入力クロックPFFを独
立に設ける。また、ブロック番号レジスタBNは読み込み
だけを行うため、入力スイッチのみが設けられ、フラグ
用レジスタFREからクロックドインバータCIV1，CIV３
と、列選択スイッチ用NMOSトランジスタを除いた構成で
ある。なお、フラグ用レジスタFRE内のNMOSトランジス
タMN6はゲートに入力されるフラグ用列選択線YSFによ
り、図５に示すFREW端子に接続される。
【００４４】図５に、本実施の形態の符号化制御回路EN
CNTLを示す。本回路はデータ用レジスタRE中の“１”デ
ータの数と“０”データの数のどちらが多いか判定する
アナログカウンター回路である。差動増幅器の入力トラ
ンジスタが並列に接続され、出力端子OUTBにドレインが
並列に接続されるトランジスタMN11，MN12等のゲートに
は、偶数番目のデータ用レジスタのT側端子REI0T，REI2
T等およびHレベル電位VCCが接続される。一方、出力端
子OUTTにドレインが並列に接続されるトランジスタMN2
1，MN22等のゲートには奇数番目のレジスタのB側端子RE
I1B，REI3B等およびLレベル電位VSSが接続される。
CNTLを示す。本回路はデータ用レジスタRE中の“１”デ
ータの数と“０”データの数のどちらが多いか判定する
アナログカウンター回路である。差動増幅器の入力トラ
ンジスタが並列に接続され、出力端子OUTBにドレインが
並列に接続されるトランジスタMN11，MN12等のゲートに
は、偶数番目のデータ用レジスタのT側端子REI0T，REI2
T等およびHレベル電位VCCが接続される。一方、出力端
子OUTTにドレインが並列に接続されるトランジスタMN2
1，MN22等のゲートには奇数番目のレジスタのB側端子RE
I1B，REI3B等およびLレベル電位VSSが接続される。
【００４５】カウンター活性化信号CNTEが活性化され、
増幅が開始されると、レジスタ内の“１”データのビッ
ト数が多く、T側の端子の方が多くHレベルになっている
場合には、出力端子OUTBに接続しているトランジスタの
ほうが多くオンするため、B側の出力端子OUTBの方がT側
の出力端子OUTTよりも低い電圧に増幅される。したがっ
てインバータIV5の出力MST1がH、インバータIV6の出力M
ST0がLになる。このときに、ブロック番号レジスタBNが
“０”であり、レジスタBNの一方の端子BN0がH、他方の
端子BN1がLの場合にはフラグ用レジスタのFREW端子にH
が出力されて、フラグに“１”を書き込むことができ、
ブロック番号レジスタBNが“１”であり、レジスタBNの
一方の端子BN0がL、他方の端子BN1がHの場合にはフラグ
用レジスタの端子FREWにLが出力され、フラグ用メモリ
セルに“０”を書き込むことができる。
増幅が開始されると、レジスタ内の“１”データのビッ
ト数が多く、T側の端子の方が多くHレベルになっている
場合には、出力端子OUTBに接続しているトランジスタの
ほうが多くオンするため、B側の出力端子OUTBの方がT側
の出力端子OUTTよりも低い電圧に増幅される。したがっ
てインバータIV5の出力MST1がH、インバータIV6の出力M
ST0がLになる。このときに、ブロック番号レジスタBNが
“０”であり、レジスタBNの一方の端子BN0がH、他方の
端子BN1がLの場合にはフラグ用レジスタのFREW端子にH
が出力されて、フラグに“１”を書き込むことができ、
ブロック番号レジスタBNが“１”であり、レジスタBNの
一方の端子BN0がL、他方の端子BN1がHの場合にはフラグ
用レジスタの端子FREWにLが出力され、フラグ用メモリ
セルに“０”を書き込むことができる。
【００４６】データ用レジスタRE内の“０”データのビ
ット数が多く、B側の端子の方が多くHレベルになってい
る場合には、T側の出力端子OUTTに接続しているトラン
ジスタの方が多くオンするため、T側の出力端子OUTTの
方がB側の出力端子OUTBよりも低い電圧に増幅される。
したがってインバータIV5の出力MST1がL、インバータIV
6の出力MST0がHになる。このときに、ブロック番号レジ
スタBNが“０”であり、レジスタBNの一方の端子BN0が
H、他方の端子BN1がLの場合にはフラグ用レジスタの端
子FREWにLが出力されて、フラグフラグ用メモリセルに
“０”を書き込むことができ、ブロック番号レジスタBN
レジスタが“１”であり、レジスタBNの一方の端子BN0
がL、他方の端子BN1がHの場合にはFフラグ用レジスタの
端子LGWにHが出力され、フラグ用メモリセルに“１”を
書き込むことができる。
ット数が多く、B側の端子の方が多くHレベルになってい
る場合には、T側の出力端子OUTTに接続しているトラン
ジスタの方が多くオンするため、T側の出力端子OUTTの
方がB側の出力端子OUTBよりも低い電圧に増幅される。
したがってインバータIV5の出力MST1がL、インバータIV
6の出力MST0がHになる。このときに、ブロック番号レジ
スタBNが“０”であり、レジスタBNの一方の端子BN0が
H、他方の端子BN1がLの場合にはフラグ用レジスタの端
子FREWにLが出力されて、フラグフラグ用メモリセルに
“０”を書き込むことができ、ブロック番号レジスタBN
レジスタが“１”であり、レジスタBNの一方の端子BN0
がL、他方の端子BN1がHの場合にはFフラグ用レジスタの
端子LGWにHが出力され、フラグ用メモリセルに“１”を
書き込むことができる。
【００４７】この符号化制御回路ENCNTLはアナログ回路
を用いて並列にデータパターンの判定を行っており、従
来のように１ビットずつレジスタの内容を調べる必要が
ないため、データパターンの解析が高速である。このた
めアクセス、サイクル時間の犠牲が少ない符号化が可能
になる。
を用いて並列にデータパターンの判定を行っており、従
来のように１ビットずつレジスタの内容を調べる必要が
ないため、データパターンの解析が高速である。このた
めアクセス、サイクル時間の犠牲が少ない符号化が可能
になる。
【００４８】図６に、符号化回路EN、符号化制御回路EN
CNTLの動作波形を示す。プリフェッチコマンドPFCが入
力され、ブロックが選択されると、そのブロックのセン
スアンプからデータ用メインI/O線MIOおよびフラグ用メ
インI/O線MIOFにデータが読み出される。
CNTLの動作波形を示す。プリフェッチコマンドPFCが入
力され、ブロックが選択されると、そのブロックのセン
スアンプからデータ用メインI/O線MIOおよびフラグ用メ
インI/O線MIOFにデータが読み出される。
【００４９】初めにフラグ用入力クロックPFFを活性化
し、フラグ用レジスタFREにフラグ用メインI/O線MIOFか
らデータを読み込み、ブロック番号レジスタBNにブロッ
ク番号レジスタ用メインI/O線MIONからデータを読み込
む。このフラグのデータをもとに符号化回路ENにおいて
スイッチの極性が選択される。図６ではフラグ用レジス
タFREの状態が“１”(端子FRETがHレベル、端子FREBがL
レベル)なので、データ用メインI/O線MIOのデータは反
転してデータ用レジスタREに読み込まれる。すなわち、
メインI/O線MIO0のT/Bとデータ用レジスタI/O線REI0のT
/Bが反転する。
し、フラグ用レジスタFREにフラグ用メインI/O線MIOFか
らデータを読み込み、ブロック番号レジスタBNにブロッ
ク番号レジスタ用メインI/O線MIONからデータを読み込
む。このフラグのデータをもとに符号化回路ENにおいて
スイッチの極性が選択される。図６ではフラグ用レジス
タFREの状態が“１”(端子FRETがHレベル、端子FREBがL
レベル)なので、データ用メインI/O線MIOのデータは反
転してデータ用レジスタREに読み込まれる。すなわち、
メインI/O線MIO0のT/Bとデータ用レジスタI/O線REI0のT
/Bが反転する。
【００５０】符号化制御回路ENCNTLはライトコマンドWR
Tが入力され、データ用レジスタREの内容が書き換わる
たびに、カウンター活性化信号CNTEを活性化して“１”
データまたは“０”データのどちらが多いかを判定し、
フラグ用列選択線YSFを活性化してフラグ用レジスタFRE
の状態を更新する。リストア時にはフラグ用レジスタFR
Eの状態によってデータ用レジスタRE内のデータが反転
または非反転状態でメインI/O線MIOへ書き込まれると同
時に、フラグ用レジスタFREの状態もフラグ用メインI/O
線MIOFを介して、センスアンプ及びメモリセルへ書き込
まれる。
Tが入力され、データ用レジスタREの内容が書き換わる
たびに、カウンター活性化信号CNTEを活性化して“１”
データまたは“０”データのどちらが多いかを判定し、
フラグ用列選択線YSFを活性化してフラグ用レジスタFRE
の状態を更新する。リストア時にはフラグ用レジスタFR
Eの状態によってデータ用レジスタRE内のデータが反転
または非反転状態でメインI/O線MIOへ書き込まれると同
時に、フラグ用レジスタFREの状態もフラグ用メインI/O
線MIOFを介して、センスアンプ及びメモリセルへ書き込
まれる。
【００５１】＜実施の形態２＞図７は、本発明をレジス
タ内蔵型DRAMへ適用した場合の実施の形態の一例を示す
構成図である。はじめに本実施の形態のDRAMの動作を説
明する。アドレスバッファADDBUFにアドレス信号ADDが
入力される。コマンドデコーダーCOMDECにはチップ選択
信号/CS、行アドレスストローブ信号/RAS、列アドレス
ストローブ信号/CAS、ライトイネーブル信号/WEが入力
される。クロック発生回路CLKGENにはクロックCLKおよ
びクロックイネーブル信号CKEが入力される。コマンド
デコーダーCOMDECでは入力された制御信号をデコード
し、リード、ライト、プリチャージ等の動作モードを決
定する。制御ロジックLOGICでは動作モードに必要なチ
ップ内部の制御信号を発生し、モードレジスタMDREGで
現在の動作モードが保持される。
タ内蔵型DRAMへ適用した場合の実施の形態の一例を示す
構成図である。はじめに本実施の形態のDRAMの動作を説
明する。アドレスバッファADDBUFにアドレス信号ADDが
入力される。コマンドデコーダーCOMDECにはチップ選択
信号/CS、行アドレスストローブ信号/RAS、列アドレス
ストローブ信号/CAS、ライトイネーブル信号/WEが入力
される。クロック発生回路CLKGENにはクロックCLKおよ
びクロックイネーブル信号CKEが入力される。コマンド
デコーダーCOMDECでは入力された制御信号をデコード
し、リード、ライト、プリチャージ等の動作モードを決
定する。制御ロジックLOGICでは動作モードに必要なチ
ップ内部の制御信号を発生し、モードレジスタMDREGで
現在の動作モードが保持される。
【００５２】アクティベートコマンドが入力されると行
デコーダXDECでワード線が活性化され、メモリセルアレ
ーMCAからのデータがセンスアンプ列SABで増幅され、保
持される。プリフェッチコマンドが入力されると、セン
スアンプ列SAB内のデータの一部がブロックデコーダBDE
Cで選択され、符号化回路列ENBを介して、レジスタ選択
デコーダRESELで選択されたデータ用レジスタ列REBに読
み込まれる。
デコーダXDECでワード線が活性化され、メモリセルアレ
ーMCAからのデータがセンスアンプ列SABで増幅され、保
持される。プリフェッチコマンドが入力されると、セン
スアンプ列SAB内のデータの一部がブロックデコーダBDE
Cで選択され、符号化回路列ENBを介して、レジスタ選択
デコーダRESELで選択されたデータ用レジスタ列REBに読
み込まれる。
【００５３】リストア動作では、この逆にデータがデー
タ用レジスタ列REBから符号化回路列ENBを介してセンス
アンプ列SABへ書き込まれる。このときの符号化回路列E
NB、符号化制御回路ENCTNLの動作は、先の実施の形態１
に述べたとおりである。リードコマンドが入力される
と、データ用レジスタRE内のデータが列デコーダYDECで
選択され、データ制御回路DTCNTL、ラッチLTCを介してI
/OバッファIOBにより入出力端子DQからチップ外へ出力
される。ライトコマンドが入力された場合はI/Oバッフ
ァIOBから入力されたデータがラッチLTC、データ制御回
路DTCNTLを介して選択された列デコーダYDECに書き込ま
れる。このときデータ制御回路ではデータマスク信号DQ
Mを用いてデータマスクの処理が行われる。
タ用レジスタ列REBから符号化回路列ENBを介してセンス
アンプ列SABへ書き込まれる。このときの符号化回路列E
NB、符号化制御回路ENCTNLの動作は、先の実施の形態１
に述べたとおりである。リードコマンドが入力される
と、データ用レジスタRE内のデータが列デコーダYDECで
選択され、データ制御回路DTCNTL、ラッチLTCを介してI
/OバッファIOBにより入出力端子DQからチップ外へ出力
される。ライトコマンドが入力された場合はI/Oバッフ
ァIOBから入力されたデータがラッチLTC、データ制御回
路DTCNTLを介して選択された列デコーダYDECに書き込ま
れる。このときデータ制御回路ではデータマスク信号DQ
Mを用いてデータマスクの処理が行われる。
【００５４】図７に示したようにチップ中に複数のデー
タ用レジスタ列がある場合、符号化回路EN、符号化制御
回路ENCNTLを共用すると、各々のデータ用レジスタ列RE
Bに対して符号化回路、符号化制御回路を設ける場合よ
りもチップ面積の増加を小さくできる。これらの回路
は、共用化してもプリフェッチ、リストア、ライト動作
は常に1個のレジスタに対して行われるため、動作速度
の低下は起こらない。
タ用レジスタ列がある場合、符号化回路EN、符号化制御
回路ENCNTLを共用すると、各々のデータ用レジスタ列RE
Bに対して符号化回路、符号化制御回路を設ける場合よ
りもチップ面積の増加を小さくできる。これらの回路
は、共用化してもプリフェッチ、リストア、ライト動作
は常に1個のレジスタに対して行われるため、動作速度
の低下は起こらない。
【００５５】また、同図中の１個のデータ用レジスタ列
REB内に設けられるレジスタの数が多く、１個のレジス
タ列中に複数のワード線からのデータが同時に読み込ま
れる場合には、同じワード線に属するデータをサブブロ
ックとし、サブブロック毎に図１で述べた符号化を行
い、サブブロック毎にフラグ用メモリセルを設ける。
REB内に設けられるレジスタの数が多く、１個のレジス
タ列中に複数のワード線からのデータが同時に読み込ま
れる場合には、同じワード線に属するデータをサブブロ
ックとし、サブブロック毎に図１で述べた符号化を行
い、サブブロック毎にフラグ用メモリセルを設ける。
【００５６】＜実施の形態３＞図８は、本発明をマルチ
チップモジュールMCPへ適用した実施の形態の一例を示
す。マルチチップモジュールMCP上にはDRAMチップ80、
フラッシュ(FLASH)メモリチップ81、ロジック(LOGIC)チ
ップ82など、単一チップ上へ集積することが難しいチッ
プをシリコン基板83上に複数搭載し、これらのチップ間
をシリコンプロセスを用いて配線する。このため、通常
のプリント基板への実装よりも配線数を格段に増加させ
ることができる。また、実装サイズを低減できる。
チップモジュールMCPへ適用した実施の形態の一例を示
す。マルチチップモジュールMCP上にはDRAMチップ80、
フラッシュ(FLASH)メモリチップ81、ロジック(LOGIC)チ
ップ82など、単一チップ上へ集積することが難しいチッ
プをシリコン基板83上に複数搭載し、これらのチップ間
をシリコンプロセスを用いて配線する。このため、通常
のプリント基板への実装よりも配線数を格段に増加させ
ることができる。また、実装サイズを低減できる。
【００５７】したがって、チップの入出力ピンを増やす
ことが可能になるため、DRAMチップ80については図１の
メインI/O線MIOを双方向バッファBDBを介してチップ外
へ出力することができる。データ用レジスタ列REB、お
よび符号化回路列ENBはロジックチップ82側に持たせれ
ば、DRAMチップ80は標準的な仕様とすることができ、LO
GICチップ82側で仕様変更が可能となる。このようにす
ると、DRAMチップ80は、複数のマルチチップモジュール
MCPの品種で共通化して大量に生産でき、ロジックチッ
プ82のみを品種にあわせて設計すると、コストを増加さ
せずに低ノイズ符号化が実現できる。また、SRAMやFLAS
HメモリをマルチチップモジュールMCP内に設け、プログ
ラムをFLASHメモリに格納し、データ保持をSRAMで行
い、DRAMを画像キャッシュやアプリケーションのワーク
メモリとして用いることにより、大容量で待機時消費電
力の小さいメモリシステムが構成できる。これは携帯電
話をはじめとする携帯機器において、動作可能時間を長
くすることにつながる。
ことが可能になるため、DRAMチップ80については図１の
メインI/O線MIOを双方向バッファBDBを介してチップ外
へ出力することができる。データ用レジスタ列REB、お
よび符号化回路列ENBはロジックチップ82側に持たせれ
ば、DRAMチップ80は標準的な仕様とすることができ、LO
GICチップ82側で仕様変更が可能となる。このようにす
ると、DRAMチップ80は、複数のマルチチップモジュール
MCPの品種で共通化して大量に生産でき、ロジックチッ
プ82のみを品種にあわせて設計すると、コストを増加さ
せずに低ノイズ符号化が実現できる。また、SRAMやFLAS
HメモリをマルチチップモジュールMCP内に設け、プログ
ラムをFLASHメモリに格納し、データ保持をSRAMで行
い、DRAMを画像キャッシュやアプリケーションのワーク
メモリとして用いることにより、大容量で待機時消費電
力の小さいメモリシステムが構成できる。これは携帯電
話をはじめとする携帯機器において、動作可能時間を長
くすることにつながる。
【００５８】以上、本発明の好適な幾つかの実施の形態
について説明したが、本発明は上記実施の形態に限定さ
れるものではなく、本発明の精神を逸脱しない範囲内に
おいて、種々の設計変更をなし得ることは勿論である。
例えば、実施の形態では１交点メモリセルアレイを例に
説明したが、２交点メモリセルアレイにおいても、ワー
ド線と相補の２本のビット線間の２つの寄生容量の差が
大きくノイズが相殺できない場合に、本発明を適用して
同様の効果が得られることは言うまでもない。すなわ
ち、ランダムアクセス可能なデータ用レジスタと、フラ
グ用メモリセルと、符号化回路及び符号化制御回路から
なるデータパターンを符号化及び復号化する構成とすれ
ばよい。
について説明したが、本発明は上記実施の形態に限定さ
れるものではなく、本発明の精神を逸脱しない範囲内に
おいて、種々の設計変更をなし得ることは勿論である。
例えば、実施の形態では１交点メモリセルアレイを例に
説明したが、２交点メモリセルアレイにおいても、ワー
ド線と相補の２本のビット線間の２つの寄生容量の差が
大きくノイズが相殺できない場合に、本発明を適用して
同様の効果が得られることは言うまでもない。すなわ
ち、ランダムアクセス可能なデータ用レジスタと、フラ
グ用メモリセルと、符号化回路及び符号化制御回路から
なるデータパターンを符号化及び復号化する構成とすれ
ばよい。
【００５９】
【発明の効果】メモリセルサイズが低減され、製造コス
トを低減できる１交点メモリセルアレーに、データパタ
ーンを符号化する回路を設けたことにより１交点メモリ
セルアレー特有のデータ読み出し時のアレーノイズが５
０％低減される。この符号化はデータ用レジスタとメモ
リセルアレー間でのデータ転送時に行われるため、アク
セス時間のペナルティーが低減される。
トを低減できる１交点メモリセルアレーに、データパタ
ーンを符号化する回路を設けたことにより１交点メモリ
セルアレー特有のデータ読み出し時のアレーノイズが５
０％低減される。この符号化はデータ用レジスタとメモ
リセルアレー間でのデータ転送時に行われるため、アク
セス時間のペナルティーが低減される。
【００６０】また、本発明の半導体メモリで用いる符号
化は、複数ビット中の“１”データのビット数が過半数
であるかどうかを調べればよく、簡単化されているため
に、符号化に必要な回路が簡略化され、符号化に要する
時間および回路面積が低減される。
化は、複数ビット中の“１”データのビット数が過半数
であるかどうかを調べればよく、簡単化されているため
に、符号化に必要な回路が簡略化され、符号化に要する
時間および回路面積が低減される。
【００６１】さらに、本発明の半導体メモリで用いる符
号化制御回路は、アナログ回路を用いて並列にデータパ
ターンの比較を行うため、高速なデータパターンの判定
が可能となる。
号化制御回路は、アナログ回路を用いて並列にデータパ
ターンの比較を行うため、高速なデータパターンの判定
が可能となる。
【図１】同図(a)は本発明の半導体記憶装置の構成図、
(b)は本発明の半導体記憶装置の符号化によるアレーノ
イズ低減の説明図。
(b)は本発明の半導体記憶装置の符号化によるアレーノ
イズ低減の説明図。
【図２】本発明の半導体記憶装置の動作波形図。
【図３】本発明の低ノイズ符号化の概念図であり、同図
(a),(b)はリストア動作時、(c),(d)はプリフェッチ動作
時。
(a),(b)はリストア動作時、(c),(d)はプリフェッチ動作
時。
【図４】図１に示した符号化回路の具体的な要部回路
図。
図。
【図５】図１に示した符号化制御回路の具体的な要部回
路図。
路図。
【図６】図４及び図５に示した符号化回路と符号化制御
回路の動作波形図。
回路の動作波形図。
【図７】本発明の半導体記憶装置のレジスタ内蔵型DRAM
への適用例を示す図。
への適用例を示す図。
【図８】本発明の半導体記憶装置のマルチチップモジュ
ールへの適用例を示す図。
ールへの適用例を示す図。
【図９】１交点アレーにおけるワード線ノイズの発生原
理を説明する図。
理を説明する図。
【図１０】従来の符号化DRAMの構成例を示す図。
10…半導体メモリチップ、80…DRAMチップ、81…FLASH
メモリチップ、82…ロジックチップ、83…シリコン基
板、MC…メモリセル、BL…ビット線、WL…ワード線、SA
…センスアンプ、SWD…サブワードドライバ、BSL…ブロ
ック選択信号、MIO…メインI/O線、EN…符号化回路、RE
…データ用レジスタ、FRE…フラグ用レジスタ、BN…ブ
ロック番号レジスタ、ENCNTL…符号化制御回路、YDEC…
列デコーダ、YS…列選択線、IOB…入出力バッファ、IV
１〜IV6…インバータ、GIO…グローバルI/O線、DQ…入
出力端子。
メモリチップ、82…ロジックチップ、83…シリコン基
板、MC…メモリセル、BL…ビット線、WL…ワード線、SA
…センスアンプ、SWD…サブワードドライバ、BSL…ブロ
ック選択信号、MIO…メインI/O線、EN…符号化回路、RE
…データ用レジスタ、FRE…フラグ用レジスタ、BN…ブ
ロック番号レジスタ、ENCNTL…符号化制御回路、YDEC…
列デコーダ、YS…列選択線、IOB…入出力バッファ、IV
１〜IV6…インバータ、GIO…グローバルI/O線、DQ…入
出力端子。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 阪田 健
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 鮎川 一重
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 河原 尊之
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5M024 AA22 BB14 BB15 BB20 BB27
BB35 BB36 DD13 DD40 DD60
HH01 HH11 KK33 PP01 PP02
PP03 PP07 PP10
Claims (10)
- 【請求項１】複数のワード線と複数のビット線の交点に
設けられた複数のメモリセルと、 前記ワード線ごとに設けられた１ビットのフラグ用メモ
リセルと、 前記複数のビット線に設けられた複数のセンスアンプ
と、 書き込みデータを保持するためのランダムアクセス可能
な複数のデータ用レジスタ、 前記書き込みデータの“１”と“０”の割合を判定する
符号化制御回路と、 前記符号化制御回路の判定結果に基づいて書き込みデー
タを反転またはそのままセンスアンプへ書き込むための
符号化回路とを有することを特徴とする半導体記憶装
置。 - 【請求項２】請求項１に記載の半導体記憶装置におい
て、 前記複数のデータ用レジスタによりデータ用レジスタブ
ロックを構成し、 １本のワード線に接続される複数の前記メモリセルを半
数ずつに分けて第１群と第２群のメモリセルとし、前記
データ用レジスタブロックには前記第１群または前記第
２群のメモリセルに対応するデータが書き込まれてお
り、 前記符号化制御回路は、前記第１群のメモリセルに対応
するデータを前記データ用レジスタブロックからセンス
アンプへ書き込む際には、前記データ用レジスタブロッ
ク内で“０”データが過半数の場合はそのままデータを
書き込み、かつ、前記フラグ用メモリセルには“０”を
書き込み、“１”データが過半数の場合は反転してデー
タを書き込み、かつ、前記フラグ用メモリセルには
“１”を書き込み、 前記第２群に対応するデータを前記データ用レジスタブ
ロックからセンスアンプへ書き込む際には、前記データ
用レジスタブロック内で“０”データが過半数の場合は
反転してデータを書き込み、かつ、前記フラグ用メモリ
セルには“１”を書き込み、“１”データが過半数の場
合はそのままデータを書き込み、かつ、前記フラグ用メ
モリセルには“０”を書き込み、 前記センスアンプから前記データ用レジスタブロックへ
データを読み込む際には、先に前記フラグ用レジスタに
前記フラグ用メモリセルを読み込み、前記フラグ用メモ
リセルが“０”ならば、データをそのまま前記データ用
レジスタブロックへ読み込み、前記フラグ用メモリセル
が“１”ならば、データを反転して前記データ用レジス
タブロックへ読み込み、 前記センスアンプからのデータが前記第１群のメモリセ
ルに対応する場合にはブロック番号レジスタに“０”を
書き込み、第２群のメモリセルに対応する場合は前記ブ
ロック番号レジスタに“１”を書き込むことを特徴とす
る半導体記憶装置。 - 【請求項３】請求項２に記載の半導体記憶装置におい
て、 前記符号化制御回路は、ドレインが第１共通ドレイン端
子に接続され、ソースが共通ソース端子に接続された第
１群の複数のNMOSトランジスタと、 ドレインが第２共通ドレイン端子に接続され、ソースが
共通ソース端子に接続された第２群の複数のNMOSトラン
ジスタと、 共通ソース端子と接地電位との間に接続される定電流源
と、 ソースが電源に接続され、ドレインが前記第１共通ドレ
イン端子に接続され、ゲートが前記第２共通ドレイン端
子に接続される第１PMOSトランジスタと、 ソースが前記電源に接続され、ドレインが前記第２共通
ドレイン端子に接続され、ゲートが前記第１共通ドレイ
ン端子に接続される第２PMOSトランジスタを有し、 前記第１群の複数のNMOSトランジスタのゲートには前記
データ用レジスタブロック内のレジスタの真値出力端子
が接続され、 前記第２群の複数のNMOSトランジスタのゲートには前記
データ用レジスタブロック内のレジスタの偽値出力端子
が接続され、 前記レジスタブロック内の“０”データと“１”データ
のうちどちらのデータが多いかによって、前記第１共通
ドレイン端子と前記第２共通ドレイン端子の電位の高低
が反転することを特徴とする半導体記憶装置。 - 【請求項４】請求項３に記載の半導体記憶装置におい
て、 前記符号化制御回路は、前記第１共通ドレイン端子と第
２共通ドレイン端子の高低に対応して“１”または
“０”を出力し、前記ブロック番号レジスタの値によっ
て前記第１及び第２の共通ドレイン端子の出力結果を反
転することを特徴とする半導体記憶装置。 - 【請求項５】請求項２に記載の半導体記憶装置におい
て、 アクティベートコマンドによりワード線を活性化し、選
択されたメモリセルからビット線へデータを読み出し、
センスアンプでこのデータを増幅し、 プリフェッチコマンドにより前記センスアンプから前記
データ用レジスタブロック内のいずれかのデータ用ジレ
スタへデータを転送し、 リードコマンドによりチップ外から前記データ用レジス
タに対するデータの読み出しを行い、 ライトコマンドによりチップ外から前記データ用レジス
タに対するデータの書き込みを行い、 リストアコマンドにより前記データ用レジスタのデータ
をセンスアンプへ書き込み、 プリチャージコマンドにより、前記ワード線をリセット
し、前記ビット線をプリチャージし、 リストア動作の際には前記データ用レジスタ内のデータ
を前記符号化制御回路の判定結果に基づいて前記符号化
回路により符号化して書き込みデータをセンスアンプへ
書き込み、 プリフェッチ動作の際には、前記センスアンプのデータ
を前記符号化回路を介して復号化を行い前記データ用レ
ジスタへ読み出すことを特徴とする半導体記憶装置。 - 【請求項６】請求項２に記載の半導体記憶装置におい
て、 前記メモリセルは１個のMOSトランジスタと１個のキャ
パシタからなることを特徴とする半導体記憶装置。 - 【請求項７】請求項６に記載の半導体記憶装置におい
て、 前記メモリセルアレーと前記センスアンプを有する第１
のチップと、 前記データ用レジスタと前記符号化回路と前記符号化制
御回路を有する第２のチップとがシリコン基板上に貼り
付けられ、 前記第１のチップと前記第２のチップが前記シリコン基
板上に形成された配線により接続されることを特徴とす
る半導体記憶装置。 - 【請求項８】請求項７に記載の半導体記憶装置におい
て、 フローティングゲートに蓄積した電子量で情報を記憶す
る不揮発性記憶装置を有する第３のチップを前記シリコ
ン基板上に更に貼り付け、前記第２チップと前記シリコ
ン基板上に形成された配線により接続されることを特徴
とする半導体記憶装置。 - 【請求項９】請求項２に記載の半導体記憶装置におい
て、 前記メモリセルが前記複数のワード線と前記複数のビッ
ト線の全ての交点に接続されることを特徴とする半導体
記憶装置。 - 【請求項１０】請求項２に記載の半導体記憶装置におい
て、 前記データ用レジスタおよび前記フラグ用レジスタは、
入出力端子が互いに接続されたインバータ回路と双方向
バッファからなり、 前記データ用レジスタへの書き込み信号と、前記フラグ
用レジスタへの書き込み信号が互いに独立していること
を特徴とする半導体記憶装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001338938A JP3881869B2 (ja) | 2001-11-05 | 2001-11-05 | 半導体記憶装置 |
| TW091124553A TW569222B (en) | 2001-11-05 | 2002-10-23 | Semiconductor memory device |
| KR1020020067768A KR100884160B1 (ko) | 2001-11-05 | 2002-11-04 | 반도체 기억 장치, 반도체 장치 및 멀티칩 모듈 |
| US10/287,678 US6721194B2 (en) | 2001-11-05 | 2002-11-05 | Semiconductor memory |
| US10/760,402 US6894912B2 (en) | 2001-11-05 | 2004-01-21 | Semiconductor memory |
| US11/048,915 US6990037B2 (en) | 2001-11-05 | 2005-02-03 | Semiconductor memory |
| US11/268,471 US7184326B2 (en) | 2001-11-05 | 2005-11-08 | Semiconductor memory |
| US11/652,012 US7262983B2 (en) | 2001-11-05 | 2007-01-11 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001338938A JP3881869B2 (ja) | 2001-11-05 | 2001-11-05 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006255851A Division JP4542074B2 (ja) | 2006-09-21 | 2006-09-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003141877A true JP2003141877A (ja) | 2003-05-16 |
| JP3881869B2 JP3881869B2 (ja) | 2007-02-14 |
Family
ID=19153357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001338938A Expired - Fee Related JP3881869B2 (ja) | 2001-11-05 | 2001-11-05 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (5) | US6721194B2 (ja) |
| JP (1) | JP3881869B2 (ja) |
| KR (1) | KR100884160B1 (ja) |
| TW (1) | TW569222B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179724A (ja) * | 2005-12-28 | 2007-07-12 | Intel Corp | 空間的に符号化されたデータ格納を具備するメモリ |
| US7551514B2 (en) | 2006-12-21 | 2009-06-23 | Samsung Electronics Co., Ltd. | Semiconductor memory utilizing a method of coding data |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394285B2 (en) | 2005-09-29 | 2008-07-01 | Hynix Semiconductor, Inc. | Circuit for driving bus |
| KR100649353B1 (ko) * | 2005-09-29 | 2006-11-27 | 주식회사 하이닉스반도체 | 버스 구동 회로 |
| KR100780955B1 (ko) * | 2006-08-14 | 2007-12-03 | 삼성전자주식회사 | 데이터 반전 방식을 사용하는 메모리 시스템 |
| US7885112B2 (en) * | 2007-09-07 | 2011-02-08 | Sandisk Corporation | Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages |
| KR101615773B1 (ko) * | 2006-09-08 | 2016-04-26 | 샌디스크 테크놀로지스, 인코포레이티드 | 플래시 메모리에서 사이클링 효과들에 대한 의사 랜덤 및 명령 구동 비트 보상 및 이를 위한 방법 |
| US7606966B2 (en) * | 2006-09-08 | 2009-10-20 | Sandisk Corporation | Methods in a pseudo random and command driven bit compensation for the cycling effects in flash memory |
| US7734861B2 (en) | 2006-09-08 | 2010-06-08 | Sandisk Corporation | Pseudo random and command driven bit compensation for the cycling effects in flash memory |
| DE102007012902B3 (de) * | 2007-03-19 | 2008-07-10 | Qimonda Ag | Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern |
| US9170933B2 (en) | 2010-06-28 | 2015-10-27 | International Business Machines Corporation | Wear-level of cells/pages/sub-pages/blocks of a memory |
| US8843693B2 (en) | 2011-05-17 | 2014-09-23 | SanDisk Technologies, Inc. | Non-volatile memory and method with improved data scrambling |
| US20140108716A1 (en) * | 2012-10-16 | 2014-04-17 | Samsung Electronics Co., Ltd. | Dynamic random access memory for storing randomized data and method of operating the same |
| KR20160093430A (ko) * | 2015-01-29 | 2016-08-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 데이터 입출력 방법 |
| US20160276042A1 (en) * | 2015-03-20 | 2016-09-22 | Microchip Technology Incorporated | One Time Programmable Memory |
| US10410690B1 (en) * | 2018-08-22 | 2019-09-10 | National Tsing Hua University | Reference-free multi-level sensing circuit for computing-in-memory applications, reference-free memory unit for computing-in-memory applications and sensing method thereof |
| CN112837717A (zh) * | 2019-11-25 | 2021-05-25 | 补丁科技股份有限公司 | 用来在存储器模块中增加数据预取数量的装置 |
| US11183231B2 (en) * | 2019-11-25 | 2021-11-23 | Piecemakers Technology, Inc. | Apparatus for enhancing prefetch access in memory module |
| US11755685B2 (en) | 2020-09-30 | 2023-09-12 | Piecemakers Technology, Inc. | Apparatus for data processing in conjunction with memory array access |
| US11250904B1 (en) * | 2020-09-30 | 2022-02-15 | Piecemakers Technology, Inc. | DRAM with inter-section, page-data-copy scheme for low power and wide data access |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959811A (en) * | 1986-11-03 | 1990-09-25 | Texas Instruments Incorporated | Content addressable memory including comparison inhibit and shift register circuits |
| JPH07120312B2 (ja) * | 1987-10-07 | 1995-12-20 | 株式会社日立製作所 | バッファメモリ制御装置 |
| US4928260A (en) * | 1988-05-11 | 1990-05-22 | Advanced Micro Devices, Inc. | Content addressable memory array with priority encoder |
| JPH0827715B2 (ja) * | 1993-03-03 | 1996-03-21 | 日本電気株式会社 | 記憶装置 |
| US5592407A (en) * | 1994-02-25 | 1997-01-07 | Kawasaki Steel Corporation | Associative memory |
| JPH0845275A (ja) * | 1994-07-29 | 1996-02-16 | Toshiba Corp | メモリリード／ライト制御方法およびその方法を使用したメモリ装置 |
| TW389909B (en) * | 1995-09-13 | 2000-05-11 | Toshiba Corp | Nonvolatile semiconductor memory device and its usage |
| JPH08297968A (ja) * | 1996-05-16 | 1996-11-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11110967A (ja) | 1997-10-01 | 1999-04-23 | Nec Corp | 半導体メモリ装置 |
| GB2354618B (en) * | 1999-09-24 | 2001-11-14 | Pixelfusion Ltd | Memory devices |
| US6310880B1 (en) * | 2000-03-17 | 2001-10-30 | Silicon Aquarius, Inc. | Content addressable memory cells and systems and devices using the same |
| US6560670B1 (en) * | 2000-06-14 | 2003-05-06 | Netlogic Microsystems, Inc. | Inter-row configurability of content addressable memory |
| JP2002093158A (ja) | 2000-09-08 | 2002-03-29 | Hitachi Ltd | 半導体装置およびメモリシステム |
| US6480406B1 (en) * | 2001-08-22 | 2002-11-12 | Cypress Semiconductor Corp. | Content addressable memory cell |
-
2001
- 2001-11-05 JP JP2001338938A patent/JP3881869B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-23 TW TW091124553A patent/TW569222B/zh not_active IP Right Cessation
- 2002-11-04 KR KR1020020067768A patent/KR100884160B1/ko not_active IP Right Cessation
- 2002-11-05 US US10/287,678 patent/US6721194B2/en not_active Expired - Lifetime
-
2004
- 2004-01-21 US US10/760,402 patent/US6894912B2/en not_active Expired - Fee Related
-
2005
- 2005-02-03 US US11/048,915 patent/US6990037B2/en not_active Expired - Fee Related
- 2005-11-08 US US11/268,471 patent/US7184326B2/en not_active Expired - Fee Related
-
2007
- 2007-01-11 US US11/652,012 patent/US7262983B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179724A (ja) * | 2005-12-28 | 2007-07-12 | Intel Corp | 空間的に符号化されたデータ格納を具備するメモリ |
| JP4509995B2 (ja) * | 2005-12-28 | 2010-07-21 | インテル コーポレイション | 空間的に符号化されたデータ格納を具備するメモリ |
| US7551514B2 (en) | 2006-12-21 | 2009-06-23 | Samsung Electronics Co., Ltd. | Semiconductor memory utilizing a method of coding data |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030086288A1 (en) | 2003-05-08 |
| US7262983B2 (en) | 2007-08-28 |
| KR100884160B1 (ko) | 2009-02-17 |
| US6721194B2 (en) | 2004-04-13 |
| KR20030038411A (ko) | 2003-05-16 |
| US20050146960A1 (en) | 2005-07-07 |
| US6990037B2 (en) | 2006-01-24 |
| US20070153617A1 (en) | 2007-07-05 |
| JP3881869B2 (ja) | 2007-02-14 |
| US6894912B2 (en) | 2005-05-17 |
| US7184326B2 (en) | 2007-02-27 |
| TW569222B (en) | 2004-01-01 |
| US20040151013A1 (en) | 2004-08-05 |
| US20060062055A1 (en) | 2006-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3881869B2 (ja) | 半導体記憶装置 | |
| KR100472726B1 (ko) | 고속 데이터억세스를 위한 반도체 메모리장치 및 그구동방법 | |
| JP4632114B2 (ja) | 半導体集積回路装置 | |
| KR20150077052A (ko) | 다수의 전압 발생부들을 갖는 메모리 장치 | |
| TW200832404A (en) | Low-power DRAM and method for driving the same | |
| US6789137B2 (en) | Semiconductor memory device allowing reduction of I/O terminals | |
| US10985954B1 (en) | Data transmission devices with efficient ternary-based data transmission capability and methods of operating same | |
| US6339560B1 (en) | Semiconductor memory based on address transitions | |
| US20120081974A1 (en) | Input-output line sense amplifier having adjustable output drive capability | |
| US20090073779A1 (en) | Semiconductor storage device including counter noise generator and method of controlling the same | |
| JPWO2008032549A1 (ja) | 半導体記憶装置 | |
| JP4866460B2 (ja) | 半導体装置 | |
| JP4542074B2 (ja) | 半導体記憶装置 | |
| KR20220099355A (ko) | 반도체 메모리 장치와 상기 메모리 장치를 포함한 메모리 시스템 | |
| US10726907B2 (en) | Electronic device with a sense amp mechanism | |
| CN110998732B (zh) | 输入缓冲器电路 | |
| JP5998814B2 (ja) | 半導体記憶装置 | |
| JP3743589B2 (ja) | 半導体記憶装置 | |
| JP2668165B2 (ja) | 半導体記憶装置 | |
| WO2022269492A1 (en) | Low-power static random access memory | |
| TW202215436A (zh) | 對資料在記憶體陣列區塊間作讀取、寫入及複製的方法、及記憶體晶片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060921 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060921 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061113 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |